TWI820927B - 畫素電路 - Google Patents
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Abstract
一種畫素電路。畫素電路包括發光二極體、第一電晶體、脈波振幅控制區塊以及脈波寬度控制區塊。第一電晶體具有接收系統高電壓的第一端、控制端、以及耦接發光二極體的陽極的第二端。脈波振幅控制區塊耦接於系統高電壓與第一電晶體的控制端，以控制流經第一電晶體的驅動電流。脈波寬度控制區塊耦接於第一電晶體的控制端，接收資料電壓、第一參考電壓及擺盪信號，以基於第一參考電壓設定驅動電流，並且基於資料電壓及擺盪信號決定驅動電流的單次提供時間。
Description
本發明是有關於一種畫素電路，且特別是有關於一種發光二極體畫素電路。
因環保意識抬頭，節能省電、使用壽命、色彩飽和度及電源品質等訴求逐漸成為消費者考慮購買的因素，同時受到半導體技術迅速發展與成本降低，驅使發光元件成為未來照明與顯示器市場的發展主流。其中，有機發光二極體(OLED)與微型發光二極體(uLED)為當下使用於自發光顯示面板的主要元件。
然而，微型發光二極體(uLED)和有機發光二極體(OLED)的發光亮度曲線不一樣，亦即操作同樣亮度下，發光二極體的發光效率非常低。並且，由於有機發光二極體的驅動電路所操作的電流區間是落在微型發光二極體的低發光效率區間，因此較早發展的有機發光二極體的驅動電路無法直接應用在微型發光二極體。藉此，為了驅動微型發光二極體，需要對現有的驅動電路作相對應的改動或重新設計。
本發明提供一種畫素電路，可以降低所需之系統高電壓與系統低電壓之間的跨壓，達到節省功耗的效果。
本發明的畫素電路，包括發光二極體、第一電晶體、脈波振幅控制區塊以及脈波寬度控制區塊。發光二極體具有陽極及接收系統低電壓的陰極。第一電晶體具有接收系統高電壓的第一端、控制端、以及耦接發光二極體的陽極的第二端。脈波振幅控制區塊耦接於系統高電壓與第一電晶體的控制端，以控制流經第一電晶體的驅動電流。脈波寬度控制區塊耦接於第一電晶體的控制端，接收資料電壓、第一參考電壓及擺盪信號，以基於第一參考電壓設定驅動電流，並且基於資料電壓及擺盪信號決定驅動電流的單次提供時間。
基於上述，本發明實施例的畫素電路，其發光路徑(亦即第一電晶體及發光二極體)上僅有一顆電晶體，降低所需之系統高電壓與系統低電壓之間的跨壓，達到節省功耗的效果。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100:畫素電路
110:脈波寬度控制區塊
120:脈波振幅控制區塊
A、B、C、D、E:節點電壓
C1:第一電容
C2:第二電容
C3:第三電容
EM:發光控制信號
Idr:驅動電流
LD1:發光二極體
Pcmp:補償期間
Pdt1:第一資料寫入期間
Pdt2:第二資料寫入期間
Pem:發光期間
Pinit:初始化期間
Poff:關閉期間
S1:第一控制信號
S2:第二控制信號
S3:第三控制信號
S4:第四控制信號
T1:第一電晶體
T10:第十電晶體
T2:第二電晶體
T3:第三電晶體
T4:第四電晶體
T5:第五電晶體
T6:第六電晶體
T7:第七電晶體
T8:第八電晶體
T9:第九電晶體
VDATA:資料電壓
VDD:系統高電壓
VH:高電壓
VL:低電壓
VREF1:第一參考電壓
VREF2:第二參考電壓
VSS:系統低電壓
VSWEEP:擺盪信號
圖1為依據本發明一實施例的畫素電路的電路示意圖。
圖2為依據本發明一實施例的畫素電路的驅動波形示意圖。
除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
應當理解，儘管術語”第一”、”第二”、”第三”等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的”第一元件”、”部件”、”區域”、”層”或”部分”可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。
這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式”一”、”一個”和”該”旨在包括複數形式，包括”至少一個”。”或”表示”及/或”。如本文所使用的，術語”及/或”包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語”包括”及/或”包括”指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、
區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。
圖1為依據本發明一實施例的畫素電路的電路示意圖。請參照圖1，在本實施例中，畫素電路100包括發光二極體LD1、第一電晶體T1、脈波寬度控制區塊110、以及脈波振幅控制區塊120，發光二極體LD1例如是微型發光二極體，但本發明實施例不以此為限。發光二極體LD1具有陽極及接收系統低電壓VSS的陰極。
第一電晶體T1具有接收系統高電壓VDD的第一端、控制端、以及耦接發光二極體LD1的陽極的第二端。脈波振幅控制區塊120耦接於系統高電壓VDD與第一電晶體T1的控制端，以控制流經第一電晶體T1的驅動電流Idr，其中驅動電流Idr僅經由第一電晶體T1提供至發光二極體LD1。脈波寬度控制區塊110耦接於第一電晶體T1的控制端，接收資料電壓VDATA、第一參考電壓VREF1及擺盪信號VSWEEP，以基於第一參考電壓VREF1設定驅動電流Idr，並且基於資料電壓VDATA及擺盪信號VSWEEP決定驅動電流Idr的單次提供時間。
依據上述，畫素電路100的發光路徑(亦即第一電晶體T1及發光二極體LD1)上僅有一顆驅動電晶體(亦即電晶體T1)，降低所需之系統高電壓VDD與系統低電壓VSS之間的跨壓，達到節省功耗的效果。
在本發明實施例中，脈波寬度控制區塊110包括第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六
電晶體T6、第七電晶體T7、第一電容C1、第二電容C2以及第八電晶體T8，其中第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7以及第八電晶體T8個別以P型電晶體為例，但本發明實施例不以此為限。
第二電晶體T2具有耦接第一電晶體T1的控制端的第一端、控制端、以及第二端。第三電晶體T3具有耦接第二電晶體T2的控制端的第一端、接收第一控制信號S1的控制端、以及接收第二參考電壓VREF2的第二端。第四電晶體T4具有耦接第一電晶體T1的控制端的第一端、接收第二控制信號S2的控制端、以及耦接第二電晶體T2的控制端的第二端。
第五電晶體T5具有接收第一參考電壓VREF1的第一端、接收第三控制信號S3的控制端、以及耦收第二電晶體T2的第二端的第二端。第六電晶體T6具有耦接第二電晶體T2的第二端的一第一端、接收發光控制信號EM的控制端、以及接收第一參考電壓VREF1的第二端。
第七電晶體T7具有接收低電壓VL的第一端、接收第二控制信號S2的控制端、以及第二端。第一電容C1耦接於第二電晶體T2的控制端與第七電晶體T7的第二端之間。第二電容C2耦接於擺盪信號VSWEEP與第七電晶體T7的第二端之間。第八電晶體T8具有耦接第七電晶體T7的第二端的第一端、接收第四控制信號S4的控制端、以及接收資料電壓VDATA的第二端。
在本發明實施例中，其中脈波振幅控制區塊120包括第九電晶體T9、第十電晶體T10以及第三電容C3，其中第九電晶體T9以及第十電晶體T10個別以P型電晶體為例，但本發明實施例不以此為限。
第九電晶體T9具有接收系統高電壓VDD的第一端、接收發光控制信號EM的控制端、以及第二端。第十電晶體T10具有耦接第九電晶體T9的第二端的第一端、接收第二控制信號S2的控制端、以及接收高電壓VH的第二端。第三電容C3耦接於第九電晶體T9的第二端與第一電晶體T1的控制端之間。其中，畫素電路100透過脈波寬度控制區塊110形成匹配架構以補償第二電晶體T2的臨界電壓變異。
圖2為依據本發明一實施例的畫素電路的驅動波形示意圖。在參照圖1及圖2，在本實施例中，畫素電路100至少是依序操作於初始化期間Pinit、補償期間Pcmp、第一資料寫入期間Pdt1、第二資料寫入期間Pdt2、發光期間Pem、關閉期間Poff。
在初始化期間Pinit中，第一控制信號S1及第二控制信號S2為致能準位(例如低電壓準位)，並且第三控制信號S3、第四控制信號S4以及發光控制信號EM為禁能準位(例如高電壓準位)。此時，第三電晶體T3、第四電晶體T4、第七電晶體T7以及第十電晶體T10為導通，並且第五電晶體T5、第六電晶體T6、第八電晶體T8以及第九電晶體T9為截止。並且，第一電晶體T1的控制端的節點電壓A為第二參考電壓VREF2，第九電晶體T9的
第二端的節點電壓B為高電壓VH，第二電晶體T2的控制端的節點電壓C為第二參考電壓VREF2，第二電晶體T2的第二端的節點電壓D為浮接電壓VX，以及第七電晶體T7的控制端的節點電壓E為低電壓VL。其中，第一電晶體T1因其第一端與其控制端的跨壓過大而呈現截止，並且第二電晶體T2因其第一端與其控制端的跨壓足夠小而呈現導通。
在補償期間Pcmp中，第二控制信號S2及第三控制信號S3為致能準位，並且第一控制信號S1、第四控制信號S4以及發光控制信號EM為禁能準位。此時，第四電晶體T4、第五電晶體T5、第七電晶體T7以及第十電晶體T10為導通，並且第三電晶體T3、第六電晶體T6、第八電晶體T8以及第九電晶體T9為截止。並且，第一電晶體T1的控制端的節點電壓A為第一參考電壓VREF1-第二電晶體T2的臨界電壓VTH2，第九電晶體T9的第二端的節點電壓B為高電壓VH，第二電晶體T2的控制端的節點電壓C為第一參考電壓VREF1-第二電晶體T2的臨界電壓VTH2，第二電晶體T2的第二端的節點電壓D為第一參考電壓VREF1，以及第七電晶體T7的控制端的節點電壓E為低電壓VL。其中，第一電晶體T1仍因其第一端與其控制端的跨壓過大而呈現截止，並且第二電晶體T2因為臨界電壓VTH2而呈現導通。
在第一資料寫入期間Pdt1中，第三控制信號S3及第四控制信號S4為致能準位，並且第一控制信號S1、第二控制信號S2以及發光控制信號EM為禁能準位。此時，第六電晶體T6以及
第八電晶體T8為導通，並且第三電晶體T3、第四電晶體T4、第五電晶體T5、第七電晶體T7、第九電晶體T9以及第十電晶體T10為截止。並且，第一電晶體T1的控制端的節點電壓A為第一參考電壓VREF1-第二電晶體T2的臨界電壓VTH2，第九電晶體T9的第二端的節點電壓B為高電壓VH，第二電晶體T2的控制端的節點電壓C為第一參考電壓VREF1-第二電晶體T2的臨界電壓VTH2+資料電壓VDATA-低電壓VL，第二電晶體T2的第二端的節點電壓D為第一參考電壓VREF1，以及第七電晶體T7的控制端的節點電壓E為資料電壓VDATA。其中，第一電晶體T1及第二電晶體T2仍因其第一端與其控制端的跨壓過大而呈現截止。
在第二資料寫入期間Pdt2中，第四控制信號S4為致能準位，並且第一控制信號S1、第二控制信號S2、第三控制信號S3以及發光控制信號EM為禁能準位。此時，第八電晶體T8為導通，並且第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7、第九電晶體T9以及第十電晶體T10為截止。並且，第一電晶體T1的控制端的節點電壓A為第一參考電壓VREF1-第二電晶體T2的臨界電壓VTH2，第九電晶體T9的第二端的節點電壓B為高電壓VH，第二電晶體T2的控制端的節點電壓C為第一參考電壓VREF1-第二電晶體T2的臨界電壓VTH2+資料電壓VDATA-低電壓VL，第二電晶體T2的第二端的節點電壓D為第一參考電壓VREF1，以及第七電晶體T7的控制端的節點電壓E為資料電壓VDATA。其中，第一電晶體T1及第二電晶體T2
仍因其第一端與其控制端的跨壓過大而呈現截止。
在發光期間Pem中，發光控制信號EM為致能準位，並且第一控制信號S1、第二控制信號S2、第三控制信號S3以及第四控制信號S4為禁能準位。此時，第六電晶體T6以及第九電晶體T9為導通，並且第三電晶體T3、第四電晶體T4、第五電晶體T5、第七電晶體T7、第八電晶體T8以及第十電晶體T10為截止。並且，第一電晶體T1的控制端的節點電壓A為第一參考電壓VREF1-第二電晶體T2的臨界電壓VTH2+系統高電壓VDD-高電壓VH，第九電晶體T9的第二端的節點電壓B為系統高電壓VDD，第二電晶體T2的控制端的節點電壓C為第一參考電壓VREF1-第二電晶體T2的臨界電壓VTH2+資料電壓VDATA-低電壓VL-△V，第二電晶體T2的第二端的節點電壓D為第一參考電壓VREF1，以及第七電晶體T7的控制端的節點電壓E為資料電壓VDATA-△V，其中△V是隨時間產生的電壓差。其中，第一電晶體T1會因其第一端與其控制端的跨壓足夠小而先呈現導通，第二電晶體T2因其第一端與其控制端的跨壓過大而先呈現截止。並且，驅動電流Idr是相關於高電壓VH及第一參考電壓VREF1。
進一步來說，當節點電壓D-節點電壓C≦第二電晶體T2的臨界電壓VTH2時(亦即低電壓VL+△V≦資料電壓VDATA)時，第二電晶體T2仍呈現截止，因此第一電晶體T1仍保持導通；當節點電壓D-節點電壓C>第二電晶體T2的臨界電壓VTH2時(亦即低電壓VL+△V>資料電壓VDATA)時，第二電晶體T2變成導通，
將節點電壓A改變為第一參考電壓VREF1，因此第一電晶體T1的狀態被改變為截止。藉此，脈波振幅控制區塊120可依據資料電壓VDATA及擺盪信號VSWEEP決定驅動電流Idr的單次提供時間。
在關閉期間Poff中，第一控制信號S1、第二控制信號S2、第三控制信號S3、第四控制信號S4以及發光控制信號EM為禁能準位。此時，第三電晶體T3、第四電晶體T4、第五電晶體T5、第六電晶體T6、第七電晶體T7、第八電晶體T8、第九電晶體T9以及第十電晶體T10為截止。並且，第一電晶體T1的控制端的節點電壓A為第一參考電壓VREF1，第九電晶體T9的第二端的節點電壓B為系統高電壓VDD，第二電晶體T2的控制端的節點電壓C為第一參考電壓VREF1-第二電晶體T2的臨界電壓VTH2+資料電壓VDATA-低電壓VL，第二電晶體T2的第二端的節點電壓D為第一參考電壓VREF1，以及第七電晶體T7的控制端的節點電壓E為資料電壓VDATA。其中，第一電晶體T1及第二電晶體T2因其第一端與其控制端的跨壓過大而先呈現截止。
在本實施例中，第一控制信號S1、第二控制信號S2、第三控制信號S3及第四控制信號S4具有相同波形，並且第一控制信號S1、第二控制信號S2、第三控制信號S3及第四控制信號S4依序致能。進一步來說，第一控制信號S1、第二控制信號S2、第三控制信號S3及第四控制信號S4中相鄰兩者的致能期間於時間上彼此重疊，並且第一控制信號S1、第二控制信號S2、第三控制信號S3及第四控制信號S4每相鄰兩者之間的延遲時間是相同
的。上述為本發明的一實施例的範例，本發明實施例不以此為限。
依據上述，本發明實施例可針對微型發光二極體畫素電路提出10T2C的電路架構，其應用於微型發光二極體拼接顯示器。其中，畫素電路100可透過脈波寬度調變(Pulse-width modulation，PWM)控制將發光二極體操作於最佳發光效率點，以節省電路靜態功率消耗。更者，在發光階段(亦即發光期間Pem)時，透過擺盪信號VSWEEP以對節點電壓C充電，來控制節點電壓A，以控制第一電晶體T1的導通及截止，藉此達到PWM控制效果，同時降低驅動電流Idr上升時間，以精準控制灰階亮度。並且，透過脈波寬度控制區塊110的匹配架構補償第二電晶體T2的臨界電壓變異，同時對第一電晶體T1進行匹配補償，精簡整體架構；並且使發光路徑上僅有一顆驅動電晶體(亦即第一電晶體T1)，以降低所需之系統高電壓VDD與系統低電壓VSS之間的跨壓，達到節省功耗的效果。換言之，本發明的畫素電路100，可有效降低系統高電壓VDD與系統低電壓VSS之間的跨壓，且可補償系統高電壓VDD的電源電壓降(I-R Drop)及第一電晶體T1的臨界電壓變異，提高驅動電流的一致性。
綜上所述，本發明實施例的畫素電路，其發光路徑(亦即第一電晶體及發光二極體)上僅有一顆第一電晶體T1，降低所需之系統高電壓與系統低電壓之間的跨壓，達到節省功耗的效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的
精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:畫素電路
110:脈波寬度控制區塊
120:脈波振幅控制區塊
A、B、C、D、E:節點電壓
C1:第一電容
C2:第二電容
C3:第三電容
EM:發光控制信號
Idr:驅動電流
LD1:發光二極體
S1:第一控制信號
S2:第二控制信號
S3:第三控制信號
S4:第四控制信號
T1:第一電晶體
T10:第十電晶體
T2:第二電晶體
T3:第三電晶體
T4:第四電晶體
T5:第五電晶體
T6:第六電晶體
T7:第七電晶體
T8:第八電晶體
T9:第九電晶體
VDATA:資料電壓
VDD:系統高電壓
VH:高電壓
VL:低電壓
VREF1:第一參考電壓
VREF2:第二參考電壓
VSS:系統低電壓
VSWEEP:擺盪信號
Claims (10)
- 一種畫素電路，包括：一發光二極體，具有一陽極及接收一系統低電壓的一陰極；一第一電晶體，具有接收一系統高電壓的一第一端、一控制端、以及耦接該發光二極體的該陽極的一第二端；一脈波振幅控制區塊，耦接於該系統高電壓與該第一電晶體的該控制端，以控制流經該第一電晶體的一驅動電流；一脈波寬度控制區塊，耦接於該第一電晶體的該控制端，接收一資料電壓、一第一參考電壓及一擺盪信號，以基於該第一參考電壓設定該驅動電流，並且基於該資料電壓及該擺盪信號決定該驅動電流的一單次提供時間，其中在一發光期間中，該驅動電流是相關於一高電壓及該第一參考電壓。
- 如請求項1所述的畫素電路，其中該脈波寬度控制區塊包括：一第二電晶體，具有耦接該第一電晶體的該控制端的一第一端、一控制端、以及一第二端；一第三電晶體，具有耦接該第二電晶體的該控制端的一第一端、接收一第一控制信號的一控制端、以及接收一第二參考電壓的一第二端；一第四電晶體，具有耦接該第一電晶體的該控制端的一第一端、接收一第二控制信號的一控制端、以及耦接該第二電晶體的該控制端的一第二端； 一第五電晶體，具有接收該第一參考電壓的一第一端、接收一第三控制信號的一控制端、以及耦收該第二電晶體的該第二端的一第二端；一第六電晶體，具有耦接該第二電晶體的該第二端的一第一端、接收一發光控制信號的一控制端、以及接收該第一參考電壓的一第二端；一第七電晶體，具有接收一低電壓的一第一端、接收該第二控制信號的一控制端、以及一第二端；一第一電容，耦接於該第二電晶體的該控制端與該第七電晶體的該第二端之間；一第二電容，耦接於該擺盪信號與該第七電晶體的該第二端之間；以及一第八電晶體，具有耦接該第七電晶體的該第二端的一第一端、接收一第四控制信號的一控制端、以及接收該資料電壓的一第二端。
- 如請求項2所述的畫素電路，其中該脈波振幅控制區塊包括：一第九電晶體，具有接收該系統高電壓的一第一端、接收該發光控制信號的一控制端、以及一第二端；一第十電晶體，具有耦接該第九電晶體的該第二端的一第一端、接收該第二控制信號的一控制端、以及接收該高電壓的一第二端；以及 一第三電容，耦接於該第九電晶體的該第二端與該第一電晶體的該控制端之間。
- 如請求項3所述的畫素電路，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體、該第六電晶體、該第七電晶體、該第八電晶體、該第九電晶體以及該第十電晶體個別為一P型電晶體。
- 如請求項2所述的畫素電路，其中該第一控制信號、該第二控制信號、該第三控制信號及該第四控制信號具有相同波形。
- 如請求項5所述的畫素電路，其中該第一控制信號、該第二控制信號、該第三控制信號及該第四控制信號依序致能。
- 如請求項6所述的畫素電路，其中該第一控制信號、該第二控制信號、該第三控制信號及該第四控制信號中相鄰兩者的致能期間於時間上彼此重疊。
- 如請求項7所述的畫素電路，其中該第一控制信號、該第二控制信號、該第三控制信號及該第四控制信號中每相鄰兩者之間的延遲時間是相同的。
- 如請求項1所述的畫素電路，其中該驅動電流僅經由該第一電晶體提供至該發光二極體。
- 如請求項1所述的畫素電路，其中該發光二極體包括一微型發光二極體。
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