TWI796177B - 畫素陣列 - Google Patents
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Abstract
一種畫素陣列。畫素陣列包括包括多個畫素，其中各個畫素包括發光二極體、第一電晶體、第二電晶體、第三電晶體、第四電晶體以及第五電晶體。第一電晶體具有接收第一資料信號及第一掃描信號。第二電晶體耦接第一電晶體及發光二極體的陽極。第三電晶體接收系統高電壓及第一控制信號，並且耦接第二電晶體。第四電晶體耦接相鄰畫素的發光二極體的陽極、第三電晶體的控制端、以及發光二極體的陰極。第五電晶體耦接發光二極體的陰極，並且接收第二控制信號及系統低電壓。
Description
本發明是有關於一種畫素陣列，且特別是有關於一種發光二極體畫素陣列。
因環保意識抬頭，節能省電、使用壽命、色彩飽和度及電源品質等訴求逐漸成為消費者考慮購買的因素，同時受到發光二極體（LED）晶片迅速發展與成本降低，驅使發光二極體成為未來照明與顯示器市場的發展主流。
由於發光二極體為電流驅動元件，亦即流經發光二極體的累積電流量決定發光二極體的亮度，因此要改善發光二極體面板的電源利用時，增加電流的循環利用效率是一個具有效益的方案。
本發明提供一種畫素陣列，可增加電流的循環利用效率，以改善面板的電源利用。
本發明的畫素陣列，包括多個畫素，其中各個畫素包括發光二極體、第一電晶體、第二電晶體、第三電晶體、第四電晶體以及第五電晶體。發光二極體具有陽極及陰極。第一電晶體具有接收第一資料信號的第一端、接收第一掃描信號的控制端及第二端。第二電晶體具有第一端、耦接第一電晶體的第二端的控制端及耦接發光二極體的陽極的第二端。第三電晶體具有接收系統高電壓的第一端、接收第一控制信號的控制端及耦接第二電晶體的第一端的第二端。第四電晶體具有耦接相鄰畫素的發光二極體的陽極的第一端、耦接第三電晶體的控制端的控制端及耦接發光二極體的陰極的第二端。第五電晶體具有耦接發光二極體的陰極的第一端、接收第二控制信號的控制端及接收系統低電壓的第二端。
基於上述，本發明實施例的畫素陣列，在每一發光信號致能時，本級的畫素的第二電晶體、第三電晶體、第四電晶體會導通，並且上一級的畫素的第五電晶體會導通，以使電流通過本級及上級的畫素的的發光二極體。藉此，畫素陣列具有節省電力的效果。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
應當理解，儘管術語”第一”、”第二”、”第三”等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的”第一元件”、”部件”、”區域”、”層”或”部分”可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。
這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式”一”、”一個”和”該”旨在包括複數形式，包括”至少一個”。”或”表示”及/或”。如本文所使用的，術語”及/或”包括一個或多個相關所列項目的任何和所有組合。還應當理解，當在本說明書中使用時，術語”包括”及/或”包括”指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。
圖1為依據本發明第一實施例的畫素陣列的電路示意圖。請參照圖1，在本實施例中，畫素陣列PAX1包括多個畫素（如PX1(n-1)~PX1(n+1)），其中畫素PX1(n-1)~PX1(n+1)是以陣列排列並且可採用脈衝驅動方式（impulse driving mode）來驅動，n為一索引數。
在本實施例中，各個畫素（如PX1(n-1)~PX1(n+1)）包括發光二極體LED1、第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4以及第五電晶體T5。發光二極體LED1具有陽極及陰極。第一電晶體T1具有接收第一資料信號（如Data(n-1)~Data(n+1)）的第一端、接收第一掃描信號（如SN(n-1)~SN(n+1)）的控制端及第二端。第二電晶體T2具有第一端、耦接第一電晶體T1的第二端的控制端及耦接發光二極體LED1的陽極的第二端。
第三電晶體T3具有接收系統高電壓VDD的第一端、接收第一控制信號（例如發光信號EM(n-1)~EM(n+1)）的控制端及耦接第二電晶體T2的第一端的第二端。第四電晶體T4具有耦接垂直相鄰的畫素（如PX1(n-1)~PX1(n+1)）的發光二極體LED1的陽極的第一端、耦接第三電晶體T3的控制端的控制端及耦接發光二極體LED1的陰極的第二端。第五電晶體T5具有耦接發光二極體LED1的陰極的第一端、接收第二控制信號（例如發光信號EM(n-1)~EM(n+1)）的一控制端及接收系統低電壓VSS的第二端。
進一步來說，以畫素PX1(n)為例，第一電晶體T1的第一端接收資料信號Data(n)，第一電晶體T1的控制端接收掃描信號SN(n)。第三電晶體T3的控制端接收發光信號EM(n)。並且，第五電晶體T5的控制端接收發光信號EM(n+1)。
圖2為依據本發明一實施例的畫素陣列的驅動波形示意圖。請參照圖1及圖2，如圖2所示，掃描信號SN(n-1)~SN(n+1)為按時間而依序致能，亦即掃描信號SN(n-1)~SN(n+1)的致能準位期間為按時間而依序形成。並且，發光信號EM(n-1)~EM(n+1)為按時間而依序致能，亦即發光信號EM(n-1)~EM(n+1)為按時間而依序形成。對畫素PX1(n)而言，發光信號EM(n)的致能準位期間晚於掃描信號SN(n)的致能準位期間但早於發光信號EM(n+1)的致能準位期間。
以畫素PX1(n)的驅動為例，在掃描信號SN(n)致能時，資料信號Data(n)會進行寫入。接著，在發光信號EM(n)致能時，畫素PX1(n)的第三電晶體T3、第四電晶體T4會導通，畫素PX1(n-1)的第五電晶體T5會導通，並且畫素PX1(n)的第二電晶體T2的導通程度是反應資料信號Data(n)的電壓準位。此時，電流會自系統高電壓VDD開始，經由畫素PX1(n)的第二電晶體T2、第三電晶體T3、發光二極體LED1及第四電晶體T4，以及畫素PX1(n-1)的發光二極體LED1及第五電晶體T5，而流至系統低電壓VSS。
依據上述，每一級的畫素（如PX1(n-1)~PX1(n+1)）的電流會以串聯的方式流過本級和上一級的畫素（如PX1(n-1)~PX1(n+1)）的發光二極體LED1，因此具有節省電力的效果。
圖3為依據本發明第二實施例的畫素陣列的電路示意圖。請參照圖1及圖3，畫素陣列PAX2大致相同於畫素陣列PAX1，其不同之處畫素陣列PAX2的畫素（如PX2(n-2)~PX2(n)）更包括第六電晶體T6，其中相同或相似元件使用相同或相似標號。第六電晶體T6具有耦接垂直相鄰的畫素（如PX2(n-2)~PX2(n)）的發光二極體LED1的陽極的第一端、接收第三控制信號（例如發光信號EM(n-2)~EM(n)）的控制端及耦接發光二極體LED1的陰極的第二端。
以畫素PX2(n)為例，第一電晶體T1的第一端接收資料信號Data(n)，第一電晶體T1的控制端接收掃描信號SN(n)。第三電晶體T3的控制端接收發光信號EM(n)，第六電晶體T6的控制端接收發光信號EM(n+1)，第五電晶體T5的控制端接收發光信號EM(n+2)。請參照圖2及圖3，如圖2所示，對畫素PX2(n)而言，發光信號EM(n)的致能準位期間晚於掃描信號SN(n)的致能準位期間但早於發光信號EM(n+1)的致能準位期間，發光信號EM(n+2)的致能準位期間晚於發光信號EM(n+1)的致能準位期間。
以畫素PX2(n)的驅動為例，在掃描信號SN(n)致能時，資料信號Data(n)會進行寫入。接著，在發光信號EM(n)致能時，畫素PX2(n)的第三電晶體T3、第四電晶體T4會導通，畫素PX2(n-1)的第六電晶體T6會導通，畫素PX2(n-2)的第五電晶體T5會導通，並且畫素PX2(n)的第二電晶體T2的導通程度是反應資料信號Data(n)的電壓準位。此時，電流會自系統高電壓VDD開始，經由畫素PX2(n)的第二電晶體T2、第三電晶體T3、發光二極體LED1及第四電晶體T4，畫素PX2(n-1)的發光二極體LED1及第六電晶體T6，以及畫素PX2(n-2)的發光二極體LED1及第五電晶體T5，而流至系統低電壓VSS。
依據上述，每一級的畫素（如PX1(n-1)~PX1(n+1)）的電流會以串聯的方式流過本級、上一級及上兩級的畫素（如PX1(n-1)~PX1(n+1)）的發光二極體LED1，因此具有節省電力的效果。
圖4為依據本發明第三實施例的畫素陣列的電路示意圖。請參照圖1及圖4，畫素陣列PAX3大致相同於畫素陣列PAX1，其不同之處畫素陣列PAX3的畫素（如PX3(n-1)~PX3(n+1)）更包括補償電路CPC，其中相同或相似元件使用相同或相似標號。在本實施例中，補償電路CPC是耦接第二電晶體T2的控制端與第二端，以針對第二電晶體T2的臨界電壓作補償。
在本實施例中，補償電路CPC包括第一電容C1以及第七電晶體T7。第一電容C1耦接於第二電晶體T2的控制端與第二端之間。第七電晶體T7具有耦接第二電晶體T2的第二端的第一端、接收掃描信號（如SN(n-1)~SN(n+1)）的控制端及接收初始化電壓Vini的第二端。其中，初始化電壓Vini可針對第二電晶體T2的臨界電壓來設定，以對第二電晶體T2的臨界電壓作補償。
圖5為依據本發明第四實施例的畫素陣列的電路示意圖。圖6為依據本發明另一實施例的畫素陣列的驅動波形示意圖。請參照圖1及圖5，畫素陣列PAX4大致相同於畫素陣列PAX1，其不同之處畫素陣列PAX4的畫素（如PX4(n-1)~PX4(n+1)）只採用掃描信號（如SN(n-1)~SN(n+1)），其中相同或相似元件使用相同或相似標號。
對照圖2及圖6，發光信號EM(n+1)的波形實質上相同於掃描信號SN(n)，發光信號EM(n)的波形實質上相同於掃描信號SN(n+1)，亦即發光信號EM(n-1)~EM(n+1)實質上是可以掃描信號（如SN(n-1)~SN(n+2)）取代。以畫素PX4(n)為例，第一電晶體T1的第一端接收資料信號Data(n)，第一電晶體T1的控制端接收掃描信號SN(n)。第三電晶體T3的控制端接收掃描信號SN(n+1)。並且，第五電晶體T5的控制端接收掃描信號SN(n+2)。
類似地，畫素陣列PAX2可以只採用掃描信號（如SN(n-1)~SN(n+2)）。請參照圖3，以畫素PX2(n)為例，第一電晶體T1的第一端接收資料信號Data(n)，第一電晶體T1的控制端接收掃描信號SN(n)。第三電晶體T3的控制端接收的發光信號EM(n)可以掃描信號SN(n+1)替代，第六電晶體T6的控制端接收的發光信號EM(n+1)可以掃描信號SN(n+2)替代，第五電晶體T5的控制端接收的發光信號EM(n+2)可以掃描信號SN(n+3)替代。
綜上所述，本發明實施例的畫素陣列，在每一發光信號致能時，本級的畫素的第二電晶體、第三電晶體、第四電晶體會導通，並且上一級的畫素的第五電晶體會導通，以使電流通過本級及上級的畫素的的發光二極體。藉此，畫素陣列具有節省電力的效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
C1:第一電容
CPC:補償電路
Data(n-2)~Data(n+1):資料信號
EM(n-2)~EM(n+2):發光信號
LED1:發光二極體
PAX1、PAX2、PAX3、PAX4:畫素陣列
PX1(n-1)~PX1(n+1)、PX2(n-2)~PX2(n)、PX3(n-1)~PX3(n+1)、PX4(n-1)~PX4(n+1):畫素
SN(n-2)~SN(n+3):掃描信號
T1:第一電晶體
T2:第二電晶體
T3:第三電晶體
T4:第四電晶體
T5:第五電晶體
T6:第六電晶體
T7:第七電晶體
VDD:系統高電壓
Vini:初始化電壓
VSS:系統低電壓
圖1為依據本發明第一實施例的畫素陣列的電路示意圖。
圖2為依據本發明一實施例的畫素陣列的驅動波形示意圖。
圖3為依據本發明第二實施例的畫素陣列的電路示意圖。
圖4為依據本發明第三實施例的畫素陣列的電路示意圖。
圖5為依據本發明第四實施例的畫素陣列的電路示意圖。
圖6為依據本發明另一實施例的畫素陣列的驅動波形示意圖。
Data(n-1)~Data(n+1):資料信號
EM(n-1)~EM(n+1):發光信號
LED1:發光二極體
PAX1:畫素陣列
PX1(n-1)~PX1(n+1):畫素
SN(n-1)~SN(n+1):掃描信號
T1:第一電晶體
T2:第二電晶體
T3:第三電晶體
T4:第四電晶體
T5:第五電晶體
VDD:系統高電壓
VSS:系統低電壓
Claims (8)
- 一種畫素陣列，包括：多個畫素，其中各該些畫素包括：一發光二極體，具有一陽極及一陰極；一第一電晶體，具有接收一第一資料信號的一第一端、接收一第一掃描信號的一控制端及一第二端；一第二電晶體，具有一第一端、耦接該第一電晶體的該第二端的一控制端及耦接該發光二極體的該陽極的一第二端；一第三電晶體，具有接收一系統高電壓的一第一端、接收一第一控制信號的一控制端及耦接該第二電晶體的該第一端的一第二端；一第四電晶體，具有耦接一上一級畫素的該發光二極體的該陽極的一第一端、耦接該第三電晶體的該控制端的一控制端及耦接該發光二極體的該陰極的一第二端；以及一第五電晶體，具有耦接該發光二極體的該陰極的一第一端、接收一第二控制信號的一控制端及接收一系統低電壓的一第二端。
- 如請求項1所述的畫素陣列，其中該第一控制信號為一第一發光信號，該第二控制信號為一第二發光信號，其中該第一發光信號的致能準位期間晚於該第一掃描信號的致能準位期間但早於該第二發光信號的致能準位期間。
- 如請求項1所述的畫素陣列，其中該第一控制信號為一第二掃描信號，該第二控制信號為一第三掃描信號，其中該第二掃描信號的致能準位期間晚於該第一掃描信號的致能準位期間但早於該第三掃描信號的致能準位期間。
- 如請求項1所述的畫素陣列，其中各該些畫素更包括：一第六電晶體，具有耦接該上一級畫素的該發光二極體的該陽極的一第一端、接收一第三控制信號的一控制端及耦接該發光二極體的該陰極的一第二端。
- 如請求項4所述的畫素陣列，其中該第一控制信號為一第一發光信號，該第三控制信號為一第二發光信號，該第二控制信號為一第三發光信號，其中該第一發光信號的致能準位期間晚於該第一掃描信號的致能準位期間但早於該第二發光信號的致能準位期間，並且該第三發光信號的致能準位期間晚於該第二發光信號的致能準位期間。
- 如請求項4所述的畫素陣列，其中該第一控制信號為一第二掃描信號，該第三控制信號為一第三掃描信號，該第二控制信號為一第四掃描信號，其中該第二掃描信號的致能準位期間晚於該第一掃描信號的致能準位期間但早於該第三掃描信號的致能準位期間，該第四掃描信號的致能準位期間晚於該第三掃描信號的致能準位期間。
- 如請求項1所述的畫素陣列，其中各該些畫素更包括一補償電路，耦接該第二電晶體的該控制端與該第二端。
- 如請求項7所述的畫素陣列，其中該補償電路包括：一第一電容，耦接於該第二電晶體的該控制端與該第二端之間；一第七電晶體，具有耦接該第二電晶體的該第二端的一第一端、接收該第一掃描信號的一控制端及接收一初始化電壓的一第二端。
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