TWI830300B - 記憶體及其操作方法 - Google Patents

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Abstract

一種記憶體包含一記憶體裝置、一讀取裝置及一反饋裝置。該記憶體裝置儲存複數個位元。該讀取裝置包含耦接至該記憶體裝置的第一讀取電路及第二讀取電路。該第二讀取電路在一第一節點處耦接至該第一讀取電路。該第一讀取電路及該第二讀取電路彼此協作以基於該些位元中的至少一個第一位元來在該第一節點處產生一第一電壓訊號。該反饋裝置基於該第一電壓訊號來調整該第一讀取電路或該第二讀取電路中的至少一者。該第一讀取電路及該第二讀取電路在該第一讀取電路或該第二讀取電路中的該至少一者由該反饋裝置調整之後產生對應於該些位元的一第二電壓訊號，該第二電壓訊號與該第一電壓訊號不同。

Description

記憶體及其操作方法
本揭示內容是關於一種記憶體及記憶體的操作方法。
記憶體通常用於儲存資料。為了讀取儲存於記憶體中的資料，記憶體產生對應於儲存在記憶體中的資料的訊號。訊號的電壓位準對應於資料的位元值。資料的不同位元值對應於訊號的不同電壓位準。藉由分析訊號的電壓位準，讀取的資料的至少一部分能夠係已知的。
本揭示內容包含一種包含記憶體裝置、讀取裝置及反饋裝置的記憶體。記憶體裝置用以儲存複數個位元。讀取裝置包含第一讀取電路及第二讀取電路。第一讀取電路耦接至記憶體裝置。第二讀取電路耦接至記憶體裝置，且在第一節點處耦接至第一讀取電路。第一讀取電路及第二讀取電路用以彼此協作以基於複數個位元中的至少一個第一位元來在第一節點處產生第一電壓訊號。反饋裝置用以基於第一電壓訊號來調整第一讀取電路及第二讀取電路中的至少一者。第一讀取電路及第二讀取電路用以在第一讀 取電路及第二讀取電路中的至少一者由反饋裝置調整之後產生對應於複數個位元的第二電壓訊號，第二電壓訊號與第一電壓訊號不同。
本揭示內容包含一種包含記憶體裝置、讀取裝置、讀出裝置及反饋裝置的記憶體。讀取裝置耦接至記憶體裝置，且用以讀取儲存於記憶體裝置中的資料以產生第一電壓訊號，第一電壓訊號對應於第一電壓分佈曲線。讀出裝置用以讀出第一電壓訊號且用以產生多個數位訊號，數位訊號對應於所讀出的第一電壓訊號。反饋裝置用以回應於數位訊號而產生至少一個控制訊號，以用於控制讀取裝置產生第二電壓訊號，第二電壓訊號對應於與第一電壓分佈曲線不同的第二電壓分佈曲線。
本揭示內容包含一種記憶體的操作方法，包含：由互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電路產生與儲存於記憶體裝置中的資料相關聯的第一電壓訊號，其中第一電壓訊號的電壓位準對應於第一電壓分佈曲線；讀出第一電壓訊號以產生與資料的至少一個第一位元相關聯的數位訊號；及根據數位訊號控制CMOS電路產生第二電壓訊號，其中第二電壓訊號對應於資料，且第二電壓訊號的電壓位準對應於第二電壓分佈曲線，第二電壓分佈曲線具有與第一電壓分佈曲線的移位或具有與第一電壓分佈曲線不同的輪廓。
100、300、400:記憶體
110、310、410:記憶體裝置
120、320、420:讀取裝置
122、124、322、324、422、424:讀取電路
130、330、430:讀出裝置
140、340、440:反饋裝置
200、600A、600B、600C、600D:圖
301、342、344、442、444、446、448:邏輯單元
500:方法
在結合隨附圖式閱讀以下詳細描述時可最佳地理 解本揭示內容的各個態樣。應注意，根據業界的標準慣例，各種特徵並未按比例繪製。實際上，各種特徵的尺寸可出於討論的清晰起見而任意地增大或減小。
第1圖為根據本揭示內容的一些實施例的記憶體的示意圖。
第2圖為表示根據本揭示內容的一些實施例的電壓訊號的電壓位準與第1圖中所示出的資料的位元值之間的關係的電壓分佈曲線的圖。
第3A圖為根據本揭示內容的一些實施例的對應於第1圖中所示出的記憶體的記憶體的電路圖。
第3B圖為根據本揭示內容的一些實施例的對應於第3A圖中所示出的邏輯單元的邏輯單元的電路圖。
第4圖為根據本揭示內容的一些實施例的對應於第1圖中所示出的記憶體的記憶體的電路圖。
第5圖為根據本揭示內容的一些實施例的第1圖、第3A圖及第4圖中所示出的記憶體產生電壓訊號的方法的流程圖。
第6A圖及第6B圖為表示根據本揭示內容的一些實施例的電壓訊號的電壓位準與第4圖中所示出的資料的位元值之間的關係的電壓分佈曲線的圖。
第6C圖及第6D圖為表示根據本揭示內容的一些實施例的電壓訊號的電壓位準與第4圖中所示出的資料的位元值之間的關係的電壓分佈曲線的圖。
以下揭示內容提供了用於實施所提供主題的不同特徵的許多不同實施例或實例。下面描述元件、材料、值、步驟、配置或類似者的具體實例以簡化本揭示內容。當然，這些僅僅為實例並且不意欲作為限制。考慮了其他元件、材料、值、步驟、配置或類似者。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵及第二特徵直接接觸地形成的實施例，且也可包含可在第一特徵與第二特徵之間形成有附加特徵以使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭示內容可在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清晰的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，在本文中可使用諸如「在……之下」、「下方」、「下部」、「上方」、「上部」及類似者的空間相對術語來描述如圖中所說明的一個部件或特徵與另一部件或特徵的關係。除了圖中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。術語遮罩、光刻遮罩、光罩及倍縮光罩用於指相同項。
貫穿以下描述及申請專利範圍應用的術語通常具有這些術語在所屬領域中或使用每一術語的具體上下文中明確建立的普通含義。熟習此項技術者應瞭解，元件或製 程可由不同名稱提及。本說明書中詳述的許多不同實施例僅僅為說明性的，且不以任何方式限制本揭示內容或任何例示性術語的範疇及精神。
值得注意的係，本文中用於描述各種部件或製程的諸如「第一」及「第二」的術語旨在將一個部件或製程與另一部件或製程區分開。然而，其部件、製程及序列應受這些術語的限制。舉例而言，在不脫離本揭示內容的範疇的情況下，第一部件可被稱作第二部件，且第二部件可類似地被稱作第一部件。
在以下論述及申請專利範圍中，術語「包括」、「包含」、「含有」、「具有」、「涉及」及類似者應被理解為開放式的，亦即，應被解釋為包含但不限於。如本文中所使用，並非相互排斥，而是術語「及/或」包含相關聯的所列項中的任一者及相關聯的所列項中的一者或多者的所有組合。
第1圖為根據本揭示內容的一些實施例的記憶體100的示意圖。如第1圖中說明性地示出，記憶體100包含記憶體裝置110、讀取裝置120、讀出裝置130及反饋裝置140。在一些實施例中，記憶體裝置110實施為相變隨機存取記憶體(phase change random access memory，PCRAM)。在一些實施例中，讀取裝置120實施為互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電路。在一些實施例中，讀出裝置130實施為電流讀出放大器(sensing amplifier，SA)。
在一些實施例中，記憶體裝置110用以儲存包含多個位元的資料DT，且用以接收電壓訊號VSS。資料DT在各種實施例中具有各種位元值。讀取裝置120用以讀取資料DT以產生對應於資料DT的電壓訊號VS1。讀出裝置130用以基於電壓訊號VS1來產生數位訊號EN。反饋裝置140用以基於數位訊號EN來產生控制訊號S11及S12，以控制讀取裝置120產生電壓訊號VS2。電壓訊號VS2也對應於資料DT。
如第1圖中說明性地示出，讀取裝置120包含讀取電路122及124。讀取電路122用以在節點N13處接收與電壓訊號VSS不同的電壓訊號VDD且耦接至節點N11。在一些實施例中，電壓訊號VDD具有電源電壓位準，且電壓訊號VSS具有接地電壓位準。
如第1圖中說明性地示出，讀取電路124在節點N11處耦接至讀取電路122，且在節點N12處耦接至記憶體裝置110。在一些實施例中，讀取電路122及124分別對應於兩種電晶體類型。舉例而言，讀取電路122包含P型金屬氧化物半導體(P-type Metal-Oxide-Semiconductor，PMOS)電晶體，且讀取電路124包含N型金屬氧化物半導體(N-type Metal-Oxide-Semiconductor，NMOS)電晶體。
在一些實施例中，讀取電路122及124用以彼此協作以基於資料DT來在節點N11處產生電壓訊號VS1 及VS2。如第1圖中說明性地示出，讀取電路122及124在節點N12與N13之間串聯耦接。在一些實施例中，電壓訊號VS1及VS2取決於讀取電路122及124的電阻。舉例而言，當讀取電路122的電阻增加及/或讀取電路124的電阻減小時，電壓訊號VS1及VS2的電壓位準減小。相比之下，當讀取電路122的電阻減小及/或讀取電路124的電阻增加時，電壓訊號VS1及VS2的電壓位準增加。
在一些實施例中，讀取電路122及124用以產生電壓訊號VMSB，電壓訊號VMSB為電壓訊號VS1的實施例。電壓訊號VMSB對應於資料DT的至少一個位元，諸如一或多個最高有效位元(most significant bit，MSB)。
在一些實施例中，讀出裝置130用以基於電壓訊號VMSB來產生數位訊號EN。在一些實施例中，反饋裝置140用以基於數位訊號EN，調整讀取電路122及124中的至少一者的電阻以產生電壓訊號VS2，電壓訊號VS2具有至少部分地與電壓訊號VS1的電壓位準不同的電壓位準。
舉例而言，回應於電壓訊號VMSB具有第一位元值，反饋裝置140藉由控制訊號S12調整讀取電路122，且回應於電壓訊號VMSB具有與第一位元值不同的第二位元值，反饋裝置140藉由控制訊號S11調整讀取電路124。
在一些實施例中，在讀取電路122及124中的至 少一者由反饋裝置140調整之後，讀取電路122及124產生電壓訊號VS2。換言之，電壓訊號VS2為電壓訊號VS1的調整版本。
第2圖為表示根據本揭示內容的一些實施例的電壓訊號VS1、VS2的電壓位準與第1圖中所示出的資料DT的位元值之間的關係的電壓分佈曲線的圖200。如第2圖中說明性地示出，圖200包含水平軸及垂直軸。參看第1圖及第2圖，水平軸對應於資料DT的位元值，垂直軸對應於節點N11的電壓位準或電壓訊號VS1及VS2的電壓位準。在一些實施例中，資料DT的位元值被稱為資料DT的乘積累加(Multiply Accumulate，MAC)值。
如第2圖中說明性地示出，圖200進一步包含電壓分佈曲線C21~C23。電壓分佈曲線C21對應於電壓訊號VS1與資料DT之間的關係。舉例而言，回應於資料DT具有位元值PB，電壓訊號VS1具有電壓位準VPB1。類似地，回應於資料DT具有位元值B11~B14，電壓訊號VS1分別具有對應於位元值B11~B14的電壓位準V11~V14。在第2圖中所示出的實施例中，位元值B11及B12小於位元值PB，且位元值B13及B14大於位元值PB。在一些實施例中，位元值PB為預定位元值。在一些實施例中，位元值B11及B12為兩個相鄰位元值，且位元值B13及B14為兩個相鄰位元值。舉例而言，位元值B11等於位元值B12減一，且位元值B14等於位元值B13加一。
如上面在第1圖中所示出的實施例中所描述，反饋裝置140回應於資料DT的不同位元值而以不同方式調整電壓訊號VS1，以產生電壓訊號VS2。參看第1圖及第2圖，回應於資料DT的位元值小於位元值PB，電壓訊號VS1沿著箭頭A21調整，以產生對應於電壓分佈曲線C22的電壓訊號VS2。換言之，電壓分佈曲線C22具有從電壓分佈曲線C21沿著箭頭A21的移位，或具有與電壓分佈曲線C21不同的輪廓。
參看第2圖中所示出的電壓分佈曲線C22，回應於資料DT具有位元值B11及B12，電壓訊號VS2分別具有電壓位準V21及V22。如第2圖中說明性地示出，電壓位準V21小於電壓位準V11，且電壓位準V22小於電壓位準V12。在一些實施例中，電壓位準V21與V22之間的電壓位準差大於電壓位準V11與V12之間的電壓位準差。
類似地，回應於資料DT的位元值大於位元值PB，電壓訊號VS1單獨箭頭A22調整，以產生對應於電壓分佈曲線C23的電壓訊號VS2。
參看第2圖中所示出的電壓分佈曲線C23，回應於資料DT具有位元值B13及B14，電壓訊號VS2分別具有電壓位準V33及V34。如第2圖中說明性地示出，電壓位準V33大於電壓位準V13，且電壓位準V34大於電壓位準V14。在一些實施例中，電壓位準V33與V34之間的電壓位準差大於電壓位準V13與V14之間的電壓 位準差。
在一些實施例中，回應於資料DT具有不同位元值，讀取裝置120用以產生多個電壓訊號VS1及多個電壓訊號VS2。舉例而言，電壓訊號VS1中的一者對應於位元值PB且具有電壓位準VPB1。又舉例而言，電壓訊號VS2中的一者對應於位元值B11且具有電壓位準V21。
參看第1圖及第2圖，箭頭A21及A22分別對應於控制訊號S11及S12。在一些實施例中，回應於資料DT的位元值大於位元值PB，反饋裝置140用以藉由控制訊號S12調整讀取電路122，使得調整後的讀取電路122及讀取電路124協作以產生對應於電壓分佈曲線C23的電壓訊號VS2。在一些實施例中，回應於資料DT的位元值小於位元值PB，反饋裝置140用以藉由控制訊號S11調整讀取電路124，使得讀取電路122及調整後的讀取電路124協作以產生對應於電壓分佈曲線C22的電壓訊號VS2。
在一些方法中，讀取裝置基於儲存於記憶體裝置中的資料的位元值來產生電壓訊號。然而，電壓訊號的電壓位準接近於對應於相鄰位元值的另一電壓位準。因此，很難基於電壓訊號來將位元值與相鄰位元值區分開，且無法很好地讀取或識別資料。
與以上方法相比，在本揭示內容的一些實施例中，基於資料DT的位元值來產生電壓訊號VS2。電壓分佈曲線對應於資料DT的位元值進行最佳化，使得對應於位元 值(例如位元值B11)的電壓位準(例如電壓位準V21)與對應於相鄰位元值(例如位元值B12)的電壓位準(例如電壓位準V22)之間的電壓位準差增加。因此，當資料DT具有位元值B11時，很容易基於電壓訊號VS2將位元值B11與位元值B12區分開。
第3A圖為根據本揭示內容的一些實施例的對應於第1圖中所示出的記憶體100的記憶體300的電路圖。如第3A圖中說明性地示出，記憶體300包含記憶體裝置310、讀取裝置320、讀出裝置330及反饋裝置340。參看第1圖及第3A圖，記憶體300為記憶體100的實施例。記憶體裝置310、讀取裝置320、讀出裝置330及反饋裝置340分別對應於記憶體裝置110、讀取裝置120、讀出裝置130及反饋裝置140。因此，出於簡潔起見不再重複一些描述。
如第3A圖中說明性地示出，記憶體裝置110包含多個記憶體單元MU1~MUN。應注意，N為正整數。記憶體單元MU1~MUN的第一端在節點N32處耦接至讀取裝置，記憶體單元MU1~MUN的第二端用以在節點N33處接收電壓訊號VSS。換言之，記憶體單元MU1~MUN並聯耦接在節點N32與N33之間。在一些實施例中，記憶體單元MU1~MUN中的每一者用以儲存資料DT的一或多個對應位元。舉例而言，記憶體單元MU1儲存資料DT的至少一個MSB。
在一些實施例中，記憶體單元MU1~MUN中的每 一者包含相變部件PCE及開關MUS。如第3A圖中說明性地示出，相變部件PCE及開關MUS串聯耦接在節點N32與N33之間。
在一些實施例中，讀取裝置320包含讀取電路322及324。參看第1圖及第3A圖，讀取電路322及324為讀取電路122及124的實施例。因此，出於簡潔起見不再重複一些描述。
如第3A圖中說明性地示出，讀取電路322用以在節點N34處接收電壓訊號VDD，且讀取電路324耦接至節點N32。在一些實施例中，讀取電路322及324用以彼此協作以在節點N31處產生電壓訊號VS1、VS2及VMSB。
如第3A圖中說明性地示出，讀取電路322包含電晶體P31~P33及開關TM1。在一些實施例中，電晶體P31~P33實施為PMOS電晶體，且開關TM1實施為傳輸閘。
如第3A圖中說明性地示出，電晶體P31的一端耦接至節點N34，電晶體P31的另一端耦接至節點N31。電晶體P32的一端耦接至節點N34，電晶體P32的另一端耦接至節點N31，電晶體P32的控制端用以接收致能電壓訊號VP。電晶體P33的一端用以接收電壓訊號VDD，電晶體P33的另一端在節點N35處耦接至電晶體P31的控制端，電晶體P33的控制端用以接收控制訊號S31B。開關TM1的一端耦接至節點N35，開關TM1的另一端用 以接收致能電壓訊號VP，開關TM1的控制端用以接收控制訊號S31B，開關TM1的另一控制端用以接收控制訊號S31。在一些實施例中，控制訊號S31與控制訊號S31B互補。
在一些實施例中，電晶體P33的控制端與開關TM1的接收控制訊號S31B的控制端為不同的類型。因此，電晶體P33在開關TM1導通時關斷，而電晶體P33在開關TM1關斷時導通。
在一些實施例中，當控制訊號S31具有第一電壓位準時，開關TM1導通以將致能電壓訊號VP傳輸至節點N35，使得電晶體P31導通。在一些實施例中，第一電壓位準為P型電晶體的致能電壓位準，且為N型電晶體的禁用電壓位準。當控制訊號S31B具有第一電壓位準時，電晶體P33導通以將具有禁用電壓位準的電壓訊號VDD傳輸至節點N35，使得電晶體P31關斷。換言之，電晶體P31由控制訊號S31及S31B控制。用於控制電晶體P31的實施例不限於第3A圖中所示出的組態，用於基於控制訊號S31及S31B來控制電晶體P31的其他組態被認為在本揭示內容的範疇內。
如第3A圖中說明性地示出，讀取電路324包含電晶體M31~M33及開關TM2。在一些實施例中，電晶體M31~M33實施為NMOS電晶體，且開關TM2實施為傳輸閘。
如第3A圖中說明性地示出，電晶體M31的一端 耦接至節點N32，電晶體M31的另一端耦接至節點N31。電晶體M32的一端耦接至節點N32，電晶體M32的另一端耦接至節點N31，電晶體M32的控制端用以接收致能電壓訊號VN。電晶體M33的一端用以接收電壓訊號VSS，電晶體M33的另一端在節點N36處耦接至電晶體M31的控制端，電晶體M33的控制端用以接收控制訊號S32。開關TM2的一端耦接至節點N36，開關TM2的另一端用以接收致能電壓訊號VN，開關TM2的控制端用以接收控制訊號S32B，且開關TM2的另一控制端用以接收控制訊號S32。
在一些實施例中，電晶體M33的控制端與開關TM2的接收控制訊號S32的控制端為不同的類型。因此，電晶體M33在開關TM2導通時關斷，而電晶體M33在開關TM2關斷時導通。
在一些實施例中，當控制訊號S32B具有第二電壓位準時，開關TM2導通以將致能電壓訊號VN傳輸至節點N36，使得電晶體M31導通。在一些實施例中，第二電壓位準為N型電晶體的致能電壓位準，且為P型電晶體的禁用電壓位準。當控制訊號S32具有第二電壓位準時，電晶體M33導通以將具有禁用電壓位準的電壓訊號VSS傳輸至節點N36，使得電晶體M31關斷。換言之，電晶體M31由控制訊號S32及S32B控制。用於控制電晶體M31的實施例不限於第3A圖中所示出的組態，用於基於控制訊號S32及S32B來控制電晶體M31的其他組態被 認為在本揭示內容的範疇內。
在一些實施例中，當電晶體P31及M31關斷時，電晶體P32及M32用以基於資料DT來產生電壓訊號VS1。電壓訊號VS1的電壓位準取決於電晶體P32及M32的電阻。當電晶體P31導通且電晶體M31關斷時，電晶體P31、P32及M32用以基於資料DT來產生電壓訊號VS2。電晶體P31及P32並聯耦接在節點N34與N31之間，使得節點N34與N31之間的電阻與電晶體P31關斷的情況相比減小。因此，電壓訊號VS2的電壓位準高於電壓訊號VS1的電壓位準。參看第3A圖及第2圖，電壓分佈曲線C23對應於電晶體P31導通的情況。
類似地，當電晶體M31導通且電晶體P31關斷時，電晶體M31、P32及M32用以基於資料DT來產生電壓訊號VS2。電晶體M31及M32並聯耦接在節點N32與N31之間，使得節點N32與N31之間的電阻與電晶體M31關斷的情況相比減小。因此，電壓訊號VS2的電壓位準低於電壓訊號VS1的電壓位準。參看第3A圖及第2圖，電壓分佈曲線C22對應於電晶體M31導通的情況。
如第3A圖中說明性地示出，讀出裝置330用以讀出電壓訊號VMSB以產生數位訊號EN0及EN1。在第3A圖中所示出的實施例中，電壓訊號VMSB承載資料DT的MSB。MSB具有位元值0或1。回應於MSB具有位元值0，數位訊號EN0具有位元值1且數位訊號EN1具有位元值0。回應於MSB具有位元值1，數位訊號EN0 具有位元值0且數位訊號EN1具有位元值1。
參看第3A圖及第2圖，當MSB具有位元值1時，資料DT的位元值大於位元值PB，而當MSB具有位元值0時，資料DT的位元值小於位元值PB。因此，反饋裝置340在MSB具有位元值0時沿著箭頭A21調整電壓訊號VS1，且在MSB具有位元值1時沿著箭頭A22調整電壓訊號VS1。
如第3A圖中說明性地示出，反饋裝置340包含邏輯單元342及344。邏輯單元342用以基於數位訊號EN1及電壓訊號VSS來產生控制訊號S31及S31B。邏輯單元344用以基於數位訊號EN0及電壓訊號VSS來產生控制訊號S32及S32B。在一些實施例中，電壓訊號VSS具有位元值0。參看第3A圖及第1圖，控制訊號S31及S31B為控制訊號S12的實施例，且控制訊號S32及S32B為控制訊號S11的實施例。
如第3A圖中說明性地示出，邏輯單元342包含反或閘NR31及反相器(inverter)IN31。反或閘NR31的兩個輸入端用以分別接收數位訊號EN1及電壓訊號VSS。反或閘NR31的輸出端用以輸出控制訊號S31。反相器IN31的輸入端用以接收控制訊號S31。反相器IN31的輸出端用以輸出控制訊號S31B。因此，控制訊號S31在數位訊號EN1具有位元值1時具有第一電壓位準以導通開關TM1。
如第3A圖中說明性地示出，邏輯單元344包含 反或閘NR32及反相器IN32。反或閘NR32的兩個輸入端用以分別接收數位訊號EN0及電壓訊號VSS。反或閘NR32的輸出端用以輸出控制訊號S32。反相器IN32的輸入端用以接收控制訊號S32。反相器IN32的輸出端用以輸出控制訊號S31B。因此，控制訊號S32在數位訊號EN0具有位元值1時具有第一電壓位準以導通開關TM2。
在各種實施例中，邏輯單元342及344具有各種組態且包含各種邏輯部件。舉例而言，在一些替代實施例中，邏輯單元342及/或344具有與第3B圖中所示出的邏輯單元301類似的組態。
第3B圖為根據本揭示內容的一些實施例的對應於第3A圖中所示出的邏輯單元342及344的邏輯單元301的電路圖。如第3B圖中說明性地示出，邏輯單元301包含或閘RB及反相器INB。
在一些實施例中，邏輯單元342具有與邏輯單元301類似的組態。在此類實施例中，或閘RB的兩個輸入端用以分別接收數位訊號EN1及電壓訊號VSS。或閘RB的輸出端用以輸出控制訊號S31B。反相器INB的輸入端用以接收控制訊號S31B。反相器INB的輸出端用以輸出控制訊號S31。
類似地，在一些實施例中，邏輯單元344具有與邏輯單元301類似的組態。在此類實施例中，或閘RB的兩個輸入端用以分別接收數位訊號EN0及電壓訊號VSS。 或閘RB的輸出端用以輸出控制訊號S32B。反相器INB的輸入端用以接收控制訊號S32B。反相器INB的輸出端用以輸出控制訊號S32。
第4圖為根據本揭示內容的一些實施例的對應於第1圖中所示出的記憶體100的記憶體400的電路圖。如第4圖中說明性地示出，記憶體400包含記憶體裝置410、讀取裝置420、讀出裝置430及反饋裝置440。參看第1圖、第3A圖及第4圖，記憶體400為記憶體100的實施例且為記憶體300的替代實施例。記憶體裝置410、讀取裝置420、讀出裝置430及反饋裝置440分別對應於記憶體裝置310、讀取裝置320、讀出裝置330及反饋裝置340。因此，出於簡潔起見不再重複一些描述。
如第4圖中說明性地示出，記憶體裝置410用以接收電壓訊號VSS且耦接至節點N42。讀取裝置420包含讀取電路422及424。參看第4圖及第3A圖，讀取電路422及424為讀取電路322及324的替代實施例。因此，出於簡潔起見不再重複一些描述。
如第4圖中說明性地示出，讀取電路422用以在節點N44處接收電壓訊號VDD，且讀取電路424耦接至節點N42。在一些實施例中，讀取電路422及424用以彼此協作以在節點N41處產生電壓訊號VS1、VS2及VMSB。
如第4圖中說明性地示出，讀取電路422包含電晶體P41~P46及開關TG1、TG2。在一些實施例中，電 晶體P41~P46實施為PMOS電晶體，且開關TG1、TG2實施為傳輸閘。
如第4圖中說明性地示出，電晶體P41~P44的第一端耦接至節點N44，電晶體P41~P44的第二端耦接至節點N41。換言之，電晶體P41~P44並聯耦接在節點N41與N44之間。電晶體P43~P44的控制端用以接收致能電壓訊號VP。
如第4圖中說明性地示出，電晶體P45的一端用以接收電壓訊號VDD，電晶體P45的另一端在節點N45處耦接至電晶體P41的控制端，電晶體P45的控制端用以接收控制訊號S41B。開關TG1的一端耦接至節點N45，開關TG1的另一端用以接收致能電壓訊號VP，開關TG1的控制端用以接收控制訊號S41B，且開關TG1的另一控制端用以接收控制訊號S41。在一些實施例中，控制訊號S41與控制訊號S41B互補。
如第4圖中說明性地示出，電晶體P46的一端用以接收電壓訊號VDD，電晶體P46的另一端在節點N46處耦接至電晶體P42的控制端，電晶體P46的控制端用以接收控制訊號S42B。開關TG2的一端耦接至節點N46，開關TG2的另一端用以接收致能電壓訊號VP，開關TG2的控制端用以接收控制訊號S42B，且開關TG2的另一控制端用以接收控制訊號S42。在一些實施例中，控制訊號S42與控制訊號S42B互補。
電晶體P41、P45及開關TG1基於控制訊號S41 及S41B的操作與電晶體P31、P33及開關TM1基於第3A圖中所示出的控制訊號S31及S31B的操作類似。電晶體P42、P46及開關TG2基於控制訊號S42及S42B的操作與電晶體P31、P33及開關TM1基於第3A圖中所示出的控制訊號S31及S31B的操作類似。因此，出於簡潔起見不再重複一些描述。
如第4圖中說明性地示出，讀取電路424包含電晶體M41~M47及開關TG3~TG5。在一些實施例中，電晶體M41~M47實施為NMOS電晶體，且開關TG3~TG5實施為傳輸閘。
如第4圖中說明性地示出，電晶體M41~M44的第一端耦接至節點N42，電晶體M41~M44的第二端耦接至節點N41。換言之，電晶體M41~M44並聯耦接在節點N41與N42之間。電晶體M44的控制端用以接收致能電壓訊號VN。
如第4圖中說明性地示出，電晶體M45的一端用以接收電壓訊號VSS，電晶體M45的另一端在節點N47處耦接至電晶體M41的控制端，電晶體M45的控制端用以接收控制訊號S44。開關TG3的一端耦接至節點N47，開關TG3的另一端用以接收致能電壓訊號VN，開關TG3的控制端用以接收控制訊號S44B，且開關TG3的另一控制端用以接收控制訊號S44。在一些實施例中，控制訊號S44與控制訊號S44B互補。
如第4圖中說明性地示出，電晶體M46的一端用 以接收電壓訊號VSS，電晶體M46的另一端在節點N48處耦接至電晶體M42的控制端，電晶體M46的控制端用以接收控制訊號S43。開關TG4的一端耦接至節點N48，開關TG4的另一端用以接收致能電壓訊號VN，開關TG4的控制端用以接收控制訊號S43，開關TG4的另一控制端用以接收控制訊號S43B。在一些實施例中，控制訊號S43與控制訊號S43B互補。
如第4圖中說明性地示出，電晶體M47的一端用以接收電壓訊號VSS，電晶體M47的另一端在節點N49處耦接至電晶體M43的控制端，電晶體M47的控制端用以接收控制訊號S43。開關TG5的一端耦接至節點N49，開關TG5的另一端用以接收致能電壓訊號VN，開關TG5的控制端用以接收控制訊號S43，且開關TG5的另一控制端用以接收控制訊號S43B。
電晶體M41、M45及開關TG3基於控制訊號S44及S44B的操作與電晶體M31、M33及開關TM2基於第3A圖中所示出的控制訊號S32及S32B的操作類似。電晶體M42、M46及開關TG4基於控制訊號S43及S43B的操作與電晶體M31、M33及開關TM2基於第3A圖中所示出的控制訊號S32及S32B的操作類似。電晶體M43、M47及開關TG5基於控制訊號S43及S43B的操作與電晶體M31、M33及開關TM2基於第3A圖中所示出的控制訊號S32及S32B的操作類似。因此，出於簡潔起見不再重複一些描述。
在各種實施例中，讀取電路422及424中的每一者根據電晶體的電特徵及讀取電路422及424的規格包含各種數目的電晶體。
如第4圖中說明性地示出，讀出裝置430用以讀出電壓訊號VMSB以產生數位訊號EN00、EN01、EN10及EN11。在第4圖中所示出的實施例中，電壓訊號VMSB承載資料DT的兩個MSB。兩個MSB中的每一者具有位元值0或1。兩個MSB具有位元值00、01、10或11。回應於兩個MSB具有位元值00，數位訊號EN00具有位元值1，且數位訊號EN01、EN10及EN11中的每一者具有位元值0。回應於MSB具有位元值01，數位訊號EN01具有位元值1，且數位訊號EN00、EN10及EN11中的每一者具有位元值0。回應於MSB具有位元值10，數位訊號EN10具有位元值1，且數位訊號EN00、EN01及EN11中的每一者具有位元值0。回應於MSB具有位元值11，數位訊號EN11具有位元值1，且數位訊號EN00、EN10及EN01中的每一者具有位元值0。
參看第4圖及第2圖，當兩個MSB具有位元值11或10時，資料DT的位元值大於位元值PB，而當兩個MSB具有位元值00或01時，資料DT的位元值小於位元值PB。因此，反饋裝置440在兩個MSB具有位元值00或01時沿著箭頭A21調整電壓訊號VS1，且在兩個MSB具有位元值11或10時沿著箭頭A22調整電壓訊號VS1。
如第4圖中說明性地示出，反饋裝置440包含邏輯單元442、444、446及448。邏輯單元442用以基於數位訊號EN11及電壓訊號VSS來產生控制訊號S41及S41B。邏輯單元444用以基於數位訊號EN00及電壓訊號VSS來產生控制訊號S44及S44B。在一些實施例中，電壓訊號VSS具有位元值0。如第4圖中說明性地示出，邏輯單元446用以基於數位訊號EN11及EN10來產生控制訊號S42及S42B。邏輯單元448用以基於數位訊號EN00及EN01來產生控制訊號S43及S43B。參看第4圖及第1圖，控制訊號S41、S41B、S42及S42B為控制訊號S12的實施例，且控制訊號S43、S43B、S44及S44B為控制訊號S11的實施例。
如第4圖中說明性地示出，邏輯單元442包含反或閘NR41及反相器IN41。反或閘NR41的兩個輸入端用以分別接收數位訊號EN11及電壓訊號VSS。反或閘NR41的輸出端用以輸出控制訊號S41。反相器IN41的輸入端用以接收控制訊號S41。反相器IN41的輸出端用以輸出控制訊號S41B。因此，控制訊號S41在數位訊號EN11具有位元值1時具有第一電壓位準以導通開關TG1。
如第4圖中說明性地示出，邏輯單元444包含反或閘NR44及反相器IN44。反或閘NR44的兩個輸入端用以分別接收數位訊號EN00及電壓訊號VSS。反或閘NR44的輸出端用以輸出控制訊號S44。反相器IN44的 輸入端用以接收控制訊號S44。反相器IN44的輸出端用以輸出控制訊號S44B。因此，控制訊號S44在數位訊號EN00具有位元值1時具有第一電壓位準以導通開關TG3。
如第4圖中說明性地示出，邏輯單元446包含反或閘NR42及反相器IN42。反或閘NR42的兩個輸入端用以分別接收數位訊號EN11及EN10。反或閘NR42的輸出端用以輸出控制訊號S42。反相器IN42的輸入端用以接收控制訊號S42。反相器IN42的輸出端用以輸出控制訊號S42B。因此，控制訊號S42在數位訊號EN11及EN10中的一者具有位元值1時具有第一電壓位準以導通開關TG2。
如第4圖中說明性地示出，邏輯單元448包含反或閘NR43及反相器IN43。反或閘NR43的兩個輸入端用以分別接收數位訊號EN00及EN01。反或閘NR43的輸出端用以輸出控制訊號S43。反相器IN43的輸入端用以接收控制訊號S43。反相器IN43的輸出端用以輸出控制訊號S43B。因此，控制訊號S43在數位訊號EN11及EN10中的一者具有位元值1時具有第一電壓位準以導通開關TG4及TG5。
在各種實施例中，邏輯單元442、444、446及448具有各種組態且包含各種邏輯部件。舉例而言，在一些替代實施例中，邏輯單元442、444、446及/或448具有與第3B圖中所示出的邏輯單元301類似的組態。
下面利用第5圖、第6A圖、第6B圖、第6C圖及第6D圖中所示出的實施例描述了記憶體400的操作的其他細節。
第5圖為根據本揭示內容的一些實施例的第1圖、第3A圖及第4圖中所示出的記憶體100、300及400產生電壓訊號VS2的方法500的流程圖。如第5圖中說明性地示出，方法500包含操作OP51~OP58。
在操作OP51中，產生對應於資料DT的一或多個MSB的電壓訊號VMSB。在操作OP52中，基於電壓訊號VMSB來產生數位訊號EN00、EN01、EN10及EN1。
回應於電壓訊號VMSB具有位元值00或01，執行操作OP53~OP55。回應於電壓訊號VMSB具有位元值11或10，執行操作OP56~OP58。
在操作OP53中，產生控制訊號S43及S44以導通電晶體M41~M43中的至少一者。因此，讀取電路424的電阻減小。
在操作OP54中，電壓訊號VS2由電晶體M41~M43中的至少一者產生，電壓訊號VS2具有低於電壓訊號VS1的電壓位準的電壓位準。因此，在操作OP55中，電壓訊號VS2的電壓分佈曲線沿著第2圖中所示出的箭頭A21移位。
在操作OP56中，產生控制訊號S41及S42以導通電晶體P41~P42中的至少一者。因此，讀取電路422 的電阻減小。
在操作OP57中，電壓訊號VS2由電晶體P41~P42中的至少一者產生，電壓訊號VS2具有高於電壓訊號VS1的電壓位準的電壓位準。因此，在操作OP58中，電壓訊號VS2的電壓分佈曲線沿著第2圖中所示出的箭頭A22移位。
第6A圖及第6B圖為表示根據本揭示內容的一些實施例的電壓訊號VS1、VS2的電壓位準與第4圖中所示出的資料DT的位元值之間的關係的電壓分佈曲線的圖600A及600B。參看第5圖、第6A圖及第6B圖，圖600A及600B描述操作OP53的其他細節。
如第6A圖及第6B圖中說明性地示出，圖600A及600B中的每一者包含對應於資料DT的位元值的水平軸及對應於電壓訊號VS1及VS2的電壓位準的垂直軸。
如第6A圖中說明性地示出，圖600A包含電壓分佈曲線C61及C62。電壓分佈曲線C61及C62分別對應於電壓訊號VS1及VS2。在一些實施例中，電壓分佈曲線C62對應於資料DT的兩個MSB均具有位元值11的情況。
在第6A圖中所示出的實施例中，資料DT具有大於位元值B61的位元值B6A。在一些實施例中，位元值B61為具有MSB 10的最大位元值，且位元值PB為具有MSB 01的最大位元值。舉例而言，若資料具有四個位元，則位元值B61為1011，位元值PB為0111且位元值B6A 大於1011。
參看第6A圖及第4圖，回應於電壓訊號VMSB具有位元值11，數位訊號EN11具有位元值1，且數位訊號EN00、EN10及EN01中的每一者具有位元值0，使得控制訊號S41及S42具有第一電壓位準，且控制訊號S43及S44具有第二電壓位準。因此，電晶體P41及P42導通，而電晶體M41~M43關斷。電晶體P41~P44及M44產生對應於電壓分佈曲線C62的電壓訊號VS2。
如第6B圖中說明性地示出，圖600B包含電壓分佈曲線C61及電壓分佈曲線C63。電壓分佈曲線C63對應於電壓訊號VS2。在一些實施例中，電壓分佈曲線C63對應於資料的兩個MSB均具有位元值10的情況。
在第6B圖中所示出的實施例中，資料DT具有位元值B6B，位元值B6B小於或等於位元值B61且大於位元值PB。舉例而言，若資料具有四個位元，則位元值B61為1011且位元值PB為0111，位元值B6A大於0111且小於或等於1011。
參看第6B圖及第4圖，回應於電壓訊號VMSB具有位元值10，數位訊號EN10具有位元值1，且數位訊號EN00、EN11及EN01中的每一者具有位元值0，使得控制訊號S42具有第一電壓位準，且控制訊號S41、S43及S44具有第二電壓位準。因此，電晶體P42導通，而電晶體P41、M41~M43關斷。電晶體P42~P44及M44產生對應於電壓分佈曲線C63的電壓訊號VS2。
參看第4圖、第6A圖及第6B圖，對應於圖600A的讀取電路422的電阻小於對應於圖600B的讀取電路422的電阻。因此，電壓分佈曲線C62的電壓位準大於電壓分佈曲線C63的電壓位準。換言之，電壓分佈曲線C62與電壓分佈曲線C61移位的程度(degree)大於電壓分佈曲線C63與電壓分佈曲線C61移位的程度。
第6C圖及第6D圖為表示根據本揭示內容的一些實施例的電壓訊號VS1、VS2的電壓位準與第4圖中所示出的資料DT的位元值之間的關係的電壓分佈曲線的圖600C及600D。參看第5圖、第6C圖及第6D圖，圖600C及600D描述操作OP56的其他細節。
如第6C圖及第6D圖中說明性地示出，圖600C及600D中的每一者包含對應於資料DT的位元值的水平軸及對應於電壓訊號VS1及VS2的電壓位準的垂直軸。
如第6C圖中說明性地示出，圖600C包含電壓分佈曲線C61及C64。電壓分佈曲線C61及C64分別對應於電壓訊號VS1及VS2。在一些實施例中，電壓分佈曲線C64對應於資料的兩個MSB均具有位元值00的情況。
在第6C圖中所示出的實施例中，資料DT具有小於位元值B62的位元值B6C。在一些實施例中，位元值B62為具有MSB 01的最小位元值，且位元值PB為具有MSB 01的最大位元值。舉例而言，若資料具有四個位元，則位元值B62為0100，位元值PB為0111且位元值B6C小於0100。
參看第6C圖及第4圖，回應於電壓訊號VMSB具有位元值00，數位訊號EN00具有位元值1，且數位訊號EN11、EN10及EN01中的每一者具有位元值0，使得控制訊號S43及S44具有第一電壓位準，且控制訊號S41及S42具有第二電壓位準。因此，電晶體M41~M43導通，而電晶體P41~P42關斷。電晶體P43~P44及M41~M44產生對應於電壓分佈曲線C64的電壓訊號VS2。
如第6D圖中說明性地示出，圖600D包含電壓分佈曲線C61及電壓分佈曲線C65。電壓分佈曲線C65對應於電壓訊號VS2。在一些實施例中，電壓分佈曲線C65對應於資料的兩個MSB均具有位元值01的情況。
在第6D圖中所示出的實施例中，資料DT具有位元值B6D，位元值B6D小於或等於位元值PB且大於或等於位元值B62。舉例而言，若資料具有四個位元，則位元值B62為0100且位元值PB為0111，位元值B6A大於或等於0100且小於或等於0111。
參看第6D圖及第4圖，回應於電壓訊號VMSB具有位元值01，數位訊號EN01具有位元值1，且數位訊號EN00、EN11及EN10中的每一者具有位元值0，使得控制訊號S43具有第一電壓位準，且控制訊號S41、S42及S44具有第二電壓位準。因此，電晶體M42及M43導通，而電晶體P41~P42及M41關斷。電晶體P43~P44及M42~M43產生對應於電壓分佈曲線C65的電壓訊號 VS2。
參看第4圖、第6C圖及第6D圖，對應於圖600C的讀取電路424的電阻小於對應於圖600D的讀取電路422的電阻。因此，電壓分佈曲線C64的電壓位準小於電壓分佈曲線C65的電壓位準。換言之，電壓分佈曲線C64與電壓分佈曲線C61移位的程度大於電壓分佈曲線C65與電壓分佈曲線C61移位的程度。
綜上所述，電壓訊號VS2根據資料的MSB的不同位元值進行了不同程度的調整，使得對應電壓分佈曲線C62~C65移位了不同程度。
亦揭示一種包含記憶體裝置、讀取裝置及反饋裝置的記憶體。記憶體裝置用以儲存複數個位元。讀取裝置包含第一讀取電路及第二讀取電路。第一讀取電路耦接至記憶體裝置。第二讀取電路耦接至記憶體裝置，且在第一節點處耦接至第一讀取電路。第一讀取電路及第二讀取電路用以彼此協作以基於複數個位元中的至少一個第一位元來在第一節點處產生第一電壓訊號。反饋裝置用以基於第一電壓訊號來調整第一讀取電路及第二讀取電路中的至少一者。第一讀取電路及第二讀取電路用以在第一讀取電路及第二讀取電路中的至少一者由反饋裝置調整之後產生對應於複數個位元的第二電壓訊號，第二電壓訊號與第一電壓訊號不同。在一些實施例中，反饋裝置進一步用以回應於至少一個第一位元具有一第一位元值而調整第一讀取電路，且回應於至少一個第一位元具有與第一位元值不同的一第 二位元值而調整第二讀取電路。在一些實施例中，反饋裝置進一步用以調整第一讀取電路及第二讀取電路中的至少一者的一電阻以調整第一節點的一電壓位準。在一些實施例中，反饋裝置包括：一第一邏輯單元，用以回應於第一電壓訊號具有一第一位元值而產生一第一控制訊號；且第一讀取電路包括：一第一電晶體，耦接至第一節點，且用以被第一控制訊號控制。在一些實施例中，反饋裝置進一步包括：一第二邏輯單元，用以回應於第一電壓訊號具有與第一位元值不同的一第二位元值而產生一第二控制訊號；且第二讀取電路包括：一第二電晶體，耦接至第一節點，且用以被第二控制訊號控制，其中第一電晶體及第二電晶體為不同類型的電晶體。在一些實施例中，反饋裝置進一步包括：一第二邏輯單元，用以回應於第一電壓訊號具有與第一位元值不同的一第二位元值而產生一第二控制訊號；且第一讀取電路進一步包括：一第二電晶體，耦接至第一節點，且用以基於第二控制訊號來控制，其中第一電晶體及第二電晶體為一相同類型的電晶體。在一些實施例中，第一邏輯單元進一步用以產生與第一控制訊號互補的一第二控制訊號；且第一讀取電路進一步包括：一傳輸閘，其中傳輸閘的一第一端耦接至第一電晶體的一控制端，傳輸閘的兩個控制端用以分別接收第一控制訊號及第二控制訊號。在一些實施例中，第一讀取電路進一步包括：一第二電晶體，其中第二電晶體的一第一端耦接至第一電晶體的一控制端，第二電晶體的一第二端用以接收一禁用電壓訊 號，第二電晶體的一控制端用以接收第二控制訊號。在一些實施例中，第一邏輯單元包括：一反或閘，用以接收第一電壓訊號且用以輸出第一控制訊號；及一反相器，用以接收第一控制訊號且用以輸出與第一控制訊號互補的一第二控制訊號。
亦揭示一種包含記憶體裝置、讀取裝置、讀出裝置及反饋裝置的記憶體。讀取裝置耦接至記憶體裝置，且用以讀取儲存於記憶體裝置中的資料以產生第一電壓訊號，第一電壓訊號對應於第一電壓分佈曲線。讀出裝置用以讀出第一電壓訊號且用以產生數位訊號，數位訊號對應於所讀出的第一電壓訊號。反饋裝置用以回應於數位訊號而產生至少一個控制訊號，以用於控制讀取裝置產生第二電壓訊號，第二電壓訊號對應於與第一電壓分佈曲線不同的第二電壓分佈曲線。在一些實施例中，第一電壓訊號中的一第一電壓訊號具有一第一電壓位準，第一電壓位準與第二電壓訊號中的一第二電壓訊號的一第二電壓位準不同，且第一電壓訊號及第二電壓訊號對應於具有一相同位元值的資料。在一些實施例中，讀取裝置包括：一第一類型的一第一電晶體；及一第二類型的一第二電晶體，第二類型與第一類型不同，及反饋裝置進一步用以回應於相同位元值大於一第一預定位元值而導通第一電晶體，以增加第二電壓位準，且回應於相同位元值小於第一預定位元值而導通第二電晶體，以減小第二電壓位準。在一些實施例中，讀取裝置包括：第一類型的一第三電晶體，與第一電晶體並 聯耦接，且反饋裝置進一步用以回應於相同位元值大於一第二預定位元值而導通第一電晶體及第三電晶體，第二預定位元值大於第一預定位元值，且回應於相同位元值在第二預定位元值與第一預定位元值之間而導通第一電晶體且關斷第三電晶體。在一些實施例中，第二電壓分佈曲線的一第一電壓位準與一第二電壓位準之間的一第一電壓位準差大於第一電壓分佈曲線的一第一電壓位準與一第二電壓位準之間的一第二電壓位準差，第二電壓分佈曲線的第一電壓位準及第一電壓分佈曲線的第一電壓位準對應於具有一第一位元值的資料，且第二電壓分佈曲線的第二電壓位準及第一電壓分佈曲線的第二電壓位準對應於具有與第一位元值不同的一第二位元值的資料。在一些實施例中，反饋裝置包括：複數個邏輯單元，用以分別接收數位訊號，以產生至少一個控制訊號，其中邏輯單元的一第一部分用以控制讀取裝置中的一第一類型的至少一個電晶體，且邏輯單元的一第二部分用以控制讀取裝置中的一第二類型的至少一個電晶體。在一些實施例中，邏輯單元的第一部分包括：一第一邏輯單元，用以接收數位訊號中的一第一數位訊號；及一第二邏輯單元，用以接收數位訊號中的第一數位訊號及一第二數位訊號，其中第一數位訊號及第二數位訊號分別對應於資料的一第一位元值及一第二位元值，且第二位元值小於第一位元值。
亦揭示一種記憶體的操作方法，包含：由互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電路產生與儲存於記憶體裝置中的資料相關聯的第一電壓訊號，其中第一電壓訊號的電壓位準對應於第一電壓分佈曲線；讀出第一電壓訊號以產生與資料的至少一個第一位元相關聯的數位訊號；及根據數位訊號控制CMOS電路產生第二電壓訊號，其中第二電壓訊號對應於資料，且第二電壓訊號的電壓位準對應於第二電壓分佈曲線，第二電壓分佈曲線具有與第一電壓分佈曲線的移位或具有與第一電壓分佈曲線不同的輪廓。在一些實施例中，控制互補金屬氧化物半導體電路包括：回應於至少一個第一位元的一位元值大於一第一預定位元值，增加第二電壓訊號的電壓位準；及回應於位元值小於第一預定位元值，減小第二電壓訊號的電壓位準。在一些實施例中，減小第二電壓訊號的電壓位準進一步包括：回應於位元值小於第一預定位元值，將第二電壓訊號的電壓位準減小了一第一程度；及回應於位元值小於一第二預定位元值，將第二電壓訊號的電壓位準減小了大於第一程度的一第二程度，第二預定位元值小於第一預定位元值。在一些實施例中，控制互補金屬氧化物半導體電路包括：增加第一電壓分佈曲線的一第一電壓位準與一第二電壓位準之間的一電壓位準差，以產生第二電壓分佈曲線，其中第一電壓位準對應於資料的一第一位元值，且第二電壓位準對應於與第一位元值相鄰的一第二位元值。
前述內容概述了數個實施例的特徵，使得熟習此項技術者可更佳地理解本揭示內容的各個態樣。熟習此項技 術者應瞭解，他們可容易地使用本揭示內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭示內容的精神及範疇，且在不脫離本揭示內容的精神及範疇的情況下可在本文中進行各種改變、替換及變更。
500:方法
OP51~OP58:操作

Claims (10)

  1. 一種記憶體，包括：一記憶體裝置，用以儲存複數個位元；一讀取裝置，包括：一第一讀取電路，耦接至該記憶體裝置；及一第二讀取電路，耦接至該記憶體裝置，且在一第一節點處耦接至該第一讀取電路，其中該第一讀取電路及該第二讀取電路用以彼此協作以基於該些位元中的至少一個第一位元來在該第一節點處產生一第一電壓訊號；及一反饋裝置，用以基於該第一電壓訊號來調整該第一讀取電路及該第二讀取電路中的至少一者，其中該第一讀取電路及該第二讀取電路用以在該第一讀取電路及該第二讀取電路中的該至少一者由該反饋裝置調整之後產生對應於該些位元的一第二電壓訊號，該第二電壓訊號與該第一電壓訊號不同。
  2. 如請求項1所述之記憶體，其中該反饋裝置進一步用以回應於該至少一個第一位元具有一第一位元值而調整該第一讀取電路，且回應於該至少一個第一位元具有與該第一位元值不同的一第二位元值而調整該第二讀取電路。
  3. 如請求項1所述之記憶體，其中該反饋裝置 進一步用以調整該第一讀取電路及該第二讀取電路中的該至少一者的一電阻以調整該第一節點的一電壓位準。
  4. 如請求項1所述之記憶體，其中該反饋裝置包括：一第一邏輯單元，用以回應於該第一電壓訊號具有一第一位元值而產生一第一控制訊號；且該第一讀取電路包括：一第一電晶體，耦接至該第一節點，且用以被該第一控制訊號控制。
  5. 一種記憶體，包括：一記憶體裝置；一讀取裝置，耦接至該記憶體裝置，且用以讀取儲存於該記憶體裝置中的資料以產生多個第一電壓訊號，該些第一電壓訊號對應於一第一電壓分佈曲線；一讀出裝置，用以讀出該些第一電壓訊號且用以產生多個數位訊號，該些數位訊號對應於所讀出的該些第一電壓訊號；及一反饋裝置，用以回應於該些數位訊號而產生至少一個控制訊號，以用於控制該讀取裝置產生多個第二電壓訊號，該些第二電壓訊號對應於與該第一電壓分佈曲線不同的一第二電壓分佈曲線。
  6. 如請求項5所述之記憶體，其中該第二電壓分佈曲線的一第一電壓位準與一第二電壓位準之間的一第一電壓位準差大於該第一電壓分佈曲線的一第一電壓位準與一第二電壓位準之間的一第二電壓位準差，該第二電壓分佈曲線的該第一電壓位準及該第一電壓分佈曲線的該第一電壓位準對應於具有一第一位元值的該些資料，且該第二電壓分佈曲線的該第二電壓位準及該第一電壓分佈曲線的該第二電壓位準對應於具有與該第一位元值不同的一第二位元值的該些資料。
  7. 如請求項5所述之記憶體，其中該反饋裝置包括：複數個邏輯單元，用以分別接收該些數位訊號，以產生該至少一個控制訊號，其中該些邏輯單元的一第一部分用以控制該讀取裝置中的一第一類型的至少一個電晶體，且該些邏輯單元的一第二部分用以控制該讀取裝置中的一第二類型的至少一個電晶體。
  8. 一種記憶體的操作方法，包括：由一互補金屬氧化物半導體電路產生與儲存於一記憶體裝置中的資料相關聯的一第一電壓訊號，其中該第一電壓訊號的多個電壓位準對應於一第一電壓分佈曲線； 讀出該第一電壓訊號以產生與該些資料的至少一個第一位元相關聯的多個數位訊號；及根據該些數位訊號控制該互補金屬氧化物半導體電路產生一第二電壓訊號，其中該第二電壓訊號對應於該些資料，且該第二電壓訊號的多個電壓位準對應於一第二電壓分佈曲線，該第二電壓分佈曲線具有與該第一電壓分佈曲線的一移位或具有與該第一電壓分佈曲線不同的一輪廓。
  9. 如請求項8所述之方法，其中控制該互補金屬氧化物半導體電路包括：回應於該至少一個第一位元的一位元值大於一第一預定位元值，增加該第二電壓訊號的該些電壓位準；及回應於該位元值小於該第一預定位元值，減小該第二電壓訊號的該些電壓位準。
  10. 如請求項8所述之方法，其中控制該互補金屬氧化物半導體電路包括：增加該第一電壓分佈曲線的一第一電壓位準與一第二電壓位準之間的一電壓位準差，以產生該第二電壓分佈曲線，其中該第一電壓位準對應於該些資料的一第一位元值，且該第二電壓位準對應於與該第一位元值相鄰的一第二位元值。
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