TWI824578B - 半導體電路及其操作方法 - Google Patents

半導體電路及其操作方法 Download PDF

Info

Publication number
TWI824578B
TWI824578B TW111123395A TW111123395A TWI824578B TW I824578 B TWI824578 B TW I824578B TW 111123395 A TW111123395 A TW 111123395A TW 111123395 A TW111123395 A TW 111123395A TW I824578 B TWI824578 B TW I824578B
Authority
TW
Taiwan
Prior art keywords
series
device unit
signal
semiconductor circuit
output
Prior art date
Application number
TW111123395A
Other languages
English (en)
Other versions
TW202332209A (zh
Inventor
王勻遠
陳威臣
李岱螢
李明修
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW202332209A publication Critical patent/TW202332209A/zh
Application granted granted Critical
Publication of TWI824578B publication Critical patent/TWI824578B/zh

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

半導體電路及其操作方法。半導體電路包括數個串列。該些串列包括第一串列以及第二串列。第一串列包括串聯的一第一裝置單元與一第二裝置單元。第一串列具有權重訊號W1。該第一裝置單元具有輸入訊號A。該第二裝置單元具有輸入訊號B。第二串列包括串聯的一第三裝置單元與一第四裝置單元。第二串列具有權重訊號W2。該第三裝置單元具有輸入訊號
Figure 111123395-A0305-02-0001-54
。該第四裝置單元具有輸入訊號
Figure 111123395-A0305-02-0001-55
。半導體電路的輸出訊號為該些串列的輸出串列訊號的總和。該些串列的該些輸出串列訊號包括第一串列的輸出串列訊號以及第二串列的輸出串列訊號。第一串列的輸出串列訊號為“W1*(A AND B)”或“A AND (W1*B)”。第二串列的輸出串列訊號為“W2*(
Figure 111123395-A0305-02-0001-68
AND
Figure 111123395-A0305-02-0001-69
)”或“
Figure 111123395-A0305-02-0001-70
AND (W2*

Description

半導體電路及其操作方法
本發明是有關於一種半導體電路及其操作方法。
量子退火電腦被稱為利用量子效應解決離散優化問題的量子電腦。
設計的物理系統中，離散變數是物理狀態，目標函數相對於離散變數的值成為狀態的能量。也就是說，能量是狀態的函數。因此，當物理系統可以通過任何方法轉移到最低能量狀態時，可以通過測量狀態來獲得最優解。使用量子力學效應的量子退火被稱為將物理系統轉移到最低能量狀態的機制。眾所周知，與不使用量子力學效應的那些相比，量子退火可以更有效地解決問題。
在量子退火中，通過控制作用在系統上的外電場，能量和狀態之間的對應關係隨時間逐漸改變。量子退火旨在改變電位並最終實現能量與狀態之間的關係，該關係對應於實際研究最優解的目標函數。當系統的初始狀態準備為由初始電位確定的最低能量狀態，然後電位變化足夠慢時，該狀態在每個時刻都跟蹤由電位確定的最低 能量狀態，這被稱為結果的量子力學。以這種方式，可以獲得使最終要檢查的目標函數最小化的狀態。
本發明係有關於一種半導體電路及其操作方法。
根據本發明之一方面，提出一種半導體電路。半導體電路包括數個串列。該些串列包括第一串列以及第二串列。第一串列包括串聯的一第一裝置單元與一第二裝置單元。第一串列具有權重訊號W1。該第一裝置單元具有輸入訊號A。該第二裝置單元具有輸入訊號B。第二串列包括串聯的一第三裝置單元與一第四裝置單元。第二串列具有權重訊號W2。該第三裝置單元具有輸入訊號
Figure 111123395-A0305-02-0005-61
。該第四裝置單元具有輸入訊號
Figure 111123395-A0305-02-0005-62
。半導體電路的輸出訊號為該些串列的輸出串列訊號的總和。該些串列的該些輸出串列訊號包括第一串列的輸出串列訊號以及第二串列的輸出串列訊號。第一串列的輸出串列訊號為“W1*(A AND B)”或“A AND (W1*B)”。第二串列的輸出串列訊號為“W2*(
Figure 111123395-A0305-02-0005-163
AND
Figure 111123395-A0305-02-0005-164
)”或“
Figure 111123395-A0305-02-0005-165
AND (W2*
Figure 111123395-A0305-02-0005-166
)”。
根據本發明之另一方面，提出一種半導體電路的操作方法，其包括以下步驟。使用第一串列運算輸入至第一串列的權重訊號W1、輸入至第一串列的一第一裝置單元的輸入訊號A與輸入至第一串列的一第二裝置單元的輸入訊號B，得到一輸出串列訊號“W1*(A AND B)”或“A AND (W1*B)”。使用第二串列運算輸入至該第二串列的權重訊號W2、輸入至第二串列的一第三裝置單元的輸入訊號
Figure 111123395-A0305-02-0005-66
與輸入至第二串列的一第四裝置單元的輸入訊號
Figure 111123395-A0305-02-0005-67
，得到另一輸出串列訊號“W2*(
Figure 111123395-A0305-02-0005-80
AND
Figure 111123395-A0305-02-0005-81
)”或“
Figure 111123395-A0305-02-0005-82
AND (W2*
Figure 111123395-A0305-02-0006-162
)”。總加第一串列的該輸出串列訊號和第二串列的該另一輸出串列訊號。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
102:堆疊結構
104:絕緣層
106,106A,106B,106C:閘電極層
108:通道層
110:絕緣元件
112:介電膜
114:介電膜
116:電極元件
118:介電膜
220:絕緣層
222,222A,222B:堆疊結構
224:溝槽
225:絕緣元件
226:開孔
228:狹縫
230:介電膜
232:介電膜
234:狹縫
BL,BL1,BL2,BLm:位元線
D11:第一裝置單元
D12:第一裝置單元
D21:第三裝置單元
D22:第四裝置單元
D13,D23,D31,D32,D33,D41,D42,D43:裝置單元
K1:第一權重單元
K2:第二權重單元
K3:第三權重單元
K4:第四權重單元
P1:第一節點
P2:第二節點
S1:第一串列
S2:第二串列
S3:第三串列
S4:第四串列
SL,SL1,SL2,SLn:源極線
W1,W2,W3,W4:權重訊號
A,
Figure 111123395-A0305-02-0024-142
,B,
Figure 111123395-A0305-02-0024-143
,C,
Figure 111123395-A0305-02-0024-144
,,X,Y,Z,P,Q,R:輸入訊號
GL1,
Figure 111123395-A0305-02-0024-38
,GL2,
Figure 111123395-A0305-02-0024-39
,GLn,
Figure 111123395-A0305-02-0024-40
,GL1',
Figure 111123395-A0305-02-0024-41
,GL2',
Figure 111123395-A0305-02-0024-42
,GLn',
Figure 111123395-A0305-02-0024-37
:閘電極線
EF:剖面線
GH:剖面線
第1圖繪示一實施例之半導體電路。
第2圖繪示另一實施例之半導體電路。
第3圖繪示又另一實施例之半導體電路。
第4圖繪示一實施例之半導體電路。
第5圖繪示一實施例之半導體電路。
第6圖繪示一實施例之半導體電路。
第7圖繪示一實施例之半導體電路。
第8圖繪示一實施例之半導體電路。
第9圖繪示一實施例之半導體電路。
第10圖繪示一實施例之半導體電路。
第11圖繪示一實施例之半導體電路。
第12圖繪示一實施例之半導體電路。
第13圖繪示一實施例之半導體電路。
第14圖繪示一實施例之半導體電路。
第15圖繪示一實施例之半導體電路。
第16圖顯示一實施例之半導體電路的電性。
第17圖繪示一實施例之半導體電路的串列組的垂直剖面圖。
第18圖繪示一實施例之半導體電路的串列組的水平剖面圖。
第19圖至第30圖繪示一實施例之半導體電路的串列組的製造方法。
以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各自細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。
第1圖繪示一實施例之半導體電路。串列組包括第一串列S1與第二串列S2。第一串列S1與第二串列S2為NAND串列。第一串列S1包括電性串聯的第一裝置單元D11、第二裝置單元D12與第一權重單元K1。第二串列S2包括電性串聯的第三裝置單元D21、第四裝置單元D22與第二權重單元K2。第一串列S1、第二串列S2與源極線SL之間具有第一節點P1。第一串列S1、第二串列S2與位元線BL之間具有第二節點P2。第一串列S1與第二串列S2電性並聯在第一節點P1與第二節點P2之間。
第一串列S1的第一權重單元K1電性連接在第二節點P2與第一裝置單元D11之間。第一權重單元K1具有權重訊號W1。第二串列S2的第二權重單元K2電性連接在第二節點P2與第三裝置單元D21之間。第二權 重單元K2具有權重訊號W2。權重單元(第一權重單元K1/第二權重單元K2)為記憶體單元。藉由施加相等或大於臨界電壓的讀取電壓(Vread)在權重單元的閘電極線(即記憶體單元的字元線)，權重單元可被開啟(亦即通道為導通狀態)，產生的權重訊號(權重訊號W1/權重訊號W2)為數值“1”。藉由施加低於臨界電壓的讀取電壓在權重單元的閘電極線，權重單元可被關閉(亦即通道為非導通狀態)，產生的權重訊號為數值“0”。此實施例中，施加在權重單元的讀取電壓為0.5V至7V。
第一裝置單元D11與第二裝置單元D12為記憶體單元。第一裝置單元D11的輸入訊號A與第二裝置單元D12的輸入訊號B經邏輯和(AND)運算產生第一輸出邏輯訊號“A AND B”。第一輸出邏輯訊號“A AND B”與權重訊號W1的乘積為第一串列S1的輸出串列訊號。也就是說，第一串列S1的輸出串列訊號為“W1*(A AND B)”。
第三裝置單元D21與第四裝置單元D22為記憶體單元。第三裝置單元D21的輸入訊號
Figure 111123395-A0305-02-0008-63
與第四裝置單元D22的輸入訊號
Figure 111123395-A0305-02-0008-64
經邏輯和(AND)運算產生第二輸出邏輯訊號“
Figure 111123395-A0305-02-0008-87
AND
Figure 111123395-A0305-02-0008-88
”。第二輸出邏輯訊號“
Figure 111123395-A0305-02-0008-90
AND
Figure 111123395-A0305-02-0008-95
”與權重訊號W2的乘積為第二串列S2的輸出串列訊號。也就是說，第二串列S2的輸出串列訊號為“W2*(
Figure 111123395-A0305-02-0008-159
AND
Figure 111123395-A0305-02-0008-160
)”。
第一節點P1的輸出訊號為第一串列S1的輸出串列訊號與第二串列S2的輸出串列訊號的和(sum)。也就是說，第一節點P1的輸出訊號為“W1*(A AND B)+W2*(
Figure 111123395-A0305-02-0008-96
AND
Figure 111123395-A0305-02-0008-97
)”。當第一權重單元K1的權重訊號W1為“1”，且第二權重單元K2的權重訊號W2為“1”時，第一節點P1的輸出訊號為“A XNOR B”。當第一權重單元K1的權重訊號W1為“1”，且第二權重 單元K2的權重訊號W2為“0”時，第一節點P1的輸出訊號為“A AND B”。第一節點P1的輸出訊號也可稱為串列組的輸出訊號。第一節點P1的輸出訊號可為電流(Id)。
實施例中，半導體電路能用以實現量子退火計算，例如應用易辛模型(Ising model)進行量子退火運算，藉此得到最佳解(optimal solution)。
以下方數學模型(M)為例。數學模型(M)的第一項為外磁場(external magnetic field)“h i ”和自旋(spin)(σ i )交互作用的能量。數學模型(M)的第二項為所有自旋“σ i ”、“σ j ”之間交互作用的能量，其中J ij 為交互作用參數(interaction Jij)。自旋能以數值“+1”及數值“-1”表示，分別代表自旋“向上”及自旋“向下”。
Figure 111123395-A0305-02-0009-1
一實施例中，第一節點P1的輸出訊號“A AND B”可等於訊號“σ i AND σ i ”，其與數學模型(M)中的參數“h i ”相關。當第一串列S1的第一裝置單元D11與第二裝置單元D12具有低的臨界電壓(Vlow)(例如為負電壓，例如-3.5V至-0.5V)，且第二串列S2的第三裝置單元D21與第四裝置單元D22具有高的臨界電壓(Vhigh)(例如為正電壓，例如1V至4.5V)時，數學模型(M)中的參數“h i ”為“1”。當第一串列S1的第一裝置單元D11與第二裝置單元D12和第二串列S2的第三裝置單元D21與第四裝置單元D22具有高的臨界電壓(Vhigh)(例如1V至4.5V)時，數學模型(M)中的參數“h i ”為“0”。 表1列示所述在串列組是“AND”模式時，裝置單元的臨界電壓與數學模型(M)的參數“h i ”的關係。表1中，“Vt1”表示第一串列S1的第一裝置單元D11與第二裝置單元D12的臨界電壓，“Vt2”表示第二串列S2的第三裝置單元D21與第四裝置單元D22的臨界電壓。
一實施例中，第一節點P1的輸出訊號“A XNOR B”可等於“σ i XNOR σ j ”，其與數學模型(M)中的參數“J ij ”相關。當第一串列S1的第一裝置單元D11與第二裝置單元D12和第二串列S2的第三裝置單元D21與第四裝置單元D22具有低的臨界電壓(Vlow)(例如-3.5V至-0.5V)時，數學模型(M)中的參數“J ij ”為“1”。當第一串列S1的第一裝置單元D11與第二裝置單元D12和第二串列S2的第三裝置單元D21與第四裝置單元D22具有高的臨界電壓(Vhigh)(例如1V至4.5V)時，數學模型(M)中的參數“J ij ”為“0”。表1列示所述在串列組是“XNOR”模式時，裝置單元的臨界電壓與數學模型(M)的參數“J ij ”的關係。
Figure 111123395-A0305-02-0010-2
實施例中，輸入訊號為施加在裝置單元的閘極電壓。例如，輸入訊號A為施加在第一裝置單元D11的閘極電壓(例如施加在第14圖所示的閘電極線GL1、GL2、...GLn的閘極電壓)。輸入訊號B為施加在第二裝置單元D12的閘極電壓(例如施加在第14圖所示的閘電極線GL1'、GL2'、 ...GLn'的閘極電壓)。輸入訊號
Figure 111123395-A0305-02-0011-3
為施加在第三裝置單元D21的閘極電壓(例如施加在第14圖所示的閘電極線
Figure 111123395-A0305-02-0011-4
、
Figure 111123395-A0305-02-0011-11
、...
Figure 111123395-A0305-02-0011-6
的閘極電壓)。輸入訊號
Figure 111123395-A0305-02-0011-12
為施加在第四裝置單元D22的閘極電壓(例如施加在第14圖所示的閘電極線
Figure 111123395-A0305-02-0011-10
、
Figure 111123395-A0305-02-0011-8
、...
Figure 111123395-A0305-02-0011-7
的閘極電壓)。當施加在裝置單元的閘極電壓為讀取電壓(Vread)(例如正電壓，例如0.5V至7V)時，數學模型(M)中的變數“σ i ”、變數“σ j ”為“1”。當施加在裝置單元的閘極電壓為0V時，數學模型(M)中的變數“σ i ”、變數“σ j ”為“-1”。所述的關係如表2所示。
Figure 111123395-A0305-02-0011-13
一些實施例中，裝置單元及/或權重單元具有負的臨界電壓時，可利用較低的讀取電壓進行運算，此能夠達到較低的能耗。
第2圖繪示另一實施例之半導體電路，其與第1圖的半導體電路的差異在於，第一裝置單元D11、第二裝置單元D12、第三裝置單元D21與第四裝置單元D22為電晶體。此實施例中，當施加在裝置單元的閘極電壓(VG)為正偏壓例如0.5V至5V時，數學模型(M)中的變數“σ i ”、變數“σ j ”為“1”。當施加在裝置單元的閘極電壓為0V時，數學模型(M)中的變數“σ i ”變數“σ i ”、變數“σ j ”為“-1”。所述的關係如表3所示。一實施例中，施加在權重單元的讀取電壓為0.5V至7.5V。
Figure 111123395-A0305-02-0011-14
第3圖繪示又另一實施例之半導體電路。此實施例中，第一串列S1包括電性串聯的第一裝置單元D11與第二裝置單元D12。第二串列S2包括電性串聯的第三裝置單元D21與第四裝置單元D22。第一裝置單元D11與第三裝置單元D21為記憶體單元。第二裝置單元D12與第四裝置單元D22為電晶體。
一實施例中，第一裝置單元D11具有對應閘極電壓(GV)的輸入訊號A與權重訊號W1。第二裝置單元D12具有對應閘極電壓(GV)的輸入訊號B。第一裝置單元D11的輸入訊號A，與權重訊號W1和第二裝置單元D12的輸入訊號B的乘積，經邏輯和(AND)運算產生第一串列S1的輸出串列訊號“A AND (W1*B)”。第三裝置單元D21具有對應閘極電壓(GV)的輸入訊號
Figure 111123395-A0305-02-0012-16
與權重訊號W2。第四裝置單元D22具有對應閘極電壓(GV)的輸入訊號
Figure 111123395-A0305-02-0012-17
。第三裝置單元D21的輸入訊號
Figure 111123395-A0305-02-0012-15
，與權重訊號W2和第四裝置單元D22的輸入訊號
Figure 111123395-A0305-02-0012-18
的乘積，經邏輯和(AND)運算產生第二串列S2的輸出串列訊號“
Figure 111123395-A0305-02-0012-98
AND (W2*
Figure 111123395-A0305-02-0012-99
)”。第一節點P1的輸出訊號為第一串列S1的輸出串列訊號與第二串列S2的輸出串列訊號的總和，為“A AND (W1*B)+
Figure 111123395-A0305-02-0012-157
AND (W2*
Figure 111123395-A0305-02-0012-158
)”。
藉由施加相等或大於臨界電壓的閘極電壓(VG)在裝置單元，裝置單元可被開啟(亦即通道為導通狀態)，產生的權重訊號(權重訊號W1/權重訊號W2)為數值“1”。藉由施加低於臨界電壓的閘極電壓(VG)在裝置單元，裝置單元可被關閉(亦即通道為非導通狀態)，產生的權重訊號為數值“0”。因此，此實施例之第一節點P1的輸出訊號亦可為“W1*(A AND B)+W2*(
Figure 111123395-A0305-02-0012-100
AND
Figure 111123395-A0305-02-0012-101
)”。當第一裝置單元D11的權重訊號W1為“1”，且第三 裝置單元D21的權重訊號W2為“1”時，第一節點P1的輸出訊號為“A XNOR B”。當第一裝置單元D11的權重訊號為“1”，且第三裝置單元D21的權重訊號為“0”時，第一節點P1的輸出訊號為“A AND B”。
實施例中，半導體電路能用以實現量子退火計算。一實施例中，當串列組的第一節點P1的輸出訊號為“A AND B”時，其可等於與數學模型(M)中的參數“h i ”相關的“σ i AND σ i ”。表1列示所述在串列組是“AND”模式時，裝置單元的臨界電壓與數學模型(M)的參數“h i ”的關係。一實施例中，當串列組的第一節點P1的輸出訊號為“A XNOR B”時，其可等於與數學模型(M)中的參數“J ij ”相關的“σ i XNOR σ j ”。表1列示所述在串列組是“XNOR”模式時，裝置單元的臨界電壓與數學模型(M)的參數“J ij ”的關係此實施例中，高的臨界電壓(Vhigh)例如為1V至4.5V。低的臨界電壓(Vhigh)例如為-3.5V至-0.5V。
當施加在第一裝置單元D11與第三裝置單元D21的閘極電壓(VG)為0.5V至7V時，數學模型(M)中的變數“σ i ”、變數“σ j ”為“1”。當施加在第一裝置單元D11與第三裝置單元D21的閘極電壓(VG)為0V時，數學模型(M)中的變數“σ i ”、變數“σ j ”為“-1”。當施加在第二裝置單元D12與第四裝置單元D22的閘極電壓為讀取電壓(Vread)(例如0.5V至7.5V)時，數學模型(M)中的變數“σ i ”、變數“σ j ”為“1”。當施加在第二裝置單元D12與第四裝置單元D22的閘極電壓為0V時，數學模型(M)中的變數“σ i ”、變數“σ j ”為“-1”。所述的關係如表4所示。
Figure 111123395-A0305-02-0013-19
Figure 111123395-A0305-02-0014-20
施加在第一裝置單元D11的閘極電壓可為施加在如第15圖所示的閘電極線GL1、GL2、...GLn的閘極電壓。施加在第二裝置單元D12的閘極電壓可為施加在如第15圖所示的閘電極線GL1'、GL2'、...GLn'的閘極電壓。施加在第三裝置單元D21的閘極電壓可為施加在如第15圖所示的閘電極線
Figure 111123395-A0305-02-0014-21
、
Figure 111123395-A0305-02-0014-22
、...
Figure 111123395-A0305-02-0014-23
的閘極電壓。施加在第四裝置單元D22的閘極電壓可為施加在如第15圖所示的閘電極線
Figure 111123395-A0305-02-0014-24
、
Figure 111123395-A0305-02-0014-25
、...
Figure 111123395-A0305-02-0014-26
的閘極電壓。
第4圖繪示一實施例之半導體電路。第一串列S1的第一裝置單元D11的輸入訊號A與第二裝置單元D12的輸入訊號B經邏輯和(AND)運算產生訊號“A AND B”。第一串列S1的第一權重單元K1的權重訊號W1為“1”。第一串列S1的輸出串列訊號為“W1*(A AND B)”，等於“A AND B”。
第5圖繪示一實施例之半導體電路。第一串列S1的第一裝置單元D11的輸入訊號A與第二裝置單元D12的輸入訊號B經邏輯和(AND)運算產生訊號“A AND B”。第一串列S1的第一權重單元K1的權重訊號W1為“1”。因此，第一串列S1的輸出串列訊號為“A AND B”。第二串列S2的第二權重單元K2的權重訊號W2為“0”，因此無論第三裝置單元D21的輸入訊號X與第四裝置單元D22的輸入訊號Y，第一節點P1的輸出訊號為第一串列S1的輸出串列訊號“A AND B”。
第6圖繪示一實施例之半導體電路。第一串列S1的第一裝置單元D11具有輸入訊號A，第二裝置單元D12具有權重訊號“1”。第一串列S1的第一權重單元K1的權重訊號W1為“1”。因此，第一串列S1的輸出串列訊號為A。第二串列S2的第三裝置單元D21具有輸入訊號B，第四裝置單元D22具有權重訊號“1”。第二串列S2的第二權重單元K2的權重訊號W2為“1”。因此，第二串列S2的輸出串列訊號為B”。此實施例中，第一節點P1的輸出訊號為“A+B”，也為“A OR B”。
第7圖繪示一實施例之半導體電路。第一串列S1的第一裝置單元D11具有輸入訊號A，第二裝置單元D12具有輸入訊號
Figure 111123395-A0305-02-0015-27
，上述兩個輸入訊號經邏輯和(AND)運算產生訊號“A AND
Figure 111123395-A0305-02-0015-103
”。第一串列S1的第一權重單元K1的權重訊號W1為“1”。因此，第一串列S1的輸出串列訊號為“A AND
Figure 111123395-A0305-02-0015-169
”。第二串列S2的第三裝置單元D21具有輸入訊號
Figure 111123395-A0305-02-0015-28
，第四裝置單元D22具有輸入訊號B，上述兩個輸入訊號經邏輯和(AND)運算產生訊號“
Figure 111123395-A0305-02-0015-106
AND B”。第二串列S2的第二權重單元K2的權重訊號W2為“1”。因此，第二串列S2的輸出串列訊號為“
Figure 111123395-A0305-02-0015-107
AND B”。此實施例中，第一節點P1的輸出訊號為“
Figure 111123395-A0305-02-0015-155
AND B+
Figure 111123395-A0305-02-0015-156
AND B”，也為“A XOR B”。
第8圖繪示一實施例之半導體電路。第一串列S1的第一裝置單元D11的輸入訊號A、第二裝置單元D12的輸入訊號B與裝置單元D13的輸入訊號C經邏輯和(AND)運算得到訊號“A AND B AND C”。第一串列S1的第一權重單元K1的權重訊號W1為“1”。因此，第一串列S1的輸出串列訊號為“A AND B AND C”。
第9圖繪示一實施例之半導體電路。第一串列S1的第一裝置單元D11的輸入訊號A、第二裝置單元D12的輸入訊號B與裝置單元D13的輸入訊號C經邏輯和(AND)運算產生訊號“A AND B AND C”。第一串列S1的第一權重單元K1的權重訊號W1為“1”。因此，第一串列S1的輸出串列訊號為“A AND B AND C”。第二串列S2的第二權重單元K2的權重訊號W2為“0”，且第三串列S3的第三權重單元K3的權重訊號W3為“0”。因此，無論第三裝置單元D21的訊號X、第四裝置單元D22的訊號Y、裝置單元D23的訊號Z、裝置單元D31的訊號Q、裝置單元D32的訊號P與裝置單元D33的訊號R，第一節點P1的輸出訊號為第一串列S1的輸出串列訊號“A AND B AND C”。
第10圖繪示一實施例之半導體電路。第一串列S1的第一裝置單元D11具有輸入訊號A，第二裝置單元D12具有權重訊號“1”，裝置單元D13具有權重訊號“1”。第一串列S1的第一權重單元K1的權重訊號W1為“1”。因此，第一串列S1的輸出串列訊號為“A”。第二串列S2的第三裝置單元D21具有輸入訊號B，第四裝置單元D22具有權重訊號“1”，裝置單元D23具有權重訊號“1”。第二串列S2的第二權重單元K2的權重訊號W2為“1”。因此，第二串列S2的輸出串列訊號為“B”。第三串列S3的裝置單元D31具有輸入訊號C，裝置單元D32具有權重訊號“1”，裝置單元D33具有權重訊號“1”。第三串列S3的第三權重單元K3的權重訊號W3為“1”。因此，第三串列S3的輸出串列訊號為“C”。此實施例中，第一節點P1的輸出訊號為“A+B+C”，也為“A OR B OR C”。
第11圖繪示一實施例之半導體電路。第一串列S1的第一裝置單元D11的輸入訊號A、第二裝置單元D12的輸入訊號
Figure 111123395-A0305-02-0017-65
與裝置單元D13的輸入訊號C經邏輯和(AND)運算產生訊號“A AND
Figure 111123395-A0305-02-0017-108
AND
Figure 111123395-A0305-02-0017-109
”。第一串列S1的第一權重單元K1的權重訊號W1為“1”。因此，第一串列S1的輸出串列訊號為“A AND
Figure 111123395-A0305-02-0017-110
AND
Figure 111123395-A0305-02-0017-111
”。可以類似概念推知，如第11圖所示的第二串列S2的輸出串列訊號為“
Figure 111123395-A0305-02-0017-112
AND B AND
Figure 111123395-A0305-02-0017-113
”，第三串列S3的輸出串列訊號為“
Figure 111123395-A0305-02-0017-147
AND
Figure 111123395-A0305-02-0017-115
AND C”，第四串列S4的輸出串列訊號為“A AND B AND C”。此實施例中，第一節點P1的輸出訊號為“A AND
Figure 111123395-A0305-02-0017-116
AND
Figure 111123395-A0305-02-0017-117
+
Figure 111123395-A0305-02-0017-118
AND B AND
Figure 111123395-A0305-02-0017-119
+
Figure 111123395-A0305-02-0017-120
AND
Figure 111123395-A0305-02-0017-121
AND C+A AND B AND C”。第四串列K4包括電性串聯的第四權重單元K4、裝置單元D41、裝置單元D42與裝置單元D43。
第12圖繪示一實施例之半導體電路。第一串列S1的輸出串列訊號為“
Figure 111123395-A0305-02-0017-123
AND
Figure 111123395-A0305-02-0017-124
AND C”。第二串列S2的輸出串列訊號為“
Figure 111123395-A0305-02-0017-125
AND B AND C”。第三串列S3的輸出串列訊號為“A AND
Figure 111123395-A0305-02-0017-126
AND C”。第四串列S4的輸出串列訊號為“A AND B AND
Figure 111123395-A0305-02-0017-148
”。此實施例中，第一節點P1的輸出訊號為“
Figure 111123395-A0305-02-0017-149
AND
Figure 111123395-A0305-02-0017-150
AND
Figure 111123395-A0305-02-0017-151
+
Figure 111123395-A0305-02-0017-152
AND B AND C+A AND
Figure 111123395-A0305-02-0017-153
AND C+A AND B AND
Figure 111123395-A0305-02-0017-154
”。
第13圖繪示一實施例之半導體電路。此實施例中，第一串列S1的第一權重單元K1的權重訊號W1與第二串列S2的第二權重單元K2的權重訊號W2為“0”。第三串列S3的第三權重單元K3的權重訊號W3與第四串列S4的第四權重單元K4的權重訊號W4為“1”。因此，第一節點P1的輸出訊號為第三串列S3的輸出串列訊號“A AND
Figure 111123395-A0305-02-0017-128
AND C”與第四串列S4的輸出 串列訊號“A AND B AND
Figure 111123395-A0305-02-0018-129
”的總和。也就是說，第一節點P1的輸出訊號為“(A AND
Figure 111123395-A0305-02-0018-145
AND C)+(A AND B AND
Figure 111123395-A0305-02-0018-146
)”，也為“A AND B XOR C”。
本揭露中，串列組的各串列的裝置單元與權重單元的數量不限定，可為一個、二個、三個、四個或更多個。各串列組的串列(例如NAND串列)的數量不限定，可為一個、二個、三個、四個或更多個。裝置單元與權重單元可獨立地為電晶體(或電晶體單元)或記憶體單元(或記憶胞)。當裝置單元為記憶體單元時，其閘電極線可稱為字元線(WL)。記憶體單元可為非揮發性記憶體，例如快閃記憶體單元(flash memory cell)。記憶體單元可具有浮閘(floating gate)結構。記憶體單元可具有氧化物-氮化物-氧化物(oxide-nitride-oxide(ONO))閘堆疊結構。電晶體可為鐵電場效電晶體(ferroelectric field effect transistor，FEFET)。但本揭露不限於此。
第14圖繪示一實施例之半導體電路。第14圖顯示出半導體電路包括m*n個串列組的陣列。
位元線BLi電性連接與數學模型(M)中的參數“h i ”和參數“J ij ”有關的串列組。串列組在位元線BLi與源極線SLj的交錯處。i為1至m的整數。j為1至n的整數。舉例來說，位元線BL1電性連接與參數“h 1”、參數“J 12 ”至參數“J 1n ”有關的串列組。位元線BL2電性連接與參數“h 2”、參數“J 21 ”至參數“J 2n ”有關的串列組。位元線BLm電性連接與參數“h m ”、參數“J m1 ”至參數“J mn ”有關的串列組。實施例中，可利用如第14圖所示的串列組陣列，應用數學模型(M)進行量子退火運算，藉此有效率地進行運算來得到最佳解(optimal solution)。一實施例中，串列組可具有如第1圖所示的電 路，並可參照如表1與表2所述的關係進行運算。另一實施例中，串列組可具有如第2圖所示的電路，並可參照如表1與表3所述的關係進行運算。
舉例來說，當要計算數學模型(M1)的L1時，選擇位元線BL1，施加用於σ i 的閘電極線GL1、
Figure 111123395-A0305-02-0019-29
、GL2、
Figure 111123395-A0305-02-0019-30
、...GLn、
Figure 111123395-A0305-02-0019-34
的閘極電壓(輸入訊號)，並且施加分別用於σ1的閘電極線GL1'、
Figure 111123395-A0305-02-0019-31
的閘極電壓(輸入訊號)、用於σ2的閘電極線GL2'、
Figure 111123395-A0305-02-0019-32
的閘極電壓(輸入訊號)、...與用於σ n 的閘電極線GLn'、
Figure 111123395-A0305-02-0019-33
的閘極電壓(輸入訊號)。可總加源極線SL1、SL2...SLn的輸出訊號來獲得參數“h 1”、參數“J 12 ”至參數“J 1n ”有關的串列組的輸出訊號的總和，其等於如下所示的數學模型(M1)。源極線SL1、SL2...SLn的輸出端可電性連接一共用的源極線，共用的源極線的輸出訊號為源極線SL1、SL2...SLn的輸出訊號的加總。
Figure 111123395-A0305-02-0019-35
第15圖繪示另一實施例之半導體電路。第15圖顯示出半導體電路的m*n個串列組。一實施例中，串列組可具有如第3圖所示的電路。一實施例中，可參照如表1與表4所述的關係進行運算。實施例中，可利用如第15圖所示的串列組陣列，應用數學模型(M)進行量子退火運算，藉此有效率地進行運算來得到最佳解(optimal solution)。
第16圖顯示一實施例之半導體電路的電性。曲線為快閃記憶胞的Id-Vg曲線。垂直虛線表示電壓Vd。水平虛線表示不同參數條件(j,h)對應的輸出電流(Id)。第16圖的結果可以佐證，實施例之具有多階臨界電 壓(multi-level threshold voltage)的快閃記憶胞的半導體電路能用以實現邏輯運算。
第17圖與第18圖分別繪示一實施例之半導體電路的串列組的垂直剖面圖與水平剖面圖。第17圖的垂直剖面圖是沿著第18圖的EF線繪製。第18圖的水平剖面圖是沿著第17圖的GH線繪製。堆疊結構102包括交錯堆疊的絕緣層104與閘電極層106。閘電極層106包括閘電極層106A、閘電極層106B與閘電極層106C。通道層108在絕緣元件110與介電膜112之間。通道層108包括多晶矽或其它適合的半導體材料。介電膜112可包括氧化物例如氧化矽。介電膜112可為穿隧氧化膜。絕緣元件110包括氧化物例如氧化矽。介電膜114在介電膜112與閘電極層106A之間。介電膜114在介電膜112與閘電極層106B之間。介電膜114可包括氧化物例如氧化矽。電極元件116(例如浮動閘極)在介電膜118與介電膜112之間。介電膜118在閘電極層106C與電極元件116之間。介電膜118可為阻絕層(blocking layer)。閘電極層106A、閘電極層106B與閘電極層106C各包括由絕緣元件110互相分開的閘電極線。第17圖與第18圖顯示的半導體電路的串列組具有垂直分離閘結構(vertical split-gate structure)，具有佔用面積小(footprint)，能提升裝置密度。
第19圖至第30圖繪示一實施例之半導體電路的串列組的製造方法。
請參照第19圖，堆疊絕緣層與閘電極層以形成堆疊結構222。絕緣層包括絕緣層104與絕緣層220。閘電極層包括閘電極層106A與閘電極層106B。絕緣層104可包括氧化物例如氧化矽。絕緣層220可包括氮 化物例如氮化矽。閘電極層可包括多晶矽或其它合適的半導體材料或導電材料。
請參照第20圖，對堆疊結構222進行蝕刻步驟以形成溝槽224。蝕刻步驟可停止在基底(例如底氧化物，未顯示)。溝槽224分開堆疊結構222A與堆疊結構222B。閘電極層106A與閘電極層106B各包括由溝槽224分開的閘電極線，分別屬於堆疊結構222A與堆疊結構222B。
請參照第21圖，在堆疊結構222的溝槽224中形成絕緣元件225。
請參照第22圖，進行蝕刻步驟以形成開孔226在絕緣元件225與堆疊結構222中，並回蝕刻絕緣層220以形成狹縫228。
請參照第23圖，介電膜118形成在開孔226及狹縫228中，並在堆疊結構222的上表面上。介電膜118可包括氧化物例如氧化矽。介電膜230形成在介電膜118上。介電膜230可包括氮化物例如氮化矽。介電膜232形成在介電膜230上。介電膜232可包括氧化物例如氧化矽。
請參照第24圖，利用化學機械研磨方法移除堆疊結構222之上表面上的介電膜118、介電膜230與介電膜232。
請參照第25圖，進行蝕刻步驟以移除開孔226內的介電膜118、介電膜230與介電膜232，而留下狹縫228內的介電膜118與介電膜230。開孔226的底部露出源極線的上表面(未顯示)。
請參照第26圖，可形成介電膜114在開孔226露出的閘電極層(閘電極層106A與閘電極層106B)的側壁表面上。介電膜114可包括氧化 物例如氧化矽。一實施例中，閘電極層的材質為多晶矽，且是利用對閘電極層進行氧化製程以形成介電膜114。
請參照第27圖，可利用沉積製程形成介電膜112在開孔226中，並在堆疊結構222的上表面上。介電膜112可包括穿隧氧化物。可利用沉積製程形成通道層108在開孔226中的介電膜112上。通道層108的材料可包括多晶矽或其它合適的半導體材料。
請參照第28圖，絕緣元件110形成在開孔226中，在堆疊結構222的上表面上的介電膜112上。絕緣元件110可包括氧化物例如氧化矽。
請參照第29圖，可利用化學機械研磨方法移除堆疊結構222的上表面上的介電膜112與絕緣元件110。
請參照第30圖，利用蝕刻方法移除絕緣層220，以形成狹縫234。然後，形成閘電極層106C在狹縫234中。堆疊結構102包括交錯堆疊的絕緣層104與閘電極層(包括閘電極層106A、閘電極層106B與閘電極層106C)。
第30圖顯示的半導體電路的串列組具有垂直分離閘結構(vertical split-gate structure)，具有佔用面積小(footprint)，能提升裝置密度。
本揭露中，串列組並不限於如第17圖、第18圖與第30圖所示的垂直分離閘結構。串列組也可具有其它的半導體結構。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明 之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
BL:位元線
D11:第一裝置單元
D12:第二裝置單元
D21:第三裝置單元
D22:第四裝置單元
K1:第一權重單元
K2:第二權重單元
P1:第一節點
P2:第二節點
S1:第一串列
S2:第二串列
SL:源極線
W1,W2:權重訊號
A,
Figure 111123395-A0305-02-0003-59
,B,
Figure 111123395-A0305-02-0003-60
:輸入訊號

Claims (10)

  1. 一種半導體電路，包括數個串列，該些串列包括：一第一串列，包括串聯的一第一裝置單元與一第二裝置單元，其中該第一串列具有一權重訊號W1，該第一裝置單元具有輸入訊號A，該第二裝置單元具有輸入訊號B；以及一第二串列，包括串聯的一第三裝置單元與一第四裝置單元，其中該第二串列具有一權重訊號W2，該第三裝置單元具有輸入訊號
    Figure 111123395-A0305-02-0025-44
    ，該第四裝置單元具有輸入訊號
    Figure 111123395-A0305-02-0025-43
    ；其中，該半導體電路的輸出訊號為該些串列的輸出串列訊號的總和，該些串列的該些輸出串列訊號包括：該第一串列的一輸出串列訊號，其為“W1*(A AND B)”或“A AND (W1*B)”；以及該第二串列的一輸出串列訊號，其為“W2*(
    Figure 111123395-A0305-02-0025-130
    AND
    Figure 111123395-A0305-02-0025-131
    )”或“
    Figure 111123395-A0305-02-0025-132
    AND (W2*
    Figure 111123395-A0305-02-0025-133
    )”。
  2. 如請求項1所述的半導體電路，其中該第一串列與該第二串列之間具有一第一節點，該第一節點的一輸出訊號為“(W1*(A AND B))+(W2*(
    Figure 111123395-A0305-02-0025-138
    AND
    Figure 111123395-A0305-02-0025-139
    ))”，或為“(A AND (W1*B))+(
    Figure 111123395-A0305-02-0025-140
    AND (W2*
    Figure 111123395-A0305-02-0025-141
    ))”。
  3. 如請求項1所述的半導體電路，其中該第一串列與該第二串列之間具有一第一節點， 當該權重訊號W1為“1”，且該權重訊號W2為“1”時，該第一節點的一輸出訊號為“A XNOR B”；當該權重訊號W1為“1”，且該權重訊號W2為“0”時，該第一節點的該輸出訊號為“A AND B”。
  4. 如請求項1所述的半導體電路，包括一串列組，其中該串列組包括該第一串列與該第二串列，該第一串列與該第二串列電性並聯，其中該半導體電路更包括一位元線與一源極線，該第一串列與該第二串列電性電性並聯在該位元線與該源極線之間，該些串列為NAND串列。
  5. 如請求項1所述的半導體電路，其中，該第一串列更包括一第一權重單元，該第一權重單元具有該權重訊號W1，該第二串列更包括一第二權重單元，該第二權重單元具有該權重訊號W2。
  6. 如請求項1所述的半導體電路，其中，該第一裝置單元或該第二裝置單元具有該權重訊號W1，該第三裝置單元或該第四裝置單元具有該權重訊號W2。
  7. 如請求項1所述的半導體電路，其中該半導體電路應用數學模型(M)執行量子退火計算，
    Figure 111123395-A0305-02-0026-45
     其中該第一串列與該第二串列之間具有一第一節點，該第一節點的一輸出訊號為“σ i AND σ i ”，或者為“σ i XNOR σ j ”，其中該輸入訊號A、該輸入訊號B、該輸入訊號
    Figure 111123395-A0305-02-0027-47
    與該輸入訊號
    Figure 111123395-A0305-02-0027-46
    分別為施加在該第一裝置單元、該第二裝置單元、該第三裝置單元與該第四裝置單元的閘極電壓，當該些閘極電壓為正電壓時，該數學模型(M)的變數“σ i ”或“σ j ”為“1”，當該些閘極電壓為0V時，該數學模型(M)的變數“σ i ”或“σ j ”為“-1”，其中，h i 為外磁場，σ i 與σ j 為自旋，J ij 為交互作用參數，其中數學模型(M)的第一項為外磁場(h i )和自旋(σ i )交互作用的能量，第二項為所有自旋(σ i 、σ j )之間交互作用的能量。
  8. 如請求項1所述的半導體電路，其中該半導體電路應用數學模型(M)執行量子退火計算，
    Figure 111123395-A0305-02-0027-48
     其中該第一串列與該第二串列之間具有一第一節點，該第一節點的一輸出訊號為“σ i AND σ i ”，當該第一串列的該第一裝置單元與該第二裝置單元具有低的臨界電壓，且該第二串列的該第三裝置單元與該第四裝置單元具有高的臨界電壓時，該數學模型(M)中的參數“h i ”為“1”， 當該第一串列的該第一裝置單元與該第二裝置單元和該第二串列的該第三裝置單元與該第四裝置單元具有高的臨界電壓時，該數學模型(M)中的參數“h i ”為“0”，其中，h i 為外磁場，σ i 與σ j 為自旋，J ij 為交互作用參數，其中數學模型(M)的第一項為外磁場(h i )和自旋(σ i )交互作用的能量，第二項為所有自旋(σ i 、σ j )之間交互作用的能量。
  9. 如請求項1所述的半導體電路，其中該半導體電路應用數學模型(M)執行量子退火計算，
    Figure 111123395-A0305-02-0028-49
     其中該第一串列與該第二串列之間具有一第一節點，該第一節點的一輸出訊號為“σ i XNOR σ j ”，當該第一串列的該第一裝置單元與該第二裝置單元和該第二串列的該第三裝置單元與該第四裝置單元具有低的臨界電壓時，該數學模型(M)中的參數“J ij ”為“1”，當第該第一串列的該第一裝置單元與該第二裝置單元和該第二串列的該第三裝置單元與該第四裝置單元具有高的臨界電壓時，該數學模型(M)中的參數“J ij ”為“0”，其中，h i 為外磁場，σ i 與σ j 為自旋，J ij 為交互作用參數，其中數學模型(M)的第一項為外磁場(h i )和自旋(σ i )交互作用的能量，第二項為所有自旋(σ i 、σ j )之間交互作用的能量。
  10. 一種半導體電路的操作方法，包括：使用一第一串列運算輸入至該第一串列的一權重訊號W1、輸入至該第一串列的一第一裝置單元的一輸入訊號A與輸入至該第一串列的一第二裝置單元的一輸入訊號B，得到一輸出串列訊號“W1*(A AND B)”或“A AND (W1*B)”；使用一第二串列運算輸入至該第二串列的一權重訊號W2、輸入至該第二串列的一第三裝置單元的一輸入訊號
    Figure 111123395-A0305-02-0029-50
    與輸入至該第二串列的一第四裝置單元的一輸入訊號
    Figure 111123395-A0305-02-0029-53
    ，得到另一輸出串列訊號“W2*(
    Figure 111123395-A0305-02-0029-134
    AND
    Figure 111123395-A0305-02-0029-135
    )”或“
    Figure 111123395-A0305-02-0029-136
    AND (W2*
    Figure 111123395-A0305-02-0029-137
    )”；以及總加該第一串列的該輸出串列訊號和該第二串列的該另一輸出串列訊號。
TW111123395A 2022-01-24 2022-06-23 半導體電路及其操作方法 TWI824578B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202263302548P 2022-01-24 2022-01-24
US63/302,548 2022-01-24

Publications (2)

Publication Number Publication Date
TW202332209A TW202332209A (zh) 2023-08-01
TWI824578B true TWI824578B (zh) 2023-12-01

Family

ID=88559032

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111123395A TWI824578B (zh) 2022-01-24 2022-06-23 半導體電路及其操作方法

Country Status (1)

Country Link
TW (1) TWI824578B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202007091A (zh) * 2018-07-02 2020-02-01 美商札帕塔運算股份有限公司 藉由量子自動編碼器進行之壓縮的無監督量子態準備
US20200334523A1 (en) * 2019-04-17 2020-10-22 Hewlett Packard Enterprise Development Lp Systems and methods for harnessing analog noise in efficient optimization problem accelerators
US20200371974A1 (en) * 2019-05-22 2020-11-26 D-Wave Systems Inc. Systems and methods for efficient input and output to quantum processors
TW202121267A (zh) * 2019-11-18 2021-06-01 美商札帕塔運算股份有限公司 用於量子振幅估計之方法與計算系統
US20210224680A1 (en) * 2014-01-06 2021-07-22 Google Llc Constructing and programming quantum hardware for quantum annealing processes
US20210374596A1 (en) * 2015-12-30 2021-12-02 Google Llc Enhancing simulated annealing with quantum annealing

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210224680A1 (en) * 2014-01-06 2021-07-22 Google Llc Constructing and programming quantum hardware for quantum annealing processes
US20210374596A1 (en) * 2015-12-30 2021-12-02 Google Llc Enhancing simulated annealing with quantum annealing
TW202007091A (zh) * 2018-07-02 2020-02-01 美商札帕塔運算股份有限公司 藉由量子自動編碼器進行之壓縮的無監督量子態準備
US20200334523A1 (en) * 2019-04-17 2020-10-22 Hewlett Packard Enterprise Development Lp Systems and methods for harnessing analog noise in efficient optimization problem accelerators
US20200371974A1 (en) * 2019-05-22 2020-11-26 D-Wave Systems Inc. Systems and methods for efficient input and output to quantum processors
TW202121267A (zh) * 2019-11-18 2021-06-01 美商札帕塔運算股份有限公司 用於量子振幅估計之方法與計算系統

Also Published As

Publication number Publication date
TW202332209A (zh) 2023-08-01

Similar Documents

Publication Publication Date Title
US10777566B2 (en) 3D array arranged for memory and in-memory sum-of-products operations
US10664746B2 (en) Neural network system
US6946347B2 (en) Non-volatile memory structure
US7074673B2 (en) Service programmable logic arrays with low tunnel barrier interpoly insulators
US10181341B1 (en) Memory device including current generator plate
US20050024945A1 (en) Programmable memory address and decode circuits with low tunnel barrier interpoly insulators
WO2018140084A1 (en) Multiple gate-induced drain leakage current generator
JP2006210910A (ja) カーボンナノチューブチャネルを用いたマルチビット不揮発性メモリ素子及びその動作方法
TWI687874B (zh) 類神經網絡系統及其控制方法
TWI584416B (zh) 記憶體元件及其應用
EP1556887A1 (en) Nitrogen oxidation of etched mos gate structure
TWI824578B (zh) 半導體電路及其操作方法
CN116523061A (zh) 半导体电路及其操作方法
CN116636324A (zh) 电容式感测nand存储器
TW202131423A (zh) 記憶體裝置及其製造方法
US8542540B2 (en) Nonvolatile memory and methods for manufacturing the same with molecule-engineered tunneling barriers
JP2005294565A (ja) 不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置を含む半導体装置
TWI799299B (zh) 記憶體結構
US20240242759A1 (en) Memory structure and method for operating the same
US20220319599A1 (en) Multi-gate transistors, apparatus having multi-gate transistors, and methods of forming multi-gate transistors
JP3159190B2 (ja) 半導体記憶装置
US20240046970A1 (en) Memory device and computing method thereof
Yan et al. A Common Source 3D FeFET with Disturb Inhibition Program and Erase Method
CN117079692A (zh) 存储器、存储器电路及存储器电路的工作方法
KR20230073747A (ko) 공명 터널링 뉴로모픽 트랜지스터, 이진 뉴런 소자 및 신경망 소자