CN116636324A - 电容式感测nand存储器 - Google Patents

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Abstract

存储器单元阵列可包含：第一数据线；第二数据线；源极；电容，其选择性地连接到所述第一数据线；经串联连接非易失性存储器单元串，其位于所述第一数据线与所述电容之间；以及通过门，其选择性地连接在所述第二数据线与所述源极之间，其中所述电容的电极电容耦合到所述通过门的沟道。

Description

电容式感测NAND存储器
相关申请
本申请与以下有关：标题为“用于电容式感测NAND存储器的存储器阵列结构(Memory Array Structures for Capacitive Sense NAND Memory)”且于2020年12月4日提交的第17/111,746号美国专利申请；标题为“电容式感测NAND存储器中的感测线结构(Sense Line Structures in Capacitive Sense NAND Memory)”且于2020年12月4日提交的第17/111,751号美国专利申请；以及标题为“电容式感测NAND存储器中的存取操作(Access Operations in Capacitive Sense NAND Memory)”且在2020年12月4日提交的第17/111,770号美国专利申请，每个所述申请共同转让且以全文引用的方式并入本文中，并且每个所述申请共享共同的公开内容。
技术领域
本公开大体上涉及集成电路，并且具体地说，在一或多个实施例中，本公开涉及包含经串联连接存储器单元串的设备及其形成和操作方法。
背景技术
集成电路装置涉及广泛范围的电子装置。一个特定类型包含存储器装置，通常简称为存储器。存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器已发展成为用于广泛电子应用的非易失性存储器的流行来源。快闪存储器通常使用具备高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过编程(其通常被称为写入)电荷存储结构(例如，浮动栅极或电荷阱)或其它物理现象(例如，相变或极化)，存储器单元的阈值电压(Vt)的变化决定了每一存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话和可拆卸存储器模块，并且非易失性存储器的用途一直在扩展。
NAND快闪存储器是一种常见的快闪存储器装置类型，因此称为基本存储器单元配置所布置的逻辑形式。通常，NAND快闪存储器的存储器单元阵列被布置成使得阵列的行的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列的列包含在一对选择栅极(例如，源极选择晶体管和漏极选择晶体管)之间串联连接在一起的存储器单元串(通常称为NAND串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，例如列位线。已知在存储器单元串和源极之间和/或存储器单元串和数据线之间使用超过一个选择栅极的变化形式。
对更高水平的存储器存储密度的需求导致NAND存储器中的经串联连接存储器单元串更长。然而，常见的工业技术在成功制造这种经串联连接存储器单元串方面可能存在挑战，例如，包含在其中的存储器单元的数目具有实际限制。
附图说明
图1是根据实施例的作为电子系统的部分与处理器通信的存储器的简化框图。
图2A-2B是根据实施例的可用于参考图1所述类型的存储器的存储器单元阵列的部分的示意图。
图2C是根据另一实施例的可用于参考图1所述类型的存储器的在外围电路系统上方的存储器单元阵列的一部分的概念透视图。
图3A-3E是根据实施例的使用如图2A中描绘的阵列结构的存储器单元块的部分的概念图，示出了背侧栅极线、感测选择线、感测线、共源极和较低数据线的布局。
图3F-3G是根据额外实施例的使用如图2B中描绘的阵列结构的存储器单元块的一部分的概念图，示出了背侧栅极线、感测选择线、感测线、共源极和较低数据线的布局。
图4A是根据实施例的使用如图3A和3B中描绘的阵列结构的存储器单元块的一部分的概念图，示出了较高数据线连接的布局。
图4B是根据另一实施例的使用如图3C和3D中描绘的阵列结构的存储器单元块的一部分的概念图，示出了较高数据线连接的布局。
图4C是根据另一实施例的使用如图3C和3E中描绘的阵列结构的存储器单元块的一部分的概念图，示出了较高数据线连接的布局。
图4D是根据又另一实施例的使用如图3F和3G中描绘的阵列结构的存储器单元块的一部分的概念图，示出了较高数据线连接的布局。
图5A-5N描绘根据实施例的在各个制造阶段期间的集成电路结构。
图6A-6F描绘根据额外实施例的在各个制造阶段期间的集成电路结构。
图7A-7J描绘根据实施例的感测线的各个结构的正交视图。
图8A-8C描绘根据实施例的在各个制造阶段期间的集成电路结构。
图9A-9E描绘根据另一实施例的在各个制造阶段期间的集成电路结构。
图10A-10B描绘根据其它实施例的集成电路结构。
图11是根据实施例的存储器操作方法的时序图。
图12是根据另一实施例的存储器操作方法的时序图。
图13是根据另一实施例的存储器操作方法的时序图。
图14是根据另一实施例的存储器操作方法的时序图。
具体实施方式
在以下详细描述中，参考附图，所述附图形成本发明的一部分，且其中借助于说明示出特定实施例。在图式中，遍及若干视图，相似的附图标记描述大体上类似的组件。在不脱离本公开的范围的情况下，可以利用其它实施例，并且可以做出结构、逻辑和电性改变。因此，不应按限制性意义来看待以下详细描述。
例如，本文所使用的术语“半导体”可以指一层材料、晶片或衬底，并包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层，以及本领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基底半导体结构中形成区/接面，且术语半导体可包含含有此类区/接面的下伏层。
除非另外根据上下文显而易见，否则如本文中所使用的术语“导电(conductive)”以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)是指电学上的导电。类似地，除非另外根据上下文显而易见，否则如本文中所使用的术语连接(connecting)以及其各种相关形式(例如connect、connected、connection等)是指电连接。
本文中应认识到，即使在预期值相等的情况下，工业处理和操作的可变性和精度也可能导致与预期值的差异。这些可变性和精度通常取决于集成电路装置制造和操作中使用的技术。因而，如果值预期相等，那么无论其结果值如何，这些值均被视为相等的。
图1是根据实施例的呈存储器(例如，存储器装置)100形式的第一设备的简化框图，所述第一设备作为呈电子系统形式的第三设备的部分与呈处理器130形式的第二设备通信。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等等。处理器130例如是在存储器装置100外部的控制器，它可以是存储器控制器或另一外部主机装置。
存储器装置100包含在逻辑上成行和列布置的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(通常被称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(通常被称为位线)。单个存取线可与存储器单元的超过一个逻辑行相关联，且单个数据线可与超过一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够编程成至少两个目标数据状态中的一个。存储器单元阵列104包含根据本文中描述的一或多个实施例的阵列结构。
提供行解码电路系统108和列解码电路系统110以解码地址信号。接收并解码地址信号以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路系统112，用于管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路系统112、行解码电路系统108和列解码电路110通信，以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112和控制逻辑116通信以锁存传入命令。
控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，并且可产生外部处理器130的状态信息，即，控制逻辑116配置成在存储器单元阵列104上执行存取操作(例如，感测操作[其可包含读取操作和验证操作]、编程操作和/或擦除操作)。控制逻辑116与行解码电路系统108和列解码电路系统110通信以响应于地址来控制行解码电路系统108和列解码电路系统110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可表示固件。替代地，指令寄存器128可表示存储器单元阵列104的存储器单元群组，例如，经保留存储器单元块。
控制逻辑116还与高速缓存寄存器118通信。高速缓存寄存器118锁存传入或传出的数据，如由控制逻辑116所引导，以在存储器单元阵列104分别忙于写入或读取其它数据时暂时性地存储数据。在编程操作(例如，写入操作)期间，数据可从高速缓存寄存器118传递到数据寄存器120，以便转移到存储器单元阵列104；接着可在高速缓存寄存器118中锁存来自I/O控制电路系统112的新数据。在读取操作期间，数据可从高速缓存寄存器118传递到I/O控制电路系统112，以便输出到外部处理器130；接着可从数据寄存器120向高速缓存寄存器118传递新数据。高速缓存寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成其一部分)。页缓冲器可进一步包含感测装置(图1中未示出)，用于感测存储器单元阵列104中的存储器单元的数据状态，例如通过感测连接到所述存储器单元的数据线的状态来进行。状态寄存器122可与I/O控制电路系统112和控制逻辑116通信，以锁存状态信息用于输出到处理器130。
存储器装置100描绘为在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写入保护WP#。依据存储器装置100的性质，可另外通过控制链路132接收额外或替代的控制信号(未示出)。存储器装置100通过复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，并通过I/O总线134将数据输出到处理器130。
例如，可通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可通过I/O控制电路系统112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，且接着可将所述地址写入到地址寄存器114中。可通过I/O控制电路系统112处的8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着可将所述数据写入到高速缓存寄存器118中。所述数据随后可写入到数据寄存器120中，用于编程存储器单元阵列104。对于另一实施例，高速缓存寄存器118可省略，且所述数据可直接写入到数据寄存器120中。数据还可通过8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出。虽然可参考I/O引脚，但它们可包含通过外部装置(例如，处理器130)实现到存储器装置100的电连接的任何导电节点，例如常用的导电衬垫或导电凸块。
所属领域的技术人员应了解，可以提供额外的电路系统和信号，并且图1的存储器装置100已经简化。应认识到，参考图1描述的各个块组件的功能性可能不必分离到集成电路装置的不同组件或组件部分。例如，集成电路装置的单个组件或组件部分可用于执行图1的超过一个块组件的功能性。可替代地，集成电路装置的一或多个组件或组件部分可组合执行图1的单个块组件的功能性。此外，尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2A是可用于参考图1所述类型的存储器的存储器单元阵列200A(例如，NAND存储器阵列)的一部分的示意图，例如，作为存储器单元阵列104的一部分。存储器阵列200A包含存取线，例如字线2020到202N，以及数据线，例如第一或较高数据线(例如，高位线)2040到204M和第二或较低数据线(例如，低位线)254。字线202可以多对一关系连接到全局存取线(例如，全局字线)，在图2A中未示出。对于一些实施例，存储器阵列200A可形成在半导体上方，所述半导体例如可经导电掺杂以具有一种导电类型，如p型导电性，例如形成p阱，或n型导电性，例如形成n阱。另外，存储器阵列200A可形成在其它电路系统上方，例如，在存储器阵列200A下方且用于控制对存储器阵列200A的存储器单元的存取的外围电路系统。应注意，本文所使用的方向描述符，例如较低、较高、上方、下方等，是相对的，并不要求物理空间中任何特定的定向。
存储器阵列200A可布置成行(每个行对应于字线202和较低数据线254)和列(每个列对应于较高数据线204)。每个列可包含经串联连接存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一个。存储器单元208可表示用于存储数据的非易失性存储器单元。每个NAND串206中的存储器单元208可在选择栅极210(例如，场效应晶体管)(例如选择栅极2100到210M中的一个(例如，较低选择栅极))和选择栅极212(例如，场效应晶体管)(例如选择栅极2120到212M中的一个(例如，较高选择栅极))之间串联连接。较低选择栅极2100到210M可共同连接到选择线214，例如较低选择线LSG，且较高选择栅极2120到212M可共同连接到选择线215，例如较高选择线USG。尽管描绘为传统的场效应晶体管，较低选择栅极210和较高选择栅极212可使用与存储器单元208类似(例如，相同)的结构。较低选择栅极210和较高选择栅极212可各自表示串联连接的多个选择栅极，其中串联的每个选择栅极配置成接收相同或独立的控制信号。
存储器单元208的典型构造包含可(例如，通过阈值电压的改变)确定存储器单元的数据状态的数据存储结构234(例如，浮栅、电荷阱，或配置成存储电荷的其它结构)和控制栅极236，如图2A中所示。数据存储结构234可包含导电和介电结构，而控制栅极236大体上由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有限定源极/漏极(例如，源极)230和限定源极/漏极(例如，漏极)232。存储器单元208使它们的控制栅极236连接到(并在一些情况下形成)字线202。
每个NAND串206的较低选择栅极210可在其存储器单元208和相应电容226(例如电容2260到226M中的一个)之间串联连接。每个较低选择栅极210可连接(例如，直接连接)到其相应电容226。每个较低选择栅极210可进一步连接(例如，直接连接)到其对应NAND串206的存储器单元2080。例如，较低选择栅极2100可连接到电容2260，且较低选择栅极2100可连接到对应NAND串2060的存储器单元2080。因此，每个较低选择栅极210可配置成将对应NAND串206选择性地连接到相应电容226。每个较低选择栅极210的控制栅极可连接到选择线214。
每个NAND串206的较高选择栅极212可在其存储器单元208和GIDL(栅致漏极泄漏)生成器栅极220(例如，场效应晶体管)(例如GIDL生成器(GG)栅极2200到220M中的一个)之间串联连接。GG栅极2200到220M可连接(例如，直接连接)到它们相应的较高数据线2040到204M，并选择性地连接到它们相应的NAND串2060到206M，例如通过相应较高选择栅极2120到212M进行。
GG栅极2200到220M可共同连接到控制线224，例如GG控制线。尽管描绘为传统的场效应晶体管，但是GG栅极220可使用与存储器单元208类似(例如，相同)的结构。GG栅极220可表示串联连接的多个GG栅极，其中串联的每个GG栅极配置成接收相同或独立的控制信号。一般来说，GG栅极220可具有不同于(例如，低于)较高选择栅极212的阈值电压的阈值电压。GG栅极220的阈值电压可具有与较高选择栅极212的阈值电压相反的极性，和/或可低于较高选择栅极212的阈值电压。例如，较高选择栅极212可具有正阈值电压(例如，2V到4V)，而GG栅极220可具有负阈值电压(例如，-1V到-4V)。可提供GG栅极220，帮助例如在读取操作或擦除操作期间生成到它们对应的NAND串206的沟道区中的GIDL电流。
每个GG栅极220可连接(例如，直接连接)到对应NAND串206的较高数据线204。例如，GG栅极2200可连接到其对应NAND串2060的较高数据线2040。每个GG栅极220可连接(例如，直接连接)到其对应NAND串206的较高选择栅极212。例如，GG栅极2200可连接到对应NAND串2060的较高选择栅极2120。每个较高选择栅极212可进一步连接(例如，直接连接)到其对应NAND串206的存储器单元208N。例如，较高选择栅极2120可连接到对应NAND串2060的存储器单元208N。因此，对应NAND串206的每个较高选择栅极212和GG栅极220可协作配置成将所述NAND串206选择性地连接到对应的较高数据线204。每个GG栅极220的控制栅极可连接到控制线224。每个较高选择栅极212的控制栅极可连接到选择线215。
每个电容226的一个电极可连接到控制线228，例如控制线CAP。每个电容226的另一电极可电容耦合到相应通过门(pass gate)238，例如通过门2380到238M。例如，电容2260可电容耦合到或电连接到通过门2380的第一控制栅极240，且因此电容耦合到通过门2380的沟道。每个通过门238的第二控制栅极242可连接(例如，直接连接)到相应的背侧栅极线244，例如背侧栅极线2440到244M。例如，通过门2380的第二控制栅极242可连接到背侧栅极线2440。通过门238可在作为一个电压节点的源极216(例如，共源极SRC)和作为另一电压节点的较低数据线254之间串联连接，它们的所得电流路径可被称为感测线258。一个通过门238(例如，通过门2380)可通过第一感测选择栅极(例如，场效应晶体管)246选择性地连接到较低数据线254。第一感测选择栅极246的控制栅极可连接到第一感测选择线248。另一通过门238(例如，通过门238M)可通过第二感测选择栅极(例如，场效应晶体管)250选择性地连接到共源极216。第二感测选择栅极250的控制栅极可连接到第二感测选择线252。
通过门238可被视为响应于两个控制栅极(例如，第一控制栅极240和第二控制栅极242)的并联连接的两个场效应晶体管。通过门238的所述两个场效应晶体管可具有离散沟道，例如一个沟道电容耦合到第一控制栅极240，另一沟道电容耦合到第二控制栅极242。替代地，电容耦合到第一控制栅极240的通过门238的第一沟道和电容耦合到第二控制栅极242的通过门238的第二沟道可为所述通过门238的同一沟道。
感测装置268可连接到较低数据线254，以用于感测存储器单元208的数据状态，例如通过感测较低数据线254的状态来进行。例如，感测装置268可用于检测较低数据线254是否正在经历电流或正在经历电压电平变化，以确定含有被选定用于感测的存储器单元208的单元列结构256存储有足以激活其对应通过门238的第一控制栅极240同时所述通过门238的第二控制栅极242被撤销激活的电荷水平。在此类感测期间，感测线258中的其余通过门可使它们的第二控制栅极242激活。以此方式，通过感测线258将较低数据线电连接到共源极216可指示选定存储器单元具有一个数据状态，而电隔离较低数据线与共源极216可指示选定存储器单元具有另一数据状态。
尽管每个电容226描绘为用于每个NAND串206的单个电容，但是每个电容226可表示数个串联连接的场效应晶体管，且每个此类晶体管可使用与存储器单元208类似(例如，相同)的结构。此配置的实例在图2B中进一步详细地描绘。共同地，对于给定NAND串206，单元列结构256是指其存储器单元208和较高数据线204之间的元件、其存储器单元208，以及其存储器单元208和通过门238之间的元件，它们彼此连接(例如，选择性地连接)。例如，参考图2A，给定NAND串206的单元列结构256可包含其GG栅极220、较高选择栅极212、存储器单元208、较低选择栅极210和电容226，它们在较高数据线204和通过门238之间串联连接。
图2A中的存储器阵列可为准二维存储器阵列，并且可具有大体为平面的结构，例如其中共源极216、NAND串206和较高数据线204在大体上平行的平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如其中较高数据线204选择性地连接到超过一个NAND串206，并且其中背侧栅极线244连接到超过一个通过门238。
存储器单元208的列可为选择性地连接到给定较高数据线204的一或多个NAND串206。存储器单元208的行可为共同地连接到给定字线202的存储器单元208。存储器单元208的行可以但无需包含所有共同连接到给定字线202的存储器单元208。
存储器单元208可编程为通常所称的单层级单元(SLC)。SLC可使用单个存储器单元来表示一个数据数字(例如，一个位)。例如，在SLC中，2.5V或更高的Vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5V或更低的Vt可指示经擦除存储器单元(例如，表示逻辑1)。存储器可通过包含多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)等等或其组合而实现更高水平的存储容量，其中存储器单元具有多个层级，使得有更多数据数字能够存储在每一存储器单元中。例如，MLC可配置成每存储器单元存储两个数据数字，由四个Vt范围表示，TLC可配置成每存储器单元存储三个数据数字，由八个Vt范围表示，QLC可配置成每存储器单元存储四个数据数字，由十六个Vt范围表示，以此类推。尽管存储于存储器单元中的数据的二进制数字的数目通常是表示每存储器单元数据状态的二进制数的整数值，所以存储器单元可经操作以存储数据的非整数数字。例如，当存储器单元使用三个Vt范围操作时，每一存储器单元可存储1.5个数据数字，其中两个存储器单元共同地能够表示八个数据状态中的一个。
给定NAND串206的存储器单元208可配置成以各种存储密度存储数据。例如，NAND串206可含有一些配置成以第一存储密度(例如，每存储器单元0位)存储数据的存储器单元(例如，虚设存储器单元)208。虚设存储器单元208通常并入到NAND串206中，从而获得操作优点，一般不可被存储器用户存取，并且一般并不意图存储用户数据。例如，形成于NAND串206的特定位置的存储器单元208的操作特征可不同于形成于其它位置的存储器单元。通过将这些存储器单元操作为虚设存储器单元，操作特征的此类差异可大体缓解。另外，虚设存储器单元可用于从可在特定操作期间应用到主存储器单元(例如，意图存储用户数据的那些存储器单元)的高电压电平缓冲选择栅极。NAND串206可进一步含有其它配置成以一或多个额外(例如，较高)存储密度存储数据的存储器单元208。
图2B是根据另一实施例的可用于参考图1所述类型的存储器中的存储器单元阵列200B的一部分的另一示意图，例如，作为存储器单元阵列104的一部分。图2B中的相似编号元件对应于如关于图2A提供的描述。为了清楚起见，特定元件未编号，但是它们的标识参考图2A中的描绘将是显而易见的。图2B提供电容226的结构的一个实例的额外细节，以及除了单元列结构(例如，主单元列结构)256之外的虚设单元列结构257的并入。
单元列结构2560到2567以及虚设单元列结构257可为共享相同字线202的存储器单元块的部分。单元列结构2560到2563可为对应于背侧栅极线2440到2443的存储器单元块的第一存储器单元子块2620的部分。单元列结构2564到2567可为对应于背侧栅极线2444到2447的存储器单元块的第二存储器单元子块2621的部分。虚设单元列结构257可与通过门238具有与单元列结构2560到2567相同的关联，并且可使其相关联的通过门238的第二控制栅极242连接到虚设背侧栅极线260。在虚设单元列结构257没有连接到较高数据线204时，其相关联的通过门238的第一控制栅极240可为电浮动的，例如，永久性地电浮动。
单元列结构2560到2567和虚设单元列结构257可各自包含分别连接到存取线2020到202N(例如，具有与其连接的控制栅极)的存储器单元2080到208N。单元列结构2560到2567和虚设单元列结构257可各自包含选择栅极(例如，较低选择栅极)2100到2102，它们可具有与存储器单元208相同的结构。选择栅极2100到2102可分别连接到选择线2140到2142(例如，具有与其连接的控制栅极)。
单元列结构2560到2567和虚设单元列结构257可各自包含在选择栅极210和存储器单元208之间的任选的补偿栅极211，并且可具有与存储器单元208相同的结构。补偿栅极211可连接到(例如，使其控制栅极连接到)控制线213。
单元列结构2560到2567和虚设单元列结构257可各自包含电容2260到226K，它们可具有与存储器单元208相同的结构。电容2260到226K可分别连接到控制线2280到228K(例如，具有与其连接的控制栅极)。形成图2B的电容226的场效应晶体管的控制栅极可对应于所述电容226的第一电极，且形成所述电容226的场效应晶体管的沟道(例如，主体)可对应于所述电容226的第二电极。在充当电容(例如，共同电容)时，电容226的场效应晶体管可经操作以向每个单元列结构2560到2567的每个控制线2280到228K施加相同电压电平，例如，其可为2-3V。
单元列结构2560到2567和虚设单元列结构257可各自包含GIDL生成器栅极220，其可具有与存储器单元208相同的结构。GIDL生成器栅极220可连接到控制线224(例如，具有与其连接的控制栅极)。单元列结构2560到2563的GIDL生成器栅极220可分别连接到较高数据线2040到2043(例如，具有与其连接的源极/漏极区)。单元列结构2564到2567的GIDL生成器栅极220可分别连接到较高数据线2043到2040(例如，具有与其连接的源极/漏极区)。尽管已经描绘和描述出来，但是GIDL生成器栅极220可被去除。因为虚设单元列结构257并不意图存储数据，所以它可以不连接到较高数据线204，但连接是允许的。
单元列结构2560到2567和虚设单元列结构257可各自包含选择栅极(例如，较高选择栅极)2120到2122，它们可具有与存储器单元208相同的结构。单元列结构2560到2563的选择栅极2120到2122可分别连接到选择线21500到21502(例如，具有与其连接的控制栅极)。单元列结构2564到2567的选择栅极2120到2122可分别连接到选择线21510到21512(例如，具有与其连接的控制栅极)。虚设单元列结构257的选择栅极2120到2122可分别连接到虚设选择线2170到2172(例如，具有与其连接的控制栅极)。因为虚设单元列结构257并不意图存储数据，所以虚设选择线2170到2172可各自为电浮动的。例如，可形成连续导电结构，随后可从中形成第一选择线215(例如，选择线21500)、第二选择线215(例如，选择线21510)和虚设选择线217(例如，虚设选择线2170)。作为一个实例，隔离区可形成于此类连续导电结构中以限定第一选择线215、第二选择线215和虚设选择线217，其中每个选择线彼此电隔离。替代地，单个隔离区可形成于连续导电结构中，使得虚设选择线217将保持连接到第一选择线215或第二选择线215，但是第一选择线215将与第二选择线215隔离。
如所提到，尽管图2A和2B的阵列部分描绘了可形成于单个平面中，但是也可使用三维结构。图2C是根据另一实施例的可用于参考图1所述类型的存储器的在外围电路系统266上方的存储器单元阵列200C的一部分的概念透视图。图2A或图2B的结构可表示每个感测线258(例如，感测线2580到258L)的单元列结构2560到256M(例如，其中对于图2B，M＝7)。为简单起见，单元列结构256到较高数据线204的连接在图2C中未描绘。
外围电路系统266可表示用于存取存储器阵列200C的各种电路系统。外围电路系统266可包含互补电路元件。例如，外围电路系统266可包含形成于同一半导体衬底上的n沟道和p沟道晶体管两者，此工艺通常被称为CMOS或互补金属氧化物半导体。尽管由于集成电路制造和设计的进步，CMOS通常不再利用严格的金属氧化物半导体结构，但为了方便起见保留CMOS命名。
图3A-3E是根据实施例的使用如图2A中描绘的阵列结构的存储器单元块的部分的概念图，示出了背侧栅极线244、感测选择线248和252、感测线258、共源极216和较低数据线254的布局。
图3A描绘具有包含单元列结构2560到2567的数个单元列结构256的存储器阵列300A的俯视图，所述单元列结构可分别对应于与图2A的背侧栅极线2440到244M对应的单元列结构256，其中M＝7。存储器阵列300A进一步描绘在水平定向上的第一感测选择线248、背侧栅极线2440到2447，及第二感测选择线252，它们可分别对应于图2A的第一感测选择线248、背侧栅极线2440到244M及第二感测选择线252，其中M＝7。应认识到，在感测选择线248和252之间可使用更少或更多的背侧栅极线244，且可以有更少或更多的单元列结构与每个背侧栅极线244相关联。
图3B描绘可包含与存储器阵列300A相同的存储器阵列结构的存储器阵列300B的俯视图。存储器阵列300B具有数个单元列结构256，包含单元列结构2560到2567，它们可分别对应于与图2A的背侧栅极线2440到244M对应的单元列结构256，其中M＝7。存储器阵列300B进一步描绘呈对角线定向的感测线2580到2582，它们各自可单独地对应于图2A的感测线258。应认识到，可以使用更少或更多的感测线258，并且可以有更少或更多的单元列结构与每个感测线258相关联。存储器阵列300B进一步描绘呈水平定向且通过相应触点366连接到感测线258中的每一个的共源极216，以及呈竖直定向且各自分别通过相应触点367连接到相应感测线2580到2582的较低数据线2540到2542。应注意，较低数据线254和共源极216可连接到额外存储器单元块(在图3B中未描绘)的感测线258。
图3C描绘具有包含单元列结构2560到2563的数个单元列结构256的存储器阵列300C的俯视图，所述单元列结构可分别对应于与图2A的背侧栅极线2440到244M对应的单元列结构256，其中M＝3。存储器阵列300C进一步描绘呈水平定向的第一感测选择线248、背侧栅极线2440到2443，及第二感测选择线252，它们可分别对应于图2A的第一感测选择线248、背侧栅极线2440到244M及第二感测选择线252，其中M＝3。应认识到，在感测选择线248和252之间可以使用更少或更多的背侧栅极线244，并且可以有更少或更多的单元列结构与每个背侧栅极线244相关联。
图3D描绘可包含与存储器阵列300C相同的存储器阵列结构的存储器阵列300D的俯视图。存储器阵列300D具有数个单元列结构256，包含单元列结构2560到2563，它们可分别对应于与图2A的背侧栅极线2440到244M对应的单元列结构256，其中M＝3。存储器阵列300D进一步描绘呈对角线定向的感测线2580到2584，它们各自可单独地对应于图2A的感测线258。应认识到，可以使用更少或更多的感测线258，并且可以有更少或更多的单元列结构与每个感测线258相关联。存储器阵列300D进一步描绘呈水平定向且通过相应触点366连接到感测线258中的每一个的共源极216，以及呈竖直定向且各自分别通过相应触点367连接到相应感测线2580到2584的较低数据线2540到2544。应注意，较低数据线254和共源极216可连接到额外存储器单元块(在图3D中未描绘)的感测线258。
图3E描绘存储器阵列300E的俯视图，其可包含与存储器阵列300C相同的存储器阵列结构。存储器阵列300E具有数个单元列结构256，包含单元列结构2560和2561，它们可分别对应于与图2A的背侧栅极线2440到244M对应的单元列结构256，其中M＝1。存储器阵列300E进一步描绘呈竖直定向的感测线2580到25811，它们各自可单独地对应于图2A的感测线258。应认识到，可以使用更少或更多的感测线258，并且可以有更少或更多的单元列结构与每个感测线258相关联。存储器阵列300E可进一步包含呈水平定向且通过如图3D中描绘的相应触点366连接到感测线258中的每一个的共源极216(在图3E中未描绘)，以及呈竖直定向且各自通过如图3D中描绘的相应触点367连接到相应感测线258的较低数据线254(在图3E中未描绘)。
图3F-3G是根据额外实施例的使用如图2B中描绘的阵列结构的存储器单元块的一部分的概念图，示出了背侧栅极线244、虚设背侧栅极线260、感测选择线248和252、共源极216和较低数据线254的布局。
图3F描绘具有包含单元列结构2560到2567的数个单元列结构256的存储器阵列300F的俯视图，所述单元列结构可分别对应于图2B的单元列结构2560到2567。存储器阵列300F进一步具有数个虚设单元列结构257，包含虚设单元列结构257′，它们可对应于图2B的虚设单元列结构257。存储器阵列300F进一步描绘呈水平定向的第一感测选择线248、背侧栅极线2440到2443、虚设背侧栅极线260、背侧栅极线2444到2447及第二感测选择线252，它们可分别对应于图2B的第一感测选择线248、背侧栅极线2440到2443、虚设背侧栅极线260、背侧栅极线2444到2447及第二感测选择线252。应认识到，在感测选择线248和252之间可以使用更少或更多的背侧栅极线244和虚设背侧栅极线260，并且可以有更少或更多的单元列结构256与每个背侧栅极线244相关联，可以有更少或更多的虚设单元列结构257与每个虚设背侧栅极线260相关联。
图3G描绘可包含与存储器阵列300F相同的存储器阵列结构的存储器阵列300G的俯视图。存储器阵列300G具有数个单元列结构256，包含单元列结构2560到2567，它们可分别对应于与图2A的背侧栅极线2440到244M对应的单元列结构256，其中M＝7。存储器阵列300G进一步具有数个虚设单元列结构257，包含虚设单元列结构257′，它们可对应于图2B的虚设单元列结构257。存储器阵列300G进一步描绘呈折叠定向的感测线2580到2583，它们各自可单独地对应于图2B的感测线258。应认识到，可以使用更少或更多的感测线258，并且可以有更少或更多的单元列结构与每个感测线258相关联。存储器阵列300G进一步描绘呈水平定向且通过相应触点366连接到感测线258中的每一个的共源极216，以及呈竖直定向且各自分别通过相应触点367连接到相应感测线2580到2583的较低数据线2540到2543。应注意，较低数据线254和共源极216可连接到额外存储器单元块(在图3D中未描绘)的感测线258。
图4A是根据实施例的使用如图3A和3B中描绘的阵列结构的存储器单元块的一部分的概念图，示出了较高数据线204连接的布局。
图4A描绘具有数个单元列结构256的存储器阵列400A的俯视图，所述单元列结构可对应于图3A和3B的单元列结构256。存储器阵列400A进一步描绘呈水平定向的第一感测选择线248、背侧栅极线2440到2447及第二感测选择线252，它们可分别对应于图2A的第一感测选择线248、背侧栅极线2440到244M及第二感测选择线252，其中M＝7。应认识到，在感测选择线248和252之间可以使用更少或更多的背侧栅极线244，并且可以有更少或更多的单元列结构与每个背侧栅极线244相关联。存储器阵列400A进一步描绘呈对角线定向的感测线2580到2582，它们各自可单独地对应于图2A的感测线258。应认识到，可以使用更少或更多的感测线258，并且可以有更少或更多的单元列结构与每个感测线258相关联。感测线258可不与背侧栅极线244正交，例如，相对于背侧栅极线244倾斜。存储器阵列400A进一步描绘呈竖直定向的数个较高数据线204，包含较高数据线2040到20421。较高数据线204可正交于背侧栅极线244。
参考对应于图2A的感测线258的图4A的感测线2582，图4A的较高数据线2048可对应于图2A的较高数据线2040，图4A的较高数据线20410可对应于图2A的较高数据线2041，图4A的较高数据线20411可对应于图2A的较高数据线2042，图4A的较高数据线20413可对应于图2A的较高数据线2043，图4A的较高数据线20416可对应于图2A的较高数据线2044，图4A的较高数据线20418可对应于图2A的较高数据线2045，图4A的较高数据线20419可对应于图2A的较高数据线2046，且图4A的较高数据线20421可对应于图2A的较高数据线2047，其中M＝7。尽管较高数据线2043到2046在图2A中未显式地描绘出来，但是根据图可以清楚，存储器单元阵列200A的较高数据线204可以从较高数据线2040连续编号到较高数据线204M。较高数据线204中的每一个可通过相应触点464连接到一或多个相应单元列结构256。应注意，较高数据线204可连接到额外存储器单元块(在图4A中未描绘)的单元列结构256。
应注意，连接到与一个感测线258(例如，感测线2581)电容耦合的单元列结构256的一组较高数据线204(例如，较高数据线2044、2046、2047、2049、20412、20414、20415和20417)可与连接到与不同感测线258(例如，邻近(例如，紧邻)的感测线2582)电容耦合的单元列结构256的一组较高数据线204(例如，较高数据线2048、20410、20411、20413、20416、20418、20419和20421)相互排斥。在此情形中，连接到与感测线2581电容耦合的单元列结构256的较高数据线204中的一或多个可与连接到与感测线2582电容耦合的单元列结构256的一或多个较高数据线204交错。另外，连接到与一个感测线258(例如，感测线2580)电容耦合的单元列结构256的一组较高数据线204(例如，较高数据线2040、2042、2043、2045、2048、20410、20411和20413)可以不完全地与连接到与不同感测线258(例如，感测线2582)电容耦合的单元列结构256的一组较高数据线204(例如，较高数据线2048、20410、20411、20413、20416、20418、20419和20421)相互排斥。在此情形中，在较高数据线204在此情况下可能不存在交错。
图4B是根据另一实施例的使用如图3C和3D中描绘的阵列结构的存储器单元块的一部分的概念图，示出了较高数据线204连接的布局。
图4B描绘具有数个单元列结构256的存储器阵列400B的俯视图，所述单元列结构可对应于图3C和3D的单元列结构256。存储器阵列400B进一步描绘呈水平定向的第一感测选择线248、背侧栅极线2440到2443及第二感测选择线252，它们可分别对应于图2A的第一感测选择线248、背侧栅极线2440到244M及第二感测选择线252，其中M＝3。应认识到，在感测选择线248和252之间可以使用更少或更多的背侧栅极线244，并且可以有更少或更多的单元列结构与每个背侧栅极线244相关联。存储器阵列400B进一步描绘呈对角线定向的感测线2580到2584，它们各自可单独地对应于图2A的感测线258。应认识到，可以使用更少或更多的感测线258，并且可以有更少或更多的单元列结构与每个感测线258相关联。感测线258可不与背侧栅极线244正交，例如，相对于背侧栅极线244倾斜。存储器阵列400B进一步描绘呈竖直定向的数个较高数据线204，包含较高数据线2040到20423。较高数据线204可正交于背侧栅极线244。
参考对应于图2A的感测线258的图4B的感测线2584，图4B的较高数据线20416可对应于图2A的较高数据线2040，图4B的较高数据线20418可对应于图2A的较高数据线2041，图4B的较高数据线20421可对应于图2A的较高数据线2042，且图4B的较高数据线20423可对应于图2A的较高数据线2043，其中M＝3。应注意，较高数据线204可连接到额外存储器单元块(在图4B中未描绘)的单元列结构256。
应注意，连接到与一个感测线258(例如，感测线2580)电容耦合的单元列结构256的一组较高数据线204(例如，较高数据线2040、2042、2045和2047)可与连接到与不同感测线258(例如，邻近感测线2581)电容耦合的单元列结构256的一组较高数据线204(例如，较高数据线2044、2046、2049和20411)相互排斥。在此情形中，连接到与感测线2580电容耦合的单元列结构256的较高数据线204中的一或多个可与连接到与感测线2581电容耦合的单元列结构256的一或多个较高数据线204交错。此关系对于连接到与每个其余感测线258电容耦合的单元列结构256的各组较高数据线204也可成立。
图4C是根据另一实施例的使用如图3C和3E中描绘的阵列结构的存储器单元块的一部分的概念图，示出了较高数据线204连接的布局。
图4C描绘具有数个单元列结构256的存储器阵列400C的俯视图，所述单元列结构可对应于图3C和3E的单元列结构256。存储器阵列400C进一步描绘呈水平定向的第一感测选择线248、背侧栅极线2440到2443及第二感测选择线252，它们可分别对应于图2A的第一感测选择线248、背侧栅极线2440到244M及第二感测选择线252，其中M＝3。应认识到，在感测选择线248和252之间可以使用更少或更多的背侧栅极线244，并且可以有更少或更多的单元列结构与每个背侧栅极线244相关联。存储器阵列400C进一步描绘呈竖直定向的感测线2580到25811，它们各自可单独地对应于图2A的感测线258。应认识到，可以使用更少或更多的感测线258，并且可以有更少或更多的单元列结构与每个感测线258相关联。感测线258可正交于背侧栅极线244。存储器阵列400C进一步描绘呈竖直定向的数个较高数据线204，包含较高数据线2040到20423。较高数据线204可正交于背侧栅极线244。
参考对应于图2A的感测线258的图4C的感测线2580，图4C的较高数据线2040可对应于图2A的较高数据线2040，且图4C的较高数据线2041可对应于图2A的较高数据线2041，其中M＝1。应注意，较高数据线204可连接到额外存储器单元块(在图4C中未描绘)的单元列结构256。
应注意，连接到与一个感测线258(例如，感测线2580)电容耦合的单元列结构256的一组较高数据线204(例如，较高数据线2040和2041)可与连接到与不同感测线258(例如，邻近(例如，紧邻)的感测线2581)电容耦合的单元列结构256的一组较高数据线204(例如，较高数据线2042和2043)相互排斥。在此情形中，各组较高数据线204可不存在交错。此关系对于连接到与每个其余感测线258电容耦合的单元列结构256的各组较高数据线204也可成立。
图4D是根据另一实施例的使用如图3F和3G中描绘的阵列结构的存储器单元块的一部分的概念图，示出了较高数据线204连接的布局。
图4D描绘具有数个单元列结构256和虚设单元列结构257的存储器阵列400D的俯视图，它们可分别对应于图3F和3G的单元列结构256和虚设单元列结构257。存储器阵列400D进一步描绘呈水平定向的第一感测选择线248、背侧栅极线2440到2443、虚设背侧栅极线260、背侧栅极线2444到2447及第二感测选择线252，它们可分别对应于图2B的第一感测选择线248、背侧栅极线2440到2443、虚设背侧栅极线260、背侧栅极线2444到2447及第二感测选择线252。应认识到，在感测选择线248和252之间可以使用更少或更多的背侧栅极线244和虚设背侧栅极线260，并且可以有更少或更多的单元列结构256与每个背侧栅极线244相关联，可以有更少或更多的虚设单元列结构257与每个虚设背侧栅极线260相关联。存储器阵列400D进一步描绘呈折叠定向的感测线2580到2583，它们各自可单独地对应于图2B的感测线258。应认识到，可以使用更少或更多的感测线258，并且可以有更少或更多的单元列结构256和虚设单元列结构257与每个感测线258相关联。感测线258可不与背侧栅极线244正交，例如，相对于背侧栅极线244倾斜。存储器阵列400D进一步描绘呈竖直定向的数个较高数据线204，包含较高数据线2040到2049。较高数据线204可正交于背侧栅极线244。
参考对应于图2B的感测线258的图4D的感测线2583，图4D的较高数据线20420可对应于图2B的较高数据线2040，图4D的较高数据线20418可对应于图2B的较高数据线2041，图4D的较高数据线20417可对应于图2B的较高数据线2042，且图4D的较高数据线20415可对应于图2B的较高数据线2043。较高数据线204中的每一个可通过相应触点464连接到一或多个相应单元列结构256。
应注意，连接到与一个感测线258(例如，感测线2580)电容耦合的单元列结构256的一组较高数据线204(例如，较高数据线2043、2045、2046和2048)可与连接到与不同感测线258(例如，邻近(例如，紧邻)的感测线2581)电容耦合的单元列结构256的一组较高数据线204(例如，较高数据线2047、2049、20410和20412)相互排斥。在此情形中，连接到与感测线2580电容耦合的单元列结构256的较高数据线204中的一或多个可与连接到与感测线2581电容耦合的单元列结构256的一或多个较高数据线204交错。此关系对于每对邻近感测线258也可成立。
图5A-5N描绘根据实施例的在各个制造阶段期间的集成电路结构，例如感测线(例如，图2A或2B的感测线258)的一部分和相关联的元件。在图5A中，导体562可形成为上覆于电介质560(例如，在其上)。导体562可由一或多种导电材料形成。导体562可包括以下、由以下组成或基本上由以下组成：经导电掺杂的多晶硅，和/或可包括以下、由以下组成或基本上由以下组成：金属，例如耐火金属，或含金属材料，例如耐火金属硅化物或金属氮化物(例如，耐火金属氮化物)，以及任何其它导电材料。作为一个实例，导体562可包含形成为上覆于电介质560的钨(W)和形成为上覆于钨的氮化钛(TiN)。电介质560可包括以下、由以下组成或基本上由以下组成：氧化物，如二氧化硅(SiO2)，和/或可包括以下、由以下组成或基本上由以下组成：高K介电材料，例如氧化铝(AlOx)、氧化铪(HfOx)、氧化铪铝(HfAlOx)、氧化铪硅(HfSiOx)、氧化镧(LaOx)、氧化钽(TaOx)、氧化锆(ZrOx)、氧化锆铝(ZrAlOx)或氧化钇(Y2O3)，以及任何其它介电材料。本文中所使用的高K电介质意指介电常数大于二氧化硅的介电常数的材料。电介质560可进一步包括以下、由以下组成或基本上由以下组成：旋涂介电材料，例如氢倍半硅氧烷(HSQ)、六甲基二硅氧烷、八甲基三硅氧烷等，或高密度等离子体(HDP)氧化物。作为一个实例，电介质560可含有二氧化硅。电介质560可形成为上覆于其它电路系统，例如图2C的外围电路系统266。
在图5B中，导体562可经图案化以限定较低数据线254。图案化可包含形成上覆于导体562(例如，在其上)的光刻掩模(未描绘)以限定移除区域，然后是移除过程，例如各向异性蚀刻。随后可例如通过灰化处理移除掩模。
在图5C中，电介质564可形成为上覆于电介质560和较低数据线254(例如，在其上)。电介质564可含有一或多种介电材料，例如，参考电介质560描述的介电材料。作为一个实例，电介质564可含有二氧化硅。导体566可形成为上覆于电介质564(例如，在其上)。导体566可含有一或多种导电材料，例如，参考导体562描述的导电材料。作为一个实例，导体566可含有钨。电介质568可形成为上覆于导体566(例如，在其上)。电介质568可含有一或多种介电材料，例如，参考电介质560描述的介电材料。作为一个实例，电介质568可含有二氧化硅。作为另一个实例，电介质568可包含SiO2/SiN/SiO2结构，通常被称为ONO。牺牲材料570可形成为上覆于电介质568(例如，在其上)。牺牲材料570可含有可经受移除而不会显著影响电介质568的材料的材料。作为一个实例，牺牲材料570可含有氮化硅(SiN)。
在图5D中，导体566、电介质568和牺牲材料570可经图案化以限定背侧栅极线24400到24402、第一感测选择线24800和第一选择线24810，以及彼此上覆的电介质568和牺牲材料570的实例。例如，经图案化掩模可形成为上覆于牺牲材料570，从而限定移除区域，并且可使用各向异性移除工艺(例如，反应性离子蚀刻(RIE))来限定所述各个实例。这些实例之间的空间或空隙可填充有电介质572。电介质572可含有一或多种介电材料，例如，参考电介质560描述的介电材料。作为一个实例，在图案化之后，二氧化硅可形成为上覆于所得结构，并且可以使用化学机械抛光(CMP)来移除上覆于牺牲材料570的实例的任何多余二氧化硅，以产生图5D中描绘的结构。
对于第一存储器单元块，图5D的背侧栅极线24400到24402可对应于图2A或2B的背侧栅极线2440到2442。对于第一存储器单元块，图5D的第一感测选择线24800可对应于图2A或2B的第一感测选择线248。对于共享到相同较低数据线254的连接的第二存储器单元块，图5D的第一感测选择线24810可对应于图2A或2B的第一感测选择线248。
在图5E中，可例如使用RIE在电介质572的一个实例中形成通孔，并且可以用导电材料填充以形成到较低数据线254的触点574。触点574可含有一或多种导电材料，例如，参考导体562描述的导电材料。对于一个实施例，触点574可包含形成为上覆于较低数据线254的经导电掺杂的多晶硅(例如，N+型导电性)及形成为上覆于经导电掺杂的多晶硅的氮化钛(TiN)。在图5F中，牺牲材料570的实例可例如使用各向同性移除工艺(如化学或等离子蚀刻)移除以限定空隙576。
在图5G中，半导体578可形成为上覆于电介质568的实例、电介质572的实例和触点574(例如，在其上)。半导体578可包括以下、由以下组成或基本上由以下组成：多晶硅、单晶硅或非晶硅，以及任何其它半导电材料，例如锗、硅锗、或硅锗碳半导体。半导体578可例如使用化学气相沉积(CVD)、低压CVD(LPCVD)、物理气相沉积(PVD)或原子层沉积(ALD)形成。半导体可具有一种导电类型，例如，第一导电类型。作为一个实例，半导体578可含有非晶硅。半导体578可在形成期间或之后掺杂。作为一个实例，半导体578可为p型半导体。例如，二硼烷(B2H6)可添加到CVD工艺的反应气体中以形成非晶硅，以便将足够的硼并入到半导体578中，以达到未来通过门238的所需阈值电压，例如掺杂剂浓度1E18/cm3。作为替代实例，半导体578可为n型半导体。例如，膦(PH3)可添加到CVD工艺的反应气体中以形成非晶硅，以便将足够的磷并入到半导体578中，以达到未来通过门238的所需阈值电压，例如掺杂剂浓度5E18/cm3。尽管未描绘，但半导体578可经图案化以限定未来感测线258。
在图5H中，电介质580的实例可形成为上覆于半导体578(例如，在其上)并填充空隙576。电介质580可含有一或多种介电材料，例如，参考电介质560描述的介电材料。作为一个实例，二氧化硅可形成为上覆于半导体578，并且可以使用化学机械抛光(CMP)来移除上覆于半导体578的任何多余二氧化硅以产生图5H中描绘的结构。
在图5I中，半导体578的部分可使用可与第一导电类型相同或不同的第二导电类型的掺杂剂杂质进行导电掺杂，例如以形成源极/漏极区。出于本文的目的，掺杂剂杂质是离子、元素或分子，或离子、元素和/或分子的某种组合，添加到半导体578中以向受影响部分施加体电导率。此类掺杂可涉及掺杂剂杂质的加速，如在概念上由箭头582描绘。作为一个实例，掺杂剂杂质可为n型杂质，例如砷(As)、锑(Sb)、磷(P)或另一n型杂质的离子。此类掺杂工艺的实例可包含等离子体掺杂(PLAD)和/或束线植入。可以使用退火工艺来扩散未被电介质580覆盖的半导体578的部分内的经植入掺杂剂杂质，由此限定具有第一导电类型的半导体(例如，沟道)584的实例和具有第二导电类型的经导电掺杂半导体586的实例。例如，上覆于背侧栅极线244或感测选择线248的半导体584的实例可分别形成用于未来通过门238或第一感测选择栅极246的一个沟道区，它们分别具有背侧栅极线244或感测选择线248作为其控制栅极以及电介质568的对应实例作为其栅极电介质。继续所述实例，所述背侧栅极线244或感测选择线248的两侧上的经导电掺杂半导体586的实例可分别形成所述通过门238或第一感测选择栅极246的源极/漏极区。应注意，经导电掺杂半导体586的实例的掺杂水平可比半导体584的实例的掺杂水平高一或多个数量级。作为一个实例，具有带p型导电性的半导体578，经导电掺杂半导体586的实例的掺杂水平可为3E19/cm^3，而半导体584的实例的掺杂水平为1E18/cm3。对于其它实施例，例如具有带n型导电性的半导体578的实施例，可去除额外掺杂，使得半导体586的实例的掺杂水平和半导体584的实例的掺杂水平可分别保持在5E18/cm3，且具有相同导电类型。对于此类实施例，具有ONO或类似电荷阱结构的电介质568可允许进行编程来调整通过门238的阈值电压。
在图5J中，半导体588可形成为上覆于电介质580的实例和经导电掺杂半导体586的实例的暴露部分(例如，在其上)。半导体588可包括以下、由以下组成或基本上由以下组成：多晶硅、单晶硅或非晶硅，以及任何其它半导电材料，例如锗、硅锗或硅锗碳半导体。半导体588可如参考半导体578描述的那样形成，并且可相同导电类型，例如第一导电类型，或不同导电类型，例如第二导电类型。作为一个实例，半导体588可为p型非晶硅。对于其它实施例，半导体588可为n型非晶硅。对于一些实施例，半导体588可具有5E18/cm3的掺杂水平。在半导体588和经导电掺杂半导体586具有相同导电类型时，所得晶体管可为耗尽模式或常开晶体管。在半导体588和经导电掺杂半导体586具有不同导电类型时，所得晶体管可为增强模式或常关晶体管，或耗尽模式或常开晶体管。对于一些实施例，半导体588可在参考图5I描述的掺杂之前形成，并且可与经导电掺杂半导体586并行地接收掺杂。如本文中所使用，当第一动作在第二动作的持续时间的至少一部分内与第二动作同时进行时，第一动作和第二动作并行进行。
电介质590可形成为上覆于半导体588(例如，在其上)。电介质590可含有一或多种介电材料，例如，参考电介质560描述的介电材料。作为一个实例，电介质590可含有二氧化硅。替代地或另外，电介质590可含有高K电介质。牺牲材料592可形成为上覆于电介质590(例如，在其上)。牺牲材料592可含有可经受移除而不会显著影响电介质590的材料的材料。对于一个实例，牺牲材料592可含有氮化硅(SiN)。
在图5K中，半导体588、电介质590和牺牲材料592可经图案化以限定半导体(例如，沟道)589的实例，以及彼此上覆的电介质590和牺牲材料592的实例。例如，经图案化掩模可形成为上覆于牺牲材料592，从而限定移除区域，并且可以使用各向异性移除工艺(例如，反应性离子蚀刻(REI))来限定所述各个实例。这些实例之间的空间或空隙可填充有电介质594。电介质594可含有一或多种介电材料，例如，参考电介质560描述的介电材料。作为一个实例，二氧化硅可形成为上覆于所得结构，并且可以使用化学机械抛光(CMP)来移除上覆于牺牲材料592的实例的任何多余二氧化硅以产生图5K中描绘的结构。对于一些实施例，经导电掺杂半导体586的暴露部分可在形成电介质594之前接收同一导电类型的额外掺杂。
在图5L中，牺牲材料592的实例可例如使用各向同性移除工艺(例如化学或等离子蚀刻)移除以限定空隙596。在图5M中，可在空隙596中形成塞59800到59802。作为一个实例，导电材料(例如，钨上氮化钛)可形成为上覆于电介质590的实例和电介质594的实例(例如，在其上)以填充空隙596，并且可以使用CMP来移除上覆于电介质594的实例的任何多余导电材料以产生图5M中描绘的结构。塞598可由经选择以在后续处理期间充当终止层的材料形成，如参考图6B所描述，并且可以在后续处理期间牺牲和移除，例如参考图6C所描述。括号600标识图5M的集成电路结构中可在图6A-6F中描绘的部分。
尽管图5A-5M描绘了可对应于感测线(例如，图2A或2B的感测线258)的一部分和邻近较低数据线254的端部处的相关联元件的集成电路结构，但是图5N可描绘感测线(例如，图2A或2B的感测线258)的另一部分和相对端(例如，邻近共源极216的端部)的相关联元件。图5N的结构可与图5M的结构并行形成，并且相应地描绘了背侧栅极线2440(M-1)和2440M及对应的塞5980(M-1)和5980M、第二选择线252，以及共源极216和其通过导电触点574到经导电掺杂半导体586的实例的连接。共源极216和第二感测选择线252可与第一感测选择线248和背侧栅极线244并行地由导体566(例如，如在图5C-5D中)形成。
图6A-6F描绘根据额外实施例的在各个制造阶段期间的可对应于图2A或2B的单元列结构256的一部分的集成电路结构。例如，图6A-6F可用于描绘在形成图5M的结构之后的进一步处理。应理解，图6A-6F可同等地适用于虚设单元列结构257的形成，其中图6A-6F的背侧栅极线244X实际上是虚设背侧栅极线260。
在图6A中，背侧栅极线244X可对应于通过门238X的第二控制栅极242，其中X可为零到M的任何整数值，其中与感测线258相关联的单元列结构256的数目等于M+1。通过门238X可进一步包含由半导体584和589形成的沟道、由电介质568和590形成的栅极电介质，以及由经导电掺杂半导体586形成的源极/漏极区。通过门238X的第一控制栅极240可能尚未形成，但是其未来位置可对应于塞598X的位置。
在图6A中，电介质602(例如，6020到6024)的实例和牺牲材料604(例如，6040到6043)的实例可以交替的方式形成为上覆于塞598X和电介质594(例如，在其上)。电介质602的实例可各自含有一或多种介电材料，例如，参考电介质560描述的介电材料。作为一个实例，电介质602的实例可含有二氧化硅。牺牲材料604的实例可含有可经受移除而不会显著影响电介质602的材料的材料。作为一个实例，牺牲材料604的实例可含有氮化硅。电介质602的额外实例和牺牲材料604的实例可依据意图针对未来单元列结构形成的晶体管(例如，存储器单元、GIDL生成器栅极、选择栅极和电容)的数目而形成。尽管电介质602的所有预期实例和牺牲材料604的实例可在继续进行图6B的处理之前形成，但是此类堆叠结构的典型处理可分阶段执行，因为通孔606的高宽比可能过大而无法将整个结构可靠地形成为连续实体。
在图6B中，通孔606可使用塞598X作为终止件而穿过电介质602的实例和牺牲材料604的实例形成。例如，可以使用各向异性移除工艺(例如，RIE)，其中塞598X充当蚀刻终止层。因而，通孔606可延伸到塞598X的表面或其下方。
在图6C中，塞598X可在通孔606形成之后移除以完成空隙607。沟道材料结构610可经形成以内衬空隙607的侧壁，例如，沿着电介质602的实例和牺牲材料604的实例的侧壁以及沿着电介质594的侧壁和电介质590的表面(例如，上表面)形成。对于一些实施例，电介质590还可在形成沟道材料结构610之前移除，并且沟道材料结构610的部分可用作去往所得通过门238的栅极电介质。
沟道材料结构610的部分608在扩展部分608′中进一步详细地描绘。如所描绘，沟道材料结构610可包含经形成以内衬空隙607的电荷阻挡材料612，电荷存储材料614可形成于电荷阻挡材料612上，电介质(例如，栅极电介质)616可形成于电荷存储材料614上，且沟道材料(例如，半导体)618可形成于电介质616上。电荷存储材料614可含有介电或导电电荷存储材料。电荷存储材料614可进一步含有介电和导电材料两者，例如，在介电本体材料中的导电纳米颗粒。对于含有导电材料作为其本体或连续结构的电荷存储材料614，所得存储器单元通常可被称为浮栅存储器单元。对于含有介电材料作为其本体或连续结构的电荷存储材料614，所得存储器单元通常可被称为电荷捕获存储器单元。对于一个实施例，电荷阻挡材料612、电荷存储材料614和电介质616可形成ONO结构。沟道材料618可为未来单元列结构的每个晶体管的连续半导体结构的一部分，或者可以其它方式电连接到未来单元列结构的每个晶体管的沟道，这可包含选择性地电连接到所述沟道。
电荷阻挡材料612可用作具有相同结构的单元列结构的未来存储器单元和其它晶体管的电荷阻挡节点，并且可包含一或多种介电材料，例如参考电介质560所描述。例如，电荷阻挡材料612可包含高K介电材料。电荷存储材料614可用作具有相同结构的单元列结构的未来存储器单元和其它晶体管的存储电荷节点，并且可包含能够存储电荷的一或多种导电或介电材料。例如，电荷存储材料614可包含多晶硅，其可经导电掺杂。电介质616可用作具有相同结构的单元列结构的未来存储器单元和其它晶体管的栅极电介质，并且可包含一或多种介电材料，例如参考电介质568所描述。例如，电介质568可包含二氧化硅。沟道材料618可用作具有相同结构的单元列结构的未来存储器单元和其它晶体管的沟道，并且可包含一或多个半导体，例如参考半导体578所描述。
在图6D中，牺牲材料604的实例可经移除以限定空隙620，例如，空隙6200到6203。移除可包含各向同性移除工艺，例如等离子蚀刻工艺。在图6E中，任选的电荷阻挡材料622的实例(例如，电荷阻挡材料6220-6223的实例)可经形成以分别内衬空隙620，例如，空隙6200到6203。电荷阻挡材料622的实例可包含一或多种介电材料，例如参考电介质560所描述，并且可包含高K介电材料。对于具有电荷阻挡材料612的实施例，电荷阻挡材料622的实例可用作具有相同结构的单元列结构的未来存储器单元和其它晶体管的电荷阻挡节点的额外电荷阻挡材料。对于不具有电荷阻挡材料612的实施例，电荷阻挡材料622的实例可单独地用作具有相同结构的单元列结构的未来存储器单元和其它晶体管的电荷阻挡节点。对于具有电荷阻挡材料612和不具有电荷阻挡材料622的实例的实施例，电荷阻挡材料612可单独地用作具有相同结构的单元列结构的未来存储器单元和其它晶体管的电荷阻挡节点。导体624的实例(例如，导体6240到6243的实例)可经形成以分别填充空隙620，例如，空隙6200到6203。导体624的实例可含有一或多种导电材料，例如，参考导体562描述的导电材料。
晶体管可在导体624的实例和沟道材料618的每个相交点处形成，其中导体624的实例可用作晶体管的控制栅极，邻近沟道材料618可用作晶体管的沟道，且电荷阻挡材料622和/或电荷阻挡材料612的实例、电荷存储材料614及导体624的实例和邻近沟道材料618之间的电介质616可分别用作所述晶体管的电荷阻挡节点、存储电荷节点和栅极电介质。例如，此类晶体管可包含未来单元列结构的存储器单元208、GIDL生成器栅极220、较高选择栅极212、较低选择栅极210和/或电容226。例如，邻近电介质590的沟道材料618可用作具有半导体589作为其沟道且具有电介质590作为其栅极电介质的通过门238的第一控制栅极240。
图6F可描绘在图6E中描绘的单元列结构的所述部分的相对端。例如，尽管图6E可描绘单元列结构的最接近相关联通过门238的端部，但图6F可描绘所述单元列结构的最接近相关联较高数据线204的端部。图6F可描绘电介质602的其它替代实例(例如，电介质602K-5到602K+1的实例)、电荷阻挡材料622的实例(例如，电荷阻挡材料622K-5到622K的实例)，及导体624的实例(例如，导体624K-5到624K的实例)，其中K可等于单元列结构中的存储器单元208(包含任何虚设存储器单元)、GIDL生成器栅极220、较高选择栅极212、较低选择栅极210和电容226的总数减去1。图6F中描绘的沟道材料结构610可与图6E中描绘的沟道材料结构610连续。较高数据线204可通过触点464连接到沟道材料结构610的沟道材料618。触点464可含有一或多种导电材料，例如，参考导体562描述的导电材料。对于一些实施例，触点464可含有n+型导电掺杂多晶硅。对于其它实施例，触点464可包含形成为上覆于沟道材料结构610的n+型导电掺杂多晶硅、形成为上覆于n+型导电掺杂多晶硅的氮化钛(TiN)和形成为上覆于氮化钛的钨(W)。对于其它实施例，沟道材料结构610的沟道材料618的上部部分可掺杂为n+型导电性，且触点464可包含形成为上覆于沟道材料结构610的氮化钛(TiN)和形成为上覆于氮化钛的钨(W)。尽管图6A-6F描绘了形成多个串联连接且堆叠的晶体管的实例方法，其中每个晶体管对应于相应导体6240到624K，但是可以与各种实施例一起使用其它形成此类晶体管的方法以及沟道材料可用作电容器电极的其它晶体管结构。
应注意，例如图6A-6F中描绘的单元列结构的沟道材料618在空隙607的底部处封隔(dead-headed)。因而，单元列结构的各个晶体管的沟道可选择性地连接到仅一个电压节点，例如较高数据线204，以向那些沟道供应或吸收电流，并且将是电浮动的(例如，永久性地电浮动)，除非其连接(例如，选择性地连接)到较高数据线204。这与传统的NAND结构形成鲜明对比，在传统的NAND结构中，存储器单元的沟道可选择性地连接到经串联连接存储器单元串的两端处的电压节点，例如，选择性地连接到一端的数据线且选择性地连接到另一端的源极。
图7A-7J描绘根据实施例的感测线的各个结构的正交视图。图7B描绘沿着线B-B′截得的图7A的结构的视图。图7D描绘沿着线D-D′截得的图7C的结构的视图。图7F描绘沿着线F-F′截得的图7E的结构的视图。图7H描绘沿着线H-H′截得的图7G的结构的视图。图7J描绘沿着线J-J′截得的图7I的结构的视图。
尽管半导体588与电介质590和牺牲材料592并行地图案化以将半导体589的实例限定为具有与对应未来沟道材料结构610相同的覆盖面积，但是图7A和7B描绘其中半导体588可首先与半导体578并行地图案化然后再与电介质590和牺牲材料592并行地图案化的实例。以此方式，半导体589的物理宽度(例如，图7B中从左到右的距离)可与给定通过门238的半导体584和经导电掺杂半导体586相同。半导体589的物理长度(例如，图7A中从左到右的距离)可不同于半导体584的物理长度，但是可因为经导电掺杂半导体586的导电水平而提供与半导体584类似的电沟道长度。
在图7C和7D中，半导体578可形成为平坦层，而不是如图5G中描绘的蛇形层。经导电掺杂半导体586可形成为上覆于半导体578作为半导体材料的额外层，例如经导电掺杂多晶硅，随后经图案化以限定经导电掺杂半导体586的块，如图7C和7D中所描绘。经导电掺杂半导体586的这些块可充当通过门238的源极/漏极区，并且可延伸到下一通过门238或第一感测选择栅极246或第二感测选择栅极250。半导体588经图案化以限定半导体589的实例可以像参考图7A和7B所描述的那样执行，以产生图7C和7D中描绘的结构。相对于图7A-7B的实施例，图7C-7D中的经导电掺杂半导体586的经添加本体可降低经导电掺杂半导体586在半导体588进行图案化以形成半导体589的过程中损坏的风险。
在图7E和7F中，半导体578可形成为平坦层，而不是如图5G中所描绘的蛇形层，并且可选择性地导电掺杂以限定半导体584和经导电掺杂半导体586的实例。半导体584的实例可用作所得通过门238的两个控制栅极的沟道，例如无需形成半导体589。
在图7G和7H中，半导体578可围绕背侧栅极线244X的凸起部分形成，并且选择性地导电掺杂以限定半导体584和经导电掺杂半导体586的实例。半导体584的实例可用作所得通过门238的两个控制栅极的沟道，例如无需形成半导体589。
在图7I和7J中，通过门238的所述两个沟道可由单独的连续半导体材料形成。例如，图5C和5D的处理可在不形成牺牲材料570的情况下进行，并且半导体578的实例可在图案化导体566和电介质568及形成电介质572之后形成为上覆于电介质568和电介质572的实例。半导体578的此实例可选择性地导电掺杂以限定半导体584lower和经导电掺杂半导体586lower的实例。然后，电介质可形成为上覆于半导体584lower和经导电掺杂半导体586lower的实例，并经图案化以限定每个通过门238的电介质726的实例。然后，半导体578的另一实例可形成为上覆于电介质726和经导电掺杂半导体586的暴露实例。半导体578的此实例可选择性地导电掺杂以限定半导体584upper和经导电掺杂半导体586upper的实例。
图8A-8C描绘根据实施例的在各个制造阶段期间的集成电路结构。图8A可描绘类似于图6A中示出的结构的结构，并且可以类似方式形成。但是，经导电掺杂多晶硅830和任选的势垒层832可在电介质590和塞598之间形成。例如，经导电掺杂多晶硅830可经形成以内衬图5L中的空隙596，然后塞598可经形成以填充空隙596的其余部分。任选地，势垒层832可在经导电掺杂多晶硅和塞598之间形成。在图8B中，空隙607可以类似于参考图6B和6C描述的方式形成，包含塞598和势垒层832的移除。然后，沟道材料结构可以相参考图6C描述的那样形成，包含电荷阻挡材料612、电荷存储材料614、电介质616和沟道材料618。在此实施例中，通过门238的第一控制栅极240可为电容226的电极(例如，场效应晶体管或沟道材料618的沟道)和所述通过门238的沟道(例如，半导体589)之间的离散导电元件(例如，经导电掺杂多晶硅830)。
尽管图8A-8C的实例使用经导电掺杂多晶硅，但是也可使用其它导电材料，例如参考导体562描述的导电材料。另外，尽管图8A-8C的实例描绘使用通过门238的两个离散沟道例如形成单独半导体589的实施例，但是此类结构还可用于使用单个沟道的实施例。此外，尽管经导电掺杂多晶硅830形成在沟道材料618下方且邻近其侧壁，但是它可形成为不延伸到邻近沟道材料618的侧壁的点。
图9A-9E描绘根据另一实施例的在各个制造阶段期间的集成电路结构。图9A可描绘类似于图6A中示出的结构的结构，并且可以类似方式形成。但是，电介质594可形成为第一电介质9400、第二电介质942和第三电介质9401。电介质9400和9401可为同一介电材料，而电介质942可为不同介电材料。例如，电介质9400和9401可含有氮化硅碳(SiCN)，而电介质942可含有二氧化硅。另外，经导电掺杂多晶硅944可在电介质590和塞598之间形成。例如，经导电掺杂多晶硅944可经形成以填充图5L中的空隙596的底部，然后塞598可经形成以填充空隙596的其余部分。任选地，势垒层(未示出)可在经导电掺杂多晶硅944和塞598之间形成。在图9B中，空隙607可以类似于参考图6B和6C描述的方式形成，包含塞598和任何势垒层的移除。
在图9C中，沟道材料结构可接着像参考图6C描述的那样形成，包含电荷阻挡材料612、电荷存储材料614、电介质616和沟道材料618。在图9D中，电介质942以及电荷阻挡材料612的暴露部分、电荷存储材料614和电介质616可以足以移除这些材料的厚度的方式移除，例如，这可在沟道材料618和经导电掺杂多晶硅944之间留下凹入部分。例如，各向同性蚀刻工艺可以与对材料具有选择性的化学反应一起使用，以移除沟道材料618、经导电掺杂多晶硅944及电介质9400和9401的材料。在图9E中，经导电掺杂多晶硅946可选择性地生长在沟道材料618和经导电掺杂多晶硅944的暴露表面上以在沟道材料618和经导电掺杂多晶硅944之间桥接间隙并形成电连接。在此实施例中，通过门238的第一控制栅极240可为电容226的电极(例如，场效应晶体管或沟道材料618的沟道)和所述通过门238的沟道(例如，半导体589)之间的离散导电元件(例如，经导电掺杂多晶硅944和946)。以此方式，沟道材料618可电连接到通过门238的第一栅极240而不是电容耦合到第一栅极240。
尽管图9A-9E的实例描绘使用通过门238的两个离散沟道例如形成单独半导体589的实施例，但是此类结构还可用于使用单个沟道的实施例。此外，尽管经导电掺杂多晶硅946形成在沟道材料618下方且邻近其侧壁，但是它可形成为不延伸到邻近沟道材料618的侧壁的点。例如，将电介质9401形成得更厚可将经导电掺杂多晶硅946限于仅形成在沟道材料618下方。
图10A和10B描绘根据其它实施例的在特定制造阶段的集成电路结构。图10A的实施例可描绘类似于图6C中示出的结构的结构，并且可以类似方式形成。但是，可在半导体589和塞598之间形成高K电介质1050。例如，高K电介质1050可经形成以内衬图5L中的空隙596的下部部分(例如，底部)，然后塞598可经形成以填充所述空隙596的其余部分。对于一些实施例，电介质590可被省略，其中高K电介质1050充当通过门238的第一控制栅极240的栅极电介质。空隙607可以类似于参考图6B和6C描述的方式形成，包含塞598的移除。并且，沟道材料结构610可接着像参考图6C描述的那样形成。
图10B的实施例还可描绘类似于图6C中示出的结构的结构，并且可以类似方式形成。但是，可在半导体589和塞598之间形成高K电介质1050。例如，高K电介质1050可经形成以内衬图5L中的空隙596，例如空隙596的底部和侧壁，然后塞598可经形成以填充所述空隙596的其余部分。对于一些实施例，电介质590可被省略，其中高K电介质1050充当通过门238的第一控制栅极240的栅极电介质。对于其它实施例，电介质590可为微量的(de minimis)，例如厚度约为1nm。空隙607可以类似于参考图6B和6C描述的方式形成，包含塞598的移除。并且，沟道材料结构610可接着像参考图6C描述的那样形成。图10A和10B的实施例中高K电介质的使用可有助于抑制电子从感测线258向后隧穿。尽管图10A-10B的实例描绘使用通过门238的两个离散沟道例如形成单独半导体589的实施例，但是此类结构还可用于使用单个沟道的实施例。
擦除实施例的单元列结构中的存储器单元可类似于典型的经串联连接存储器单元串那样进行。在典型擦除操作中，擦除电压电平可施加到串的两端，同时选择栅极和GG栅极经操作以将GIDL电流诱导到串中。但是，因为单元列结构的一端是浮动的，所以诱导来自两端的GIDL电流不可实行。因而，根据实施例，擦除电压电平可施加到较高数据线204，同时GG栅极220和较高选择栅极212经操作以将GIDL电流诱导到单元列结构中。例如，GG栅极220可接收控制线224上的电压电平，例如比擦除电压电平小11V，而较高选择栅极212可接收选择线215上的电压电平，例如比擦除电压电平小4V。存取线202可接收配置成从电荷存储节点移除电荷的标称电压电平，例如0.5V。对于一些实施例，较低选择栅极210和电容226可接收配置成禁止擦除的控制栅极电压电平，例如比擦除电压电平小4V。
图11是根据实施例的存储器操作方法的时序图。例如，图11可表示编程一或多个存储器单元(例如，存储器单元的逻辑页)的方法。方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由例如控制逻辑116的控制器执行，以使存储器(例如，存储器的相关组件)执行方法。
迹线1101可描绘选择性地连接到被选定用于在编程操作期间进行编程的存储器单元(例如，被启用编程的选定存储器单元)的较高数据线204(例如，选定较高数据线204)的电压电平。迹线1103可描绘选择性地连接到未被选定用于在编程操作期间进行编程的存储器单元(例如，被禁止编程的未选定存储器单元)的较高数据线204(例如，未选定较高数据线204)的电压电平。迹线1105可描绘选择线215的电压电平。迹线1107可描绘连接到选定存储器单元的存取线202的电压电平，且迹线1109可描绘连接到未选定存储器单元的存取线202的电压电平。
在时间t0，在编程操作的任选播种阶段中，迹线1101(例如，选定较高数据线)和1103(例如，未选定较高数据线)可从初始电压电平(例如，地电位或0V)增加到禁止电压电平(例如，2.3V)。迹线1105可从初始电压电平(例如，地电位或0V)增加到足以激活较高选择栅极的电压电平(例如，4V)。尽管未描绘，但是控制线224还可接收足以激活GG栅极的电压电平。迹线1107(例如，选定存取线)和迹线1109(例如，未选定存取线)可从初始电压电平(例如，地电位或0V)增加到在编程操作的通过电压电平和初始电压电平之间的中间电压电平。例如，迹线1107和1109可增加到4V。
在时间t1，在编程操作的任选设置阶段中，迹线1101可返回到其初始电压电平。对于一些实施例，迹线1101可减小到在禁止电压电平和其初始电压电平之间的某一中间电压电平。被启用编程的较高数据线上的不同电压电平的使用可在被称作选择性慢编程收敛(SSPC)的编程方案中进行，其中当在相应的控制栅极处接收同一电压电平时，相比于更远离相应预期数据状态的存储器单元(例如，被完全启用用于编程)，更接近相应预期数据状态的存储器单元编程得更慢(例如，被部分启用用于编程)。不同目标数据状态可使用不同的中间电压电平。迹线1105可减小到配置成激活选择性地连接到选定较高数据线的较高选择栅极且配置成撤销激活选择性地连接到未选定较高数据线的较高选择栅极的某一电压电平。其余的迹线1103、1107和1109可保持出于它们当前的电压电平。
在时间t2，迹线1107和1109可增加到编程操作的通过电压电平。通过电压电平是高于连接到选定和未选定存取线的每一存储器单元的预期阈值电压电平的某一电压电平，例如，配置成激活每一存储器单元而不管其数据状态如何的电压电平。例如，迹线1107和1109可增加到9V。在时间t3，迹线1107可增加到编程电压电平，例如15V或更高。编程电压电平从时间t3到时间t4的施加可被称为编程脉冲。
在时间t4，编程操作可完成，且电压电平可达到相应恢复电平。例如，迹线1101和1103可各自转变到0.5V，且迹线1105、1107和1109可各自转变到4V。在编程操作期间，到补偿栅极、较低选择栅极和电容的控制栅极电压电平可保持处于初始电压电平，例如地电位或0V。
可在每一编程脉冲之后执行验证操作以确定是否有任何存储器单元已经达到它们相应的预期数据状态和/或在SSPC编程的情况下达到它们相应的中间数据状态。未能到达它们相应的预期数据状态的任何存储器单元可被启用用于较高编程电压电平的后续编程脉冲。在SSPC编程的情况下，未达到它们相应的中间数据状态的存储器单元可在后续存储器脉冲期间被完全启用用于编程，且达到它们相应的中间数据状态但未达到它们相应的预期数据状态的存储器单元可在后续存储器脉冲期间被部分启用用于编程。
图12是根据实施例的存储器操作方法的时序图。例如，图12可表示感测(例如，读取或验证)一或多个存储器单元(例如，存储器单元的逻辑页)的方法。方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由例如控制逻辑116的控制器执行，以使存储器(例如，存储器的相关组件)执行方法。图12将特别参考图2B的元件，但是应理解，此描述内容可以与本文中所公开的其它存储器阵列结构一起使用。
迹线1211可描绘选择性地连接到被选定用于在感测操作期间进行感测的存储器单元(例如，选定存储器单元)的较高数据线204(例如，较高数据线204)的电压电平。例如，迹线1211可对应于较高数据线2040-2043。迹线1213可描绘连接到选定存储器单元的存取线202(例如，选定存取线202)的电压电平，且迹线1215可描绘未连接到选定存储器单元的存取线202(例如，未选定存取线202)的电压电平。例如，如果被选定用于感测操作的存储器单元208连接到存取线2021，那么迹线1213可对应于存取线2021，且迹线1215可对应于不为存取线2021的存取线2020-202N。迹线1217可描绘连接到补偿栅极211的控制线213的电压电平。迹线1219可描绘连接到较低选择栅极210的较低选择线214的电压电平。迹线1221可描绘连接到电容226的控制线228上的电压电平。
迹线12230和12231可分别描绘电容耦合到或连接到其选定存储器单元响应于读取电压电平而撤销激活的单元列结构256和其选定存储器单元响应于读取电压电平而激活的单元列结构256的通过门238的第一控制栅极240的电容226的沟道(例如，感测节点)的电压电平。迹线12250到12253可描绘背侧栅极线244的电压电平，例如，当选定存储器单元包含在单元列结构2560到2563中时存储器单元子块2620的背侧栅极线2440到2443的电压电平。
在时间t0，迹线1211可从初始电压电平(例如，地电位或0V)增加到预充电电压电平。预充电电压电平可为配置成例如针对增强型装置激活通过门238的第一控制栅极240或例如针对耗尽型装置撤销激活通过门238的第一控制栅极240的某一电压电平。例如，预充电电压电平可为4V。迹线1213和1215可从初始电压电平(例如，地电位或0V)增加到感测操作的通过电压电平。通过电压电平是高于连接到选定和未选定存取线的每一存储器单元的预期阈值电压电平的某一电压电平，例如，配置成激活每一存储器单元而不管其数据状态如何的电压电平。例如，迹线1213和1215可增加到9V。
在时间t0，迹线1217、1219和1221可分别从初始电压电平(例如，地电位或0V)增加到配置成激活它们对应的补偿栅极211、较低选择栅极210和电容226的一些电压电平。尽管未描绘，但是较高选择线215和控制线224还可分别接收配置成激活它们的较高选择栅极212和GG栅极220的电压电平。因为这些晶体管一般不编程为与存储器单元相同的阈值电压电平，所以此电压电平可能较低，例如2-3V。
在单元列结构256的每个晶体管从电容226激活到GG栅极220时，迹线12230和12231可朝向迹线1211在时间t0的电压电平增加。在时间t0，迹线12250到12253可增加到配置成激活每个对应通过门238的第二选择栅极242的电压电平。尽管未描绘，但是施加到背侧栅极线2444到2447及虚设背侧栅极线260的电压电平也可配置成激活它们对应的通过门238。
在时间t1，迹线1213可减小到用于感测操作的读取电压电平。读取电压电平可为配置成区分邻近数据状态的某一电压电平。因而，依据编程到在控制栅极处接收读取电压的存储器单元的数据状态，所述存储器单元可以保持激活也可以不保持激活。
在时间t2，迹线1211可从预充电电压电平减小到某一较低电压电平。所述较低电压电平可为配置成例如针对增强型装置撤销激活通过门238的第一控制栅极240或例如针对耗尽型装置激活通过门238的第一控制栅极240的某一电压电平。例如，所述较低电压电平可为其初始电压电平。如果单元列结构256的选定存储器单元在时间t2撤销激活，那么其感测节点可由迹线12230表示。如果单元列结构256的选定存储器单元在时间t2激活，那么其感测节点可由迹线12231表示。
在时间t3，迹线1219可减小到配置成撤销激活其对应的较低选择栅极210的某一电压电平，例如其初始电压电平。这可用于隔离其对应的感测节点的电荷与其对应的较高数据线(例如，从所述较高数据线捕获电荷)。此时，迹线1217可增加，使得补偿栅极211可以从较低选择栅极210吸收位移电荷。应注意，对于不使用补偿栅极211的实施例，迹线1217的这一论述可能没有实际意义。
在感测节点捕获配置成激活或撤销激活它们相应的通过门238的第一控制栅极240的电荷时，它们相应的通过门238的第二控制栅极242的选择性激活可用于确定它们相应的选定存储器单元在时间t2是激活还是撤销激活，使得那些存储器单元的相应数据状态可被确定。具体地说，每个通过门238的第二控制栅极242可依序撤销激活，同时其余通过门238的第二控制栅极242保持激活。尽管特定通过门238的第二控制栅极242撤销激活且其余通过门238的第二控制栅极242激活，但是较低数据线254到源极216的电连接可仅取决于所述特定通过门238的第一控制栅极240是否激活。
因而，在时间t4，迹线12250可转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，而迹线12251到12253(及背侧栅极线2444到2447和虚设背侧栅极线260)可维持在配置成激活它们相应的通过门238的第二控制栅极242的电压电平。然后，可以按照很好理解的方式检测较低数据线254和共源极216之间是否存在电路径，例如感测流过较低数据线254的电流或较低数据线254的电压变化。这又可指示对应的选定存储器单元响应于读取电压是激活还是撤销激活，这可因此以类似于典型NAND存储器的方式指示其数据状态。然后，迹线12250可返回到配置成激活其对应的通过门238的第二控制栅极242的电压电平，并且此过程可针对每个其余的迹线12251到12253重复。
例如，迹线12251可在时间t5转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，迹线12252可在时间t6转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，且迹线12253可在时间t7转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，而其余的迹线1225(及背侧栅极线2444到2447和虚设背侧栅极线260)可维持在配置成在它们不转变为低时激活它们相应的通过门238的第二控制栅极242的电压电平。
图13是根据另一实施例的存储器操作方法的时序图。例如，图13可表示感测(例如，读取或验证)一或多个存储器单元(例如，存储器单元的逻辑页)的方法。方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由例如控制逻辑116的控制器执行，以使存储器(例如，存储器的相关组件)执行方法。图13将特别参考图2B的元件，但是应理解，此描述内容可以与本文中所公开的其它存储器阵列结构一起使用。
迹线1331可描绘选择性地连接到被选定用于在感测操作期间进行感测的存储器单元(例如，选定存储器单元)的较高数据线204(例如，较高数据线204)的电压电平。例如，迹线1331可对应于较高数据线2040-2043。迹线1333可描绘连接到选定存储器单元的存取线202(例如，选定存取线202)的电压电平，且迹线1335可描绘未连接到选定存储器单元的存取线202(例如，未选定存取线202)的电压电平。例如，如果被选定用于感测操作的存储器单元208连接到存取线2021，那么迹线1333可对应于存取线2021，且迹线1335可对应于不为存取线2021的存取线2020-202N。迹线1337可描绘连接到补偿栅极211的控制线213的电压电平。迹线1339可描绘连接到较低选择栅极210的较低选择线214的电压电平。迹线1341可描绘连接到电容226的控制线228上的电压电平。
迹线13430和13431可分别描绘电容耦合到或连接到其选定存储器单元响应于读取电压电平而撤销激活的单元列结构256和其选定存储器单元响应于读取电压电平而激活的单元列结构256的通过门238的第一控制栅极240的电容226的沟道(例如，感测节点)的电压电平。迹线13450到13453可描绘背侧栅极线244的电压电平，例如，当选定存储器单元包含在单元列结构2560到2563中时存储器单元子块2620的背侧栅极线2440到2443的电压电平。
在时间t0，迹线1331可从初始电压电平(例如，地电位或0V)增加到可经选择以缓解漏致势垒降低(DIBL)并缓解读取干扰的某一电压电平。例如，迹线1331可增加到1V。迹线13430和13431可由于迹线1331的增加而增加。迹线1333和1335可从初始电压电平(例如，1V)增加到感测操作的通过电压电平。通过电压电平是高于连接到选定和未选定存取线的每一存储器单元的预期阈值电压电平的某一电压电平，例如，配置成激活每一存储器单元而不管其数据状态如何的电压电平。例如，迹线1333和1335可增加到9V。
在时间t0，迹线1337、1339和1341可分别从初始电压电平(例如，地电位或0V)增加到配置成激活它们对应的补偿栅极211、较低选择栅极210和电容226的一些电压电平。尽管未描绘，但是较高选择线215和控制线224还可分别接收配置成激活它们的较高选择栅极212和GG栅极220的电压电平。因为这些晶体管一般不编程为与存储器单元相同的阈值电压电平，所以此电压电平可能较低，例如2-3V。
在时间t1，迹线1339可减小到配置成撤销激活其对应的较低选择栅极210的某一电压电平，例如其初始电压电平。这可用于隔离电容226与它们对应的较高数据线204。此时，迹线1337可增加。应注意，对于不使用补偿栅极211的实施例，迹线1337的这一论述可能没有实际意义。
在时间t2，控制线228可进行偏置，以将电容226的沟道升压，使得迹线13430和13431可进一步增加。迹线1341的电压电平的增加可足以将迹线13430和13431升压到配置成例如针对增强型装置激活通过门238的第一控制栅极240或例如针对耗尽型装置撤销激活通过门238的第一控制栅极240的某一预充电电压电平。例如，预充电电压电平可为4V。
在时间t4，迹线1333可减小到用于感测操作的读取电压电平。读取电压电平可为配置成区分邻近数据状态的某一电压电平。因而，依据编程到在控制栅极处接收读取电压的存储器单元的数据状态，所述存储器单元可以保持激活也可以不保持激活。
在时间t5，迹线1339可增加到足以激活对应的较低选择栅极210的电压电平。迹线1339在时间t5和t6之间的电压电平可经选择以将选定存储器单元的沟道的电压电平限于接近迹线1331在时间t5的电压电平的值。如果单元列结构256的选定存储器单元在时间t5撤销激活，那么其感测节点可由迹线13430表示。如果单元列结构256的选定存储器单元在时间t5激活，那么其感测节点可由迹线13431表示。
在时间t6，迹线1331可减小到某一较低电压电平。所述较低电压电平可为配置成例如针对增强型装置撤销激活通过门238的第一控制栅极240或例如针对耗尽型装置激活通过门238的第一控制栅极240的某一电压电平。例如，所述较低电压电平可为其初始电压电平。这可导致迹线13431的电压电平进一步减小。
在时间t7，迹线1339可减小到配置成撤销激活其对应的较低选择栅极210的某一电压电平，例如其初始电压电平。这可用于隔离其对应的感测节点的电荷与其对应的较高数据线(例如，从所述较高数据线捕获电荷)。
在感测节点捕获配置成激活或撤销激活它们相应的通过门238的第一控制栅极240的电荷时，它们相应的通过门238的第二控制栅极242的选择性激活可用于确定它们相应的选定存储器单元在时间t6是激活还是撤销激活，使得那些存储器单元的相应数据状态可被确定。
因而，在时间t8，迹线13450可转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，而迹线13451到13453(及背侧栅极线2444到2447和虚设背侧栅极线260)可维持在配置成激活它们相应的通过门238的第二控制栅极242的电压电平。然后，可以按照很好理解的方式检测较低数据线254和共源极216之间是否存在电路径，例如感测流过较低数据线254的电流或较低数据线254的电压变化。这又可指示对应的选定存储器单元响应于读取电压是激活还是撤销激活，这可因此以类似于典型NAND存储器的方式指示其数据状态。然后，迹线13450可返回到配置成激活其对应的通过门238的第二控制栅极242的电压电平，并且此过程可针对每个其余的迹线13451到13453重复。
例如，迹线13451可在时间t9转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，迹线13452可在时间t10转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，且迹线13453可在时间t11转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，而其余的迹线1345(及背侧栅极线2444到2447和虚设背侧栅极线260)可维持在配置成在它们不转变为低时激活它们相应的通过门238的第二控制栅极242的电压电平。
图14是根据另一实施例的存储器操作方法的时序图。例如，图14可表示感测(例如，读取或验证)一或多个存储器单元(例如，存储器单元的逻辑页)的方法。方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由例如控制逻辑116的控制器执行，以使存储器(例如，存储器的相关组件)执行方法。图14将特别参考图2B的元件，但是应理解，此描述内容可以与本文中所公开的其它存储器阵列结构一起使用。
迹线1451可描绘选择性地连接到被选定用于在感测操作期间进行感测的存储器单元(例如，选定存储器单元)的较高数据线204(例如，较高数据线204)的电压电平。例如，迹线1451可对应于较高数据线2040-2043。迹线1453可描绘连接到选定存储器单元的存取线202(例如，选定存取线202)的电压电平，且迹线1455可描绘未连接到选定存储器单元的存取线202(例如，未选定存取线202)的电压电平。例如，如果被选定用于感测操作的存储器单元208连接到存取线2021，那么迹线1453可对应于存取线2021，且迹线1455可对应于不为存取线2021的存取线2020-202N。迹线1459可描绘连接到较低选择栅极210的较低选择线214的电压电平。迹线1461可描绘连接到电容226的控制线228上的电压电平。
迹线14630和14631可分别描绘电容耦合到或连接到其选定存储器单元响应于读取电压电平而撤销激活的单元列结构256和其选定存储器单元响应于读取电压电平而激活的单元列结构256的通过门238的第一控制栅极240的电容226的沟道(例如，感测节点)的电压电平。迹线14650到14653可描绘背侧栅极线244的电压电平，例如，当选定存储器单元包含在单元列结构2560到2563中时存储器单元子块2620的背侧栅极线2440到2443的电压电平。
在时间t0，迹线1451可从初始电压电平(例如，地电位或0V)增加到预充电电压电平。预充电电压电平可为配置成例如针对增强型装置激活通过门238的第一控制栅极240或例如针对耗尽型装置撤销激活通过门238的第一控制栅极240的某一电压电平。例如，预充电电压电平可为4V。迹线1453和1455可从初始电压电平(例如，地电位或0V)增加到感测操作的通过电压电平。通过电压电平是高于连接到选定和未选定存取线的每一存储器单元的预期阈值电压电平的某一电压电平，例如，配置成激活每一存储器单元而不管其数据状态如何的电压电平。例如，迹线1453和1455可增加到9V。
在时间t0，迹线1459和1461可分别从初始电压电平(例如，地电位或0V)增加到配置成激活它们对应的较低选择栅极210和电容226的一些电压电平。尽管未描绘，但是较高选择线215和控制线224还可分别接收配置成激活它们的较高选择栅极212和GG栅极220的电压电平。因为这些晶体管一般不编程为与存储器单元相同的阈值电压电平，所以此电压电平可能较低，例如2-3V。
在单元列结构256的每个晶体管从电容226激活到GG栅极220时，迹线14630和14631可朝向迹线1451在时间t0的电压电平增加。在时间t0，迹线14650到14653可增加到配置成激活每个对应通过门238的第二选择栅极242的电压电平。尽管未描绘，但是施加到背侧栅极线2444到2447及虚设背侧栅极线260的电压电平也可配置成激活它们对应的通过门238。
在时间t1，迹线1453可减小到用于感测操作的读取电压电平。读取电压电平可为配置成区分邻近数据状态的某一电压电平。因而，依据编程到在控制栅极处接收读取电压的存储器单元的数据状态，所述存储器单元可以保持激活也可以不保持激活。
在时间t2，迹线1451可从预充电电压电平减小到某一较低电压电平。所述较低电压电平可为配置成例如针对增强型装置撤销激活通过门238的第一控制栅极240或例如针对耗尽型装置激活通过门238的第一控制栅极240的某一电压电平。例如，所述较低电压电平可为其初始电压电平。如果单元列结构256的选定存储器单元在时间t2撤销激活，那么其感测节点可由迹线14630表示。如果单元列结构256的选定存储器单元在时间t2激活，那么其感测节点可由迹线14631表示。
在时间t3，迹线1459可减小到配置成撤销激活其对应的较低选择栅极210的某一电压电平，例如其初始电压电平。这可用于隔离其对应的感测节点的电荷与其对应的较高数据线(例如，从所述较高数据线捕获电荷)。在感测节点与它们对应的较高数据线隔离时，迹线1453和1455任选地可在时间t4放电，例如放电到它们的初始电压电平。
在感测节点捕获配置成激活或撤销激活它们相应的通过门238的第一控制栅极240的电荷时，它们相应的通过门238的第二控制栅极242的选择性激活可用于确定它们相应的选定存储器单元在时间t2是激活还是撤销激活，使得那些存储器单元的相应数据状态可被确定。
因而，在时间t4，迹线14650可转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，而迹线14651到14653(及背侧栅极线2444到2447和虚设背侧栅极线260)可维持在配置成激活它们相应的通过门238的第二控制栅极242的电压电平。然后，可以按照很好理解的方式检测较低数据线254和共源极216之间是否存在电路径，例如感测流过较低数据线254的电流或较低数据线254的电压变化。这又可指示对应的选定存储器单元响应于读取电压是激活还是撤销激活，这可因此以类似于典型NAND存储器的方式指示其数据状态。然后，迹线14650可返回到配置成激活其对应的通过门238的第二控制栅极242的电压电平，并且此过程可针对每个其余的迹线14651到14653重复。
例如，迹线14651可在时间t5转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，迹线14652可在时间t6转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，且迹线14653可在时间t7转变到配置成撤销激活其对应的通过门238的第二控制栅极242的电压电平，而其余的迹线1465(及背侧栅极线2444到2447和虚设背侧栅极线260)可维持在配置成在它们不转变为低时激活它们相应的通过门238的第二控制栅极242的电压电平。
结论
尽管本文中已经说明并描述了特定实施例，但所属领域的技术人员应了解，预计实现相同目的的任何布置可以取代所示的特定实施例。所属领域的技术人员将清楚实施例的许多调适。因此，本申请意图涵盖实施例的任何调适或变型。此外，除所附权利要求书的主题以外，本文中还阐述替代主题，例如电容式感测NAND存储器中的存取操作、电容式感测NAND存储器中的感测线结构和用于电容式感测NAND存储器的存储器阵列结构。
第一实例包含一种存储器，其包括：非易失性存储器单元；电容，其选择性地连接到非易失性存储器单元；场效应晶体管，其中场效应晶体管包括控制栅极和沟道，并且其中场效应晶体管的沟道电容耦合到电容的电极；以及用于存取非易失性存储器单元的控制器。控制器在存储器的感测操作期间配置成使存储器进行以下操作：增加电容的电极所电压电平；响应于存储在非易失性存储器单元中的数据状态，通过非易失性存储器单元选择性地放电电容的电极的电压电平；以及响应于电容的电极的剩余电压电平，确定场效应晶体管是否被激活。
第二实例包含第一实例的存储器，其中控制器配置成使存储器增加电容的电极的电压电平包括控制器配置成使存储器将电容的电极的电压电平增加到配置成激活场效应晶体管的电压电平。
第三实例包含第一实例的存储器，其中控制器配置成使存储器增加电容的电极的电压电平包括控制器配置成使存储器通过非易失性存储器单元增加电容的电极的电压电平。
第四实例包含第一实例的存储器，其中电容的电极是电容的第一电极，并且其中控制器配置成使存储器增加电容的电极的电压电平包括控制器配置成使存储器在电容的第一电极与非易失性存储器单元隔离时偏置电容的第二电极。
第五实例包含第一实例的存储器，其中场效应晶体管是通过门的第一场效应晶体管，所述通过门包括并联连接的第一场效应晶体管和第二场效应晶体管。
第六实例包含第一实例的存储器，其中电容包括多个经串联连接场效应晶体管，并且其中电容的电极包括多个经串联连接场效应晶体管中的每个场效应晶体管的沟道。
第七实例包含一种存储器，其包括：多个非易失性存储器单元，其包括多个经串联连接非易失性存储器单元串；多个第一数据线；第二数据线；源极；在第二数据线与源极之间串联连接的多个通过门，其中多个通过门中的每个通过门包括第一沟道、第二沟道、电容耦合到其第一沟道的第一控制栅极和电容耦合到其第二沟道的第二控制栅极；多个电容，其中对于多个电容中的每个电容，电容的电极选择性地连接到多个经串联连接非易失性存储器单元串中的相应的经串联连接非易失性存储器单元串，且电容的电极电容耦合到多个通过门中的相应通过门的第一沟道；以及用于存取非易失性存储器单元的控制器。控制器在存储器的感测操作期间配置成使存储器进行以下操作：对于多个电容中的每个电容，增加电容的电极的电压电平；对于多个电容中的每个电容，响应于存储在其相应的经串联连接非易失性存储器单元串中的特定非易失性存储器单元中的数据状态，通过其相应的经串联连接非易失性存储器单元串选择性地放电电容的电极的电压电平；以及对于多个电容中的每个电容，响应于电容的电极的剩余电压电平，确定电容的相应通过门的第一控制栅极是否被激活。
第八实例包含第七实例的存储器，其中控制器进一步配置成针对特定电容，响应于确定特定电容的相应通过门的第一控制栅极是否被激活，确定存储在相应的经串联连接非易失性存储器单元串中的特定非易失性存储器单元中的数据状态。
第九实例包含第七实例的存储器，其中控制器配置成确定多个通过门中的特定通过门的第一控制栅极是否被激活包括控制器配置成确定在多个通过门中不为特定通过门的每个通过门的第二控制栅极被激活时特定通过门的第一控制栅极是否被激活。
第十实例包含第七实例的存储器，其中控制器配置成使存储器增加特定电容的电极的电压电平包括控制器配置成使存储器将特定电容的电极的电压电平增加到第一电压电平，并且其中控制器配置成使存储器选择性地放电特定电容的电极的电压电平包括控制器配置成使存储器将特定电容的电极的电压电平选择性地放电到低于第一电压电平的第二电压电平。
第十一实例包含第十实例的存储器，其中第一电压电平配置成激活电容耦合到特定电容的电极的相应通过门的第一控制栅极，并且其中第二电压电平配置成撤销激活电容耦合到特定电容的电极的相应通过门的第一控制栅极。
第十二实例包含第七实例的存储器，其中控制器配置成使存储器针对多个电容中的每个电容确定电容的相应通过门的第一控制栅极是否响应于电容的电极的剩余电压电平而被激活包括控制器配置成使存储器依序针对多个电容中的每个电容确定电容的相应通过门的第一控制栅极是否响应于电容的电极的剩余电压电平而被激活。
第十三实例包含第十二实例的存储器，其中控制器配置成使存储器确定特定电容的相应通过门的第一控制栅极是否响应于电容的电极的剩余电压电平而被激活包括控制器配置成使存储器确定在特定电容的相应通过门的第二控制栅极被撤销激活时以及在多个通过门中不为特定电容的相应通过门的每个通过门的第二控制栅极被激活时特定电容的相应通过门的第一控制栅极是否被激活。
第十四实例包含一种存储器，其包括：多个第一数据线；第二数据线；源极；在第二数据线与源极之间串联连接的多个通过门，其中多个通过门中的每个通过门包括第一沟道、第二沟道、电容耦合到其第一沟道的第一控制栅极和电容耦合到其第二沟道的第二控制栅极；多个单元列结构，其中多个单元列结构中的每个单元列结构包括相应的经串联连接非易失性存储器单元串，并且其中多个单元列结构中的每个单元列结构电容耦合到多个通过门中的相应通过门的第一沟道；多个存取线，其中多个存取线中的每个存取线连接到多个单元列结构中的每个单元列结构的相应的经串联连接非易失性存储器单元串中的相应非易失性存储器单元的控制栅极；以及用于存取多个单元列结构中的每个单元列结构的相应存储器单元串的控制器。控制器在存储器的编程操作期间配置成使存储器进行以下操作：向多个第一数据线的第一个第一数据线子集中的每个第一数据线施加第一电压电平，并向多个第一数据线的第二个第一数据线子集中的每个第一数据线施加不同于第一电压电平的第二电压电平；将选择性地连接到第一个数据线子集中的相应第一数据线的多个单元列结构中的每个单元列结构的相应的经串联连接非易失性存储器单元串连接到其在第一个数据线子集中的相应第一数据线；隔离选择性地连接到第二个数据线子集中的相应第一数据线的多个单元列结构中的每个单元列结构的相应的经串联连接非易失性存储器单元串与其在第二个数据线子集中的相应第一数据线；将施加到多个存取线中的每个存取线的电压电平增加到通过电压电平；以及将施加到多个存取线中的特定存取线的电压电平增加到非通过电压电平的编程电压电平，同时维持施加到多个存取线中的每个其余存取线的电压电平。
第十五实例包含第十四实例的存储器，其中通过电压电平高于多个单元列结构中的每个单元列结构的相应的经串联连接非易失性存储器单元串中的每一存储器单元的预期阈值电压电平。
第十六实例包含第十四实例的存储器，其中第二电压电平高于第一电压电平。
第十七实例包含第十四实例的存储器，其中编程电压电平是第一编程电压电平，并且其中控制器进一步配置成使存储器进行以下操作：向多个第一数据线的第三个第一数据线子集中的每个第一数据线施加第一电压电平，并向多个第一数据线的第四个第一数据线子集中的每个第一数据线施加第二电压电平；将选择性地连接到第三个数据线子集中的相应第一数据线的多个单元列结构中的每个单元列结构的相应的经串联连接非易失性存储器单元串连接到其在第三数据线子集中的相应第一数据线；隔离选择性地连接到第四数据线子集中的相应第一数据线的多个单元列结构中的每个单元列结构的相应的经串联连接非易失性存储器单元串与其在第四个数据线子集中的相应第一数据线；将施加到多个存取线中的每个存取线的电压电平增加到通过电压电平；以及将施加到多个存取线中的特定存取线的电压电平增加到非通过电压电平的第二编程电压电平，同时维持施加到多个存取线中的每个其余存取线的电压电平，其中第二编程电压电平高于第一编程电压电平。
第十八实例包含第十七实例的存储器，其中第四个第一存取线子集的第一存取线数目大于或等于第二个第一存取线子集的第一存取线数目，并且其中第三个第一存取线子集的第一存取线数目小于或等于第一个第一存取线子集的第一存取线数目。
第十九实例包含第十八实例的存储器，其中第四个第一存取线子集包含第二个第一存取线子集中的每一第一存取线。
第二十实例包含第十九实例的存储器，其中第三个第一存取线子集包含第一个第一存取线子集中的不到全部第一存取线。
第二十一实例包含一种存储器单元阵列，其包括：数据线；源极；在数据线与源极之间串联连接的多个通过门，其中多个通过门中的每个通过门包括第一沟道、第二沟道、电容耦合到其第一沟道的第一控制栅极、电容耦合到其第二沟道的第二控制栅极、连接到其第一沟道且连接到其第二沟道的第一源极/漏极区和连接到其第一沟道且连接到其第二沟道的第二源极/漏极区；多个单元列结构，其中多个单元列结构中的每个单元列结构包括与相应多个经串联连接场效应晶体管串联连接的相应多个经串联连接非易失性存储器单元，其中多个经串联连接非易失性存储器单元中的每个非易失性存储器单元的沟道和多个经串联连接场效应晶体管的每个场效应晶体管的沟道彼此选择性地连接；以及多个背侧栅极线，其中每个背侧栅极线连接到多个通过门中的相应通过门的第二控制栅极；其中对于多个单元列结构中的每个单元列结构，其相应多个场效应晶体管中的特定场效应晶体管的沟道电容耦合到多个通过门中的相应通过门的第一沟道。
第二十二实例包含第二十一实例的存储器单元阵列，其中对于多个单元列结构中的每个单元列结构，形成其相应多个场效应晶体管中的特定场效应晶体管的沟道的材料电连接到其相应通过门的第一控制栅极。
第二十三实例包含第二十一实例的存储器单元阵列，其中对于多个单元列结构中的每个单元列结构，形成其相应的多个场效应晶体管中的特定场效应晶体管的沟道的材料电容耦合到其相应通过门的第一控制栅极。
第二十四实例包含第二十三实例的存储器单元阵列，其进一步包括在形成特定单元列结构的相应多个场效应晶体管中的特定场效应晶体管的沟道的材料与特定单元列结构的相应通过门的第一沟道之间的高K电介质，其中高K电介质形成在形成特定单元列结构的相应多个场效应晶体管的特定场效应晶体管的沟道的材料下方。
第二十五实例包含第二十四实例的存储器单元阵列，其中高K电介质进一步形成为邻近形成特定单元列结构的相应多个场效应晶体管中的特定场效应晶体管的沟道的材料的侧壁。
第二十六实例包含第二十一实例的存储器单元阵列，其中多个通过门中的特定通过门的第一控制栅极永久性地电浮动。
第二十七实例包含第二十一实例的存储器单元阵列，其中多个通过门中的特定通过门的第一源极/漏极区和第二源极/漏极区各自包括半导体的实例的相应的经导电掺杂部分。
第二十八实例包含第二十七实例的存储器单元阵列，其中半导体的实例具有蛇形形状。
第二十九实例包含第二十七实例的存储器单元阵列，其中特定通过门的第一沟道和特定通过门的第二沟道为特定通过门的同一沟道。
第三十实例包含第二十七实例的存储器单元阵列，其中半导体的实例含有特定通过门的第二沟道。
第三十一实例包含第二十七实例的存储器单元阵列，其中半导体的实例为半导体的第一实例，并且其中特定通过门的第一源极/漏极区和第二源极/漏极区各自进一步包括半导体的第二实例的相应的经导电掺杂部分。
第三十二实例包含第三十一实例的存储器单元阵列，其中半导体的第一实例含有特定通过门的第二沟道，并且其中半导体的第二实例含有特定通过门的第一沟道。
第三十三实例包含第二十一实例的存储器单元阵列，其中多个通过门中的特定通过门的第一沟道包括第一半导体，其中特定通过门的第二沟道包括第二半导体，其中特定通过门的第一源极/漏极区包括在第一半导体与第二半导体之间形成的经导电掺杂半导体的第一实例，并且其中特定通过门的第二源极/漏极区包括在第一半导体与第二半导体之间形成的经导电掺杂半导体的第二实例。
第三十四实例包含一种存储器单元阵列，其包括：数据线；源极；在数据线与源极之间串联连接的多个通过门，其中多个通过门中的每个通过门包括第一沟道、第二沟道、电容耦合到其第一沟道的第一控制栅极、电容耦合到其第二沟道的第二控制栅极、连接到其第一沟道且连接到其第二沟道的第一源极/漏极区和连接到其第一沟道且连接到其第二沟道的第二源极/漏极区；多个单元列结构，其中多个单元列结构中的每个单元列结构包括与相应多个经串联连接场效应晶体管串联连接的相应多个经串联连接非易失性存储器单元，其中多个经串联连接非易失性存储器单元中的每个非易失性存储器单元的沟道和多个经串联连接场效应晶体管的每个场效应晶体管的沟道彼此选择性地连接；以及多个背侧栅极线，其中每个背侧栅极线连接到多个通过门中的相应通过门的第二控制栅极；其中对于多个单元列结构中的每个单元列结构，其相应多个场效应晶体管中的特定场效应晶体管的沟道电容耦合到多个通过门中的相应通过门的第一控制栅极的导电元件。
第三十五实例包含第三十四实例的存储器单元阵列，其中多个单元列结构中的特定单元列结构的相应通过门的第一控制栅极的导电元件形成在形成特定单元列结构的相应多个场效应晶体管中的特定场效应晶体管的沟道的材料下方。
第三十六实例包含第三十五实例的存储器单元阵列，其中多个单元列结构中的特定单元列结构的相应通过门的第一控制栅极的导电元件进一步形成为邻近形成特定单元列结构的相应多个场效应晶体管中的特定场效应晶体管的沟道的材料的侧壁。
第三十七实例包含第三十四实例的存储器单元阵列，其中多个单元列结构中的特定单元列结构的相应通过门的第一控制栅极的导电元件包括经导电掺杂的多晶硅。
第三十八实例包含一种存储器单元阵列，其包括：数据线；源极；在数据线与源极之间串联连接的多个通过门，其中多个通过门中的每个通过门包括第一沟道、第二沟道、电容耦合到其第一沟道的第一控制栅极、电容耦合到其第二沟道的第二控制栅极、连接到其第一沟道且连接到其第二沟道的第一源极/漏极区和连接到其第一沟道且连接到其第二沟道的第二源极/漏极区；多个单元列结构，其中多个单元列结构中的每个单元列结构包括与相应多个经串联连接场效应晶体管串联连接的相应多个经串联连接非易失性存储器单元，其中多个经串联连接非易失性存储器单元中的每个非易失性存储器单元的沟道和多个经串联连接场效应晶体管的每个场效应晶体管的沟道彼此选择性地连接；以及多个背侧栅极线，其中每个背侧栅极线连接到多个通过门中的相应通过门的第二控制栅极；其中对于多个单元列结构中的每个单元列结构，形成其相应多个场效应晶体管中的特定场效应晶体管的沟道的材料电连接到多个通过门中的相应通过门的第一控制栅极的导电元件。
第三十九实例包含第三十八实例的存储器单元阵列，其中对于多个单元列结构中的每个单元列结构，所述单元列结构的相应通过门的第一控制栅极的导电元件形成在形成所述单元列结构的相应多个场效应晶体管中的特定场效应晶体管的沟道的材料下方。
第四十实例包含第三十九实例的存储器单元阵列，其中对于多个单元列结构中的每个单元列结构，所述单元列结构的相应通过门的第一控制栅极的导电元件进一步形成为邻近形成所述单元列结构的相应多个场效应晶体管中的特定场效应晶体管的沟道的材料的侧壁。
第四十一实例包含第三十八实例的存储器单元阵列，其中对于多个单元列结构中的每个单元列结构，所述单元列结构的相应通过门的第一控制栅极的导电元件包括第一经导电掺杂多晶硅和第二经导电掺杂多晶硅，所述第二经导电掺杂多晶硅在第一经导电掺杂多晶硅与形成所述单元列结构的相应多个场效应晶体管中的特定场效应晶体管的沟道的材料之间形成。
第四十二实例包含一种存储器单元阵列，其包括：多个第一数据线；第二数据线；源极；多个单元列结构，其中多个单元列结构中的每个单元列结构包括相应多个经串联连接非易失性存储器单元；多个感测线，其中多个感测线中的每个感测线包括在第二数据线与源极之间串联连接的相应多个通过门，其中其相应多个通过门中的每个通过门包括第一沟道、第二沟道、电容耦合到其第一沟道的第一控制栅极和电容耦合到其第二沟道的第二控制栅极，并且其中多个感测线中的所述感测线的多个单元列结构的相应单元列结构子集中的每个单元列结构电容耦合到其相应多个通过门中的相应通过门的第一沟道；以及多个背侧栅极线，其中每个背侧栅极线连接到多个感测线中的每个感测线的相应多个通过门中的相应通过门的第二控制栅极；其中，对于多个感测线中的每个感测线，其相应单元列结构子集中的每个单元列结构连接到多个第一数据线的相应第一数据线子集中的相应第一数据线。
第四十三实例包含第四十二实例的存储器单元阵列，其中多个感测线中的第一感测线的多个第一数据线的相应第一数据线子集与第二感测线的多个第一数据线的相应第一数据线子集相互排斥。
第四十四实例包含第四十三实例的存储器单元阵列，其中多个感测线中的第三感测线的多个第一数据线的相应第一数据线子集不与第一感测线的多个第一数据线的相应第一数据线子集相互排斥。
第四十五实例包含第四十四实例的存储器单元阵列，其中第一感测线紧邻第二感测线，并且其中第二感测线在第三感测线与第一感测线之间。
第四十六实例包含第四十四实例的存储器单元阵列，其中多个感测线中的第三感测线的多个第一数据线的相应第一数据线子集中的至少一个第一数据线与第一感测线的多个第一数据线的相应第一数据线子集相互排斥。
第四十七实例包含第四十二实例的存储器单元阵列，其中多个感测线中的每个感测线的多个第一数据线的相应第一数据线子集与多个感测线中的每个其余感测线的多个第一数据线的相应第一数据线子集相互排斥。
第四十八实例包含第四十七实例的存储器单元阵列，其中多个背侧栅极线的每个背侧栅极线与多个感测线中的每个感测线正交。
第四十九实例包含一种存储器单元阵列，其包括：多个第一数据线；第二数据线；源极；多个单元列结构，其中多个单元列结构中的每个单元列结构包括相应的多个经串联连接非易失性存储器单元；多个感测线，其中多个感测线中的每个感测线包括在第二数据线与源极之间串联连接的相应多个通过门，其中其相应多个通过门中的每个通过门包括第一沟道、第二沟道、电容耦合到其第一沟道的第一控制栅极和电容耦合到其第二沟道的第二控制栅极，并且其中多个感测线中的感测线的多个单元列结构的相应单元列结构子集中的每个单元列结构电容耦合到其相应多个通过门中的相应通过门的第一沟道；以及多个背侧栅极线，其中每个背侧栅极线连接到多个感测线中的每个感测线的相应多个通过门中的相应通过门的第二控制栅极；其中，对于多个感测线中的每个感测线，其相应单元列结构子集中的每个单元列结构连接到多个第一数据线的相应第一数据线子集中的相应第一数据线；并且其中对于多个感测线中的每个感测线，第一数据线的其相应子集的每个第一数据线连接到其相应单元列结构子集中的仅一个单元列结构。
第五十实例包含第四十九实例的存储器单元阵列，其中多个背侧栅极线中的每个背侧栅极线不与多个感测线中的每个感测线正交。
第五十一实例包含第五十实例的存储器单元阵列，其中多个感测线中的第一感测线多个第一数据线的相应第一数据线子集与第二感测线的多个第一数据线的相应第一数据线子集相互排斥。
第五十二实例包含第五十一实例的存储器单元阵列，其中对于多个感测线中的每个感测线，多个感测线中的所述感测线的多个第一数据线的相应第一数据线子集与多个感测线中的每个其余感测线的多个第一数据线的相应第一数据线子集相互排斥。
第五十三实例包含第五十实例的存储器单元阵列，其中多个感测线中的第三感测线的多个第一数据线的相应第一数据线子集不与第一感测线的多个第一数据线的相应第一数据线子集相互排斥，其中第一感测线紧邻第二感测线，其中第二感测线紧邻第三感测线，且其中第二感测线在第三感测线与第一感测线之间。
第五十四实例包含第四十九实例的存储器单元阵列，其中多个感测线中的每个感测线相对于多个背侧栅极线中的每个背侧栅极线倾斜。
第五十五实例包含一种存储器单元阵列，其包括：多个第一数据线；第二数据线；源极；多个单元列结构，其中多个单元列结构中的每个单元列结构包括相应多个经串联连接非易失性存储器单元；多个虚设单元列结构；多个感测线，其中多个感测线中的每个感测线包括在第二数据线与源极之间串联连接的相应多个通过门，其中其相应多个通过门中的每个通过门包括第一沟道、第二沟道、电容耦合到其第一沟道的第一控制栅极和电容耦合到其第二沟道的第二控制栅极，其中多个感测线中的感测线的多个单元列结构的相应单元列结构子集中的每个单元列结构电容耦合到其相应多个通过门中的相应通过门的第一沟道，并且其中多个感测线中的感测线的多个虚设单元列结构中的相应虚设单元列结构电容耦合到其相应多个通过门中的相应通过门的第一沟道；以及多个背侧栅极线，其中每个背侧栅极线连接到多个感测线中的每个感测线的相应多个通过门中的相应通过门的第二控制栅极；其中对于多个感测线中的每个感测线，其相应单元列结构子集中的每个单元列结构连接到多个第一数据线的相应第一数据线子集中的相应第一数据线；并且其中对于多个感测线中的每个感测线，其相应第一数据线子集中的每个第一数据线连接到其相应单元列结构子集中的超过一个单元列结构。
第五十六实例包含第五十五实例的存储器单元阵列，其中对于多个感测线中的每个感测线，其相应虚设单元列不连接到多个第一数据线中的任一第一数据线。
第五十七实例包含第五十五实例的存储器单元阵列，其中多个感测线中的每个感测线呈折叠定向布置。
第五十八实例包含第五十五实例的存储器单元阵列，其中对于多个感测线中的特定感测线，其相应第一数据线子集中的特定第一数据线连接到其相应单元列结构子集中在第一方向上紧邻其相应虚设单元列结构的第一单元列结构，并且连接到其相应单元列结构子集中在第二方向上紧邻其相应虚设单元列结构的第二单元列结构。
第五十九实例包含第五十八实例的存储器单元阵列，其中对于多个感测线中的特定感测线，其相应第一数据线子集中的不同第一数据线连接到其相应单元列结构子集中在第一方向上紧邻其第一单元列结构的第三单元列结构，并且连接到其相应单元列结构子集中在第二方向上紧邻其第二单元列结构的第四单元列结构。
第六十实例包含第五十九实例的存储器单元阵列，其中对于多个感测线中的特定感测线，其相应第一数据线子集中的不同第一数据线连接到其相应单元列结构子集中在第一方向上紧邻其第一单元列结构的第三单元列结构，并且连接到其相应单元列结构子集中在第二方向上紧邻其第二单元列结构的第四单元列结构。
第六十一实例包含第五十五实例的存储器单元阵列，其中对于多个感测线中的特定感测线，其相应第一数据线子集中的每个第一数据线连接到其相应单元列结构子集中的两个单元列结构。
第六十二实例包含第六十一实例的存储器单元阵列，其中对于多个感测线中的特定感测线，其相应第一数据线子集中的每个第一数据线连接到其相应单元列结构子集中在其相应虚设单元列结构的相对侧上的两个单元列结构。

Claims (23)

1.一种存储器单元阵列，其包括：
第一数据线；
第二数据线；
源极；
电容，其选择性地连接到所述第一数据线；
经串联连接非易失性存储器单元串，其位于所述第一数据线与所述电容之间，且选择性地连接到所述第一数据线和选择性地连接到所述电容的电极；以及
通过门，其位于所述第二数据线与所述源极之间，且选择性地连接到所述第二数据线和选择性地连接到所述源极；
其中所述电容的所述电极电容耦合到所述通过门的沟道。
2.根据权利要求1所述的存储器单元阵列，其中所述电容包括场效应晶体管，并且其中所述电容的所述电极包括所述场效应晶体管的沟道。
3.根据权利要求2所述的存储器单元阵列，其中所述场效应晶体管的所述沟道将永久性地电浮动，但用于与所述第一数据线的选择性连接。
4.根据权利要求2所述的存储器单元阵列，其中所述场效应晶体管为多个经串联连接场效应晶体管中的特定场效应晶体管，并且其中所述电容的所述电极包括所述多个经串联连接场效应晶体管中的每个场效应晶体管的沟道。
5.根据权利要求4所述的存储器单元阵列，其中所述多个经串联连接场效应晶体管为第一多个经串联连接场效应晶体管，其中所述经串联连接非易失性存储器单元串为第二多个经串联连接场效应晶体管，其中所述第一多个经串联连接场效应晶体管通过第三多个经串联连接场效应晶体管选择性地连接到所述第二多个经串联连接场效应晶体管，并且其中所述第二多个经串联连接场效应晶体管通过第四多个经串联连接场效应晶体管选择性地连接到所述第一数据线。
6.根据权利要求5所述的存储器单元阵列，其中所述第一多个经串联连接场效应晶体管、所述第二多个经串联连接场效应晶体管、所述第三多个经串联连接场效应晶体管和所述第四多个经串联连接场效应晶体管各自具有具有相同结构的场效应晶体管。
7.一种存储器单元阵列，其包括：
第一数据线；
第二数据线；
源极；
第一经串联连接场效应晶体管集合；
多个经串联连接非易失性存储器单元；
第二经串联连接场效应晶体管集合；以及
通过门，其位于所述第二数据线与所述源极之间，且选择性地连接到所述第二数据线和选择性地连接到所述源极；
其中所述第一经串联连接场效应晶体管集合串联连接在所述第一数据线与所述多个经串联连接非易失性存储器单元之间；
其中所述多个经串联连接非易失性存储器单元串联连接在所述第二经串联连接场效应晶体管集合与所述第一经串联连接场效应晶体管集合之间；且
其中所述第二经串联连接场效应晶体管集合中的特定场效应晶体管的沟道电容耦合到所述通过门的沟道。
8.根据权利要求7所述的存储器单元阵列，其中所述第一经串联连接场效应晶体管集合和所述第二经串联连接场效应晶体管集合各自含有一或多个场效应晶体管。
9.根据权利要求7所述的存储器单元阵列，其中所述多个经串联连接非易失性存储器单元包括多个经串联连接场效应晶体管，所述多个经串联连接场效应晶体管各自具有包括以下的结构：控制栅极、电荷存储材料、半导体沟道、所述控制栅极与所述电荷存储材料之间的第一电介质和所述电荷存储材料与所述半导体沟道之间的第二电介质。
10.根据权利要求9所述的存储器单元阵列，其中所述第一经串联连接场效应晶体管集合中的每个场效应晶体管和所述第二经串联连接场效应晶体管集合中的每个场效应晶体管具有所述多个经串联连接场效应晶体管中的每个场效应晶体管的所述结构。
11.根据权利要求7所述的存储器单元阵列，其中所述第一经串联连接场效应晶体管集合中的特定场效应晶体管连接到所述第一数据线。
12.根据权利要求11所述的存储器单元阵列，其中所述第一经串联连接场效应晶体管集合中的每个场效应晶体管的沟道、所述第二经串联连接场效应晶体管集合中的每个场效应晶体管和所述多个经串联连接场效应晶体管中的每个场效应晶体管将永久性地电浮动，但用于所述第一经串联连接场效应晶体管集合中的所述特定场效应晶体管与所述第一数据线的所述连接。
13.根据权利要求7所述的存储器单元阵列，其中形成所述第二经串联连接场效应晶体管集合中的所述特定场效应晶体管的所述沟道的材料电连接到所述通过门的控制栅极。
14.一种存储器单元阵列，其包括：
多个第一数据线；
第二数据线；
源极；
多个通过门，其串联连接在所述第二数据线与所述源极之间；以及
多个单元列结构，其中所述多个单元列结构中的每个单元列结构连接到所述多个第一数据线中的相应第一数据线，并且其中所述多个单元列结构中的每个单元列结构包括：
相应多个经串联连接场效应晶体管，其选择性地连接到其相应第一数据线；以及
相应的经串联连接非易失性存储器单元串，其位于其相应第一数据线与其相应多个经串联连接场效应晶体管之间；
其中其相应多个经串联连接场效应晶体管中的特定场效应晶体管的沟道电容耦合到所述多个通过门中的相应通过门的沟道。
15.根据权利要求14所述的存储器单元阵列，其中用于所述多个单元列结构中的特定单元列结构的所述相应第一数据线为与用于所述多个单元列结构中的不同单元列结构的所述相应第一数据线相同的第一数据线。
16.根据权利要求14所述的存储器单元阵列，其中所述多个单元列结构以一对一关系连接到所述多个第一数据线。
17.根据权利要求14所述的存储器单元阵列，其中所述多个第一数据线为第一多个第一数据线，其中所述多个通过门为第一多个通过门，并且其中所述多个单元列结构为第一多个单元列结构，所述存储器单元阵列进一步包括：
第二多个第一数据线；
第二多个通过门，其串联连接在所述第二数据线与所述源极之间；以及
第二多个单元列结构，其中所述第二多个单元列结构中的每个单元列结构连接到所述第二多个第一数据线中的相应第一数据线，并且其中所述第二多个单元列结构中的每个单元列结构包括：
相应多个经串联连接场效应晶体管，其选择性地连接到其相应第一数据线；以及
相应的经串联连接非易失性存储器单元串，其位于其相应第一数据线与其相应多个经串联连接场效应晶体管之间；
其中其相应多个经串联连接场效应晶体管中的特定场效应晶体管的沟道电容耦合到所述第二多个通过门中的相应通过门的沟道。
18.根据权利要求17所述的存储器单元阵列，其中所述第一多个第一数据线和所述第二多个第一数据线相互排斥。
19.根据权利要求18所述的存储器单元阵列，其中所述第二多个第一数据线中的特定第一数据线在所述第一多个第一数据线中的特定第一数据线与所述第一多个第一数据线中的不同第一数据线之间交错。
20.根据权利要求19所述的存储器单元阵列，其中所述第二多个第一数据线中的所述特定第一数据线邻近所述第一多个第一数据线中的所述特定第一数据线和所述第一多个第一数据线中的所述不同第一数据线两者。
21.根据权利要求17所述的存储器单元阵列，其中所述第一多个第一数据线中的不到全部第一数据线与所述第二多个第一数据线相互排斥。
22.根据权利要求14所述的存储器单元阵列，其进一步包括：
虚设单元列结构，其不连接到所述多个第一数据线中的任一第一数据线，其中所述虚设单元列结构包括：
相应多个经串联连接场效应晶体管；以及
相应的经串联连接非易失性存储器单元串，其与其相应多个经串联连接场效应晶体管串联连接；
其中其相应多个经串联连接场效应晶体管中的特定场效应晶体管的沟道电容耦合到所述多个通过门中的相应通过门的沟道。
23.根据权利要求22所述的存储器单元阵列，其中所述虚设单元列结构的所述相应多个经串联连接场效应晶体管中的每个场效应晶体管的沟道和所述虚设单元列结构的所述相应的经串联连接非易失性存储器单元串中的每个非易失性存储器单元的沟道永久性地电浮动。
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