CN116523061A - 半导体电路及其操作方法 - Google Patents
半导体电路及其操作方法 Download PDFInfo
- Publication number
- CN116523061A CN116523061A CN202210787531.4A CN202210787531A CN116523061A CN 116523061 A CN116523061 A CN 116523061A CN 202210787531 A CN202210787531 A CN 202210787531A CN 116523061 A CN116523061 A CN 116523061A
- Authority
- CN
- China
- Prior art keywords
- serial
- device unit
- signal
- output
- weight
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000000034 method Methods 0.000 title claims abstract description 12
- 238000013178 mathematical model Methods 0.000 claims description 38
- 238000000137 annealing Methods 0.000 claims description 12
- 238000004364 calculation method Methods 0.000 claims description 6
- JXASPPWQHFOWPL-UHFFFAOYSA-N Tamarixin Natural products C1=C(O)C(OC)=CC=C1C1=C(OC2C(C(O)C(O)C(CO)O2)O)C(=O)C2=C(O)C=C(O)C=C2O1 JXASPPWQHFOWPL-UHFFFAOYSA-N 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000005530 etching Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000003993 interaction Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000005366 Ising model Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000005610 quantum mechanics Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
- G06N10/40—Physical realisations or architectures of quantum processors or components for manipulating qubits, e.g. qubit coupling or qubit control
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Data Mining & Analysis (AREA)
- Evolutionary Computation (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computational Mathematics (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Artificial Intelligence (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本公开提供了一种半导体电路及其操作方法，该半导体电路包括多个串行。所述多个串行包括第一串行以及第二串行。第一串行包括串联的一第一装置单元与一第二装置单元。第一串行具有权重信号W1。该第一装置单元具有输入信号A。该第二装置单元具有输入信号B。第二串行包括串联的一第三装置单元与一第四装置单元。第二串行具有权重信号W2。该第三装置单元具有输入信号该第四装置单元具有输入信号半导体电路的输出信号为所述多个串行的输出串行信号的总和。所述多个串行的所述多个输出串行信号包括第一串行的输出串行信号以及第二串行的输出串行信号。第一串行的输出串行信号为“W1×(A AND B)”或“A AND(W1×B)”。第二串行的输出串行信号为或
Description
技术领域
本公开关于一种半导体电路及其操作方法。
背景技术
量子退火计算机被称为利用量子效应解决离散优化问题的量子计算机。
设计的物理系统中，离散变量是物理状态，目标函数相对于离散变量的值成为状态的能量。也就是说，能量是状态的函数。因此，当物理系统可以通过任何方法转移到最低能量状态时，可以通过测量状态来获得最优解。使用量子力学效应的量子退火被称为将物理系统转移到最低能量状态的机制。众所周知，与不使用量子力学效应的那些相比，量子退火可以更有效地解决问题。
在量子退火中，通过控制作用在系统上的外电场，能量和状态之间的对应关系随时间逐渐改变。量子退火旨在改变电位并最终实现能量与状态之间的关系，该关系对应于实际研究最优解的目标函数。当系统的初始状态准备为由初始电位确定的最低能量状态，然后电位变化足够慢时，该状态在每个时刻都跟踪由电位确定的最低能量状态，这被称为结果的量子力学。以这种方式，可以获得使最终要检查的目标函数最小化的状态。
发明内容
本公开关于一种半导体电路及其操作方法。
根据本公开的一方面提出一种半导体电路，该半导体电路包括多个串行。所述多个串行包括第一串行以及第二串行。第一串行包括串联的一第一装置单元与一第二装置单元。第一串行具有权重信号W1。该第一装置单元具有输入信号A。该第二装置单元具有输入信号B。第二串行包括串联的一第三装置单元与一第四装置单元。第二串行具有权重信号W2。该第三装置单元具有输入信号该第四装置单元具有输入信号/>半导体电路的输出信号为所述多个串行的输出串行信号的总和。所述多个串行的所述多个输出串行信号包括第一串行的输出串行信号以及第二串行的输出串行信号。第一串行的输出串行信号为“W1×(A AND B)”或“A AND(W1×B)”。第二串行的输出串行信号为/>或
根据本公开的另一方面提出一种半导体电路的操作方法，其包括以下步骤：使用第一串行运算输入至第一串行的权重信号W1、输入至第一串行的一第一装置单元的输入信号A与输入至第一串行的一第二装置单元的输入信号B，得到一输出串行信号“W1×(A ANDB)”或“A AND(W1×B)”。使用第二串行运算输入至该第二串行的权重信号W2、输入至第二串行的一第三装置单元的输入信号与输入至第二串行的一第四装置单元的输入信号/>得到另一输出串行信号/>或/>总加第一串行的该输出串行信号和第二串行的该另一输出串行信号。
为了对本公开的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下。
附图说明
图1绘示了一实施例的半导体电路；
图2绘示了另一实施例的半导体电路；
图3绘示了又一实施例的半导体电路；
图4绘示了一实施例的半导体电路；
图5绘示了一实施例的半导体电路；
图6绘示了一实施例的半导体电路；
图7绘示了一实施例的半导体电路；
图8绘示了一实施例的半导体电路；
图9绘示了一实施例的半导体电路；
图10绘示了一实施例的半导体电路；
图11绘示了一实施例的半导体电路；
图12绘示了一实施例的半导体电路；
图13绘示了一实施例的半导体电路；
图14绘示了一实施例的半导体电路；
图15绘示了一实施例的半导体电路；
图16显示了一实施例的半导体电路的电性；
图17绘示了一实施例的半导体电路的串行组的垂直剖面图；
图18绘示了一实施例的半导体电路的串行组的水平剖面图；
图19至图30绘示一实施例的半导体电路的串行组的制造方法；
附图标记说明：
102：叠层结构；
104：绝缘层；
106，106A，106B，106C：栅极层；
108：通道层；
110：绝缘元件；
112：介电膜；
114：介电膜；
116：电极元件；
118：介电膜；
220：绝缘层；
222，222A，222B：叠层结构；
224：沟道；
225：绝缘元件；
226：开孔；
228：狭缝；
230：介电膜；
232：介电膜；
234：狭缝；
BL，BL1，BL2，BLm：位线；
D11：第一装置单元；
D12：第一装置单元；
D21：第三装置单元；
D22：第四装置单元；
D13，D23，D31，D32，D33，D41，D42，D43：装置单元；
K1：第一权重单元；
K2：第二权重单元；
K3：第三权重单元；
K4：第四权重单元；
P1：第一节点；
P2：第二节点；
S1：第一串行；
S2：第二串行；
S3：第三串行；
S4：第四串行；
SL，SL1，SL2，SLn：源极线；
W1，W2，W3，W4：权重信号；
A，B，/>C，/>X，Y，Z，P，Q，R：输入信号；
GL1，GL2，/>GLn，/>GL1′，/>GL2′，/>GLn′，/>栅极线；
EF：剖面线；
GH：剖面线。
具体实施方式
以下以一些实施例做说明。须注意的是，本公开并非显示出所有可能的实施例，未于本公开提出的其他实施方面也可能可以应用。再者，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本公开保护范围之用。另外，实施例中的叙述，例如细部结构、工艺步骤和材料应用等等，仅为举例说明之用，并非对本公开欲保护的范围做限定。实施例的步骤和结构各自细节可在不脱离本公开的精神和范围内根据实际应用工艺的需要而加以变化与修饰。以下是以相同/类似的符号表示相同/类似的元件做说明。
图1绘示一实施例的半导体电路。串行组包括第一串行S1与第二串行S2。第一串行S1与第二串行S2为NAND串行。第一串行S1包括电性串联的第一装置单元D11、第二装置单元D12与第一权重单元K1。第二串行S2包括电性串联的第三装置单元D21、第四装置单元D22与第二权重单元K2。第一串行S1、第二串行S2与源极线SL之间具有第一节点P1。第一串行S1、第二串行S2与位线BL之间具有第二节点P2。第一串行S1与第二串行S2电性并联在第一节点P1与第二节点P2之间。
第一串行S1的第一权重单元K1电性连接在第二节点P2与第一装置单元D11之间。第一权重单元K1具有权重信号W1。第二串行S2的第二权重单元K2电性连接在第二节点P2与第三装置单元D21之间。第二权重单元K2具有权重信号W2。权重单元(第一权重单元K1/第二权重单元K2)为存储器单元。通过施加相等或大于阈值电压的读取电压(Vread)在权重单元的栅极线(即存储器单元的字线)，权重单元可被开启(亦即通道为导通状态)，产生的权重信号(权重信号W1/权重信号W2)为数值“1”。通过施加低于阈值电压的读取电压在权重单元的栅极线，权重单元可被关闭(亦即通道为非导通状态)，产生的权重信号为数值“0”。此实施例中，施加在权重单元的读取电压为0.5V至7V。
第一装置单元D11与第二装置单元D12为存储器单元。第一装置单元D11的输入信号A与第二装置单元D12的输入信号B经逻辑和(AND)运算产生第一输出逻辑信号“AAND B”。第一输出逻辑信号“AAND B”与权重信号W1的乘积为第一串行S1的输出串行信号。也就是说，第一串行S1的输出串行信号为“W1×(AAND B)”。
第三装置单元D21与第四装置单元D22为存储器单元。第三装置单元D21的输入信号与第四装置单元D22的输入信号/>经逻辑和(AND)运算产生第二输出逻辑信号第二输出逻辑信号/>与权重信号W2的乘积为第二串行S2的输出串行信号。也就是说，第二串行S2的输出串行信号为/>
第一节点P1的输出信号为第一串行S1的输出串行信号与第二串行S2的输出串行信号的和(sum)。也就是说，第一节点P1的输出信号为 当第一权重单元K1的权重信号W1为“1”，且第二权重单元K2的权重信号W2为“1”时，第一节点P1的输出信号为“AXNOR B”。当第一权重单元K1的权重信号W1为“1”，且第二权重单元K2的权重信号W2为“0”时，第一节点P1的输出信号为“AAND B”。第一节点P1的输出信号也可称为串行组的输出信号。第一节点P1的输出信号可为电流(Id)。
实施例中，半导体电路能用以实现量子退火计算，例如应用易辛模型(Isingmodel)进行量子退火运算，以此得到最佳解(optimal solution)。
以下方数学模型(M)为例。数学模型(M)的第一项为外磁场(external magneticfield)“hi”和自旋(spin)(σi)交互作用的能量。数学模型(M)的第二项为所有自旋“σi”、“σi”之间交互作用的能量，其中Jij为交互作用参数(interaction Jij)。自旋能以数值“+1”及数值“-1”表示，分别代表自旋“向上”及自旋“向下”。
数学模型(M)
一实施例中，第一节点P1的输出信号“A AND B”可等于信号“σiANDσi”，其与数学模型(M)中的参数“hi”相关。当第一串行S1的第一装置单元D11与第二装置单元D12具有低的阈值电压(Vlow)(例如为负电压，例如-3.5V至-0.5V)，且第二串行S2的第三装置单元D21与第四装置单元D22具有高的阈值电压(Vhigh)(例如为正电压，例如1V至4.5V)时，数学模型(M)中的参数“hi”为“1”。当第一串行S1的第一装置单元D11与第二装置单元D12和第二串行S2的第三装置单元D21与第四装置单元D22具有高的阈值电压(Vhigh)(例如1V至4.5V)时，数学模型(M)中的参数“hi”为“0”。表1列示所述在串行组是“AND”模式时，装置单元的阈值电压与数学模型(M)的参数“hi”的关系。表1中，“Vt1”表示第一串行S1的第一装置单元D11与第二装置单元D12的阈值电压，“Vt2”表示第二串行S2的第三装置单元D21与第四装置单元D22的阈值电压。
一实施例中，第一节点P1的输出信号“A XNOR B”可等于“σiXNOR σi”，其与数学模型(M)中的参数“Jij”相关。当第一串行S1的第一装置单元D11与第二装置单元D12和第二串行S2的第三装置单元D21与第四装置单元D22具有低的阈值电压(Vlow)(例如-3.5V至-0.5V)时，数学模型(M)中的参数“Jij”为“1”。当第一串行S1的第一装置单元D11与第二装置单元D12和第二串行S2的第三装置单元D21与第四装置单元D22具有高的阈值电压(Vhigh)(例如1V至4.5V)时，数学模型(M)中的参数“Jij”为“0”。表1列示所述在串行组是“XNOR”模式时，装置单元的阈值电压与数学模型(M)的参数“Jij”的关系。
表1
实施例中，输入信号为施加在装置单元的栅极电压。例如，输入信号A为施加在第一装置单元D11的栅极电压(例如施加在图14所示的栅极线GL1、GL2、...、GLn的栅极电压)。输入信号B为施加在第二装置单元D12的栅极电压(例如施加在图14所示的栅极线GL1′、GL2′、...、GLn′的栅极电压)。输入信号为施加在第三装置单元D21的栅极电压(例如施加在图14所示的栅极线/>的栅极电压)。输入信号/>为施加在第四装置单元D22的栅极电压(例如施加在图14所示的栅极线/> 的栅极电压)。当施加在装置单元的栅极电压为读取电压(Vread)(例如正电压，例如0.5V至7V)时，数学模型(M)中的变量“σi”、变数“σj”为“1”。当施加在装置单元的栅极电压为0V时，数学模型(M)中的变量“σi”、变数“σj”为“-1”。所述的关系如表2所示。
表2
一些实施例中，装置单元及/或权重单元具有负的阈值电压时，可利用较低的读取电压进行运算，此能够达到较低的能耗。
图2绘示了另一实施例的半导体电路，其与图1的半导体电路的差异在于，第一装置单元D11、第二装置单元D12、第三装置单元D21与第四装置单元D22为晶体管。此实施例中，当施加在装置单元的栅极电压(VG)为正偏压例如0.5V至5V时，数学模型(M)中的变量“σi”、变数“σj”为“1”。当施加在装置单元的栅极电压为0V时，数学模型(M)中的变量“σi”变数“σi”、变数“σi”为“-1”。所述的关系如表3所示。一实施例中，施加在权重单元的读取电压为0.5V至7.5V。
表3
图3绘示了又另一实施例的半导体电路。此实施例中，第一串行S1包括电性串联的第一装置单元D11与第二装置单元D12。第二串行S2包括电性串联的第三装置单元D21与第四装置单元D22。第一装置单元D11与第三装置单元D21为存储器单元。第二装置单元D12与第四装置单元D22为晶体管。
一实施例中，第一装置单元D11具有对应栅极电压(GV)的输入信号A与权重信号W1。第二装置单元D12具有对应栅极电压(GV)的输入信号B。第一装置单元D11的输入信号A，与权重信号W1和第二装置单元D12的输入信号B的乘积，经逻辑和(AND)运算产生第一串行S1的输出串行信号“AAND(W1×B)”。第三装置单元D21具有对应栅极电压(GV)的输入信号与权重信号W2。第四装置单元D22具有对应栅极电压(GV)的输入信号/>第三装置单元D21的输入信号/>与权重信号W2和第四装置单元D22的输入信号/>的乘积，经逻辑和(AND)运算产生第二串行S2的输出串行信号/> 第一节点P1的输出信号为第一串行S1的输出串行信号与第二串行S2的输出串行信号的总和，为/>
通过施加相等或大于阈值电压的栅极电压(VG)在装置单元，装置单元可被开启(亦即通道为导通状态)，产生的权重信号(权重信号W1/权重信号W2)为数值“1”。通过施加低于阈值电压的栅极电压(VG)在装置单元，装置单元可被关闭(亦即通道为非导通状态)，产生的权重信号为数值“0”。因此，此实施例的第一节点P1的输出信号亦可为 当第一装置单元D11的权重信号W1为“1”，且第三装置单元D21的权重信号W2为“1”时，第一节点P1的输出信号为“A XNOR B”。当第一装置单元D11的权重信号为“1”，且第三装置单元D21的权重信号为“0”时，第一节点P1的输出信号为“A AND B”。
实施例中，半导体电路能用以实现量子退火计算。一实施例中，当串行组的第一节点P1的输出信号为“A AND B”时，其可等于与数学模型(M)中的参数“hi”相关的“σiANDσi”。表1列示所述在串行组是“AND”模式时，装置单元的阈值电压与数学模型(M)的参数“hi”的关系。一实施例中，当串行组的第一节点P1的输出信号为“A XNOR B”时，其可等于与数学模型(M)中的参数“Jij”相关的“σiXNORσj”。表1列示所述在串行组是“XNOR”模式时，装置单元的阈值电压与数学模型(M)的参数“Jij”的关系此实施例中，高的阈值电压(Vhigh)例如为1V至4.5V。低的阈值电压(Vhigh)例如为-3.5V至-0.5V。
当施加在第一装置单元D11与第三装置单元D21的栅极电压(VG)为0.5V至7V时，数学模型(M)中的变量“σi”、变数“σj”为“1”。当施加在第一装置单元D11与第三装置单元D21的栅极电压(VG)为0V时，数学模型(M)中的变量“σi”、变数“σi”为“-1”。当施加在第二装置单元D12与第四装置单元D22的栅极电压为读取电压(Vread)(例如0.5V至7.5V)时，数学模型(M)中的变量“σi”、变数“σj”为“1”。当施加在第二装置单元D12与第四装置单元D22的栅极电压为0V时，数学模型(M)中的变量“σi”、变数“σj”为“-1”。所述的关系如表4所示。
表4
施加在第一装置单元D11的栅极电压可为施加在如图15所示的栅极线GL1、GL2、...GLn的栅极电压。施加在第二装置单元D12的栅极电压可为施加在如图15所示的栅极线GL1′、GL2′、...GLn′的栅极电压。施加在第三装置单元D21的栅极电压可为施加在如图15所示的栅极线 的栅极电压。施加在第四装置单元D22的栅极电压可为施加在如图15所示的栅极线/>的栅极电压。
图4绘示了一实施例的半导体电路。第一串行S1的第一装置单元D11的输入信号A与第二装置单元D12的输入信号B经逻辑和(AND)运算产生信号“A AND B”。第一串行S1的第一权重单元K1的权重信号W1为“1”。第一串行S1的输出串行信号为“W1×(A AND B)”，等于“A AND B”。
图5绘示了一实施例的半导体电路。第一串行S1的第一装置单元D11的输入信号A与第二装置单元D12的输入信号B经逻辑和(AND)运算产生信号“A AND B”。第一串行S1的第一权重单元K1的权重信号W1为“1”。因此，第一串行S1的输出串行信号为“A AND B”。第二串行S2的第二权重单元K2的权重信号W2为“0”，因此无论第三装置单元D21的输入信号X与第四装置单元D22的输入信号Y，第一节点P1的输出信号为第一串行S1的输出串行信号“A ANDB”。
图6绘示了一实施例的半导体电路。第一串行S1的第一装置单元D11具有输入信号A，第二装置单元D12具有权重信号“1”。第一串行S1的第一权重单元K1的权重信号W1为“1”。因此，第一串行S1的输出串行信号为A。第二串行S2的第三装置单元D21具有输入信号B，第四装置单元D22具有权重信号“1”。第二串行S2的第二权重单元K2的权重信号W2为“1”。因此，第二串行S2的输出串行信号为“B”。此实施例中，第一节点P1的输出信号为“A+B”，也为“A OR B”。
图7绘示了一实施例的半导体电路。第一串行S1的第一装置单元D11具有输入信号A，第二装置单元D12具有输入信号上述两个输入信号经逻辑和(AND)运算产生信号第一串行S1的第一权重单元K1的权重信号W1为“1”。因此，第一串行S1的输出串行信号为/>第二串行S2的第三装置单元D21具有输入信号/>第四装置单元D22具有输入信号B，上述两个输入信号经逻辑和(AND)运算产生信号/>第二串行S2的第二权重单元K2的权重信号W2为“1”。因此，第二串行S2的输出串行信号为此实施例中，第一节点P1的输出信号为/> 也为“A XOR B”。
图8绘示了一实施例的半导体电路。第一串行S1的第一装置单元D11的输入信号A、第二装置单元D12的输入信号B与装置单元D13的输入信号C经逻辑和(AND)运算得到信号“AAND B AND C”。第一串行S1的第一权重单元K1的权重信号W1为“1”。因此，第一串行S1的输出串行信号为“AAND B AND C”。
图9绘示了一实施例的半导体电路。第一串行S1的第一装置单元D11的输入信号A、第二装置单元D12的输入信号B与装置单元D13的输入信号C经逻辑和(AND)运算产生信号“AAND B AND C”。第一串行S1的第一权重单元K1的权重信号W1为“1”。因此，第一串行S1的输出串行信号为“AAND B AND C”。第二串行S2的第二权重单元K2的权重信号W2为“0”，且第三串行S3的第三权重单元K3的权重信号W3为“0”。因此，无论第三装置单元D21的信号X、第四装置单元D22的信号Y、装置单元D23的信号Z、装置单元D31的信号Q、装置单元D32的信号P与装置单元D33的信号R，第一节点P1的输出信号为第一串行S1的输出串行信号“A AND B ANDC”。
图10绘示了一实施例的半导体电路。第一串行S1的第一装置单元D11具有输入信号A，第二装置单元D12具有权重信号“1”，装置单元D13具有权重信号“1”。第一串行S1的第一权重单元K1的权重信号W1为“1”。因此，第一串行S1的输出串行信号为“A”。第二串行S2的第三装置单元D21具有输入信号B，第四装置单元D22具有权重信号“1”，装置单元D23具有权重信号“1”。第二串行S2的第二权重单元K2的权重信号W2为“1”。因此，第二串行S2的输出串行信号为“B”。第三串行S3的装置单元D31具有输入信号C，装置单元D32具有权重信号“1”，装置单元D33具有权重信号“1”。第三串行S3的第三权重单元K3的权重信号W3为“1”。因此，第三串行S3的输出串行信号为“C”。此实施例中，第一节点P1的输出信号为“A+B+C”，也为“AOR B OR C”。
图11绘示了一实施例的半导体电路。第一串行S1的第一装置单元D11的输入信号A、第二装置单元D12的输入信号与装置单元D13的输入信号C经逻辑和(AND)运算产生信号第一串行S1的第一权重单元K1的权重信号W1为“1”。因此，第一串行S1的输出串行信号为/> 可以类似概念推知，如图11所示的第二串行S2的输出串行信号为/>第三串行S3的输出串行信号为 第四串行S4的输出串行信号为“A AND B AND C”。此实施例中，第一节点P1的输出信号为/> 第四串行K4包括电性串联的第四权重单元K4、装置单元D41、装置单元D42与装置单元D43。
图12绘示了一实施例的半导体电路。第一串行S1的输出串行信号为 第二串行S2的输出串行信号为/>第三串行S3的输出串行信号为/>第四串行S4的输出串行信号为此实施例中，第一节点P1的输出信号为/>
图13绘示了一实施例的半导体电路。此实施例中，第一串行S1的第一权重单元K1的权重信号W1与第二串行S2的第二权重单元K2的权重信号W2为“0”。第三串行S3的第三权重单元K3的权重信号W3与第四串行S4的第四权重单元K4的权重信号W4为“1”。因此，第一节点P1的输出信号为第三串行S3的输出串行信号与第四串行S4的输出串行信号/>的总和。也就是说，第一节点P1的输出信号为/> 也为“A AND B XOR C”。
本公开中，串行组的各串行的装置单元与权重单元的数量不限定，可为一个、二个、三个、四个或更多个。各串行组的串行(例如NAND串行)的数量不限定，可为一个、二个、三个、四个或更多个。装置单元与权重单元可独立地为晶体管(或晶体管单元)或存储器单元(或存储单元)。当装置单元为存储器单元时，其栅极线可称为字线(WL)。存储器单元可为非挥发性存储器，例如闪存单元(lash memory cell)。存储器单元可具有浮栅(floatinggate)结构。存储器单元可具有氧化物-氮化物-氧化物(oxide-nitride-oxide(ONO))栅叠层结构。晶体管可为铁电场效晶体管(ferroelectric field effect transistor，FEFET)。但本公开不限于此。
图14绘示了一实施例的半导体电路。图14显示出半导体电路包括m×n个串行组的阵列。
位线BLi电性连接与数学模型(M)中的参数“hi”和参数“Jij”有关的串行组。串行组在位线BLi与源极线SLj的交错处。i为1至m的整数。j为1至n的整数。举例来说，位线BL1电性连接与参数“h1”、参数“J12”至参数“J1n”有关的串行组。位线BL2电性连接与参数“h2”、参数“J21”至参数“J2n”有关的串行组。位线BLm电性连接与参数“hm”、参数“Jm1”至参数“Jmn”有关的串行组。实施例中，可利用如图14所示的串行组阵列，应用数学模型(M)进行量子退火运算，以此有效率地进行运算来得到最佳解(optimal solution)。一实施例中，串行组可具有如图1所示的电路，并可参照如表1与表2所述的关系进行运算。另一实施例中，串行组可具有如图2所示的电路，并可参照如表1与表3所述的关系进行运算。
举例来说，当要计算数学模型(M1)的L1时，选择位线BL1，施加用于σi的栅极线的栅极电压(输入信号)，并且施加分别用于σ1的栅极线/>的栅极电压(输入信号)、用于σ2的栅极线/>的栅极电压(输入信号)、...与用于σn的栅极线/> 的栅极电压(输入信号)。可总加源极线SL1、SL2...SLn的输出信号来获得参数“h1”、参数“J12”至参数“J1n”有关的串行组的输出信号的总和，其等于如下所示的数学模型(M1)。源极线SL1、SL2...SLn的输出端可电性连接一共享的源极线，共享的源极线的输出信号为源极线SL1、SL2...SLn的输出信号的加总。
数学模型(M1)
图15绘示了另一实施例的半导体电路。图15显示出半导体电路的m×n个串行组。一实施例中，串行组可具有如图3所示的电路。一实施例中，可参照如表1与表4所述的关系进行运算。实施例中，可利用如图15所示的串行组阵列，应用数学模型(M)进行量子退火运算，以此有效率地进行运算来得到最佳解(optimal solution)。
图16显示一实施例的半导体电路的电性。曲线为快闪存储单元的Id-Vg曲线。垂直虚线表示电压Vd。水平虚线表示不同参数条件(j，h)对应的输出电流(Id)。图16的结果可以说明，实施例的具有多阶阈值电压(multi-level threshold voltage)的快闪存储单元的半导体电路能用以实现逻辑运算。
图17与图18分别绘示了一实施例的半导体电路的串行组的垂直剖面图与水平剖面图。图17的垂直剖面图是沿着图18的EF线绘制。图18的水平剖面图是沿着图17的GH线绘制。叠层结构102包括交错叠层的绝缘层104与栅极层106。栅极层106包括栅极层106A、栅极层106B与栅极层106C。信道层108在绝缘元件110与介电膜112之间。通道层108包括多晶硅或其它适合的半导体材料。介电膜112可包括氧化物例如氧化硅。介电膜112可为隧穿氧化膜。绝缘元件110包括氧化物例如氧化硅。介电膜114在介电膜112与栅极层106A之间。介电膜114在介电膜112与栅极层106B之间。介电膜114可包括氧化物例如氧化硅。电极元件116(例如浮动栅极)在介电膜118与介电膜112之间。介电膜118在栅极层106C与电极元件116之间。介电膜118可为阻绝层(blocking layer)。栅极层106A、栅极层106B与栅极层106C各包括由绝缘元件110互相分开的栅极线。图17与图18显示的半导体电路的串行组具有垂直分离栅结构(vertical split-gate structure)，具有占用面积小(footprint)，能提升装置密度。
图19至图30绘示了一实施例的半导体电路的串行组的制造方法。
请参照图19，叠层绝缘层与栅极层以形成叠层结构222。绝缘层包括绝缘层104与绝缘层220。栅极层包括栅极层106A与栅极层106B。绝缘层104可包括氧化物例如氧化硅。绝缘层220可包括氮化物例如氮化硅。栅极层可包括多晶硅或其它合适的半导体材料或导电材料。
请参照图20，对叠层结构222进行刻蚀步骤以形成沟道224。刻蚀步骤可停止在基底(例如底氧化物，未显示)。沟道224分开叠层结构222A与叠层结构222B。栅极层106A与栅极层106B各包括由沟道224分开的栅极线，分别属于叠层结构222A与叠层结构222B。
请参照图21，在叠层结构222的沟道224中形成绝缘元件225。
请参照图22，进行刻蚀步骤以形成开孔226在绝缘元件225与叠层结构222中，并回刻蚀绝缘层220以形成狭缝228。
请参照图23，介电膜118形成在开孔226及狭缝228中，并在叠层结构222的上表面上。介电膜118可包括氧化物例如氧化硅。介电膜230形成在介电膜118上。介电膜230可包括氮化物例如氮化硅。介电膜232形成在介电膜230上。介电膜232可包括氧化物例如氧化硅。
请参照图24，利用化学机械抛光方法移除叠层结构222的上表面上的介电膜118、介电膜230与介电膜232。
请参照图25，进行刻蚀步骤以移除开孔226内的介电膜118、介电膜230与介电膜232，而留下狭缝228内的介电膜118与介电膜230。开孔226的底部露出源极线的上表面(未显示)。
请参照图26，可形成介电膜114在开孔226露出的栅极层(栅极层106A与栅极层106B)的侧壁表面上。介电膜114可包括氧化物例如氧化硅。一实施例中，栅极层的材质为多晶硅，且是利用对栅极层进行氧化工艺以形成介电膜114。
请参照图27，可利用沉积工艺形成介电膜112在开孔226中，并在叠层结构222的上表面上。介电膜112可包括隧穿氧化物。可利用沉积工艺形成通道层108在开孔226中的介电膜112上。通道层108的材料可包括多晶硅或其它合适的半导体材料。
请参照图28，绝缘元件110形成在开孔226中，在叠层结构222的上表面上的介电膜112上。绝缘元件110可包括氧化物例如氧化硅。
请参照图29，可利用化学机械抛光方法移除叠层结构222的上表面上的介电膜112与绝缘元件110。
请参照图30，利用刻蚀方法移除绝缘层220，以形成狭缝234。然后，形成栅极层106C在狭缝234中。叠层结构102包括交错叠层的绝缘层104与栅极层(包括栅极层106A、栅极层106B与栅极层106C)。
图30显示的半导体电路的串行组具有垂直分离栅结构(vertical split-gatestructure)，具有占用面积小(footprint)，能提升装置密度。
本公开中，串行组并不限于如图17、图18与图30所示的垂直分离栅结构。串行组也可具有其它的半导体结构。
综上所述，虽然本公开已以实施例公开如上，然其并非用以限定本公开。本公开所属技术领域中本领域技术人员，在不脱离本公开的精神和范围内，当可作各种的更动与润饰。因此，本公开的保护范围当视随附的权利要求范围所界定的为准。
Claims (10)
1.一种半导体电路，包括多个串行，所述多个串行包括：
一第一串行，包括串联的一第一装置单元与一第二装置单元，其中该第一串行具有一权重信号W1，该第一装置单元具有输入信号A，该第二装置单元具有输入信号B；以及
一第二串行，包括串联的一第三装置单元与一第四装置单元，其中该第二串行具有一权重信号W2，该第三装置单元具有输入信号该第四装置单元具有输入信号/>其中，
该半导体电路的输出信号为所述多个串行的输出串行信号的总和，所述多个串行的所述多个输出串行信号包括：
该第一串行的一输出串行信号，其为“W1×(A AND B)”或“A AND(W1×B)”；以及
该第二串行的一输出串行信号，其为或/>
2.根据权利要求1所述的半导体电路，其中该第一串行与该第二串行之间具有一第一节点，该第一节点的一输出信号为 或为
3.根据权利要求1所述的半导体电路，其中该第一串行与该第二串行之间具有一第一节点，
当该权重信号W1为“1”，且该权重信号W2为“1”时，该第一节点的一输出信号为“A XNORB”；
当该权重信号W1为“1”，且该权重信号W2为“0”时，该第一节点的该输出信号为“AANDB”。
4.根据权利要求1所述的半导体电路，包括一串行组，其中该串行组包括该第一串行与该第二串行，该第一串行与该第二串行电性并联，其中该半导体电路还包括一位线与一源极线，该第一串行与该第二串行电性电性并联在该位线与该源极线之间，所述多个串行为NAND串行。
5.根据权利要求1所述的半导体电路，其中，
该第一串行还包括一第一权重单元，该第一权重单元具有该权重信号W1，
该第二串行还包括一第二权重单元，该第二权重单元具有该权重信号W2。
6.根据权利要求1所述的半导体电路，其中，
该第一装置单元或该第二装置单元具有该权重信号W1，
该第三装置单元或该第四装置单元具有该权重信号W2。
7.根据权利要求1所述的半导体电路，其中该半导体电路应用数学模型(M)执行量子退火计算，
数学模型(M)
其中该第一串行与该第二串行之间具有一第一节点，该第一节点的一输出信号为“σiANDσi”，或者为“σiXNORσj”，其中该输入信号A、该输入信号B、该输入信号与该输入信号/>分别为施加在该第一装置单元、该第二装置单元、该第三装置单元与该第四装置单元的栅极电压，
当所述多个栅极电压为正电压时，该数学模型(M)的变量“σi”或“σj”为“1”，
当所述多个栅极电压为0V时，该数学模型(M)的变量“σi”或“σj”为“-1”。
8.根据权利要求1所述的半导体电路，其中该半导体电路应用数学模型(M)执行量子退火计算，
数学模型(M)
其中该第一串行与该第二串行之间具有一第一节点，该第一节点的一输出信号为“σiANDσi”，
当该第一串行的该第一装置单元与该第二装置单元具有低的阈值电压，且该第二串行的该第三装置单元与该第四装置单元具有高的阈值电压时，该数学模型(M)中的参数“hi”为“1”，
当该第一串行的该第一装置单元与该第二装置单元和该第二串行的该第三装置单元与该第四装置单元具有高的阈值电压时，该数学模型(M)中的参数“hi”为“0”。
9.根据权利要求1所述的半导体电路，其中该半导体电路应用数学模型(M)执行量子退火计算，
数学模型(M)
其中该第一串行与该第二串行之间具有一第一节点，该第一节点的一输出信号为“σiXNORσj”，
当该第一串行的该第一装置单元与该第二装置单元和该第二串行的该第三装置单元与该第四装置单元具有低的阈值电压时，该数学模型(M)中的参数“Jij”为“1”，
当第该第一串行的该第一装置单元与该第二装置单元和该第二串行的该第三装置单元与该第四装置单元具有高的阈值电压时，该数学模型(M)中的参数“Jij”为“0”。
10.一种半导体电路的操作方法，包括：
使用一第一串行运算输入至该第一串行的一权重信号W1、输入至该第一串行的一第一装置单元的一输入信号A与输入至该第一串行的一第二装置单元的一输入信号B，得到一输出串行信号“W1×(A AND B)”或“A AND(W1×B)”；
使用一第二串行运算输入至该第二串行的一权重信号W2、输入至该第二串行的一第三装置单元的一输入信号与输入至该第二串行的一第四装置单元的一输入信号/>得到另一输出串行信号/>或/> 以及
总加该第一串行的该输出串行信号和该第二串行的该另一输出串行信号。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63/302,548 | 2022-01-24 | ||
| US202217847810A | 2022-06-23 | 2022-06-23 | |
| US17/847,810 | 2022-06-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116523061A true CN116523061A (zh) | 2023-08-01 |
Family
ID=87396421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210787531.4A Pending CN116523061A (zh) | 2022-01-24 | 2022-07-04 | 半导体电路及其操作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116523061A (zh) |
-
2022
- 2022-07-04 CN CN202210787531.4A patent/CN116523061A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10777566B2 (en) | 3D array arranged for memory and in-memory sum-of-products operations | |
| US10664746B2 (en) | Neural network system | |
| Park et al. | 3-D stacked synapse array based on charge-trap flash memory for implementation of deep neural networks | |
| Choi et al. | 3-D floating-gate synapse array with spike-time-dependent plasticity | |
| US9865311B1 (en) | Memory device including current generator plate | |
| US9711514B2 (en) | Methods and apparatuses including a select transistor having a body region including monocrystalline semiconductor material and/or at least a portion of its gate located in a substrate | |
| TW201117270A (en) | Integrated nanostructure-based non-volatile memory fabrication | |
| KR20180071922A (ko) | 고밀도 뉴로모픽 컴퓨팅 소자 | |
| TW201703237A (zh) | 三維雙密度反及快閃記憶體 | |
| US11195844B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| CN109427973B (zh) | 具有延伸穿过导电层的竖直触点的电容器 | |
| Choe et al. | 3D AND-type ferroelectric transistors for compute-in-memory and the variability analysis | |
| TW200527655A (en) | Semiconductor memory device and method for making same | |
| TWI584416B (zh) | 記憶體元件及其應用 | |
| De et al. | Neuromorphic Computing with 28nm High-K-Metal Gate Ferroelectric Field Effect Transistors Based Artificial Synapses | |
| CN116523061A (zh) | 半导体电路及其操作方法 | |
| TWI824578B (zh) | 半導體電路及其操作方法 | |
| US10056153B2 (en) | Semiconductor device and operating method of same | |
| TWI754373B (zh) | 記憶體裝置及其製造方法 | |
| CN114613409A (zh) | 包含支撑结构的存储器装置 | |
| CN116636324A (zh) | 电容式感测nand存储器 | |
| JP2005294565A (ja) | 不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置を含む半導体装置 | |
| US20240046970A1 (en) | Memory device and computing method thereof | |
| US11961572B2 (en) | Edge word line data retention improvement for memory apparatus with on-pitch semi-circle drain side select gate technology | |
| US20240130128A1 (en) | Single crystal silicon cores for stacked memory cells |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |