TWI810802B - 積體電路製造系統、三維積體電路結構及其製造方法 - Google Patents

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Abstract

三維積體電路結構包含多個晶粒層，例如頂部晶粒層及底部晶粒層。頂部晶粒層及/或底部晶粒層之每一者包含裝置，例如計算單元、類比數位轉換器、類比電路、射頻電路、邏輯電路、感測器、輸入/輸出裝置及/或記憶體裝置。在第一晶粒層及第二晶粒層上的裝置係被垂直內連接結構橫向包圍或相鄰於垂直內連接結構。

Description

積體電路製造系統、三維積體電路結構及其製造方法
本揭露是關於一種三維積體電路結構及其製造方法，特別是關於一種積體電路製造系統、三維積體電路結構及其製造方法。
三維(three dimensional，3D)堆疊晶片或積體電路(integrated circuit，IC)係可用於現代計算及電子系統中的整合技術。矽通孔(through-silicon vias，TSVs)係用以電性連接二個或多個堆疊晶粒。舉例而言，矽通孔可使計算機晶粒及記憶體晶粒的異質整合中減少堆疊晶粒的印痕。
本揭露之一態樣係提供一種三維積體電路結構，其係包含第一晶粒層及垂直地設置在第一晶粒層之下的第二晶粒層。第一晶粒層包含一或多個第一裝置及形成在第一 晶粒層內且在第一格線佈局內包圍一或多個第一裝置的多個垂直內連接結構。第二晶粒層包含一或多個第二裝置及形成在第二晶粒層內且在第二格線佈局內包圍一或多個第二裝置的多個垂直內連接結構。第一格線佈局係不同於第二格線佈局。在第二晶粒層內的垂直內連接結構之密度係大於在第一晶粒層內的垂直內連接結構之密度。
本揭露之另一態樣係提供一種積體電路製造系統，其係包含三維積體電路結構及可操作地連接至三維積體電路結構的電源供應器。三維積體電路結構包含第一晶粒層及第二晶粒層。第一晶粒層包含裝置及形成在第一晶粒層內並排列在第一格線佈局中的垂直內連接結構。第二晶粒層係垂直地連接至第一晶粒層，且包含裝置及形成在第二晶粒層內並排列在第二格線佈局中的垂直內連接結構。垂直內連接結構在第一格線佈局中的排列係不同於垂直內連接結構在第二格線佈局中的排列。垂直內連接結構在第一格線佈局中的第一密度係不同於垂直內連接結構在第二格線佈局中的第二密度。
本揭露之再一態樣係提供一種三維積體電路結構的製造方法，其係包含製作第一晶粒層，以製造裝置及第一複數個垂直內連接結構排列在第一晶粒層上的第一格線佈局中。中間導電層係製作在第一晶粒層上。第二晶粒層係製作為製造裝置及第二複數個垂直內連接結構排列在第二晶粒層上的第二格線佈局中。在中間導電層中的信號線係電性連接在第一複數個垂直內連接結構中的各別垂直內 連接結構至在第二複數個垂直內連接結構中的各別垂直內連接結構。在第一晶粒層上的第一格線佈局係不同於在第二晶粒層上的第二格線佈局。
100:三維積體電路封裝
102:基材
104:電性連接器
106:中介層
108:三維積體電路
200:三維積體電路結構
200A,200B:晶粒層
202:外圍結構
204:裝置
206:裝置
208,208a,208b:垂直內連接結構
210:垂直內連接結構
212:電源供應器
300:三維積體電路
302:晶粒層
304:晶粒層
306a,306b,306c,306d,306e:垂直內連接結構
308:佈局
310a,310b,310c:垂直內連接結構
312:佈局
314,316:間距
318:中間導電層
320:接觸
322:信號線
324,326:虛線
400,402,404,406:線
408:垂直內連接結構單元
410,412,414,416:邊緣
418:裝置
420:垂直內連接結構
422:晶粒區域
500,502:線
600:晶粒層
602,602’:裝置
604:格線
605:格線
606,606’:線
608:邊緣
610:線
612:中心線
614:信號線
700:晶粒層
702:裝置
704:裝置
706:晶粒區域
708:晶粒區域
710:區域
800:三維積體電路結構
802:頂部晶粒層
804:底部晶粒層
806:中間晶粒層
808:中間晶粒層
810:線
812:中心線
814:電源供應器
900:晶粒層
902:晶粒層
1000:晶粒層
1002:晶粒層
1100:晶粒層
1102:晶粒層
1104:電源供應器
1200,1202,1204,1206,1208:方塊
1300,1302,1304,1306:方塊
1400:系統
1402:處理裝置
1404:儲存裝置
1406:指令
1408:製造工具
1410:匯流排
1412:輸入/輸出介面
1414:網路介面
1416:網路
1418:元件庫
1420:輸入/輸出裝置
1500:積體電路製造系統
1502:設計廠
1504:光罩廠
1506:製造廠
1508:積體電路
1510:積體電路設計佈局圖
1512:光罩資料準備
1514:光罩製造
1516:罩幕
1518:晶圓製造
1520:晶圓
M,N,O,P:數目
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1]係繪示根據一些實施例的三維積體電路封裝。
[圖2]係繪示根據一些實施例的第一例示三維積體電路結構。
[圖3]係繪示根據一些實施例之在三維積體電路內的不同晶粒層上之垂直內連接結構之間的連接。
[圖4]係繪示根據一些實施例之垂直內連接結構單元之佈局的第一具體例。
[圖5]係繪示根據一些實施例之垂直內連接結構單元之佈局的第二具體例。
[圖6]係繪示根據一些實施例的晶粒層之第一具體例的方塊示意圖。
[圖7]係繪示根據一些實施例的晶粒層之第二具體例的方塊示意圖。
[圖8]係繪示根據一些實施例之三維積體電路結構的第二具體例。
[圖9]係繪示根據一些實施例的第三例示晶粒層。
[圖10]係繪示根據一些實施例的第四例示晶粒層。
[圖11]係繪示根據一些實施例的第五例示晶粒層。
[圖12]係繪示根據一些實施例之積體電路層之例示製造方法的流程圖。
[圖13]係繪示根據一些實施例之三維積體電路結構之例示製造方法的流程圖。
[圖14]係繪示根據一些實施例之適合用來設計三維積體電路結構的例示系統。
[圖15]係繪示根據一些實施例之例示積體電路製造系統及製造流程的方法示意圖。
以下揭露提供許多不同實施例或例示，以實施提供之態樣的不同特徵。以下敘述之組件和配置方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種具體例中重覆元件符號及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「下方(beneath)」、 「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的零件或特徵和其他零件或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本揭露所用的空間相對性描述也可以如此解讀。
本文所揭露的實施例提供三維積體電路結構，其包含多個晶粒層，例如頂部晶粒層及底部晶粒層。頂部晶粒層及/或底部晶粒層包含裝置，例如計算單元、類比數位轉換器(Analog-to-Digital converters，ADCs)、類比電路(analog circuits)、射頻電路(RF circuits)、邏輯電路、感測器、輸入/輸出(Input/Output，I/O)裝置及/或記憶體裝置。例示記憶體裝置包含靜態隨機存取記憶體(Static Random Access Memory，SRAM)、電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)、動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)、快取記憶體(cache)及/或快閃式記憶體(Flash Memory)。例示計算單元係微處理器、現場可程式化邏輯閘陣列(field-programmable gate array)、圖形處理單元等。
垂直內連接結構(vertical interconnect structure，VIS)係形成在三維積體電路結構的晶粒層內。 垂直內連接結構可為任何合適類型的垂直內連接結構，例如矽通孔(through-silicon vias，TSVs)、玻璃導通孔(through-glass vias，TGVs)、介電質導通孔(through-dielectric vias，TDVs)。如以下將做更詳細的說明，在一實施例中，三維積體電路內至少一晶粒層中的裝置之佈局規劃及垂直內連接結構係不同於三維積體電路內另一晶粒層中的裝置之佈局規劃及垂直內連接結構。
垂直內連接結構可用以傳輸電力訊號、資料訊號及偏壓訊號(例如類比偏壓訊號)。在每一個晶粒層內的垂直內連接結構係排列在晶粒層上的格線佈局中。垂直內連接結構的格線佈局可優化用來製造晶粒層的製程，進而可增加垂直內連接結構的產量。另外或可替代地，當垂直內連接結構在晶粒層上的密度係均勻的，均勻的密度減少垂直內連接結構及裝置之間的電阻，且電力訊號中的IR壓降(IR drop)可減少。
圖1係繪示根據一些實施例的三維積體電路封裝。三維積體電路封裝100包含基材102。基材102可為任何合適類型的基材，例如矽基基材或印刷電路板。電性連接器104係設置在基材102及中介層106之間。在繪示的實施例中，電性連接器104係焊錫凸塊(solder bumps)，但另一些實施例不限於此實施方式。電性連接器104可為任何合適的電性連接器，例如打線接合(wire bonds)或球形陣列(ball grid array)。
電性連接器104傳輸基材102及中介層106之間的電力訊號、資料訊號及/或偏壓訊號。中介層106係配置以在電性連接器104及三維積體電路108之間發送訊號。三維積體電路108包含二個或多個垂直堆疊的晶粒層及在每一個晶粒層內的一或多個垂直內連接結構，其係用以彼此電性連接晶粒層。在一些實施例中，三維積體電路108係異質三維積體電路，其在一晶粒層上的裝置類型係不同於另一晶粒層上的裝置類型。舉例而言，在底部晶粒層上的裝置類型可為記憶體裝置，而在頂部晶粒層上的裝置類型可為計算單元。在另一些實施例中，三維積體電路108係異質三維積體電路，其係相同類型的裝置形成在晶粒層內及/或之上。
如以下將更詳細說明的，在三維積體電路108內之一晶粒層中的垂直內連接結構係排列在一佈局中，其係可不同於在另一晶粒中之垂直內連接結構的排列。不同的佈局可變化，以達到更佳或最佳的區域使用量及/或路由需求(routing requirement)。舉例而言，電子設計應用(electronic design application，EDA)可用以決定晶粒層內之垂直內連接結構最佳或最適化的佈局，其係基於在晶粒層上之裝置的電力需求及設置在晶粒層之上的任何晶粒層上之裝置的電力需求。
另外或替代地，在一晶粒層上之垂直內連接結構的直徑、間隔及密度係相同的，但可不同於另一晶粒層上之垂直內連接結構的直徑、間隔及密度。在每一個晶粒層內 之垂直內連接結構的垂直內連接結構佈局、直徑、間隔及密度係基於例如晶粒層上之裝置的電力需求、在上方晶粒層上之裝置的電力需求及/或經過上方晶粒層之電力訊號、資料訊號及/或類比偏壓訊號的IR壓降。舉例而言，當三維積體電路係形成為具有二個晶粒層，在底部晶粒層內之垂直內連接結構的佈局係基於在底部晶粒層上之裝置的電力需求、在頂部晶粒層上之裝置的電力需求及/或經過上方晶粒層之電力訊號、資料訊號及/或類比偏壓訊號的IR壓降。在頂部晶粒層中之垂直內連接結構的佈局係基於頂部晶粒層上之裝置的電力需求。當電力訊號係輸入至底部晶粒層的三維積體電路中時，在底部晶粒層中之垂直內連接結構的密度一般係大於在頂部晶粒層中之垂直內連接結構的密度，因為在底部晶粒層中之垂直內連接結構需要提供足夠或最少量的電力至頂部晶粒層上的裝置，以維持頂部晶粒層上之裝置的操作整合。
圖2係繪示根據一些實施例之例示三維積體電路結構。三維積體電路結構200包含多個晶粒層。為了說明的目的，圖2包含三維積體電路結構的選擇部分。其他未繪示的部分可包含在三維積體電路結構內。舉例而言，可包含微凸塊、成型區域、虛擬區域、黏著層、散熱片、內連接、球形陣列(BGA)連接器、矽中介層及其他元件或結構單元。
在繪示的實施例中，三維積體電路結構200包含晶粒層200A及設置在晶粒層200A上的晶粒層200B。 三維積體電路結構的其他實施例可包含額外的晶粒層(例如3、5或8)。在一些實施例中，外圍結構202可提供機械支撐及/或提供散熱的熱傳導。
晶粒層200A包含裝置204。例示裝置204包含但裉於記憶體裝置及輸入/輸出裝置。晶粒層200B包含裝置206。在晶粒層200B上的裝置206可為相同類型的裝置或各種不同的裝置。在不限制的實施例中，裝置206為計算單元。在另一些實施例中，當三維積體電路結構係異質三維積體電路結構時，晶粒層200A可包含一或多個計算單元，而晶粒層200B可包含射頻電路及類比電路。在異質三維積體電路的其他例示實施例中，晶粒層200A可包含邏輯電路及記憶體裝置，而晶粒層200B可包含感測器、輸入/輸出裝置及一或多個計算單元。
晶粒層200B係電性連接至晶粒層200A，其係透過晶粒層A上的垂直內連接結構208及晶粒層200B上的垂直內連接結構210。一或多個裝置204係透過垂直內連接結構208及垂直內連接結構210而電性連接至一或多個各別裝置206。如前述說明，垂直內連接結構208及垂直內連接結構210包含矽通孔、介電質導通孔或其他類性的垂直內連接結構。在繪示的實施例中，垂直內連接結構208及垂直內連接結構210係矽通孔。矽通孔可為電源矽通孔、資料訊號矽通孔及偏壓矽通孔。舉例而言，包圍底部晶粒層200A之周圍的垂直內連接結構208a可為資料訊號矽通孔，而設置在裝置204之間的垂直內連接結構208b可 為電源矽通孔。
在晶粒層200A中的垂直內連接結構208係排列在第一佈局中，而在晶粒層200B中的垂直內連接結構210係排列在不同的第二佈局中。如上述之說明，在晶粒層200A上的垂直內連接結構208之佈局係至少基於例如晶粒層200A上之裝置204的電力需求、晶粒層200B上之裝置206的電力需求及/或經過電力訊號、資料訊號及/或類比偏壓訊號的IR壓降的因素。晶粒層200B上之垂直內連接結構210的佈局係至少基於晶粒層200B上之裝置206的電力需求。在一些例示中，垂直內連接結構208及垂直內連接結構210也可基於在晶粒層200A及晶粒層200B上之晶粒區域的較佳或最佳消耗量。
在繪示的實施例中，電源供應器212係透過電性連接器(例如圖1所示之電性連接器104)而電性連接至三維積體電路結構200。電源供應器212提供電力至晶粒層200A及晶粒層200B上的裝置204及裝置206。電源係透過至少一些垂直內連接結構208及垂直內連接結構210而供應至晶粒層200A及晶粒層200B。
如圖2所示，在晶粒層200A上的裝置204及垂直內連接208的佈局規劃係不同於在晶粒層200B上的裝置206及垂直內連接結構210的佈局規劃。在晶粒層200A內之裝置204的數目、垂直內連接結構208的數目及垂直內連接結構208的佈局係不同於在晶粒層200B內之裝置206的數目、垂直內連接結構210的數目及垂直內 連接結構210的佈局。因此，每一個晶粒層200A及晶粒層200B的設計及製造可基於各別晶粒層200A及晶粒層200B的需求而最佳化或選擇。舉例而言，當裝置208為處理單元時，由於處理單元的高速需求，可使用更昂貴的製程來製造晶粒層200B。取而代之地，當晶粒層200A上的裝置204包含記憶體裝置、類比裝置及/或邏輯裝置時，由於這些類型之裝置的較低速需求，可使用較不昂貴的製程來製造晶粒層200A。
圖3係繪示根據一些實施例之三維積體電路內的不同晶粒層中垂直內連接結構之間的連接。三維積體電路300包含位於晶粒層304下的晶粒層302。在晶粒層302上的垂直內連接結構306a至垂直內連接結構306e係排列在第一佈局308中。在晶粒層304上的垂直內連接結構310a至垂直內連接結構310c係排列在第二佈局312中。如前述說明，第一佈局308及第二佈局312可不相同，其係基於晶粒層302及晶粒層304的優化晶粒區域消耗量及/或電力需求。
舉例而言，對晶粒層302，垂直內連接結構306a至垂直內連接結構306e之間的距離或間距314(垂直內連接結構306a至垂直內連接結構306e的「間距」)一般是相同的，而對晶粒層304，垂直內連接結構310a至垂直內連接結構310c之間的間距316一般是相同的。然而，在繪示的實施例中，間距314係不同於間距316。在特定晶粒層內的垂直內連接結構之間距係取決於多種因素。舉 例而言，間距314及間距316係以三維積體電路的一或多個設計規則所定義。另外，在一些實施例中，間距314及間距316的最小距離係被用來製造各別晶粒層302及晶粒層304的製程所限制。在三維積體電路內的每一個晶粒層可利用其晶粒層的特定製程來製造。舉例而言，當處理單元係形成在晶粒層上，由於處理單元的高速需求，可使用較昂貴的製程來製造晶粒層。取而代之地，當晶粒層包含記憶體裝置、類比裝置及/或邏輯裝置時，由於這些類型之裝置的較低速需求，可使用較不昂貴的製程來製造晶粒層。
另外或替代地，垂直內連接結構306a至垂直內連接結構306e的密度及垂直內連接結構310a至垂直內連接結構310c的密度係取決於一或多個因素。當決定晶粒層內之垂直內連接結構的密度時，在晶粒層上的裝置類型(例如在晶粒層200A上的裝置204)、晶粒層上之裝置(例如在晶粒層200A上的裝置204)的電力需求、在位於晶粒層上及之上的任何晶粒層上之裝置(例如在晶粒層200B上的裝置206)的電力需求及/或經過位於晶粒層上及之上的任何晶粒層之訊號的IR壓降係要考慮的因素。另外，垂直內連接結構的密度可基於因素而隨跨越晶粒層改變。舉例而言，基於晶粒層之每一個部分內的裝置類型、晶粒層上之每一個部分內之裝置的電力需求、位於晶粒層上及之上的任何晶粒層上上之裝置的電力需求及/或經過位於晶粒層上及之上的任何晶粒層上之訊號的IR壓降，在晶粒層 之一部分內之垂直內連接結構的密度可不同於在晶粒層之另一部分內之垂直內連接結構的密度。
位於晶粒層302及晶粒層304之間的是中間導電層318(例如重分佈層)。晶粒層302及晶粒層304之間的電性連接係透過中間導電層318來執行。中間導電層318係圖案化以製造一或多個接觸(共同為接觸320)及一或多個信號線(共同為信號線322)。接觸320係用來電性連接晶粒層302內的垂直內連接結構(例如垂直內連接結構306a)至晶粒層304內的垂直內連接結構(例如垂直內連接結構310a)。垂直內連接結構306a與垂直內連接結構310a之間的電性連接係以虛線324表示。
由於晶粒層304內之垂直內連接結構310a至垂直內連接結構310c的第二佈局312係不同於晶粒層302內之垂直內連接結構306a至垂直內連接結構306e的第一佈局308，信號線322係用以自一晶粒層內之垂直內連接結構傳輸訊號至另一晶粒層內之各別垂直內連接結構。舉例而言，如圖3所示，信號線322電性連接晶粒層302上的垂直內連接結構306b至晶粒層304上的垂直內連接結構310b。垂直內連接結構306b與垂直內連接結構310b之間的電性連接係以虛線326表示。
雖然僅一個接觸320及僅一個信號線322係繪示於圖3，其他實施例可包含任何合適數量的接觸及信號線於中間導電層318內。另外，雖然未繪示於圖3，絕緣材料係設置在接觸320及信號線322周圍，以電性隔離接觸 320及信號線322彼此及其他在中間導電層318內的接觸及/或信號線。
圖4係繪示根據一些實施例之垂直內連接結構單元之佈局的第一具體例。垂直內連接結構單元408的線400、線402、線404及線406係設置為分別相鄰於裝置418的邊緣410、邊緣412、邊緣416及邊緣414。垂直內連接結構單元408包含垂直內連接結構420及未使用的晶粒區域422。未使用的晶粒區域422之尺寸可取決於一或多個設計規則及/或用來製造晶粒層之製程需求。
垂直內連接結構單元408形成在裝置418周圍的格線。當裝置418係晶粒層上的多個裝置之一者時，相鄰於其他裝置的垂直內連接結構單元408可為包圍其他裝置的垂直內連接結構單元之格線之部分(參照圖6及圖7)。裝置418可為三維積體電路結構內之底部晶粒層上的裝置(例如圖2中的晶粒層200A)、頂部晶粒層上的裝置(例如圖2中的晶粒層200B)或中間晶粒層(在底部晶粒層及頂部晶粒層之間)內的裝置。垂直內連接結構420係形成在垂直內連接結構單元408內。雖然裝置418、垂直內連接結構單元408及垂直內連接結構420係繪示為具有矩形形狀，其他實施例不限於此實施方式。
在繪示的實施例中，垂直內連接結構單元408圍繞裝置418，以形成格線及鄰接裝置418之邊緣410、邊緣412、邊緣416及邊緣414的線400、線402、線404及線406。如上所述，由於一或多個設計規則及/或用來製 造晶粒層的製程需求，垂直內連接結構420的間距一般係與各別晶粒層的垂直內連接結構相同。在另一些實施例中，垂直內連接結構單元408之線400、線402、線404及線406的數目可更少或更多。
圖5係繪示根據一些實施例之垂直內連接結構單元之佈局的第二具體例。相似於圖4的是，垂直內連接結構單元408的線400、線402、線404及線406係設置為分別相鄰於裝置418的邊緣410、邊緣412、邊緣416及邊緣414。在線400、線402、線404及線406中的垂直內連接結構單元408形成裝置418周圍的格線。
垂直內連接結構單元408的第二線500係相鄰且鄰接線400，而垂直內連接結構單元408的第二線502係相鄰且鄰接線402。在線400、線402、線404、線406、線500及線502之每一者中的垂直內連接結構單元408的數目可為相同數目或在一線中垂直內連接結構單元408的數目可不同於在另一線中垂直內連接結構單元408的數目。如上所述，垂直內連接結構420的間距係與在晶粒層上之垂直內連接結構420相同。
在一些實施例中，相鄰於裝置418的線402。在線400、線402、線404、線406、線500及線502之數目可更少或更多。如圖5所示，相鄰於邊緣410的線400及線500之數目為N，其中N=2。相鄰於邊緣412的線402及線502之數目為M，其中M=2。分別相鄰於邊緣416及邊緣414的線404及線406之數目為P及O，其 中O=P=1。在另一些實施例中，M、N、O及P之每一者可為任何合適的數目。舉例而言，M、N、O及P之每一者係等於一，如圖4所示。取而代之地，M係等於一，N係等於一，O係等於一，而P係等於三。
垂直內連接結構單元408的線400、線402、線404、線406、線500及線502的數目係取決於晶粒層上之垂直內連接結構420的密度。如上所述，垂直內連接結構420的密度係取決於一或多個因素。當決定晶粒層內之垂直內連接結構420的密度時，在晶粒層上的裝置類型、晶粒層上之裝置的電力需求、在位於晶粒層上及之上的任何晶粒層上之裝置的電力需求及/或經過位於晶粒層上及之上的任何晶粒層之訊號的IR壓降係要考慮的因素。
圖6係繪示根據一些實施例之晶粒層之第一具體例的方塊示意圖。在非限制的具體例中，晶粒層600係圖2中的底部晶粒層200A。多個裝置602係設置在晶粒層600中或晶粒層600上。如上述說明，例示裝置602包含但不限於靜態隨機存取記憶體、電阻式隨機存取記憶體、動態隨機存取記憶體及快閃式記憶體(Flash Memory)裝置、類比數位轉換器、輸入/輸出裝置及/或計算單元。
在圖6中，裝置602可為相同類型的裝置(例如記憶體)或至少一種類型的裝置602(例如記憶體)係不同於另一種類型的裝置602(例如邏輯電路)。在例示實施例中，垂直內連接結構的第一格線604係形成在晶粒層600上，以使每一個裝置602係被垂直內連接結構的第二格線605 橫向包圍。圖6繪示垂直內連接結構的第一線606(例如相對於邊緣608的鉛直線或垂直線)、垂直內連接結構的第二線610(例如相對於邊緣608的水平線或平行線)以及垂直內連接結構的中心線612。垂直內連接結構的數目及排列係為了說明的目的，且其他實施例可具有較少或較多數目的垂直內連接結構位於任何特定的佈局中。
垂直內連接結構可為電源垂直內連接結構，其係配置以傳輸電力訊號至裝置602及至連接到晶粒層600之一或多個額外的晶粒層上的裝置。在一實施例中，位於格線604之中心線612中的垂直內連接結構可為資料訊號垂直內連接結構，其係在三維積體電路結構的晶粒層之間傳輸資料訊號。因此，中心線612為訊號中繼線。在另一些實施例中，資料訊號垂直內連接結構係位於晶粒層內的其他位置。舉例而言，資料訊號垂直內連接結構可設置在包圍晶粒層600之周圍的一或多個第一線606(例如第一線606’)。
在一些實施例中，一或多個信號線電性連接垂直內連接結構至各別裝置。舉例而言，如圖6所示，信號線614電性連接裝置602’至垂直內連接結構之中心線612內的垂直內連接結構。雖然僅繪示一個信號線614於圖6，其他實施例可使用任何合適數量的信號線，以連接垂直內連接結構至各別裝置。
圖7係繪示根據一些實施例之晶粒層之第二具體例的方塊示意圖。圖7顯示在晶粒層700上的至少一個裝 置可占用比其他裝置更大量的區域。另外，一或多個未使用之晶粒區域的面積係不同於其他未使用之晶粒晶區域的面積。因此，在一些實施例中，裝置所使用的晶粒區域及/或未使用的晶粒區域所使用的晶粒區域可變化。
在非限制的具體例中，晶粒層700係圖2中的底部晶粒層200A。多個裝置602係設置在晶粒層700中或晶粒層700上。如圖7所示，相較於其他裝置602之每一者的面積量，裝置702及裝置704之每一者使用晶粒層700上較大的面積量。另外，在垂直內連接結構周圍且相鄰於裝置704之邊緣的未使用晶粒區域706(例如圖4中未使用的晶粒區域422)所使用的面積量係大於在垂直內連接結構周圍且相鄰於裝置702之邊緣的未使用晶粒區域708所使用的面積量。在一些實施例中，未使用晶粒區域之尺寸或面積係取決於相鄰於垂直內連接結構單元之裝置的類型及/或裝置602、裝置702及裝置704的尺寸。
另外或替代地，可移除一或多個垂直內連接結構(參照區域710)，以提供較大的裝置602’額外的晶粒區域及/或傳輸信號線。判定要移除哪一個垂直內連接結構係根據裝置602'的電力需求、在裝置602'周圍的裝置602的電力需求及/或位於晶粒層700上及之上的任何晶粒層上之裝置的電力需求。
圖8係繪示根據一些實施例之三維積體電路結構的第二具體例。三維積體電路結構800包含頂部晶粒層802、底部晶粒層804、中間晶粒層806及中間晶粒層808。 頂部晶粒層802包含裝置206，且底部晶粒層804、中間晶粒層806及中間晶粒層808之每一者包含一或多個裝置204。
在一實施例中，垂直內連接結構單元408的線810係設置在每一個晶粒層802、晶粒層804、晶粒層806及晶粒層808上的格線中。在垂直內連接結構單元408內的垂直內連接結構(例如圖4的垂直內連接結構420)係配置以在晶粒層802、晶粒層804、晶粒層806及晶粒層808之間傳輸電力訊號、資料訊號及/或類比偏壓訊號。在頂部晶粒層802、底部晶粒層804上、中間晶粒層806及中間晶粒層808之垂直內連接結構單元408的中心線812係配置以在晶粒層802、晶粒層804、晶粒層806及晶粒層808之間傳輸資料訊號。其他實施例可利用在每一個晶粒層802、晶粒層804、晶粒層806及晶粒層808上之任何合適之垂直內連接結構單元408的格線佈局來傳輸資料訊號、電力訊號及/或類比偏壓訊號。
在一實施例中，電源供應器814係可操作地連接至底部晶粒層804，以提供電力訊號至三維積體電路800。在此實施例中，在底部晶粒層804中之垂直內連接結構的密度係大於在中間晶粒層808中之垂直內連接結構的密度。在中間晶粒層808中之垂直內連接結構的密度係大於在中間晶粒層806中之垂直內連接結構的密度。在中間晶粒層806中之垂直內連接結構的密度係大於在頂部晶粒層802中之垂直內連接結構的密度。在每一個晶粒層802、晶粒 層804、晶粒層806及晶粒層808上的垂直內連接結構密度係自頂部晶粒層802增加至底部晶粒層804。由於在全部晶粒層802、晶粒層804、晶粒層806及晶粒層808上之裝置的電力需求，在底部晶粒層804中的垂直內連接結構的密度為最大。由於在底部晶粒層804中的垂直內連接結構提供電力訊號至所有晶粒層802、晶粒層804、晶粒層806及晶粒層808，在底部晶粒層804中的垂直內連接結構之密度係取決於在底部晶粒層804上之裝置204的電力需求、在中間晶粒層808上之裝置204的電力需求、在中間晶粒層806上之裝置204的電力需求、在頂部晶粒層802上之裝置206的電力需求及/或當電力訊號自底部晶粒層804傳輸至中間晶粒層808、自中間晶粒層808傳輸至中間晶粒層806及自中間晶粒層806傳輸至頂部晶粒層802所產生的IR壓降。
在中間晶粒層808中之垂直內連接結構的密度係取決於在中間晶粒層808上之裝置204的電力需求、在中間晶粒層806上之裝置204的電力需求、在頂部晶粒層802上之裝置206的電力需求及/或當電力訊號自中間晶粒層808傳輸至中間晶粒層806及自中間晶粒層806傳輸至頂部晶粒層802所產生的IR壓降。相似地，在中間晶粒層806中之垂直內連接結構的密度係取決於在中間晶粒層806上之裝置204的電力需求、在頂部晶粒層802上之裝置206的電力需求及/或當電力訊號自中間晶粒層806傳輸至頂部晶粒層802所產生的IR壓降。在頂部晶 粒層802中之垂直內連接結構的密度係取決於在頂部晶粒層802上之裝置206的電力需求。
另外，如上述之說明，在各別晶粒層802、晶粒層804、晶粒層806及晶粒層808中的垂直內連接結構之間距及直徑係相同，但在一晶粒層中之垂直內連接結構的間距及直徑係不同於在另一晶粒層中之垂直內連接結構的間距及直徑。在一些實施例中，在每一個晶粒層中之垂直內連接結構的密度、間距及直徑係不同於在所有其他晶粒層中之垂直內連接結構的密度、間距及直徑。
在另一些實施例中，電源供應器係可操作地連接至頂部晶粒層。在此實施例中，垂直內連接結構的密度在頂部晶粒層中為最大，並隨著在頂部晶粒層之下的每一個晶粒層而減少。圖9至圖11係繪示在三維積體電路中的晶粒層，其中垂直內連接結構的密度在頂部晶粒層中為最大，且垂直內連接結構的密度隨著在頂部晶粒層之下的每一個晶粒層而減少。圖9係繪示根據一些實施例之晶粒層的第三具體例。晶粒層900係三維積體電路結構中的底部晶粒層，其中三維積體電路結構係由晶粒層900、晶粒層1000及晶粒層1100所形成且包含裝置902。裝置902的一具體例為計算單元。在晶粒層900中的垂直內連接結構具有第一密度，且係排列在裝置902周圍的格線佈局中。
圖10係繪示根據一些實施例之晶粒層的第四具體例。晶粒層1000係藉由晶粒層900、晶粒層1000及晶粒層1100所形成之三維積體電路結構內的中間層，且包 含四個裝置1002的陣列。裝置1002可為相同類型的裝置或不同類型的裝置。例示裝置1002包含射頻裝置、邏輯裝置、類比裝置、記憶體裝置、計算單元或前述之組合。在晶粒層1000內的垂直內連接結構具有第二密度，其係排列在晶粒層1000上的格線佈局中，且排列在每一個裝置1002周圍的格線佈局中。在晶粒層1000內的垂直內連接結構之第二密度係大於在晶粒層900內的垂直內連接結構之第一密度。
圖11係繪示根據一些實施例之晶粒層的第五具體例。晶粒層1100係係藉由晶粒層900、晶粒層1000及晶粒層1100所形成之三維積體電路結構內的頂部晶粒層，且包含十六個裝置1102的陣列。如上所述，裝置1102可為相同類型的裝置或不同類型的裝置。例示裝置1102包含但不限於類比數位轉換器、類比電路、射頻電路、邏輯電路、輸入/輸出裝置、記憶體裝置或前述之組合。
在晶粒層1100內的垂直內連接結構具有第三密度，其係排列在晶粒層1100上的格線佈局中，且排列在每一個裝置1102周圍的格線佈局中。電源供應器1104係可操作地連接至晶粒層1100。因此，在晶粒層1100內的垂直內連接結構支持在三維積體電路結構內所有裝置902、裝置1002及裝置1102的電力需求。因此，在晶粒層1100內之垂直內連接結構的密度係大於在晶粒層900、晶粒層1000內之垂直內連接結構的密度。
圖12係繪示根據一些實施例之晶粒層的例示製造 方法之流程圖。首先，如方塊1200所示，提供基材。基材可為任何類型的基材。例示基材包含但不限於矽基材、絕緣層上覆矽(silicon on insulator，SOI)基材、藍寶石基材或化合物基材(例如砷化鎵基材、氮化鎵基材)。
接著，如方塊1202所示，決定裝置的位置及垂直內連接結構的位置。在一實施例中，裝置的位置及垂直內連接結構的位置係基於裝置特性及佈局圖來決定。除此之外，位置可利用電子設計應用來決定。在一些實施例中，一些或全部的位置係手動建立。
在方塊1204中，形成垂直內連接結構。垂直內連接結構可為矽通孔、介電質導通孔及其他類型的垂直內連接結構。任何合適的製程可用來製作垂直內連接結構。舉例而言，用來形成垂直內連接結構的一種技術包含形成第一罩幕層在基材上，並圖案化第一罩幕層，以包含將形成垂直內連接結構的開口。
導電材料係形成(例如沉積)在開口內。在非限制的具體例中，導電材料係利用物理氣相沉積製程或化學氣相沉積製程來沉積。導電材料可由任何合適的導電材料所組成，例如銅、鈷、鋁、鎢、摻雜多晶矽、其他合適的導電材料及/或前述之組合。
然後，第一罩幕層係被移除，且第二罩幕層係形成在基材上。第二罩幕層係被圖案化，以包含絕緣材料將形成在導電材料周圍的開口。絕緣材料係形成在開口內，且在導電材料周圍，以電性隔離垂直內連接結構。第二罩幕 層係接著被移除。
在方塊1206中，形成裝置在基材中及/或之上。任何合適的製程可用來製造裝置。在方塊1208中，形成一或多個信號線，以連接一或多個裝置至晶粒層內的選擇垂直內連接結構。信號線係電性連接一或多個裝置至各別的垂直內連接結構。
圖13係繪示根據一些實施例之三維積體電路結構的例示製造方法之流程圖。首先，如方塊1300所示，製作第一晶粒層。第一晶粒層的製程包含形成裝置、垂直內連接結構及信號線在第一晶粒層中及/或之上。可使用任何合適的製程來製造裝置、垂直內連接結構及信號線。
中間導電層係形成在第一晶粒層之表面上，並圖案化以產生一或多個接觸及/或一或多個信號線(方塊1302)。在一例示製程中，導電材料(例如銅)係沉積在第一晶粒層之表面上。罩幕層係形成在導電材料上，且被圖案化以定義接觸及/或信號線的位置。暴露在圖案化罩幕層內的導電材料係被移除(蝕刻)，以產生一或多個接觸及/或一或多個信號線。然後，絕緣材料係形成在接觸及/或信號線之間。如上所述，中間導電層係用來在第一間粒層及在第一晶粒層上的第二晶粒層之間傳輸訊號。
在方塊1304中，製作第二晶粒層。相似於第一晶粒層的製程，第二晶粒層的製程包含形成裝置及垂直內連接結構在第二晶粒層中及/或之上。第二晶粒層係製造為對準第一晶粒層。
接著，如方塊1306所示，連接第二晶粒層至中間導電層及第一晶粒層，以製造三維積體電路結構。在一實施例中，在第一晶粒層內的垂直內連接結構之間距、密度及/或直徑之至少一者係不同於在第二晶粒層內的垂直內連接結構之間距、密度及/或直徑之至少一者。另外或替代地，在第一晶粒層內的垂直內連接結構係排列在第一晶粒上的第一格線佈局中，且在第二晶粒層內的垂直內連接結構係排列在第二晶粒上的第二格線佈局中。在第一格線佈局中的垂直內連接結構之排列係不同於在第二格線佈局中的垂直內連接結構之排列。
在另一些實施例中，方塊中說明的操作可不依圖12及圖13所示的順序進行。舉例而言，依序所示的二個方塊實際上可實質同時執行。另外或替代地，可依相反順序執行方塊，取決於其包含的功能/行動。
圖14係繪示根據一些實施例之適合用來設計三維積體電路結構的例示系統。設計製程可藉由電腦系統來執行，例如ECAD系統。揭露之設計(例如佈局)方法的一些或全部操作可被進行為在設計廠中所進行的設計步驟，例如以下結合圖15說明的設計廠1502。
在一些實施例中，系統1400包含自動佈局及路由(automated place and route，APR)系統。在一些實施例中，系統1400包含處理裝置1402及非暫態、電腦可讀取儲存媒體(儲存裝置)1404。處理裝置1402為任何合適的處理裝置或多個處理裝置。例示製程裝置包含但不 限於中央處理器、微處理器、分散式處理系統(distributed processing system)、特殊應用積體電路(application specific integrated circuit)、圖形處理單元(distributed processing system)、現場可程式化邏輯閘陣列(field programmable gate array)或前述之組合。
儲存裝置1404可編碼或儲存例如電腦程式碼(例如一組可執行指令1406)。藉由處理裝置1402執行的可執行指令1406代表(至少部分的)ECAD工具，其執行一部分或所有所述用來製造所揭露之結構及積體電路之設計的方法。再者，製造工具1408可包含於積體電路的佈局及物理實作。在一或多個實施例中，儲存裝置1404為電子、磁性、光學、電磁、紅外光及/或半導體系統(或設備或裝置)。舉例而言，儲存裝置1404包含半導體或固態記憶體、磁帶、可移除式電腦磁片(removable computer diskette)、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁盤(rigid magnetic disk)及/或光碟。在使用光碟的一或多個實施例中，儲存裝置1404包含唯讀記憶光碟(compact disk-read only memory，CD-ROM)、光碟讀/寫(compact disk-read/write，CD-R/W)及/或數位影音光碟(digital video disc，DVD)。
處理裝置1402係可操作地透過匯流排1410連接至儲存裝置1404。處理裝置1402亦可操作地藉由匯流排 1410連接至輸入/輸出介面1412及網路介面1414。網路介面1414係可操作地連接至網路1416，故處理裝置1414及儲存裝置1404可透過網路1416連接至外部元件。在一或多個實施例中，網路1416係例示性的為任何類型的有線及/或無線網路，例如內部網路及/或分散式計算機網路(例如網際網路)。
網路介面1414使得系統1400透過網路1416與其他計算或電子裝置(圖未繪示)通信。網路介面1414包含無線網路介面及/或有線網路介面。例示無線網路介面包含藍芽(BLUETOOTH)、無線網路(WIFI)、全球互通微波存取(WIMAX)、通用封包無線服務(GPRS)或寬頻多重分碼存取(WCDMA)。例示有線網路介面包含乙太網路(ETHERNET)、通用系列匯流排(USB)或IEEE-1364。在一或多個實施例中，所揭露的一些或所有製程及/或方法係透過網路1416在分散式系統中執行。
處理裝置1402係配置以執行編碼在儲存裝置1404的可執行指令1406，以使系統1400可用以進行一些或所有製程及/或方法。舉例而言，電子設計應用(例如在ECAD系統中或做為獨立操作應用)可配置以進行圖1至圖13所示之方法及技術。
在一或多個實施例中，儲存裝置1404儲存可執行指令1406，其係配置以使系統1400可用以進行一些或所有製程及/或方法。在一或多個實施例中，儲存裝置1404亦儲存促進一部分或全部製程及/或方法之指令的資訊。在 一或多個實施例中，儲存裝置1404儲存元件庫1418，其包含(至少部分)標準及/或先前設計的元件。
輸入/輸出介面1412係可操作地連接至輸入/輸出裝置1420。在一或多個實施例中，輸入/輸出裝置1420包含一或多個影像擷取裝置、麥克風、掃描器、鍵盤、小鍵盤、滑鼠、觸控板、觸控螢幕及/或游標方向鍵，其係用來傳遞資訊及指令至處理裝置1402。輸入/輸出裝置1420亦可包含一或多個螢幕、一或多個擴音器、印表機、耳機、觸覺反饋裝置等。
系統1400係配置以透過輸入/輸出介面1412接收資訊。透過輸入/輸出介面1412接收的資訊包含處理裝置1402之製程的一或多個指令、數據、設計規則、元件庫及/或參數。資訊係透過匯流排1410傳輸至處理裝置1402。系統1400係配置以透過輸入/輸出介面1412接收關於使用者介面(user interface，UI)的資訊。資訊係以使用者介面1422或用來呈現在使用者介面1422中的方式儲存在儲存裝置1404中。
在一些實施例中，一部分或所有製程及/或方法係藉由處理裝置(例如處理裝置1402)做為獨立軟體應用(例如EDA)來執行。在一些實施例中，一部分或所有製程及/或方法係做為額外的軟體應用之部分的軟體應用來執行。在一些實施例中，一部分或所有製程及/或方法係做為軟體應用的外掛程式來執行。在一些實施例中，至少一製程及/或方法係做為EDA工具之一部分的軟體應用來執行。在一 些實施例中，一部分或所有製程及/或方法係係藉由系統1400使用的軟體應用來執行。在一些實施例中，包含標準及/或先前設計單元的佈局圖係利用例如購自CADENCE DESIGN SYSTEMS,Inc.的VIRTUOSO或其他合適的佈局產生工具的工具所產生。
在一些實施例中，製程係以儲存在非暫態電腦可讀取記錄媒體(例如儲存裝置1404)之程式的功能來實現。非暫態電腦可讀取記錄媒體的具體例包含但不限於外部/拆卸式及/或內部/內建儲存或記憶體單元，例如一或多個光碟(例如DVD)、磁碟(例如硬碟)、半導體記憶體(例如ROM、RAM、記憶卡)等。舉例而言，電路合成可在設計上進行，其中此設計所欲達成的行為及/或功能是藉由匹配自單元庫1418所選出之單元的設計，以轉換成功能均等的邏輯閘級(logic gate-level)電路描述。電路合成得到功能均等的邏輯閘極電路描述，例如閘級網表(gate-level netlist)。基於閘級網表，可產生藉由製造工具1408製造積體電路的光微影罩幕。根據一些實施例，裝置製造的更多態樣係結合圖15來揭露，其係積體電路製造系統的方塊圖及相關的製造流程。在一些實施例中，基於佈局圖，以下至少一者：(a)一或多個半導體罩幕；或(b)在半導體積體電路之層內的至少一元件，係利用製造系統1500所製造。
圖15係繪示根據一些實施例之例示積體電路製造系統及製造流程的方塊示意圖。在繪示的實施例中，積體 電路製造系統1500包含實體物，例如設計廠1502、光罩廠1504及積體電路製造商/製造廠(fab)1506，其彼此交流關於製造積體電路1508(例如本文所揭露的積體電路)的設計、開發及製程循環及/或維護。在系統1500中的實體物係藉由通信網路(圖未繪示)而可操作地連接。在一些實施例中，通信網路為單一網路。在一些實施例中，通信網路係各種不同的網路，例如內部網路及網際網路。通信網路包含有線及/或無線通信通道。
每一個實體物與一或多個另一些實體物交流，並提供服務至一或多個另一些實體物及/或接受來自一或多個另一些實體物服務。在一些實施例中，設計廠1502、光罩廠1504及積體電路製造廠1506之二者或多者係隸屬於單一公司。在一些實施例中，設計廠1502、光罩廠1504及積體電路製造廠1506之二者或多者係共存於共用的設施內並使用共同的資源。
設計廠(或設計團隊)1502產生積體電路設計佈局圖1510。積體電路設計佈局圖1510包含各種幾何圖案，或設計給被製造之積體電路1508的積體電路佈局圖。幾何圖案係對應至金屬、氧化物或半導體層的圖案，其組成被製造之積體電路1508的各種元件。各層結合以形成各種積體電路特徵。舉例而言，積體電路設計佈局圖1510之部分包含要形成在半導體基材(例如矽晶圓)及設置在半導體基材上的各種材料層中的各種積體電路特徵，例如主動擴散區域、閘極電極、源極及汲極、金屬線或區域導通 孔及結合墊的開口。
設計廠1502執行設計程序，以形成積體電路設計佈局圖1510。設計程序包含一或多個邏輯設計、實體設計或佈局與佈線。積體電路設計佈局圖1510係以一或多個具有幾何圖案資訊的資料檔案呈現。舉例而言，積體電路設計佈局圖1510可以GDS檔案格式、GDSII檔案格式或DFII檔案格式表示。
光罩廠1504包含光罩資料準備1512及光罩製造1514。光罩廠1504利用積體電路設計佈局圖1510，以根據積體電路設計佈局圖1510製造一或多個用來製造積體電路之各層的罩幕1516。光罩廠1504進行光罩資料準備1512，其中積體電路設計佈局圖1510係被轉譯成代表資料檔案(representative data file，RDF)。光罩資料準備1512提供RDF給光罩製造1514。光罩製造1514包含光罩寫入器(圖未繪示)，其轉換RDF成在基材上的圖案，例如在半導體晶圓上的罩幕(光罩)1516。積體電路設計佈局圖1510係藉由光罩資料準備1512來操作，以執行積體電路製造廠1506的光罩入器及/或需求的特定特徵。在圖15中，光罩資料準備1512及光罩製造1514係繪示為分開的元件。在一些實施例中，光罩資料準備1512及光罩製造1514可共同地當作光罩資料準備。
在一些實施例中，光罩資料準備1512包含光學鄰近校正(optical proximity correction，OPC)，其利用微影增強技術以補償影像錯誤，例如源自繞射、干涉、 其他製程效應等。光學鄰近校正調整積體電路設計佈局圖1510。在一些實施例中，光罩資料準備1512包含進一步的解析度增進技術(resolution enhancement techniques，RET)，例如偏軸照明(off-axis illumination)、次級解析輔助特徵(sub-resolution assist features)、相移光罩(phase-shifting masks)、其他合適的技術等或前述之組合。在一些實施例中，亦使用反向式微影技術(inverse lithography technology，ILT)，其係將光學鄰近校正當做反向式影像問題。
在一些實施例中，光罩資料準備1512包含光罩規範檢查(mask rule checker，MRC)(圖未繪示)，其檢查經過以一組光罩製造規則之OPC中之程序的積體電路設計佈局圖1510，光罩製造規則包含特定幾何及/或連接限制，以確保足夠承擔半導體製程中的變化等的限度。在一些實施例中，MRC修飾積體電路設計佈局圖1510，以補償在光罩製造過程中的限制，其可為了滿足光罩製造規則而不進行部分由OPC進行的修飾。
在一些實施例中，光罩資料準備1512包含微影製程檢查(lithography process checking，LPC)(圖未繪示)，其模擬將由積體電路製造廠1506執行以製造積體電路1508的製程。LPC模擬基於積體電路設計佈局圖1510的製程，其係用以製造模擬的製造裝置，例如積體電路1508。在LPC模擬中的製程參數可包含與積體電路製造循環之各種製程有關的參數、與用來製造積體電路之工 具有關的參數及/或其他製程之態樣。LPC負責各種因素，例如光罩圖案潛像對比(aerial image contrast)、聚焦深度(depth of focus，DOF)、光罩誤差放大因子(mask error enhancement factor，MEEF)、其他合適的因素等或前述之組合。在一些實施例中，在模擬的製造裝置已被LPC所製造，且若模擬裝置不具有足夠滿足設計規範的相近形狀，重複光學鄰近校正及/或光罩規範檢查，以進一步定義積體電路設計佈局圖1510。
應理解的是，上述光罩資料準備1512的說明已為了簡潔的目的而簡化。在一些實施例中，光罩資料準備1512包含額外的特特，例如邏輯操作(logic operation，LOP)以根據製造規範修飾積體電路設計佈局圖1510。另外，在光罩資料準備1512過程中適用於積體電路設計佈局圖1510的製程可以各種不同順序來執行。
在光罩資料準備1512之後，且在光罩製造1514過程中，一個罩幕1516或一組罩幕1516係基於積體電路設計佈局圖1510所製造。在一些實施例中，光罩製造1514包含基於積體電路設計佈局圖1510進行一或個微影程序。在一些實施例中，電子束(electron-beam，e-beam)或多電子束的機制係用來基於積體電路設計佈局圖1510形成罩幕(光罩幕或光罩)1516上的圖案。罩幕1516可以各種技術製造。舉例而言，在一些實施例中，罩幕1516係利用二元式技術(binary technology)製造。在一些實施例中，光罩圖案包含不透明區域及透明區域。 用來曝光位於晶圓上的影像靈敏材料層(例如光阻)的輻射光束(例如紫外光束)係被不透明區域所阻擋並轉移至透明區域。在一具體例中，罩幕1516的二元式光罩型式包含透明基材(例如熔融石英)及塗佈在二元式光罩的不透明區域中的不透明材料(例如鉻)。
在另一具體例中，罩幕1516係利用相移技術來製造。在罩幕1516的相移光罩型式中，形成在相移光罩上之圖案中的各種特徵係配置以具有適當的相差異，以增進解析度及影像品質。在各種具體例中，相移光罩可為衰減的相移光罩或替換的相移光罩。藉由光罩製造1514所產生的罩幕1516係用在各種製程中。舉例而言，罩幕1516係用在離子佈植製程中以形成半導體晶圓內的各種摻雜區域、用在蝕刻製程中以形成半導體晶圓內的各種蝕刻區域及/或用在其他合適的製程中。
積體電路製造廠1506包含晶圓製造1518。積體電路製造廠1506係包含一或多個用來製造各種不同積體電路產品的製造設備的積體電路製造廠商。在一些實施例中，積體電路製造廠1506為半導體專工廠。舉例而言，有複數個積體電路產品之前端製程(FEOL fabrication)的製造設備，而第二製造設備可提供用於積體電路製品之內連接及封裝的後端製程(BEOL fabrication)，且第三製造設備可提供專工廠商其他服務。
積體電路製造廠1506利用由光罩廠1504所製造的罩幕1516來製造積體電路1508。因此，積體電路製造 廠1506至少非直接地利用積體電路設計佈局圖1510來製造積體電路1508。在一些實施例中，半導體晶圓1520係藉由積體電路製造廠1506使用罩幕1516來製造，以形成積體電路1508。在一些實施例中，積體電路製造廠1506包含至少非直接地基於積體電路設計佈局圖1510來進行一或多個微影曝光。半導體晶圓1520包含矽基材或其他具有材料層形成於上的適當基材。半導體晶圓1520進一步包含一或多個各種摻雜區域、介電特徵、多層級內連接等(在後續製造步驟中形成)。
在一態樣中，三維積體電路結構包含第一晶粒層及垂直地設置在第一晶粒層之下的第二晶粒層。第一晶粒層包含一或多個第一裝置及形成在第一晶粒層內且在第一格線佈局內包圍一或多個第一裝置的多個垂直內連接結構。第二晶粒層包含一或多個第二裝置及形成在第二晶粒層內且在第二格線佈局內包圍一或多個第二裝置的多個垂直內連接結構。第一格線佈局係不同於第二格線佈局。在第二晶粒層內的垂直內連接結構之密度係大於在第一晶粒層內的垂直內連接結構之密度。
在一些實施例中，第一複數個垂直內連接結構中的垂直內連接結構之第一間距係不同於第二複數個垂直內連接結構中的垂直內連接結構之第二間距。在一些實施例中，一或多個第一裝置及第二裝置中的每一個裝置包含記憶體裝置、邏輯電路、輸入/輸出裝置、感測器、射頻電路、類比電路、類比數位轉換器或計算單元其中之一者。在一些 實施例中，第一複數個垂直內連接結構之至少一垂直內連接結構係配置以傳輸電力訊號。在一些實施例中，第一複數個垂直內連接結構之至少一垂直內連接結構配置以傳輸資料訊號。在一些實施例中，第一複數個垂直內連接結構中的每一個垂直內連接結構之第一直徑係不同於第二複數個垂直內連接結構中的每一個垂直內連接結構的第二直徑。在一些實施例中，三維積體電路結構更包含設置在第一晶粒層及第二晶粒層之間的中間導電層，其中間導電層係配置以在第一晶粒層及第二晶粒層之間傳輸電力訊號。在一些實施例中，三維積體電路結構為異質三維積體電路結構。
在另一態樣中，一種系統包含三維積體電路結構及可操作地連接至三維積體電路結構的電源供應器。三維積體電路結構包含第一晶粒層及第二晶粒層。第一晶粒層包含裝置及形成在第一晶粒層內並排列在第一格線佈局中的垂直內連接結構。第二晶粒層係垂直地連接至第一晶粒層，且包含裝置及形成在第二晶粒層內並排列在第二格線佈局中的垂直內連接結構。垂直內連接結構在第一格線佈局中的排列係不同於垂直內連接結構在第二格線佈局中的排列。垂直內連接結構在第一格線佈局中的第一密度係不同於垂直內連接結構在第二格線佈局中的第二密度。
在一些實施例中，第一複數個垂直內連接結構中的垂直內連接結構之第一間距不同於第二複數個垂直內連接結構中的垂直內連接結構之第二間距。在一些實施例中， 第一複數個垂直內連接結構中的垂直內連接結構之第一直徑不同於第二複數個垂直內連接結構中的垂直內連接結構之第二直徑。在一些實施例中，三維積體電路結構為異質三維積體電路結構。在一些實施例中，第一複數個第一裝置之至少一個第一裝置包含運算單元，且第二複數個第二裝置之至少一個第二裝置包含記憶體裝置。在一些實施例中，第二複數個第二裝置之至少一個第二裝置包含邏輯電路、輸入/輸出裝置、射頻電路、類比電路或類比數位轉換器其中之一者。在一些實施例中，電源供應器係可操作地連接至第一晶粒層，且第一密度大於該第二密度。在一些實施例中，電源供應器係可操作地連接至第二晶粒層，且第二密度大於該第一密度。在一些實施例中，系統更包含設於第一晶粒層及第二晶粒層之間的中間晶粒層，並連接第一晶粒層及第二晶粒層。中間晶粒層包含第三複數個第三裝置以及第三複數個垂直內連接結構。第三複數個垂直內連接結構中的垂直內連接結構之第三密度小於第二密度且大於第一密度。在一些實施例中，系統更包含設置在第一晶粒層及第二晶粒層之間的中間導電層，其中中間導電層包含信號線，信號線配置以在第一晶粒層內之第一複數個垂直內連接結構中的各別垂直內連接結構及第二晶粒層內之該第二複數個垂直內連接結構中的各別垂直內連接結構之間傳輸電力訊號。
在再一態樣中，一種三維積體電路結構的製造方法包含製作第一晶粒層，以製造裝置及第一複數個垂直內連 接結構排列在第一晶粒層上的第一格線佈局中。中間導電層係製作在第一晶粒層上。第二晶粒層係製作為製造裝置及第二複數個垂直內連接結構排列在第二晶粒層上的第二格線佈局中。在中間導電層中的信號線係電性連接在第一複數個垂直內連接結構中的各別垂直內連接結構至在第二複數個垂直內連接結構中的各別垂直內連接結構。在第一晶粒層上的第一格線佈局係不同於在第二晶粒層上的第二格線佈局。
在一些實施例中，在第一晶粒層上的裝置為運算單元，且每一個第二複數個裝置包含記憶體裝置、邏輯電路、輸入/輸出裝置、感測器、射頻電路、類比電路或類比數位轉換器其中之一者。
以上概述許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本技術領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優點。本技術領域具有通常知識者也應了解與此均等的架構並沒有偏離本揭露的精神和範圍，且在不偏離本揭露的精神和範圍下可做出各種變化、替代和改動。
200:三維積體電路結構
200A,200B:晶粒層
202:外圍結構
204:裝置
206:裝置
208,208a,208b:垂直內連接結構
210:垂直內連接結構
212:電源供應器

Claims (10)

  1. 一種三維積體電路結構，包含：一第一晶粒層，包含：一或多個第一裝置；以及第一複數個垂直內連接結構，形成在該第一晶粒層內，且在一第一格線佈局內包圍該一或多個第一裝置；以及一第二晶粒層，垂直地設置在該第一晶粒層之下，且該第二晶粒層包含：複數個第二裝置；第二複數個垂直內連接結構，形成在該第二晶粒層內，且在一第二格線佈局內包圍該些第二裝置，其中該第一格線佈局不同於該第二格線佈局，且該些第二垂直內連接結構之一密度大於該些第一垂直內連接結構之一密度，該一或多個第一裝置的佈局不同於該些第二裝置的佈局。
  2. 如請求項1所述之三維積體電路結構，其中該些第一複數個垂直內連接結構中的該些垂直內連接結構之一第一間距係不同於該些第二複數個垂直內連接結構中的該些垂直內連接結構之一第二間距。
  3. 如請求項1所述之三維積體電路結構，其中該一或多個第一裝置及該些第二裝置中的每一裝置包含一記憶體裝置、一邏輯電路、一輸入/輸出裝置、一感測器、 一射頻電路、一類比電路、一類比數位轉換器或一計算單元其中之一者。
  4. 如請求項1所述之三維積體電路結構，其中該第一複數個垂直內連接結構中的每一垂直內連接結構之一第一直徑係不同於該第二複數個垂直內連接結構中的每一垂直內連接結構的一第二直徑。
  5. 一種積體電路製造系統，包含：三維積體電路結構；以及一電源供應器，可操作地連接至該三維積體電路結構，其中該三維積體電路結構包含：一第一晶粒層，包含：第一複數個第一裝置；以及第一複數個垂直內連接結構，形成在該第一晶粒層內，並排列在一第一格線佈局中；一第二晶粒層，垂直地設置在該第一晶粒層之下，且該第二晶粒層包含：第二複數個第二裝置，其中該第一複數個第一裝置的佈局不同於該第二複數個第二裝置的佈局；以及第二複數個垂直內連接結構，形成在該第二晶粒層內，並排列在一第二格線佈局中，其中在該第一格線佈局中的該第一複數個垂直內連接結構的排列不同於在該第二格線佈局中的該第二複數個 垂直內連接結構的排列，且該第一複數個垂直內連接結構之一第一密度不同於該第二複數個垂直內連接結構之一第二密度。
  6. 如請求項5所述之積體電路製造系統，其中該第一複數個垂直內連接結構中的該些垂直內連接結構之一第一間距不同於該第二複數個垂直內連接結構中的該些垂直內連接結構之一第二間距。
  7. 如請求項5所述之積體電路製造系統，其中該第一複數個第一裝置之至少一第一裝置包含一運算單元；以及該第二複數個第二裝置之至少一第二裝置包含一記憶體裝置。
  8. 如請求項5所述之積體電路製造系統，更包含：一中間晶粒層，設於該第一晶粒層及該第二晶粒層之間，並連接該第一晶粒層及該第二晶粒層，其中該中間晶粒層包含：一第三複數個第三裝置；以及一第三複數個垂直內連接結構，其中該第三複數個垂直內連接結構中的該些垂直內連接結構之一第三密度小於該第二密度，且大於該第一密度。
  9. 如請求項5所述之積體電路製造系統，更包含：一中間導電層，設置在該第一晶粒層及該第二晶粒層之間，其中該中間導電層包含一信號線，該信號線配置以在該第一晶粒層內之該第一複數個垂直內連接結構中的各別垂直內連接結構及該第二晶粒層內之該第二複數個垂直內連接結構中的各別該些垂直內連接結構之間傳輸一電力訊號。
  10. 一種三維積體電路結構的製造方法，包含：製作一第一晶粒層，以製造一裝置及第一複數個垂直內連接結構排列在該第一晶粒層上的一第一格線佈局中；製作在該第一晶粒層上的一中間導電層，以製造一信號線；製作一第二晶粒層，以製造複數個裝置及第二複數個垂直內連接結構排列在該第二晶粒層上的一第二格線佈局中，其中該些第二晶粒層的該些裝置的佈局不同於該第一晶粒層的該裝置的佈局；以及連接該第二晶粒層至該第一晶粒層，其中在該第一格線佈局中的該第一複數個垂直內連接結構的排列不同於在該第二格線佈局中的該第二複數個垂直內連接結構的排列，且該信號線電性連接在該第一複數個垂直內連接結構中 的各別垂直內連接結構至該第二複數個垂直內連接結構中的各別垂直內連接結構。
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