KR20220136083A - 3d 집적 회로 내의 수직 상호 연결 구조 - Google Patents

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히로키 노구치
히데히로 후지와라
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Abstract

3D IC 구조는 상부 다이 층 및 하부 다이 층과 같은 다중 다이 층을 포함한다. 상부 다이 층 및/또는 하부 다이 층은 각각 컴퓨팅 유닛, 아날로그-디지털 변환기, 아날로그 회로, RF 회로, 논리 회로, 센서, I/O 디바이스 및/또는 메모리 디바이스와 같은 디바이스를 포함한다. 제1 다이 층 및 제2 다이 층 상의 디바이스는 VIS에 의해 측방향으로 둘러싸여 있거나 인접해 있다.

Description

3D 집적 회로 내의 수직 상호 연결 구조{VERTICAL INTERCONNECT STRUCTURES IN THREE-DIMENSIONAL INTEGRATED CIRCUITS}
우선권 주장 및 상호참조
본 출원은 2021년 3월 31일에 출원된 "Through-Silicon Vias In Three-Dimensional Integrated Circuits"라는 제목의 미국 가특허 출원 번호 제63/168,462호의 우선권을 주장하며, 이 출원의 전체 개시 내용은 전체 참조에 의해 여기에 포함된다.
3D 적층 칩(3-dimsional stacked chip) 또는 집적 회로(integrated circuit)는 현대의 컴퓨팅 및 전자 시스템에 사용될 수 있는 통합 기술이다. TSV(through-silicon vias)는 2 이상의 적층 다이(die)를 전기적으로 연결하는데 사용된다. 예를 들어, TSV는 적층 다이가 차지하는 공간을 줄이기 위해 컴퓨테이션 다이와 메모리 다이의 이종 통합(heterogeneous integration)을 가능하게 할 수 있다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따른 3D IC 패키지를 도시한다.
도 2는 일부 실시예에 따른 제1 예시적인 3D IC 구조를 도시한다.
도 3은 일부 실시예에 따른 3D IC에서 상이한 다이 층 상의 수직 상호접속 구조(VIS) 사이의 연결을 도시한다.
도 4는 일부 실시예에 따른 VIS 셀의 레이아웃의 제1 예를 도시한다.
도 5는 일부 실시예에 따른 VIS 셀의 레이아웃의 제2 예를 도시한다.
도 6은 일부 실시예에 따른 다이 층의 제1 예의 블록도를 도시한다.
도 7은 일부 실시예에 따른 다이 층의 제2 예의 블록도를 도시한다.
도 8은 일부 실시예에 따른 3D IC 구조의 제2 예를 도시한다.
도 9는 일부 실시예에 따른 다이 층의 제3 예를 도시한다.
도 10은 일부 실시예에 따른 다이 층의 제4 예를 도시한다.
도 11은 일부 실시예에 따른 다이 층의 제5 예를 도시한다.
도 12는 일부 실시예에 따른 IC 층을 제조하는 예시적인 방법의 흐름도를 도시한다.
도 13은 일부 실시예에 따른 3D IC 구조를 제조하는 예시적인 방법의 흐름도를 도시한다.
도 14는 일부 실시예에 따른 3D IC 구조를 설계하기에 적합한 예시적인 시스템을 도시한다.
도 15는 일부 실시예에 따른 예시적인 집적 회로 제조 시스템 및 제조 흐름의 블록도를 도시한다.
다음 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예시를 제공한다. 컴포넌트 및 구성의 구체적인 예는 본 개시를 단순화하기 위해 아래에 설명된다. 물론, 이러한 예는 단지 예시에 불과할 뿐 제한하려는 의도는 아니다. 예를 들어, 이어지는 설명에 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징 및 제2 특징 사이에 추가적인 특징부가 형성될 수 있는 실시예 또한 포함할 수 있다. 또한, 본 개시는 다양한 예시에 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순하고 명확하게 하기 위한 것이고, 그 자체가 설명되는 다양한 실시예 및/또는 구성 사이에 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에,", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 설명한 대로 한 구성요소 또는 특징부와 다른 구성 또는 특징부 간의 관계를 설명하기 쉽게 설명하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여 사용 중이거나 동작 중인 디바이스의 상이한 배향을 포함하고자 한다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술어구도 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에 개시된 실시예는 상부 다이 층 및 하부 다이 층과 같은 다중 다이 층을 포함하는 3D IC 구조를 제공한다. 상부 다이 층 및/또는 하부 다이 층은 컴퓨팅 유닛, 아날로그-디지털 변환기(analog to digital converter; ADC), 아날로그 회로, RF회로, 논리회로, 센서, 입출력 디바이스, 메모리 디바이스와 같은 디바이스를 포함한다. 예시적인 메모리 디바이스는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 저항성 랜덤 액세스 메모리(Resistive Random Access Memory; RRAM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 캐시(cache), 및/또는 플래시 메모리를 포함한다. 예시적인 컴퓨팅 유닛은 마이크로프로세서, 필드 프로그래머블 게이트 어레이(field-programmable gate array), 그래픽 처리 유닛 등이다.
수직 상호 연결 구조(Vertical interconnect structures; VIS)는 3D IC 구조의 다이 층에 형성된다. VIS는 실리콘 관통 비아(through-silicon vias; TSV), 유리 관통 비아(through-glass vias, TGV), 유전체 관통 비아(through-dielectric vias; TDV)와 같은 임의의 적합한 유형의 VIS일 수 있다. 이후에 더욱 자세하게 설명되는 바와 같이, 한 실시예에서, 3D 집적회로(3D Integrated circuit; 3D IC) 내의 적어도 하나의 다이 층에 있는 VIS 및 디바이스의 평면도는 3D IC 내의 다른 다이 층에 있는 VIS 및 디바이스의 평면도와 상이하다.
VIS는 전력 신호, 데이터 신호, 바이어스 전압 신호(예를 들어, 아날로그 바이어스 신호)를 전송하는데 사용될 수 있다. 각 다이 층의 VIS는 다이 층 상의 그리드 레이아웃에 배열된다. 다이 층 내의 VIS는 다이 층 상의 디바이스 또는 디바이스들 주위에 그리드 레이아웃에 배열될 수 있다. VIS의 그리드 레이아웃은 다이 층을 제조하기 위해 사용되는 제조 프로세스를 개선할 수 있으며, 이는 결국 VIS의 수율을 증가시킬 수 있다. 추가적으로 또는 대안적으로, VIS의 밀도가 다이 층 상에 균일할 때, 균일한 밀도는 VIS 및 디바이스 사이의 저항을 감소시키고, 그리고 전력 신호 내의 IR 강하는 감소될 수 있다.
도 1은 일부 실시예에 따른 3D IC 패키지를 도시한다. 3D IC 패키지(100)은 기판(102)을 포함한다. 기판(102)은 실리콘 기반 기판(silicon-based substrate) 또는 인쇄 회로 기판(printed circuit board)과 같은 임의의 적합한 유형의 기판일 수 있다. 전기 커넥터(104)는 기판(102)과 인터포저(106) 사이에 배치된다. 도시된 실시예에서, 전기 커넥터(104)는 땜납 범프(Solder Bump)이지만, 다른 실시예는 이러한 구현으로 제한되지 않는다. 전기 커넥터(104)는 와이어 본드(wire bond) 또는 볼 그리드 어레이(ball grid array)와 같은 임의의 적절한 전기 커넥터일 수 있다.
전기 커넥터(104)는 기판(102)과 인터포저(106) 사이에서 전력 신호, 데이터 신호, 및/또는 바이어스 신호를 전송한다. 인터포저(106)는 전기 커넥터(104)와 3D IC(108) 사이에서 신호를 라우팅하도록 구성한다. 3D IC(108)는 다이 층을 서로 전기적으로 연결하기 위한 각 다이 층 내의 하나 이상의 VIS와 수직으로 적층된 둘 이상의 다이 층을 포함한다. 일부 실시예에서, 3D IC(108)는 하나의 다이 층 상의 디바이스 유형이 다른 다이 층 상의 디바이스 유형과 상이한 이종의(heterogeneous) 3D IC이다. 예를 들어, 하부 다이 층 상의 디바이스 유형은 메모리 디바이스일 수 있고 상부 다이 층 상의 디바이스 유형은 컴퓨팅 유닛일 수 있다. 다른 실시예에서, 3D IC(108)는 동일한 유형의 디바이스가 다이 층 내에 및/또는 다이 층 상에 형성되는 동종의(homogeneous) 3D IC이다.
이후에 더욱 자세하게 설명되는 바와 같이, 3D IC(108) 내의 하나의 다이 층에 있는 VIS는 다른 다이 층에 있는 VIS의 배열과 다를 수 있는 레이아웃에 배열된다. 다른 레이아웃은 개선되거나 최적의 영역 사용 및/또는 라우팅 요구를 충족하기 위해 달라질 수 있다. 예를 들어, 전자 설계 응용 프로그램 (EDA)은 다이 층 상의 디바이스의 전력 요구에 더하여 그 다이 층 위에 배치된 임의의 다이 층 상의 디바이스의 전력 요구에 기반하여 다이 층의 VIS에 대한 최상의 또는 최적의 레이아웃을 결정하는 데 사용될 수 있다.
추가적으로 또는 대안적으로, VIS의 직경, 피치, 및 밀도는 하나의 다이 층에서 동일하지만, VIS의 직경, 피치 및/또는 밀도는 다른 다이 층에서 상이할 수 있다. 각각의 다이 층에 있는 VIS의 VIS 레이아웃, 직경, 피치 및 밀도는 예를 들어 다이 층에 있는 디바이스의 전력 요구, 상위 다이 층에 있는 디바이스의 전력 요구 및/또는 상위 다이 층에서의 전력 신호, 데이터 신호 및/또는 아날로그 바이어스 신호에 의해 경험되는 IR 강하를 기초로 한다. 예를 들어, 3D IC가 2개의 다이 층으로 형성될 때, 하부 다이 층의 VIS 레이아웃은 하부 다이 층의 디바이스 전력 요구, 상부 다이 층 디바이스의 전력 요구 및/또는 상부 다이 층에서 전력 신호, 데이터 신호 및/또는 아날로그 바이어스 신호가 경험하는 IR 강하를 기초로 한다. 상부 다이 층에 있는 VIS의 레이아웃은 상부 다이 층에 있는 디바이스의 전력 요구를 기초로 한다. 하부 다이 층의 VIS는 상부 다이 층 상의 디바이스 동작의 무결성을 유지하기 위해 상부 다이 층 상의 디바이스에 충분하거나 최소한의 양의 전력을 제공해야 하기 때문에, 전력 신호가 하부 다이 층에서 3D IC에 입력될 때, 하부 다이 층의 VIS 밀도는 일반적으로 상부 다이 층의 VIS 밀도보다 크다.
도 2는 일부 실시예에 따른 예시적인 3D IC 구조를 도시한다. 3D IC 구조(200)는 다수의 다이 층을 포함한다. 예시용으로, 도 2는 3D IC 구조의 선택 부분을 포함한다. 도시되지 않은 다른 부분은 3D IC 구조에 포함될 수 있다. 예를 들어, 마이크로 범프, 몰딩 영역, 더미 영역, 접착 층, 방열 판, 인터커넥트, 볼 그리드 어레이(BGA) 커넥터, 실리콘 인터포저 및 기타 컴포넌트 또는 구조적 구성요소가 포함될 수 있다.
도시된 실시예에서, 3D IC 구조(200)는 다이 층(200A) 및 다이 층(200A) 위에 배치된 다이 층(200B)을 포함한다. 3D IC 구조의 다른 실시예는 추가적인 다이 층(예를 들어, 3, 5, 또는 8개)을 포함할 수 있다. 일부 실시예에서, 주변 구조(202)는 기계적 지지를 제공하고 및/또는 열 소산을 위한 열 전도를 제공할 수 있다.
다이 층(200A)은 디바이스(204)를 포함한다. 디바이스(204)의 예는 메모리 디바이스 및 I/O 디바이스를 포함하지만 이에 제한되지 않는다. 다이 층(200B)은 디바이스(206)를 포함한다. 다이 층(200B) 상의 디바이스(206)는 동일한 유형의 디바이스 또는 다양한 상이한 디바이스일 수 있다. 비제한적인 실시예에서, 디바이스(206)는 컴퓨팅 유닛이다. 다른 실시예에서, 3D IC 구조가 이종(heterogeneous) 3D IC 구조일 때, 다이 층(200A)은 하나 이상의 컴퓨팅 유닛을 포함할 수 있고 다이 층(200B)은 RF 회로 및 아날로그 회로를 포함할 수 있다. 이종 3D IC의 다른 실시예에서, 다이 층(200A)은 논리 회로 및 메모리 디바이스를 포함할 수 있고, 그리고 다이 층(200B)은 센서, 입출력 디바이스, 및 하나 이상의 컴퓨팅 유닛을 포함할 수 있다.
다이 층(200B)은 다이 층(200A) 상의 VIS(208) 및 다이 층(200B) 상의 VIS(210)를 통해 다이 층(200A)에 전기적으로 연결된다. 하나 이상의 디바이스(204)는 VIS(208, 210)를 통해 하나 이상의 각 디바이스(206)에 전기적으로 연결된다. 앞서 논의된 바와 같이, VIS(208, 210)는 TSV, TDV, 또는 다른 유형의 VIS를 포함한다. 도시된 실시예에서, VIS(208, 210)는 TSV이다. TSV는 전력 TSV, 데이터 신호 TSV 및 바이어스 TSV일 수 있다. 예를 들어, 하부 다이 층(200A)의 주변 주위에 위치된 VIS(208a)는 데이터 신호 TSV일 수 있고 디바이스(204) 사이에 배치된 VIS(208b)는 전력 TSV일 수 있다.
다이 층(200A)의 VIS(208)는 제1 레이아웃에 배열되는 반면, 다이 층(200B) 상의 VIS(210)는 상이한 제2 레이아웃에 배열된다. 앞서 설명된 바와 같이, 다이 층(200A) 상의 VIS(208)의 레이아웃은 적어도 다이 층(200A) 상의 디바이스(204)의 전력 요구, 다이 층(200B) 상의 디바이스(206)의 전력 요구, 및 /또는 전력 신호, 데이터 신호 및/또는 아날로그 바이어스 신호에 의해 경험되는 IR 강하와 같은 요인에 기초한다. 다이 층(200B) 상의 VIS(210)의 레이아웃은 적어도 다이 층(200B) 상의 디바이스(206)의 전력 요구에 기초한다. 일부 예에서, VIS(208, 210)의 레이아웃은 또한 다이 층(200A, 200B) 상의 다이 영역의 개선되거나 최적화된 소비에 기초할 수 있다.
도시된 실시예에서, 전원(212)은 도 1에 도시된 전기 커넥터(104)와 같은 전기 커넥터를 통해 3D IC 구조(200)에 전기적으로 연결된다. 전원(212)은 다이 층(200A, 200B) 상의 디바이스(204, 206)에 전력을 공급한다. 전력은 VIS(208, 210) 중 적어도 일부를 통해 다이 층(200A, 200B)에 공급된다.
도 2에 도시된 바와 같이, 다이 층(200A) 상의 디바이스(204) 및 VIS(208)의 평면도는 다이 층(200B) 상의 디바이스(206) 및 VIS(210)의 평면도와 상이하다. 다이 층(200A) 내의 디바이스(204)의 수, VIS(208)의 수, 및 VIS(208)의 레이아웃은 다이 층(200B) 내의 디바이스(206)의 수, VIS(210)의 수, 및 VIS(210)의 레이아웃과 상이하다. 따라서, 각각의 다이 층(200A, 200B)의 설계 및 제조는 각각의 다이 층(200A, 200B)의 요구에 기초하여 최적화되거나 선택될 수 있다. 예를 들어, 디바이스(206)가 처리 유닛인 경우, 처리 유닛에 대한 고속 요구로 인해 다이 층(200B)을 제조하기 위해 더 비싼 제조 프로세스가 사용될 수 있다. 대안적으로, 다이 층(200A) 상의 디바이스(204)가 메모리 디바이스, 아날로그 디바이스, 및/또는 논리 디바이스를 포함할 때, 이러한 유형의 디바이스의 더 느린 속도 요구로 인해 다이 층(200A)을 제조하기 위해 덜 비싼 제조 프로세스가 사용될 수 있다.
도 3은 일부 실시예에 따른 3D IC에서 상이한 다이 층의 VIS 사이의 연결을 도시한다. 3D IC(300)는 다이 층(304) 아래에 위치한 다이 층(302)을 포함한다. 다이 층(302) 상의 VIS(306a 내지 306e)는 제1 레이아웃(308) 내에 배열된다. 다이 층(304) 상의 VIS(310a 내지 310c)는 제2 레이아웃(312) 내에 배열된다. 앞서 논의한 바와 같이, 제1 레이아웃 및 제2 레이아웃(308, 312)은 개선된 다이 면적 소비 및/또는 다이 층(302, 304)의 전력 요구에 기초하여 상이할 수 있다.
예를 들어, VIS(306a 내지 306e) 사이의 거리 또는 피치(314) (VIS(306a 내지 306e)의 "피치")는 일반적으로 다이 층(302)에 대해 동일하고, VIS(310a 내지 310c)에 대한 피치(316)는 다이 층(304)에 대해 동일하다. 그러나 도시된 실시예에서 피치(314)는 피치(316)와 상이하다. 특정 다이 층의 VIS에 대한 피치는 여러 요인을 기초로 할 수 있다. 예를 들어, 피치(314, 316)는 3D IC에 대한 하나 이상의 설계 규칙에 의해 정의된다. 추가적으로, 일부 실시예에서, 피치(314, 316)의 최소 거리는 각각의 다이 층(302, 304)을 제조하기 위해 사용되는 제조 프로세스에 의해 제한된다. 3D IC의 각 다이 층은 해당 다이 층에 대한 특정 제조 프로세스를 사용하여 제조될 수 있다. 예를 들어, 다이 층 상에 처리 유닛이 형성되는 경우, 처리 유닛에 대한 고속 요구로 인해 다이 층을 제조하기 위해 더 비싼 제조 프로세스가 사용될 수 있다. 대안적으로, 다이 층이 메모리 디바이스, 아날로그 디바이스, 및/또는 논리 디바이스를 포함할 때, 이러한 유형의 디바이스의 더 느린 속도 요구로 인해 다이 층을 제조하기 위해 덜 비싼 제조 프로세스가 사용될 수 있다.
추가적으로 또는 대안적으로, VIS(306a 내지 306e)의 밀도 및 VIS(310a 내지 310c)의 밀도는 하나 이상의 요인에 기초한다. 다이 층 상의 디바이스(예를 들어, 다이 층(200A) 상의 디바이스(204))의 유형, 다이 층 상의 디바이스(예를 들어, 다이 층(200A) 상의 디바이스(204))의 전력 요구, 다이 층 위 및 상부에 위치한 임의의 다이 층 상의 디바이스(예: 다이 층(200B)의 디바이스(206))의 전력 요구, 및/또는 다이 층의 위 및 상부에 위치하는 임의의 다이 층에서 신호에 의해 경험되는 IR 강하는 다이 층 내의 VIS의 밀도를 결정할 때 고려되는 요인이다. 추가적으로, VIS의 밀도는 상기 요인에 기초하여 다이 층에 걸쳐 달라질 수 있다. 예를 들어, 다이 층의 한 부분에 있는 VIS의 밀도는 다이 층 내의 각 섹션에 있는 디바이스 유형, 다이 층 상의 각 섹션에 있는 디바이스의 전력 요구, 다이 층 위 또는 상부에 위치한 임의의 다이 층 상의 디바이스의 전력 요구, 및/또는 다이 층 위 또는 상부에 위치한 임의의 다이 층 상의 신호에 의해 경험되는 IR 강하에 기초하여 다이 층의 임의의 부분에 있는 VIS의 밀도와 상이할 수 있다.
중간 전도 층(318)(예를 들어, 재분배 층)은 다이 층(302, 304) 사이에 위치한다. 다이 층(302, 304) 사이의 전기적 연결은 중간 전도 층(318)을 통해 구현된다. 중간 전도 층(318)은 하나 이상의 접촉부(집합적으로 접촉부(320)) 및 하나 이상의 신호 라인(집합적으로 신호 라인(322))을 생성하도록 패터닝 된다. 접촉부(320)는 다이 층(302) 내의 VIS(예를 들어, VIS(306a))를 다이 층(304) 내의 VIS(예를 들어, VIS(310a))에 전기적으로 연결하는 데 사용된다. VIS(306a)와 VIS(310a) 사이의 전기적 연결은 점선(324)으로 표시된다.
다이 층(304) 내에 있는 VIS(310a 내지 310c)의 제2 레이아웃(312)이 다이 층(302) 내에 있는 VIS(306a 내지 306e)의 제1 레이아웃(308)과 상이하기 때문에, 신호 라인(322)은 하나의 다이 층 내의 하나의 VIS로부터 다른 다이 층 내의 각각의 VIS로 신호를 라우팅하는 데 사용된다. 예를 들어, 도 3에 도시된 바와 같이, 신호 라인(322)은 다이 층(302) 상의 VIS(306b)를 다이 층(304) 상의 VIS(310b)에 전기적으로 연결한다. VIS(306b)와 VIS(310b) 사이의 전기적 연결은 점선(326)으로 표시된다.
비록 도 3에는 단 하나의 접촉부(320) 및 단 하나의 신호 라인(322)만이 도시되어 있지만, 다른 실시예는 중간 전도 층(318)에 임의의 적절한 수의 접촉부 및 신호 라인을 포함할 수 있다. 추가적으로, 도 3에 도시되지 않았지만, 절연 물질은 중간 전도 층(318) 내에서 접촉부(320) 및 신호 라인(322)을 서로로부터 및 다른 접촉부 및/또는 신호 라인으로부터 전기적으로 격리시키기 위하여 접촉부(320) 및 신호 라인(322) 주위에 배치된다.
도 4는 일부 실시예에 따른 VIS 셀의 레이아웃의 제1 예를 도시한다. VIS 셀(408)의 라인(400, 402, 404, 406)은 디바이스(418)의 에지(410, 412, 416, 414)에 각각 인접하여 배치된다. VIS 셀(408)은 VIS(420) 및 미사용 다이 영역(422)을 포함한다. 미사용 다이 영역(422)은 하나 이상의 설계 규칙 및/또는 다이 층을 제조하는 데 사용되는 제조 프로세스의 요구에 기초할 수 있다.
VIS 셀(408)은 디바이스(418) 주위에 그리드를 형성한다. 디바이스(418)가 다이 층 상의 다중 디바이스 중 하나일 때, 다른 디바이스에 인접한 VIS 셀(408)은 다른 디바이스 주위의 VIS 셀 그리드의 일부일 수 있다(예를 들어, 도 6 및 7 참조). 디바이스(418)는 3D IC 구조 내의 하부 다이 층(예를 들어, 도 2의 다이 층(200A)) 상의 디바이스, 상부 다이 층(예를 들어, 도 2의 다이 층(200B)) 상의 디바이스, 또는 중간 다이 층(하부 다이 층과 상부 다이 층 사이) 내의 디바이스일 수 있다. VIS(420)는 VIS 셀(408) 내에 형성된다. 디바이스(418), VIS 셀(408), 및 VIS(420)는 직사각형 형상을 갖는 것으로 도시되지만, 다른 실시예는 이러한 구현으로 제한되지 않는다.
도시된 실시예에서, VIS 셀(408)은 그리드를 형성하기 위해 디바이스(418)를 둘러싸고 라인(400, 402, 404, 406)은 디바이스(418)의 에지(410, 412, 416, 414)에 접한다. 앞서 설명된 바와 같이, VIS(420)의 피치는 다이 층을 제조하는 데 사용되는 제조 프로세스의 하나 이상의 설계 규칙 및/또는 요구로 인해 일반적으로 각각의 다이 층의 VIS에 대해 동일하다. 다른 실시예에서, VIS 셀(408)의 라인(400, 402, 404, 406)의 수는 더 적거나 더 많을 수 있다.
도 5는 일부 실시예에 따른 VIS 셀의 레이아웃의 제2 예를 도시한다. 도 4와 같이, VIS 셀(408)의 라인(400, 402, 404, 406)은 디바이스(418)의 각 에지(410, 412, 416, 414)에 각각 인접하여 배치된다. 라인(400, 402, 404, 406) 내의 VIS 셀(408)은 디바이스(418) 주위에 그리드를 형성한다.
VIS 셀(408)의 제2 라인(500)은 라인(400)에 인접하고 접하며, VIS 셀(408)의 제2 라인(502)은 라인(402)에 인접하고 접한다. 각각의 라인(400, 402, 404, 406, 500, 502) 내의 VIS 셀(408)의 수는 동일한 수이거나 한 라인에 있는 VIS 셀(408)의 수는 다른 라인 내의 VIS 셀(408)의 수와 상이할 수 있다. 앞서 언급한 바와 같이, VIS(420)의 피치는 다이 층 상의 VIS(420)에 대해 동일하다.
실시예에서, 디바이스(418)에 인접한 라인(400, 402, 404, 406, 500, 502)의 수는 더 적거나 많을 수 있다. 도 5에 도시된 바와 같이, 에지(410)에 인접한 라인(400, 500)의 수는 N이고, 여기서 N은 2이다. 에지(412)에 인접한 라인(402, 502)의 수는 M이고, 여기서 M은 2이다. 각각의 에지(416, 414)에 인접한 라인(404, 406)의 수는 P 및 O이며, 여기서 O=P=1이다. 다른 실시예에서, M, N, O 및 P는 각각 임의의 적합한 수일 수 있다. 예를 들어, M, N, O, P는 도 4에 도시된 바와 같이 각각 1과 같을 수 있다. 대안적으로, M은 1과 같을 수 있고, N은 1과 같을 수 있고, O는 1과 같을 수 있고, 그리고 P는 3과 같을 수 있다.
VIS 셀(408)의 라인(400, 402, 404, 406, 500, 502)의 수는 다이 층 상의 VIS(420)의 밀도에 기초한다. 앞서 설명된 바와 같이, VIS(420)의 밀도는 하나 이상의 요인에 기초한다. 다이 층 상의 디바이스의 유형, 다이 층 상의 디바이스의 전력 요구, 다이 층 위 및 상부에 위치하는 임의의 다이 층 상의 디바이스의 전력 요구 및/또는 다이 층 위 및 상부에 위치하는 임의의 다이 층에서 신호에 의해 경험되는 IR 강하는 다이 층에서 VIS(420)의 밀도를 결정할 때 고려되는 요인이다. 추가적으로, VIS(420)의 밀도는 하나 이상의 요인에 기초하여 다이 층에 걸쳐 다를 수 있다. 예를 들어, 다이 층의 한 부분에 있는 VIS(420)의 밀도는 다이 층의 각 섹션 내의 디바이스의 유형, 다이 층의 각 섹션 내의 디바이스의 전력 요구, 다이 층 위 및 상부에 위치하는 임의의 다이 층에 있는 디바이스의 전력 요구, 및/또는 다이 층 위 및 상부에 위치하는 임의의 다이 층에서 신호에 의해 경험되는 IR 강하에 기초하여 다이 층의 다른 부분에 있는 VIS(420)의 밀도와 다를 수 있다.
도 6은 일부 실시예에 따른 다이 층의 제1 예의 블록도를 도시한다. 비제한적인 예에서, 다이 층(600)은 도 2의 하부 다이 층(200A)이다. 다수의 디바이스(602)는 다이 층(600) 내부 또는 상에 배치된다. 앞서 논의된 바와 같이, 예시적인 디바이스(602)는 SRAM, RRAM, DRAM 및 플래시 메모리 디바이스, ADC, I/O 디바이스 및/또는 컴퓨팅 유닛을 포함하지만 이에 제한되지 않는다.
도 6에서, 디바이스(602)는 동일한 유형의 디바이스(예를 들어, 메모리)일 수 있거나 적어도 하나의 유형의 디바이스(602)(예를 들어, 메모리)는 다른 유형의 디바이스(602)(예를 들어, 논리 회로)와 다를 수 있다. 예시적인 실시예에서, VIS의 제1 그리드(604)는 다이 층(600) 상에 형성되어 각각의 디바이스(602)가 VIS의 제2 그리드(605)에 의해 측면으로 둘러싸인다. 도 6은 VIS의 제1 라인(606)(예를 들어, 에지(608)에 대한 수직선 또는 종선) 및 VIS의 제2 라인(610)(예를 들어, 에지(608)에 대한 수평 또는 평행선), 및 VIS의 중심선(612)을 도시한다. VIS의 수 및 배열은 예시 목적을 위한 것이며 다른 실시예는 임의의 주어진 레이아웃에 위치되는 더 적거나 더 많은 수의 VIS를 가질 수 있다.
VIS는 전력 신호를 디바이스(602) 및 다이 층(600)에 부착된 하나 이상의 추가적인 다이 층 상의 디바이스에 전송하도록 구성된 전력 VIS일 수 있다. 일 실시예에서, 그리드(604)의 중심선(612)에 위치된 VIS는 3D IC 구조에서 다이 층 사이에서 데이터 신호를 전송하는 데이터 신호 VIS일 수 있다. 따라서, 중심선(612)은 신호 트렁크다. 다른 실시예에서, 데이터 신호 VIS는 다이 층 내의 다른 위치에 위치될 수 있다. 예를 들어, 데이터 신호 VIS는 다이 층(600)의 주변부(예를 들어, 제1 라인(606')) 주위에 위치된 제1 라인(606) 중 하나 이상에 배치될 수 있다.
일부 실시예에서, 하나 이상의 신호 라인은 VIS를 각각의 디바이스에 전기적으로 연결한다. 예를 들어, 도 6에 도시된 바와 같이, 신호 라인(614)은 디바이스(602')를 VIS의 중심선(612)에 있는 VIS에 전기적으로 연결한다. 하나의 신호 라인(614)만이 도 6에 도시되어 있지만, 다른 실시예는 VIS를 각각의 디바이스에 연결하기 위해 임의의 적절한 수의 신호 라인을 사용할 수 있다.
도 7은 일부 실시예에 따른 다이 층의 제2 예의 블록도를 도시한다. 도 7은 적어도 하나의 디바이스가 다른 디바이스와 비교하여 다이 층(700) 상의 더 많은 양의 영역을 소비할 수 있음을 보여준다. 추가적으로, 하나 이상의 미사용 다이 영역의 면적은 다른 미사용 다이 영역의 면적과 상이할 수 있다. 따라서, 디바이스에 의해 사용되는 다이 영역 및/또는 미사용 다이 영역에 의해 사용되는 다이 영역은 일부 실시예에서 변할 수 있다.
비제한적인 예에서, 다이 층(700)은 도 2의 하부 IC 층(200A)이다. 다수의 디바이스(602)는 다이 층(700) 내부 및/또는 다이 층(700) 상에 배치된다. 도 7에 도시된 바와 같이, 디바이스(702, 704) 각각은 다른 디바이스(602) 각각에 의해 사용되는 면적의 양과 비교하여 다이 층(700) 상의 더 많은 양의 면적을 사용한다. 추가적으로, 디바이스(704)의 에지에 인접한 VIS(예를 들어, 도 4의 미사용 다이 영역(422)) 주변의 미사용 다이 영역(706)에 의해 사용되는 면적의 양은 디바이스(702)에 인접한 VIS 주변의 미사용 다이 영역(708)에 의해 사용되는 영역의 양보다 크다. 일부 실시예에서, 미사용 다이 영역의 크기 또는 면적은 VIS 셀에 인접한 디바이스의 유형 및/또는 디바이스(602, 702, 704)의 크기를 기초로 한다.
추가로 또는 대안적으로, 더 큰 디바이스(602')를 위한 추가 다이 영역을 제공하고/하거나 신호 라인을 라우팅하기 위해 하나 이상의 VIS가 제거될(영역 710 참조) 수 있다. 제거할 VIS의 결정은 디바이스(602')의 전력 요구, 디바이스(602') 주변의 디바이스(602)의 전력 요구, 및/또는 다이 층(700) 위 및 상부에 위치하는 임의의 다이 층 상의 디바이스의 전력 요구를 기초로 한다.
도 8은 일부 실시예에 따른 3D IC 구조의 제2 예를 도시한다. 3D IC 구조(800)는 상부 다이 층(802), 하부 다이 층(804), 및 중간 다이 층(806, 808)을 포함한다. 상부 다이 층(802)은 디바이스(206)를 포함하고 각각의 다이 층(804, 806, 808)은 하나 이상의 디바이스(204)를 포함한다.
일 실시예에서, VIS 셀(408)의 라인(810)은 각각의 다이 층(802, 804, 806, 808) 상의 그리드에 배치된다. VIS 셀(408)의 VIS(예: 도 4의 VIS(420))는 다이 층(802, 804, 806, 806) 사이에서 전력 신호, 데이터 신호 및/또는 아날로그 바이어스 신호를 전송하도록 구성된다. 상부 다이 층(802), 하부 다이 층(804) 및 중간 다이 층(806, 808) 상의 VIS 셀(408)의 중심선(812)은 다이 층(802, 804, 806, 808) 사이에서 데이터 신호를 전송하도록 구성될 수 있다. 다른 실시예는 각각의 다이 층(802, 804, 806, 808) 상의 VIS 셀(408)의 임의의 적절한 그리드 레이아웃을 사용하여 데이터 신호, 전력 신호, 및/또는 아날로그 바이어스 신호를 전송할 수 있다.
일 실시예에서, 전원(814)은 3D IC(800)에 전원 신호를 제공하기 위해 하부 다이 층(804)에 동작 가능하게 연결된다. 이러한 실시예에서, 하부 다이 층(804) 내의 VIS의 밀도는 중간 다이 층(808) 내의 VIS의 밀도보다 더 크다. 중간 다이 층(808) 내의 VIS 밀도는 중간 다이 층(806) 내의 VIS 밀도보다 더 크다. 중간 다이 층(806) 내의 VIS 밀도는 상부 다이 층(802) 내의 VIS 밀도보다 크다. 각 다이 층(802, 804, 806, 808) 상의 VIS 밀도는 상부 다이 층(802)에서 하부 다이 층(804)으로 증가한다. 하부 다이 층(804) 내의 VIS 밀도는 모든 다이 층(802, 804, 806, 808) 상의 디바이스(204, 206)의 전력 요구로 인해 가장 크다. 하부 다이 층(804) 내의 VIS가 모든 다이 층(802, 804, 806, 808)에 전력 신호를 공급하기 때문에, 하부 다이 층(804) 내의 VIS 밀도는 하부 다이 층(804) 상의 디바이스(204)의 전력 요구, 중간 다이 층(808) 상의 디바이스 전력 요구, 중간 다이 층(806) 상의 디바이스(204)의 전력 요구, 상부 다이 층(802) 상의 디바이스(206)의 전력 요구, 및/또는 전력 신호가 하부 다이 층(804)에서 중간 다이 층(808)으로, 중간 다이 층(808)에서 중간 다이 층(806)으로, 그리고 중간 다이 층(806)에서 상부 다이 층(802)으로 전송할 때 발생되는 IR 강하를 기초로 한다.
중간 다이 층(808) 내의 VIS의 밀도는 중간 다이 층(808) 상의 디바이스(204)의 전력 요구, 중간 다이 층(806) 상의 디바이스(204)의 전력 요구, 상부 다이 층(802) 상의 디바이스(206)의 전력 요구 및/또는 전력 신호가 중간 다이 층(808)에서 중간 다이 층(806)으로, 그리고 중간 다이 층(806)에서 상부 다이 층(802)으로 전송될 때 발생된 IR 강하에 기초한다. 유사하게, 중간 다이 층(806) 내의 VIS의 밀도는 중간 다이 층(806) 상의 디바이스(204)의 전력 요구, 상부 다이 층(802) 상의 디바이스(206)의 전력 요구, 및/또는 전력 신호가 중간 다이 층(806)에서 상부 다이 층(802)으로 전송될 때 발생된 IR 강하에 기초한다. 상부 다이 층(802) 내의 VIS의 밀도는 상부 다이 층(802) 상의 디바이스(206)의 전력 요구에 기초한다.
추가적으로, 앞서 논의된 바와 같이, 각각의 다이 층(802, 804, 806, 808) 내의 VIS의 피치 및 직경은 동일하지만 하나의 다이 층 내의 VIS의 피치 및 직경은 다른 다이 층 내의 VIS의 피치 및 직경과 다를 수 있다. 일부 실시예에서, 각각의 다이 층 내의 VIS의 밀도, 피치, 및 직경은 다른 모든 다이 층 내의 VIS의 피치, 밀도 및 직경과 상이하다.
다른 실시예에서, 전원은 상부 다이 층에 동작 가능하게 연결된다. 그러한 실시예에서, VIS의 밀도는 상부 다이 층에서 가장 크고 상부 다이 층 아래의 각각의 다이 층과 함께 감소한다. 도 9 내지 도 11은 VIS의 밀도가 상부 다이 층에서 가장 크고 VIS의 밀도가 상부 다이 층 아래의 각 다이 층과 함께 감소하는 3D IC의 다이 층을 도시한다. 도 9는 일부 실시예에 따른 다이 층의 제3 예를 도시한다. 다이 층(900)은 다이 층(900, 1000, 1100)에 의해 형성된 3D IC 구조의 하부 다이 층이고 디바이스(902)를 포함한다. 디바이스(902)의 일례는 컴퓨팅 유닛이다. 다이 층(900) 내의 VIS는 제1 밀도를 가지며 디바이스(902) 주위에 그리드 레이아웃에 배열된다.
도 10은 일부 실시예에 따른 다이 층의 제4 예를 도시한다. 다이 층(1000)은 다이 층(900, 1000, 1100)에 의해 형성된 3D IC 구조의 중간 다이 층이며 4개의 디바이스(1002)의 어레이(array)를 포함한다. 디바이스(1002)는 동일한 유형의 디바이스 또는 상이한 유형의 디바이스일 수 있다. 예시적인 디바이스(1002)는 RF 디바이스, 논리 디바이스, 아날로그 디바이스, 메모리 디바이스, 컴퓨팅 유닛, 또는 이들의 조합을 포함한다. 다이 층(1000) 내의 VIS는 제2 밀도를 갖고, 다이 층(1000) 상의 그리드 레이아웃에 배열되고, 그리고 각 디바이스(1002) 주위의 그리드 레이아웃에 배열된다. 다이 층(1000) 내의 VIS의 제2 밀도는 다이 층(900) 내의 VIS의 제1 밀도보다 크다.
도 11은 일부 실시예에 따른 다이 층의 제5 예를 도시한다. 다이 층(1100)은 다이 층(900, 1000, 1100)에 의해 형성된 3D IC 구조의 상부 다이 층이며 16개의 디바이스(1102)의 어레이를 포함한다. 이전에 논의된 바와 같이, 디바이스(1102)는 동일한 유형의 디바이스 또는 상이한 유형들의 디바이스일 수 있다. 예시적인 디바이스(1102)는 ADC, 아날로그 회로, RF 회로, 논리 회로, I/O 디바이스, 메모리 디바이스, 또는 이들의 조합을 포함하지만 이에 제한되지 않는다.
다이 층(1100) 내의 VIS는 제3 밀도를 갖고, 다이 층(1100) 상의 그리드 레이아웃으로 배열되고, 그리고 각각의 디바이스(1102) 주위의 그리드 레이아웃으로 배열된다. 전원(1104)은 다이 층(1100)에 동작 가능하게 연결된다. 따라서, 다이 층(1100) 내의 VIS는 3D IC 구조의 모든 디바이스(902, 1002, 1102)의 전력 요구를 지원한다. 따라서, 다이 층(1100) 내의 VIS의 밀도는 다이 층(900, 1000) 내의 VIS의 밀도보다 더 크다.
도 12는 일부 실시예에 따른 다이 층을 제조하는 예시적인 방법의 흐름도를 도시한다. 처음에, 블록(1200)에 도시된 바와 같이, 기판이 제공된다. 기판은 임의의 적합한 유형의 기판일 수 있다. 예시적인 기판은 실리콘 기판, SOI(silicon on insulator) 기판, 사파이어 기판, 또는 화합물 기판(예를 들어, 갈륨 비소 기판, 갈륨 질화물 기판)을 포함하지만 이에 제한되지는 않는다.
다음으로, 블록(1202)에 도시된 바와 같이, 디바이스를 위한 위치 및 VIS를 위한 위치가 결정된다. 일 실시예에서, 디바이스를 위한 위치 및 VIS를 위한 위치는 디바이스 사양 및 레이아웃 다이어그램에 기초하여 결정된다. 추가적으로, 위치는 EDA를 사용하여 결정할 수 있다. 일부 실시예에서, 위치의 일부 또는 전부는 수동으로 설정된다.
VIS는 블록(1204)에서 형성된다. VIS는 TSV, TDV, 및 다른 유형의 VIS일 수 있다. 임의의 적합한 프로세스가 VIS를 구성하기 위해 사용될 수 있다. 예를 들어, TSV를 형성하기 위한 하나의 기술은 기판 위에 제1 마스크 층을 형성하는 것과 VIS가 형성될 개구부(opening)을 포함하기 위해 제1 마스크 층을 패터닝 하는 것을 포함한다.
전도성 물질이 개구부(opening)에 형성(예를 들어, 퇴적)된다. 비제한적인 예에서, 전도성 물질은 PVD 프로세스 또는 CVD 프로세스를 사용하여 퇴적된다. 전도성 물질은 구리, 코발트, 알루미늄, 텅스텐, 도핑된 폴리실리콘, 다른 적절한 전도성 물질, 및/또는 이들의 조합과 같은 임의의 적합한 전도성 물질로 제조될 수 있다.
그 다음에 제1 마스크 층이 제거되고, 그리고 제2 마스크 층이 기판 위에 형성된다. 제2 마스크 층은 절연 물질이 전도성 물질 주위에 형성될 개구부를 포함하도록 패터닝 된다. 절연 물질은 TSV를 전기적으로 고립시키기 위해 전도성 물질 주위의 개구부에 형성된다. 그런 다음 제2 마스크 층이 제거된다.
디바이스는 블록(1206)에서 기판 내부 및/또는 기판 상에 형성된다. 디바이스를 구성하기 위해 임의의 적절한 프로세스가 사용될 수 있다. 디바이스 또는 디바이스들을 다이 층의 선택 VIS에 연결하기 위해 하나 이상의 신호 라인이 블록(1208)에서 형성될 수 있다. 신호 라인은 디바이스 또는 디바이스들을 각각의 VIS에 전기적으로 연결한다.
도 13은 일부 실시예에 따른 3D IC 구조를 제조하는 예시적인 방법의 흐름도를 도시한다. 처음에, 블록(1300)에 도시된 바와 같이, 제1 다이 층이 처리된다. 제1 다이 층의 처리는 제1 다이 층 내부 및/또는 상에 디바이스, VIS, 및 신호 라인을 형성하는 것을 포함한다. 디바이스, VIS, 및 신호 라인을 구성하기 위해 임의의 적합한 제조 프로세스를 사용할 수 있다.
중간 전도 층이 제1 다이 층의 표면 상에 형성되고 하나 이상의 접촉부 및/또는 하나 이상의 신호 라인을 생성하기 위해 패터닝 된다(블록 1302). 예시적인 프로세스에서, 전도성 물질(예를 들어, 구리)은 제1 다이 층의 표면 상에 퇴적된다. 마스크 층이 전도성 물질 위에 형성되고 접촉부 및/또는 신호 라인의 위치를 정의하기 위해 패터닝 된다. 패터닝 된 마스크 층에 노출된 전도성 물질은 하나 이상의 접촉부 및/또는 하나 이상의 신호 라인을 생성하기 위해 제거(에칭)된다. 그런 다음 접촉부 및/또는 신호 라인 사이에 절연 물질이 형성된다. 앞서 설명된 바와 같이, 중간 전도층은 제1 다이 층과 제1 다이 층 위에 위치된 제2 다이 층 사이에서 신호를 라우팅하는 데 사용된다.
블록(1304)에서 제2 다이 층이 처리된다. 제1 다이 층의 처리와 유사하게, 제2 다이 층의 처리는 제2 다이 층 내부 및/또는 상에 디바이스 및 VIS를 형성하는 것을 포함한다. 제2 다이 층은 제1 다이 층과 정렬되도록 처리된다.
다음으로, 블록(1306)에 도시된 바와 같이, 제2 다이 층이 중간 전도 층 및 제1 다이 층에 부착되어 3D IC 구조를 생성한다. 일 실시예에서, 제1 다이 층 내의 VIS의 피치, 밀도, 및/또는 직경 중 적어도 하나는 제2 다이 층 내의 VIS의 피치, 밀도, 및/또는 직경 중 적어도 하나와 상이하다. 추가적으로 또는 대안적으로, 제1 다이 층 내의 VIS는 제1 다이 상의 제1 그리드 레이아웃으로 배열되고 제2 다이 층 내의 VIS는 제2 다이 상의 제2 그리드 레이아웃으로 배열된다. 제1 그리드 레이아웃의 VIS 배열은 제2 그리드 레이아웃의 VIS 배열과 상이하다.
다른 실시예에서, 블록에 언급된 동작은 도 12 및 도 13에 도시된 바와 같은 순서를 벗어나 발생할 수 있다. 예를 들어, 연속적으로 도시된 2개의 블록은 실제로 실질적으로 동시에 실행될 수 있다. 추가적으로 또는 대안적으로, 블록은 관련된 기능/동작에 따라 역순으로 실행될 수 있다.
도 14는 일부 실시예에 따른 3D IC 구조를 설계하기에 적합한 예시적인 시스템을 도시한다. 설계 프로세스는 ECAD 시스템과 같은 컴퓨터 시스템에 의해 구현될 수 있다. 본 명세서에 개시된 설계(예를 들어, 레이아웃) 방법을 위한 동작의 일부 또는 전부는 도 15와 관련하여 아래에서 논의되는 설계 하우스(1502)와 같은 설계 하우스에서 수행되는 설계 절차의 일부로서 수행될 수 있다.
일부 실시예에서, 시스템(1400)은 자동화된 장소 및 경로(APR) 시스템을 포함한다. 일부 실시예에서, 시스템(1400)은 처리 디바이스(1402) 및 비일시적 컴퓨터 판독 가능 저장 매체(1404)("스토리지 디바이스")를 포함한다. 처리 디바이스(1402)는 임의의 적절한 처리 디바이스 또는 처리 디바이스들이다. 예시적인 처리 디바이스는 중앙 처리 장치(CPU), 마이크로프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC), 그래픽 처리 장치(GPU), 필드 프로그램 가능 게이트 어레이(FPGA), 또는 이들의 조합을 포함하지만 이에 제한되지 않는다.
스토리지 디바이스(1404)는 예를 들어 컴퓨터 프로그램 코드(예를 들어, 실행 가능한 명령어 세트(1406))로 인코딩되거나 이를 저장할 수 있다. 처리 디바이스(1402)에 의한 실행 가능한 명령어(1406)의 실행은 본 명세서에 개시된 구조 및 IC에 대한 설계를 생성하기 위해 본 명세서에 기재된 방법의 일부 또는 전부를 구현하는 ECAD 툴을 (적어도 부분적으로) 나타낸다. 또한, 제조 툴(1408)은 IC의 레이아웃 및 물리적 구현을 위해 포함될 수 있다. 하나 이상의 실시예에서, 스토리지 디바이스(1404)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 스토리지 디바이스(1404)는 반도체 또는 솔리드 스테이트 메모리, 자기 테이프, 제거 가능한 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 강성 자기 디스크, 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 하나 이상의 실시예에서, 스토리지 디바이스(1404)는 컴팩트 디스크 읽기 전용 메모리(CD-ROM), 컴팩트 디스크 읽기/쓰기(CD-R/W), 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
처리 디바이스(1402)는 버스(1410)를 통해 스토리지 디바이스(1404)에 동작 가능하게 연결된다. 처리 디바이스(1402)는 또한 버스(1410)에 의해 입/출력(I/O) 인터페이스(1412) 및 네트워크 인터페이스(1414)에 동작 가능하게 연결된다. 네트워크 인터페이스(1414)는 네트워크(1416)에 동작 가능하게 연결되어 처리 디바이스(1402) 및 스토리지 디바이스(1404)가 네트워크(1416)를 통해 외부 요소에 연결할 수 있도록 한다. 하나 이상의 실시예에서, 네트워크(1416)는 인트라넷 및/또는 분산 컴퓨팅 네트워크(예를 들어, 인터넷)와 같은 임의의 유형의 유선 및/또는 무선 네트워크를 예시한다.
네트워크 인터페이스(1414)는 시스템(1400)이 네트워크(1416)를 통해 다른 컴퓨팅 또는 전자 디바이스(미도시)와 통신하도록 한다. 네트워크 인터페이스(1414)는 무선 네트워크 인터페이스 및/또는 유선 네트워크 인터페이스를 포함한다. 무선 네트워크 인터페이스의 예로는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA가 있다. 유선 네트워크 인터페이스의 예로는 ETHERNET, USB 또는 IEEE-1364가 있다. 하나 이상의 실시예에서, 여기에 개시된 프로세스 및/또는 방법의 일부 또는 전부는 네트워크(1416)를 통해 분산 시스템에서 구현된다.
처리 디바이스(1402)는 스토리지 디바이스(1404)에 인코딩된 실행 가능한 명령어(1406)를 실행하여 시스템(1400)이 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 데 사용 가능하게 하도록 구성된다. 예를 들어, 전자 설계 애플리케이션(예를 들어, ECAD 시스템에서 또는 독립형 애플리케이션으로서)은 도 1 내지 도 13에 도시된 방법 및 기술을 수행하도록 구성될 수 있다.
하나 이상의 실시예에서, 스토리지 디바이스(1404)는 시스템(1400)이 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 데 사용 가능하게 하도록 구성된 실행 가능한 명령어(1406)를 저장한다. 하나 이상의 실시예에서, 스토리지 디바이스(1404)는 또한 프로세스 및/또는 방법의 일부 또는 전부의 실행을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 스토리지 디바이스(1404)는 (적어도 부분적으로) 표준 및/또는 이전에 설계된 셀을 포함하는 셀 라이브러리(1418)를 저장한다.
I/O 인터페이스(1412)는 I/O 디바이스(1420)에 동작 가능하게 연결된다. 하나 이상의 실시예에서, I/O 디바이스(1420)는 정보 및 명령을 처리 디바이스(1402)에 전달하기 위해 이미지 캡처 디바이스, 마이크로폰, 스캐너, 키보드, 키패드, 마우스, 트랙패드, 터치스크린, 및/또는 커서 방향 키 중 하나 이상을 포함한다. I/O 디바이스(1420)는 또한 하나 이상의 디스플레이, 하나 이상의 스피커, 프린터, 헤드폰, 햅틱 또는 촉각 피드백 디바이스 등을 포함할 수 있다.
시스템(1400)은 I/O 인터페이스(1412)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1412)를 통해 수신된 정보는 명령어, 데이터, 설계 규칙, 셀 라이브러리, 및/또는 처리 디바이스(1402)에 의한 처리를 위한 다른 파라미터 중 하나 이상을 포함한다. 정보는 버스(1410)를 통해 처리 디바이스(1402)로 전송된다. 시스템(1400)은 I/O 인터페이스(1412)를 통해 사용자 인터페이스(UI)와 관련된 정보를 수신하도록 구성된다. 정보는 UI(1422)로서 또는 UI(1422)에서의 프리젠테이션을 위해 스토리지 디바이스(1404)에 저장된다.
일부 실시예에서, 프로세스 및/또는 방법의 일부 또는 전부는 처리 디바이스(예를 들어, 처리 디바이스(1402))에 의한 실행을 위한 독립형 소프트웨어 애플리케이션(예를 들어, EDA)으로서 구현된다. 일부 실시예에서, 프로세스 및/또는 방법의 일부 또는 전부는 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 프로세스 및/또는 방법의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인으로서 구현된다. 일부 실시예에서, 프로세스 및/또는 방법 중 적어도 하나는 EDA 도구의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 프로세스 및/또는 방법의 일부 또는 전부는 시스템(1400)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 표준 및/또는 이전에 설계된 셀을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.로부터 입수가능한 VIRTUOSO와 같은 도구 또는 다른 적절한 레이아웃 생성 도구를 사용하여 생성된다.
일부 실시예에서, 프로세스는 컴퓨터가 읽을 수 있는 비일시적 기록매체(예: 스토리지 디바이스(1404))에 저장된 프로그램의 기능으로 구현된다. 컴퓨터가 읽을 수 있는 비일시적 기록매체의 예는 DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, 및 ROM, RAM, 메모리 카드 등과 같은 반도체 메모리 중 하나 이상과 같은 외부/이동식 및/또는 내부/내장 스토리지 디바이스 또는 메모리 디바이스를 포함하지만 이에 국한되지 않는다.
위에서 언급한 바와 같이, 시스템(1400)의 실시예는 스토리지 디바이스(1404)에 저장되는 프로세스 및 방법을 구현하기 위한 제조 툴(1408)을 포함할 수 있다. 예를 들어, 셀 라이브러리(1418)로부터 선택된 셀에 설계를 매칭함으로써 설계로부터 요구되는 동작 및/또는 기능이 기능적으로 동등한 논리 게이트 레벨 회로 설명으로 변환되는 설계에 대해 합성이 수행될 수 있다. 합성 결과 게이트 레벨 넷리스트와 같은 기능적으로 동등한 논리 게이트 레벨 회로 설명이 생성될 수 있다. 게이트 레벨 넷리스트에 기초하여, 제조 툴(1408)에 의해 IC를 제조하는 데 사용되는 포토리소그래피 마스크가 생성될 수 있다. 일부 실시예에 따른 집적 회로 제조 시스템 및 이와 관련된 제조 흐름의 블록도인 도 15와 관련하여 디바이스 제조의 추가 양상이 개시된다. 일부 실시예에서, 레이아웃 다이어그램에 기초하여, 다음 중 적어도 하나:(a) 하나 이상의 반도체 마스크; 또는 (b) 반도체 IC의 층에 있는 적어도 하나의 부품은 제조 시스템(1500)을 사용하여 제조된다.
도 15는 일부 실시예에 따른 예시적인 집적 회로 제조 시스템 및 제조 흐름의 블록도를 도시한다. 예시된 실시예에서, IC 제조 시스템(1500)은 설계, 개발, 및 본 명세서에 개시된 IC와 같은 IC(1508) 제조와 관련된 제조 사이클 및/또는 서비스에서 서로 상호작용하는 설계 하우스(1502), 마스크 하우스(1504), 및 IC 제조사/제작자("팹(fab)")(1506)와 같은 엔티티를 포함한다. 시스템(1500)의 엔티티는 통신 네트워크(미도시)에 의해 동작 가능하게 연결된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다.
각각의 엔티티는 다른 엔티티 중 하나 이상과 상호 작용하고 다른 엔티티 중 하나 이상에 서비스를 제공 및/또는 수신한다. 일부 실시예에서, 설계 하우스(1502), 마스크 하우스(1504), 및 IC 팹(1506) 중 둘 이상이 단일 회사에 의해 소유된다. 일부 실시예에서, 설계 하우스(1502), 마스크 하우스(1504), 및 IC 팹(1506) 중 둘 이상이 공통 시설에 공존하고 공통 자원을 사용한다.
설계 하우스(또는 설계 팀)(1502)는 IC 설계 레이아웃 다이어그램(1510)을 생성한다. IC 설계 레이아웃 다이어그램(1510)은 제조될 IC(1508)를 위해 설계된 IC 레이아웃 다이어그램, 또는 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC(1508)의 다양한 구성요소를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층이 결합되어 다양한 IC 기능을 형성한다. 예를 들어, IC 설계 레이아웃 다이어그램(1510)의 일부는 반도체 기판(실리콘 웨이퍼와 같은) 및 반도체 기판 상에 배치된 다양한 재료 층에 형성된 활성 확산 영역, 게이트 전극, 소스 및 드레인, 금속 라인 또는 로컬 비아, 및 접합 패드용 개구부와 같은 다양한 IC 기능을 포함한다.
설계 하우스(1502)는 IC 설계 레이아웃 다이어그램(1510)을 형성하기 위해 설계 절차를 구현한다. 설계 절차에는 논리 설계, 물리적 설계 또는 장소 및 경로 중 하나 이상이 포함된다. IC 설계 레이아웃 다이어그램(1510)은 기하학적 패턴의 정보를 갖는 하나 이상의 데이터 파일로 제시된다. 예를 들어, IC 설계 레이아웃 다이어그램(1510)은 GDS 파일 포맷, GDSII 파일 포맷, 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1504)는 마스크 데이터 준비(1512) 및 마스크 제조(1514)을 포함한다. 마스크 하우스(1504)는 IC 설계 레이아웃 다이어그램(1510)에 따라 IC(1508)의 다양한 층을 제조하는데 사용되는 하나 이상의 마스크(1516)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1510)을 사용한다. 마스크 하우스(1504)는 IC 설계 레이아웃 다이어그램(1510)이 대표 데이터 파일("RDF")로 변환되는 마스크 데이터 준비(1512)를 수행한다. 마스크 데이터 준비(1512)는 마스크 제조(1514)에 RDF를 제공한다. 마스크 제조(1514)은 RDF를 반도체 웨이퍼 상의 마스크(레티클)(1516)와 같은 기판 상의 이미지로 변환하는 마스크 라이터(미도시)를 포함한다. IC 설계 레이아웃 다이어그램(1510)은 마스크 라이터의 특정 특성 및/또는 IC 팹(1506)의 요구에 따르도록 마스크 데이터 준비(1512)에 의해 조작된다. 도 15에서, 마스크 데이터 준비(1512) 및 마스크 제조(1514)는 별개의 요소로서 도시된다. 일부 실시예에서, 마스크 데이터 준비(1512) 및 마스크 제조(1514)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(1512)는 회절, 간섭, 기타 프로세스 효과 등으로부터 발생할 수 있는 것과 같은 이미지 오류를 보상하기 위해 리소그래피 향상 기술을 사용하는 광학 근접 보정(OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(1510)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(1512)는 오프-액시스 조명, 서브-해상도 보조 기능, 위상 시프팅 마스크, 기타 적절한 기술 등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(RET)을 포함한다. 일부 실시예에서, OPC를 역 이미징 문제로 취급하는 역 리소그래피 기술(ILT)이 또한 사용된다.
일부 실시예에서, 마스크 데이터 준비(1512)는 반도체 제조 공정 등의 변동성을 설명하기 위해 충분한 마진을 보장하기 위해 특정 기하학적 및/또는 연결 제한을 포함하는 일련의 마스크 생성 규칙을 사용하여 OPC에서 공정을 거친 IC 설계 레이아웃 다이어그램(1510)을 체크하는 마스크 규칙 체커(MRC)(미도시)를 포함한다. 일부 실시예에서, MRC는 마스크 생성 규칙을 충족시키기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있는 마스크 제조 동안의 제한을 보정하기 위해 IC 설계 레이아웃 다이어그램(1510)을 변경한다.
일부 실시예에서, 마스크 데이터 준비(1512)는 IC(1508)를 제조하기 위해 IC 팹(1506)에 의해 구현될 처리를 시뮬레이션하는 리소그래피 프로세스 검사(LPC)(미도시)를 포함한다. LPC는 IC 설계 레이아웃 다이어그램(1510)을 기반으로 이 처리를 시뮬레이션하여 IC(1508)와 같은 시뮬레이션된 제조 디바이스를 생성한다. LPC 시뮬레이션의 처리 파라미터는 IC 제조 사이클의 다양한 프로세스와 연관된 파라미터, IC 제조에 사용되는 도구와 연관된 파라미터, 및/또는 제조 프로세스의 다른 측면을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트, 초점 심도("DOF"), 마스크 오류 향상 인자("MEEF"), 기타 적절한 인자, 및 이와 유사한 것 또는 이들의 조합과 같은 다양한 인자를 고려한다. 일부 실시예에서, 시뮬레이션된 제조 디바이스가 LPC에 의해 생성된 후, 그리고 시뮬레이션된 디바이스가 설계 규칙을 충족하기에 충분히 유사하지 않은 경우, OPC 및/또는 MRC는 IC 설계 레이아웃 다이어그램(1510)을 추가로 개선하기 위해 반복된다.
마스크 데이터 준비(1512)에 대한 위의 설명은 명료함을 위해 단순화되었음을 이해해야 한다. 일부 실시예에서, 마스크 데이터 준비(1512)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(1510)을 수정하기 위한 논리 연산(LOP)과 같은 추가적인 기능을 포함한다. 추가적으로, 마스크 데이터 준비(1512) 동안 IC 설계 레이아웃 다이어그램(1510)에 적용된 프로세스는 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1512) 후 및 마스크 제조(1514) 동안, 마스크(1516) 또는 마스크 그룹(1516)은 IC 설계 레이아웃 다이어그램(1510)에 기초하여 제조된다. 일부 실시예에서, 마스크 제조(1514)는 IC 설계 레이아웃 다이어그램(1510)을 기초로 한 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 일부 실시예에서, IC 설계 레이아웃 다이어그램(1510)에 기초하여 마스크(1516)(포토마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자 빔(e-빔) 또는 다중 e-빔의 메커니즘이 사용된다. 마스크(1516)는 다양한 기술로 형성될 수 있다. 예를 들어, 일부 실시예에서, 마스크(1516)는 바이너리 기술을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼에 코팅된 감광성 물질 층(예: 포토레지스트)을 노출시키기 위해 사용되는 자외선(UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고 투명 영역을 투과한다. 일례에서, 마스크(1516)의 바이너리 마스크 버전은 투명 기판(예를 들어, 용융 석영) 및 바이너리 마스크의 불투명 영역에 코팅된 불투명 재료(예를 들어, 크롬)를 포함한다.
다른 예에서, 마스크(1516)는 위상 시프트 기술을 사용하여 형성된다. 마스크(1516)의 위상 시프트 마스크(PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 특징부는 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예시에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번하는(alternating) PSM일 수 있다. 마스크 제조(1514)에 의해 생성된 마스크(1516)는 다양한 프로세스에서 사용된다. 예를 들어, 마스크(1516)는 반도체 웨이퍼에 다양한 도핑 영역을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼에서 다양한 에칭 영역을 형성하기 위한 에칭 프로세스에서, 및/또는 다른 적절한 프로세스에서 사용된다.
IC 팹(1506)은 웨이퍼 제조(1518)를 포함한다. IC 팹(1506)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업이다. 일부 실시예에서, IC 팹(1506)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 프런트 엔드 제조(FEOL 제조)를 위한 제조 시설이 있을 수 있는 반면, 제2 제조 시설은 IC 제품의 상호 연결 및 패키징을 위한 백 엔드 제조(BEOL 제조)를 제공할 수 있으며, 제3 제조 시설은 파운드리 사업을 위한 다른 서비스를 제공할 수 있다.
IC 팹(1506)은 IC(1508)를 제조하기 위해 마스크 하우스(1504)에 의해 제조된 마스크(들)(1516)를 사용한다. 따라서, IC 팹(1506)은 IC(1508)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1510)을 적어도 간접적으로 사용한다. 일부 실시예에서, 반도체 웨이퍼(1520)는 IC(1508)를 형성하기 위해 마스크(1516)를 사용하여 IC 팹(1506)에 의해 제조된다. 일부 실시예에서, IC 팹(1506)은 IC 설계 레이아웃 다이어그램(1510)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(1520)는 실리콘 기판 또는 물질 층이 그 위에 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1520)는 다양한 도핑 영역, 유전체 특징부, 다중레벨 인터커넥트(intetconnect), 및 이와 유사한 것 (후속 제조 단계에서 형성됨) 중 하나 이상을 더 포함한다.
일 양상에서, 3D 집적 회로 구조는 제1 다이 층 및 제1 다이 층 위에 수직으로 배치된 제2 다이 층을 포함한다. 제1 다이 층은 하나 이상의 제1 디바이스, 및 제1 다이 층에 형성되고 제1 그리드 레이아웃에서 하나 이상의 제1 디바이스 주위에 배열된 VIS를 포함한다. 제2 다이 층은 다수의 제2 디바이스, 및 제2 다이 층에 형성되고 제2 그리드 레이아웃에서 제2 디바이스 주위에 배열된 다수의 VIS를 포함한다. 제1 그리드 레이아웃은 제2 그리드 레이아웃과 상이하다. 제2 다이 층 내의 VIS의 밀도는 제1 다이 층 내의 VIS의 밀도보다 크다.
다른 양상에서, 시스템은 3D 집적 회로 구조 및 3D 집적 회로 구조에 동작 가능하게 연결된 전원을 포함한다. 3D 집적 회로 구조는 제1 다이 층 및 제2 다이 층을 포함한다. 제1 다이 층은 제1 다이 층에 형성되고 제1 그리드 레이아웃에 배열된 VIS 및 디바이스를 포함한다. 제2 다이 층은 제1 다이 층에 수직으로 부착되고 제2 다이 층에 형성되고 제2 그리드 레이아웃에 배열된 VIS 및 디바이스를 포함한다. 제1 그리드 레이아웃의 VIS 배열은 제2 그리드 레이아웃의 VIS 배열과 상이하다. 제1 다이 층 내의 VIS의 제1 밀도는 제2 다이 층 내의 VIS의 제2 밀도와 상이하다.
또 다른 양상에서, 3D 집적 회로 구조를 제조하기 위한 방법은 제1 다이 층 상에 제1 그리드 레이아웃에 배열된 제1 복수의 수직 상호접속 구조(VIS) 및 디바이스를 생성하기 위해 제1 다이 층을 처리하는 단계를 포함한다. 중간 전도층은 제1 다이 층 상에서 처리된다. 제2 다이 층은 제2 다이 층 상에 제2 그리드 레이아웃에 배열된 복수의 디바이스 및 제2 복수의 VIS를 생성하도록 처리된다. 중간 전도층의 신호 라인은 제1 복수의 VIS 내의 각각의 VIS를 제2 복수의 VIS 내의 각각의 VIS에 전기적으로 연결한다. 제1 다이 층의 제1 그리드 레이아웃은 제2 다이 층의 제2 그리드 레이아웃과 상이하다.
전술한 내용은 당업자가 본 개시내용의 양상을 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자는 이러한 등가 구성이 본 개시의 정신 및 범위를 벗어나지 않으며, 본 개시의 정신 및 범위를 벗어나지 않고 여기에서 다양한 변화, 치환 및 변경을 할 수 있음을 인식해야 한다.
(실시예 1)
3D 집적 회로(integrated circuit) 구조로서,
제1 다이 층(die layer); 및
상기 제1 다이 층 위에 수직으로 배치된 제2 다이 층
을 포함하고,
상기 제1 다이 층은,
하나 이상의 제1 디바이스; 및
제1 그리드 레이아웃(grid layout)에 상기 하나 이상의 제1 디바이스 주변에 배열되고 상기 제1 다이 층에 형성되는 제1 복수의 수직 상호 연결 구조(vertical interconnect structure; VIS)
를 포함하고,
상기 제2 다이 층은,
복수의 제2 디바이스; 및
제2 그리드 레이아웃에 상기 복수의 제2 디바이스 주변에 배열되고 상기 제2 다이 층에 형성되는 제2 복수의 VIS
를 포함하고,
상기 제1 그리드 레이아웃은 상기 제2 그리드 레이아웃과 상이하고,
상기 제2 복수의 VIS의 밀도는 상기 제1 복수의 VIS의 밀도보다 높은 것인, 3D 집적 회로 구조.
(실시예 2)
제1항에 있어서,
상기 제1 복수의 VIS 내의 상기 VIS의 제1 피치는 상기 제2 복수의 VIS 내의 상기 VIS의 제2 피치와 상이한 것인, 3D 집적 회로 구조.
(실시예 3)
제1항에 있어서,
상기 하나 이상의 제1 디바이스와 상기 복수의 제2 디바이스 내의 각각의 디바이스는 메모리 디바이스, 논리 회로(logic circuit), 입출력 디바이스, 센서, RF 회로, 아날로그 회로, 아날로그-디지털 변환기, 또는 컴퓨팅 유닛 중 하나를 포함하는 것인, 3D 집적 회로 구조.
(실시예 4)
제1항에 있어서,
상기 제1 복수의 VIS 내의 적어도 하나의 VIS는 전력 신호를 전송하도록 구성되는 것인, 3D 집적 회로 구조.
(실시예 5)
제1항에 있어서,
상기 제1 복수의 VIS 내의 적어도 하나의 VIS는 데이터 신호를 전송하도록 구성되는 것인, 3D 집적 회로 구조.
(실시예 6)
제1항에 있어서,
상기 제1 복수의 VIS 내의 각각의 VIS의 제1 지름은 상기 제2 복수의 VIS 내의 각각의 VIS의 제2 지름과 상이한 것인, 3D 집적 회로 구조.
(실시예 7)
제1항에 있어서,
상기 제1 다이 층 및 상기 제2 다이 층 사이에 전력 신호를 전송하도록 구성되고 상기 제1 다이 층 및 상기 제2 다이 층 사이에 배치되는 중간 전도 층(intermediate conductive layer)을 더 포함하는, 3D 집적 회로 구조.
(실시예 8)
제1항에 있어서,
상기 3D 집적 회로 구조는 이종의(heterogeneous) 3D 집적 회로 구조인 것인, 3D 집적 회로 구조.
(실시예 9)
시스템으로서,
3D 집적 회로 구조; 및
상기 3D 집적 회로 구조에 동작 가능하게 연결된 전원(power supply)
를 포함하고,
상기 3D 집적 회로 구조는,
제1 다이 층; 및
상기 제1 다이 층 위에 수직으로 배치된 제2 다이 층
을 포함하고,
상기 제1 다이 층은
제1 복수의 디바이스; 및
제1 그리드 레이아웃에 배열되고 상기 제1 다이 층에 형성되는 제1 복수의 수직 상호 연결 구조(VIS)
를 포함하고,
상기 제2 다이 층은,
제2 복수의 디바이스; 및
제2 그리드 레이아웃에 배열되고 상기 제2 다이 층에 형성되는 제2 복수의 VIS
를 포함하고,
상기 제1 그리드 레이아웃 내의 상기 제1 복수의 VIS의 배열은 상기 제2 그리드 레이아웃 내의 상기 제2 복수의 VIS의 배열과 상이하고,
상기 제1 복수의 VIS의 제1 밀도는 상기 제2 복수의 VIS의 제2 밀도와 상이한 것인, 시스템.
(실시예 10)
제9항에 있어서,
상기 제1 복수의 VIS 내의 상기 VIS의 제1 피치는 상기 제2 복수의 VIS 내의 상기 VIS의 제2 피치와 상이한 것인, 시스템.
(실시예 11)
제9항에 있어서,
상기 제1 복수의 VIS 내의 상기 VIS의 제1 지름은 상기 제2 복수의 VIS 내의 상기 VIS의 제2 지름과 상이한 것인, 시스템.
(실시예 12)
제9항에 있어서,
상기 3D 집적 회로 구조는 이종의(heterogeneous) 3D 집적 회로 구조인 것인, 시스템.
(실시예 13)
제9항에 있어서,
상기 제1 복수의 제1 디바이스 내의 적어도 하나의 제1 디바이스는 컴퓨팅 유닛을 포함하고,
상기 제2 복수의 제2 디바이스 내의 적어도 하나의 제2 디바이스는 메모리 디바이스를 포함하는 것인, 시스템.
(실시예 14)
제13항에 있어서,
상기 제2 복수의 제2 디바이스 내의 적어도 하나의 제2 디바이스는 논리 회로, 입출력 디바이스, RF 회로, 아날로그 회로, 또는 아날로그-디지털 변환기 중 하나를 포함하는 것인, 시스템.
(실시예 15)
제9항에 있어서,
상기 전원은 상기 제1 다이 층과 동작 가능하게 연결되고,
상기 제1 밀도는 상기 제2 밀도보다 큰 것인, 시스템.
(실시예 16)
제9항에 있어서
상기 전원은 상기 제2 다이 층과 동작 가능하게 연결되고,
상기 제2 밀도는 상기 제1 밀도보다 큰 것인, 시스템.
(실시예 17)
제9항에 있어서,
상기 제1 다이 층과 상기 제2 다이 층에 부착되고 상기 제1 다이 층과 상기 제2 다이 층 사이에 위치한 중간 다이 층(intermediate die layer)을 더 포함하고,
상기 중간 다이 층은,
제3 복수의 제3 디바이스; 및
제3 복수의 VIS
를 포함하고,
상기 제3 복수의 제3 디바이스 내의 상기 VIS의 제3 밀도는 상기 제2 밀도보다 작고 상기 제1 밀도보다 큰 것인, 시스템.
(실시예 18)
제9항에 있어서,
상기 제1 다이 층과 상기 제2 다이 층 사이에 배치되는 중간 전도 층(intermediate conducive layer)을 더 포함하고,
상기 중간 전도 층은 신호 라인을 포함하고,
상기 신호 라인은 상기 제1 다이 층 내의 상기 제1 복수의 VIS 내의 각각의 VIS와 상기 제2 다이 층 내의 상기 제2 복수의 VIS 내의 각각의 VIS 사이에 전력 신호를 전송하도록 구성되는 것인, 시스템.
(실시예 19)
3D 집적 회로 구조를 제조하기 위한 방법으로서,
제1 다이 층 상에 제1 그리드 레이아웃에 배열된 제1 복수의 수직 상호 연결 구조(VIS) 및 디바이스를 생산하기 위해 상기 제1 다이 층을 처리하는 단계;
신호 라인을 생산하기 위해 상기 제1 다이 층 위의 중간 전도 층을 처리하는 단계;
제2 다이 층 상에 제2 그리드 레이아웃에 배열된 제2 복수의 VIS 및 복수의 디바이스를 생산하기 위해 상기 제2 다이 층을 처리하는 단계; 및
상기 제1 다이 층에 상기 제2 다이 층을 부착하는 단계
를 포함하고,
상기 제1 그리드 레이아웃 내의 상기 제1 복수의 VIS의 배열은 상기 제2 그리드 레이아웃 내의 상기 제2 복수의 VIS의 배열과 상이하고,
상기 신호 라인은 상기 제1 복수의 VIS 내의 각각의 VIS를 상기 제2 복수의 VIS 내의 각각의 VIS에 전기적으로 연결하는 것인, 3D 집적 회로 구조를 제조하기 위한 방법.
(실시예 20)
제19항에 있어서,
상기 제1 다이 층 상의 상기 디바이스는 컴퓨팅 유닛이고,
상기 제2 복수의 디바이스 내의 각각의 디바이스는 메모리 디바이스, 논리 회로, 입출력 디바이스, 센서, RF 회로, 아날로그 회로, 또는 아날로그-디지털 변환기 중 하나를 포함하는 것인, 3D 집적 회로 구조를 제조하기 위한 방법.

Claims (10)

  1. 3D 집적 회로(integrated circuit) 구조로서,
    제1 다이 층(die layer); 및
    상기 제1 다이 층 위에 수직으로 배치된 제2 다이 층
    을 포함하고,
    상기 제1 다이 층은,
    하나 이상의 제1 디바이스; 및
    제1 그리드 레이아웃(grid layout)에 상기 하나 이상의 제1 디바이스 주변에 배열되고 상기 제1 다이 층에 형성되는 제1 복수의 수직 상호 연결 구조(vertical interconnect structure; VIS)
    를 포함하고,
    상기 제2 다이 층은,
    복수의 제2 디바이스; 및
    제2 그리드 레이아웃에 상기 복수의 제2 디바이스 주변에 배열되고 상기 제2 다이 층에 형성되는 제2 복수의 VIS
    를 포함하고,
    상기 제1 그리드 레이아웃은 상기 제2 그리드 레이아웃과 상이하고,
    상기 제2 복수의 VIS의 밀도는 상기 제1 복수의 VIS의 밀도보다 높은 것인, 3D 집적 회로 구조.
  2. 제1항에 있어서,
    상기 제1 복수의 VIS 내의 상기 VIS의 제1 피치는 상기 제2 복수의 VIS 내의 상기 VIS의 제2 피치와 상이한 것인, 3D 집적 회로 구조.
  3. 제1항에 있어서,
    상기 하나 이상의 제1 디바이스와 상기 복수의 제2 디바이스 내의 각각의 디바이스는 메모리 디바이스, 논리 회로(logic circuit), 입출력 디바이스, 센서, RF 회로, 아날로그 회로, 아날로그-디지털 변환기, 또는 컴퓨팅 유닛 중 하나를 포함하는 것인, 3D 집적 회로 구조.
  4. 제1항에 있어서,
    상기 제1 복수의 VIS 내의 적어도 하나의 VIS는 전력 신호를 전송하도록 구성되는 것인, 3D 집적 회로 구조.
  5. 제1항에 있어서,
    상기 제1 복수의 VIS 내의 적어도 하나의 VIS는 데이터 신호를 전송하도록 구성되는 것인, 3D 집적 회로 구조.
  6. 제1항에 있어서,
    상기 제1 복수의 VIS 내의 각각의 VIS의 제1 지름은 상기 제2 복수의 VIS 내의 각각의 VIS의 제2 지름과 상이한 것인, 3D 집적 회로 구조.
  7. 제1항에 있어서,
    상기 제1 다이 층 및 상기 제2 다이 층 사이에 전력 신호를 전송하도록 구성되고 상기 제1 다이 층 및 상기 제2 다이 층 사이에 배치되는 중간 전도 층(intermediate conductive layer)을 더 포함하는, 3D 집적 회로 구조.
  8. 제1항에 있어서,
    상기 3D 집적 회로 구조는 이종의(heterogeneous) 3D 집적 회로 구조인 것인, 3D 집적 회로 구조.
  9. 시스템으로서,
    3D 집적 회로 구조; 및
    상기 3D 집적 회로 구조에 동작 가능하게 연결된 전원(power supply)
    를 포함하고,
    상기 3D 집적 회로 구조는,
    제1 다이 층; 및
    상기 제1 다이 층 위에 수직으로 배치된 제2 다이 층
    을 포함하고,
    상기 제1 다이 층은
    제1 복수의 디바이스; 및
    제1 그리드 레이아웃에 배열되고 상기 제1 다이 층에 형성되는 제1 복수의 수직 상호 연결 구조(VIS)
    를 포함하고,
    상기 제2 다이 층은,
    제2 복수의 디바이스; 및
    제2 그리드 레이아웃에 배열되고 상기 제2 다이 층에 형성되는 제2 복수의 VIS
    를 포함하고,
    상기 제1 그리드 레이아웃 내의 상기 제1 복수의 VIS의 배열은 상기 제2 그리드 레이아웃 내의 상기 제2 복수의 VIS의 배열과 상이하고,
    상기 제1 복수의 VIS의 제1 밀도는 상기 제2 복수의 VIS의 제2 밀도와 상이한 것인, 시스템.
  10. 3D 집적 회로 구조를 제조하기 위한 방법으로서,
    제1 다이 층 상에 제1 그리드 레이아웃에 배열된 제1 복수의 수직 상호 연결 구조(VIS) 및 디바이스를 생산하기 위해 상기 제1 다이 층을 처리하는 단계;
    신호 라인을 생산하기 위해 상기 제1 다이 층 위의 중간 전도 층을 처리하는 단계;
    제2 다이 층 상에 제2 그리드 레이아웃에 배열된 제2 복수의 VIS 및 복수의 디바이스를 생산하기 위해 상기 제2 다이 층을 처리하는 단계; 및
    상기 제1 다이 층에 상기 제2 다이 층을 부착하는 단계
    를 포함하고,
    상기 제1 그리드 레이아웃 내의 상기 제1 복수의 VIS의 배열은 상기 제2 그리드 레이아웃 내의 상기 제2 복수의 VIS의 배열과 상이하고,
    상기 신호 라인은 상기 제1 복수의 VIS 내의 각각의 VIS를 상기 제2 복수의 VIS 내의 각각의 VIS에 전기적으로 연결하는 것인, 3D 집적 회로 구조를 제조하기 위한 방법.
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