TW202139307A - 積體電路 - Google Patents

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曾健庭
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Abstract

在一個實施例中，一種積體電路包括第一圖案金屬層；形成於第一圖案金屬層之上的第二圖案金屬層，其中此第二圖案金屬層包括在第一方向上延伸且少於9個之第二複數個金屬軌道；安置在第一圖案金屬層與第二圖案金屬層之間的第三圖案金屬層，此第三圖案金屬層包括第一金屬軌道區段、在第二方向上偏離第一金屬軌道區段之第二金屬軌道區段，及在第二方向上偏離第二金屬軌道區段之第三金屬軌道區段，其中第二複數個金屬軌道以及第一金屬軌道區段、第二金屬軌道區段及第三金屬軌道區段中之每一者的至少一部分在第二方向上係在雙單元高度以內。

Description

先進節點互連佈線的方法
本申請案係關於電路，且更特定而言，係關於佈線系統及方法。
將積體電路(integrated circuit, IC)小型化之最新趨勢已導致更小的元件，其消耗更少功率，但以更高的速度提供更多功能。小型化製程亦已導致更嚴格的設計及製造規範以及可靠性挑戰。各種電子設計自動化(electronic design automation, EDA)工具產生、最佳化並驗證用於積體電路之標準單元佈局圖案，而同時確保符合標準單元佈局設計及製造規範。
無
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一（另外）元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向（旋轉90度或以其他定向），且可同樣相應地解釋本文中所使用之空間相對描述詞。
半導體元件單元可包括電晶體，此些電晶體具有在電晶體上方之金屬圖案結構（例如，互連金屬圖案化、結構、層、標準單元）。金屬圖案結構包括（例如）用於將多晶矽結構互連之金屬佈線資源軌道（例如，軌道、路徑、道、接線、平面），以及用於向單元部件提供功率之功率金屬軌道。單元可具有多個圖案結構。舉例而言，第一金屬圖案結構可指示將形成在單元電晶體之上的第一金屬軌道，且第二金屬圖案結構可指示將形成在第一金屬軌道之上的第二金屬軌道。電晶體多晶矽結構橫向於（例如，橫向於、垂直於）第一金屬圖案結構及第二金屬圖案結構之資源軌道延伸。彼些資源軌道可彼此平行，或在不同的平行平面中彼此垂直。
隨著電晶體密度增大，期望對金屬圖案結構進行縮放以向給定空間中增大的數目個電晶體提供足夠功率及信號路徑或資源路徑。然而，由於製程成本及與批量生產、電遷移規則及其他技術問題相關聯之限制，金屬圖案結構之金屬間距並不隨下伏電晶體大小一起縮放。因此，金屬圖案結構必須具有在給定單元高度內的減少的數目個金屬軌道。因此，當單元高度降低（例如，至120 nm）以容納先進節點（例如，N2節點）時，金屬圖案結構之金屬間距無法提供足夠的佈線資源（例如，在電晶體之間）。因此，由於金屬圖案結構限制而無法實現最小單元面積（及晶片面積）。
本揭示案提供根據佈局設計而不違反設計規則之例示性電路及方法，用於提供足夠的佈線資源而同時容納更短的單元高度。在一些實施例中，佈局設計指示在單元高度內少於五個M2軌道之位置，而同時指示垂直於M2軌道且在兩倍單元高度內之三個M1軌道區段的一行之位置。在一些實施例中，積體電路係由佈局設計形成的，每個金屬層使用一個遮罩而無用於切割金屬層之額外遮罩。
第1圖根據本揭示案之實施例繪示積體電路之實例佈局設計100。實例佈局設計100包括佈局圖案101A至101F。佈局設計100可為標準單元（例如，單位區域），且可放置與路由多重（例如，複製品）佈局設計100，以使得積體電路之不同區域可具有等同或類似之配置。佈局圖案101A至101F指示在基板之上的層（例如，M2層）中之一組金屬軌道的位置。
佈局圖案101A至101F可在X方向上在標準單元之區域內延伸。佈局圖案101A至101F中之每一者可具有在Y方向上之寬度。101A至101F中之每對相鄰佈局圖案可在Y方向上具有間距。在一個態樣中，兩個金屬軌道之間的間距為兩個金屬軌道中之一者的半寬點與兩個金屬軌道中之另一者的半寬點之間的距離。舉例而言，佈局圖案101B及101C根據間距203沿Y方向分離。
在一些實施例中，佈局圖案101A及101F中之每一者可耦合（例如，連接、供應、攜載）接地或電源（例如，供應電壓，VSS或VDD），且佈局圖案101B至101E中之每一者可耦合信號（例如，除了接地或供應信號以外之信號）。佈局圖案101B至101E可具有第一寬度且佈局圖案101A及101F可具有第二寬度。在一些實施例中，第一寬度及第二寬度為不同的。在其他實施例中，其為相同的。佈局圖案中之其中兩個佈局圖案包括101B至101E中之兩者的相鄰對可具有第一間距（例如，第一M2間距），且佈局圖案之其中佈局圖案中之一者包括101A或101F的相鄰對可具有第二間距（例如，第二M2間距）。在一些實施例中，第一M2間距及第二M2間距為不同的。在其他實施例中，其為相同的。
佈局設計100可包括少於或大於四個的指示用以耦合信號之M2金屬軌道（M2信號金屬軌道）之佈局圖案。佈局設計100可包括少於或大於兩個的指示用以耦合電源或接地之M2金屬軌道（M2電源/接地金屬軌道）之佈局圖案。佈局設計100可包括少於或大於六個的指示M2金屬軌道之佈局圖案。
佈局設計100之標準單元具有沿Y方向之單元高度105。在一些實施例中，此單元高度為120奈米(nm)或更少。在其中單元高度為120 nm或更少之一些實施例中，指示M2信號金屬軌道之佈局圖案的數目為4或更少。在一些實施例中，其中單元高度為120 nm或更少。在一些實施例中，第一M2間距為20 nm或更少。在其中第一M2間距等於第二M2間距之實施例中，可將標準單元中指示M2信號金屬軌道之佈局圖案的數目確定為單元高度除以第一M2間距減去標準單元中指示M2電源/接地金屬軌道之佈局圖案的數目。在一些實施例中，單元高度係自第一電源/接地金屬軌道（例如，101A）之半寬點至第二電源/接地金屬軌道（例如，101F）之半寬點。
第2圖根據本揭示案之實施例繪示積體電路之實例佈局設計200。佈局設計200具有第一單位區域202A（例如，第一部分、第一標準單元），此第一單位區域202A具有第一單元高度204A。佈局設計200具第二單位區域202B（例如，第二部分、第二標準單元），此第二單位區域202B具有第二單元高度204B。佈局設計200具有雙單元高度206，其為單元高度204A與單元高度204B之總和。
佈局設計200包括指示基板之上的第一層（例如，M0層）中的金屬軌道之第一佈局圖案。第一佈局圖案包括佈局圖案201A至201H，其指示用於供應一或更多個信號及佈局圖案之金屬軌道的位置。佈局圖案201A至201H在雙單元高度206以內。佈局圖案201A至201D在單元高度204A以內。佈局圖案201E至201H在單元高度204B以內。
在一些實施例中，佈局圖案201B、201C、201F及201G用於供應一或更多個信號，且佈局圖案201A、201D、201E及201H用於供應一或更多個電源或接地。佈局圖案201A至201H在第一方向上（例如，X方向）延伸，且在第二方向上（例如，Y方向）彼此相鄰（例如，佈局圖案201A與201B相鄰，佈局圖案201B與201C相鄰，佈局圖案201C與201D相鄰，佈局圖案201D與201E相鄰，佈局圖案201E與201F相鄰，佈局圖案201F與201G相鄰，且佈局圖案201G與201H相鄰）。
佈局設計200包括第二佈局圖案，其指示在第一層之上且比第一層更遠離基板之第二層（例如，M1層）中的一組金屬軌道區段203A至203C之位置。金屬軌道區段203A至203C在第二方向上延伸。金屬軌道區段203A具有在第一方向上延伸之邊緣207A。金屬軌道區段203B具有面向第一邊緣207A之邊緣207B及與邊緣207B相對之邊緣207C。金屬區段203C具有面向邊緣207C之邊緣207D。換言之，第二金屬軌道區段（例如，僅）在第二方向上偏離第一金屬軌道區段，且第三金屬軌道區段（例如，僅）在第二方向上偏離第一及第二金屬軌道區段。因此，金屬軌道區段203A至203C在第一方向上彼此對準（例如，其中寬點209對準，此些中寬點209在第二方向上形成行，藉由每一區段之間及周圍的空間分離開）。在一些實施例中，金屬軌道區段203A至203C完全在雙單元高度以內。在一些實施例中，金屬軌道區段203A至203C中之每一者的至少一部分在雙單元高度以內。
可使用第一製程（諸如，自然結束製程、1P1E（一次圖案，一次蝕刻）自然結束製程或LSLE（微影-間隔物-微影-蝕刻）自然結束製程中之至少一者）形成根據多重佈局設計300A至300H的第二佈局圖案所形成之在第二層中的金屬軌道。在一些實施例中，自然結束製程為每個金屬層使用一個遮罩而無用於切割金屬層之額外遮罩的製程。在一些實施例中，可根據第一通孔外殼、端至端(end-to-end, E2E)間距及第二層中金屬軌道的最小長度來形成使用第一製程所形成之金屬軌道。
多重佈局設計300A至300H中之每一者包括第三佈局圖案，其指示在安置於第一層與第二層之間的第三層中之一組通孔接觸件（例如，通孔0）的位置。根據第三佈局圖案形成之通孔接觸件中的每一者將根據佈局圖案301A至301G中之一者所形成的在第一層中之金屬軌道中的一者耦合至根據第二佈局圖案中之一者所形成的在第二層中之金屬軌道中的一者。
佈局設計300A之第二佈局圖案包括佈局圖案303A至303B。佈局圖案303A之金屬軌道區段（例如，根據佈局圖案303A形成之金屬軌道）形成在佈局圖案301F至301G之金屬軌道之上（例如，與佈局圖案301F至301G之金屬軌道重疊，在X-Y平面上與佈局圖案301F至301G之金屬軌道重疊，至少部分地形成於佈局圖案301F至301G之金屬軌道之上）。佈局圖案303B之金屬軌道區段形成在佈局圖案301A至301D之金屬軌道之上。佈局設計300A之第三佈局圖案包括佈局圖案305A至305B。佈局圖案305A之通孔接觸件（例如，根據佈局圖案305A形成之通孔接觸件）將佈局圖案301G之金屬軌道耦合至佈局圖案303A之金屬軌道區段。佈局圖案305B之通孔接觸件將佈局圖案301D之金屬軌道耦合至佈局圖案303B之金屬軌道區段。
第3A圖根據本揭示案之一些實施例繪示多重佈局設計300A至300H。多重佈局設計300A至300H中之每一者包括指示基板之上的第一層（例如，M0層）中的金屬軌道之第一佈局圖案。第一佈局圖案包括指示用於供應一或更多個信號之五個信號金屬軌道的位置之佈局圖案301B至301F，及指示用於供應一或更多個電源或接地之兩個電源/接地金屬軌道的位置之佈局圖案301A及301G。
佈局圖案301A至301G在X方向上延伸且在Y方向上彼此相鄰（例如，301A與301B相鄰，301B與301C相鄰，301C與301D相鄰，301D與301E相鄰，301E與301F相鄰，301F與301G相鄰）。
佈局圖案301B至301F具有第一寬度且佈局圖案301A及301G具有第二寬度。在一些實施例中，第一寬度及第二寬度為不同的。在其他實施例中，其為相同的。佈局圖案中之其中兩個佈局圖案包括301B至301F中之兩者的相鄰對可具有第一間距（例如，第一M0間距），且佈局圖案之其中佈局圖案中之一者包括301A或301G的相鄰對可具有第二間距（例如，第二M0間距）。在一些實施例中，第一M0間距及第二M0間距為不同的。在其他實施例中，其為相同的。在一些實施例中，第一M0間距小於或等於20 nm。在一些實施例中，第一M0間距與第一M2間距相同。
多重佈局設計300A至300H中之每一者包括第二佈局圖案，其指示在第一層之上且比第一層更遠離基板之第二層（例如，M1層）中的一組金屬軌道區段之位置。第二佈局圖案在Y方向上延伸且在X方向上彼此對準（例如，其中寬點對準）。因此，第二佈局圖案在橫向於（例如，垂直於）第一佈局圖案之方向上延伸。
可使用第一製程（諸如，自然結束製程、1P1E（一次圖案，一次蝕刻）自然結束製程或LSLE（微影-間隔物-微影-蝕刻）自然結束製程中之至少一者）形成根據多重佈局設計300A至300H的第二佈局圖案所形成之在第二層中的金屬軌道區段。在一些實施例中，可根據第一通孔外殼、端至端(E2E)間距及第二層中金屬軌道的最小長度來形成使用第一製程所形成之金屬軌道區段。
多重佈局設計300A至300H中之每一者包括第三佈局圖案，其指示在安置於第一層與第二層之間的第三層中之一組通孔接觸件（例如，通孔0）的位置。根據第三佈局圖案形成之通孔接觸件中的每一者將根據佈局圖案301A至301G中之一者所形成的在第一層中之金屬軌道中的一者耦合至根據第二佈局圖案中之一者所形成的在第二層中之金屬軌道區段中的一者。
佈局設計300A之第二佈局圖案包括佈局圖案303A至303B。佈局圖案303A之金屬軌道區段（例如，根據佈局圖案303A形成之金屬軌道區段）形成在佈局圖案301F至301G之金屬軌道之上（例如，與佈局圖案301F至301G之金屬軌道重疊，在X-Y平面上與佈局圖案301F至301G之金屬軌道重疊，至少部分地形成於佈局圖案301F至301G之金屬軌道之上）。佈局圖案303B之金屬軌道區段形成在佈局圖案301A至301D之金屬軌道之上。佈局設計300A之第三佈局圖案包括佈局圖案305A至305B。佈局圖案305A之通孔接觸件（例如，根據佈局圖案305A形成之通孔接觸件）將佈局圖案301G之金屬軌道耦合至佈局圖案303A之軌道區段。佈局圖案305B之通孔接觸件將佈局圖案301D之金屬軌道耦合至佈局圖案303B之金屬軌道區段。
每一矩形佈局圖案具有四個邊（例如，側、端部），其包括兩個短邊及兩個長邊。在一些實施例中，兩個短邊在長度上小於兩個長邊。佈局圖案303A在Y方向上具有最小長度307A（例如，自短邊309A至短邊309B之距離）。佈局圖案303A及303B在Y方向上具有端至端間距311A（例如，佈局圖案303A之短邊309B與佈局圖案303B之在Y方向上面向短邊309B的短邊313之間的距離）。佈局圖案305B在Y方向上具有通孔外殼315（例如，佈局圖案303B之短邊313與佈局圖案303B之在Y方向上面向短邊313的邊317之間的距離）。佈局圖案305A及305B在其間具有距離323。在一些實施例中，距離323為端至端間距311A、通孔外殼315及與短邊309B及佈局圖案305A相關聯之第二通孔外殼的總和。
佈局設計300B之第二佈局圖案包括佈局圖案303C至303D（其分別類似於佈局設計300A之佈局圖案303A至303B）。佈局設計300B之第三佈局圖案包括佈局圖案305C至305D（其分別類似於佈局設計300A之第二佈局圖案305A至305B）。佈局設計300B亦包括第四佈局圖案，其指示形成在第二層之上且比第二層更遠離基板之一或更多個通孔接觸件（例如，通孔1）的位置。佈局設計300B之第四佈局圖案包括佈局圖案319。佈局圖案319之通孔接觸件（例如，根據佈局圖案319形成之通孔接觸件）耦合至佈局圖案303C之金屬軌道區段。佈局圖案319之通孔接觸件形成在佈局圖案301F之金屬軌道之上。佈局圖案319具有通孔外殼321。
佈局設計300C之第二佈局圖案包括佈局圖案303E至303F。佈局圖案303E之金屬軌道區段形成在佈局圖案301E至301G之金屬軌道之上。佈局圖案303F之金屬軌道區段形成在佈局圖案301A至301C之金屬軌道之上。佈局設計300C之第三佈局圖案包括佈局圖案305E至305F。佈局圖案305E之通孔接觸件將佈局圖案301F之金屬軌道耦合至佈局圖案303E之金屬軌道區段。佈局圖案305F之通孔接觸件將佈局圖案301C之金屬軌道耦合至佈局圖案303F之金屬軌道區段。
佈局設計300D之第二佈局圖案包括佈局圖案303G至303H。佈局圖案303G之金屬軌道區段形成在佈局圖案301E至301G之金屬軌道之上。佈局圖案303H之金屬軌道區段形成在佈局圖案301A至301B之金屬軌道之上。佈局設計300D之第三佈局圖案包括佈局圖案305G至305H。佈局圖案305G之通孔接觸件將佈局圖案301F之金屬軌道耦合至佈局圖案303G之金屬軌道區段。佈局圖案305H之通孔接觸件將佈局圖案301B之金屬軌道耦合至佈局圖案303H之金屬軌道區段。因此，例如，佈局圖案303G及303H之間的E2E 311B小於第一M0間距的3倍（303G及303H均不形成在M0金屬軌道301C或301D之上）。
佈局設計300E之第二佈局圖案包括佈局圖案303I至303J。佈局圖案303I之金屬軌道區段形成在佈局圖案301D至301G之金屬軌道之上。佈局圖案303J之金屬軌道區段形成在佈局圖案301A至301B之金屬軌道之上。佈局設計300E之第三佈局圖案包括佈局圖案305I至305J。佈局圖案305I之通孔接觸件將佈局圖案301E之金屬軌道耦合至佈局圖案303I之金屬軌道區段。佈局圖案305J之通孔接觸件將佈局圖案301B之金屬軌道耦合至佈局圖案303J之金屬軌道區段。
佈局設計300F之第二佈局圖案包括佈局圖案303K至303M。佈局圖案303K之金屬軌道區段形成在佈局圖案301G之金屬軌道之上。佈局圖案303L之金屬軌道區段形成在佈局圖案301C至301F之金屬軌道之上。佈局圖案303M之金屬軌道區段形成在佈局圖案301A至301B之金屬軌道之上。佈局設計300F之第三佈局圖案包括佈局圖案305K。佈局圖案305K之通孔接觸件將佈局圖案301E之金屬軌道耦合至佈局圖案303L之金屬軌道區段。
佈局設計300G之第二佈局圖案包括佈局圖案303N至303P。佈局圖案303N之金屬軌道區段形成在佈局圖案301G之金屬軌道之上。佈局圖案303O之金屬軌道區段形成在佈局圖案301C至301E之金屬軌道之上。佈局圖案303P之金屬軌道區段形成在佈局圖案301A之金屬軌道之上。佈局設計300G之第三佈局圖案包括佈局圖案305L。佈局圖案305L之通孔接觸件將佈局圖案301D之金屬軌道耦合至佈局圖案303O之金屬軌道區段。
佈局設計300H之第二佈局圖案包括佈局圖案303Q至303S。佈局圖案303Q之金屬軌道區段形成在佈局圖案301F至301G之金屬軌道之上。佈局圖案303R之金屬軌道區段形成在佈局圖案301B至301E之金屬軌道之上。佈局圖案303S之金屬軌道區段形成在佈局圖案301A之金屬軌道之上。佈局設計300H之第三佈局圖案包括佈局圖案305M。佈局圖案305M之通孔接觸件將佈局圖案301C之金屬軌道耦合至佈局圖案303R之金屬軌道區段。
第3B圖根據本揭示案之一些實施例繪示多重佈局設計300I至300L。多重佈局設計300I至300L類似於多重佈局設計300A至300H。可使用第二製程（例如，自然結束製程、1P1E自然結束製程、LSLE自然結束製程）形成根據多重佈局設計300I至300L之第二佈局圖案所形成的在第二層中之金屬軌道。在一些實施例中，可根據第二通孔外殼、端至端(E2E)間距及第二層中金屬軌道的最小長度來形成使用第二製程所形成之金屬軌道。第二通孔外殼、端至端(E2E)間距及最小長度小於（例如，小於、短於、窄於、緊於）第一通孔外殼、端至端(E2E)間距及最小長度。
佈局設計300I之第二佈局圖案包括佈局圖案303T至303U。佈局圖案303T之金屬軌道區段形成在佈局圖案301F至301G之金屬軌道之上。佈局圖案303U之金屬軌道區段形成在佈局圖案301A至301E之金屬軌道之上。佈局設計300I之第三佈局圖案包括佈局圖案305N至305O。佈局圖案305N之通孔接觸件將佈局圖案301G之金屬軌道耦合至佈局圖案303T之金屬軌道區段。佈局圖案305O之通孔接觸件將佈局圖案301E之金屬軌道耦合至佈局圖案303U之金屬軌道區段。
佈局設計300J之第二佈局圖案包括佈局圖案303V至303X。佈局圖案303V之金屬軌道區段形成在佈局圖案301F至301G之金屬軌道之上。佈局圖案303W之金屬軌道區段形成在佈局圖案301C至301E之金屬軌道之上。佈局圖案303X之金屬軌道區段形成在佈局圖案301A至301B之金屬軌道之上。佈局設計300J之第三佈局圖案包括佈局圖案305P至305R。佈局圖案305P之通孔接觸件將佈局圖案301G之金屬軌道耦合至佈局圖案303V之金屬軌道區段。佈局圖案305Q之通孔接觸件將佈局圖案301D之金屬軌道耦合至佈局圖案303W之金屬軌道區段。佈局圖案305R之通孔接觸件將佈局圖案301A之金屬軌道耦合至佈局圖案303X之金屬軌道區段。
佈局設計300K之第二佈局圖案包括佈局圖案303Y至303AA。佈局圖案303Y之金屬軌道區段形成在佈局圖案301F至301G之金屬軌道之上。佈局圖案303Z之金屬軌道區段形成在佈局圖案301C至301E之金屬軌道之上。佈局圖案303AA之金屬軌道區段形成在佈局圖案301A至301B之金屬軌道之上。佈局圖案303Z具有最小長度307B。佈局設計300K之第三佈局圖案包括佈局圖案305S。佈局圖案305S之通孔接觸件將佈局圖案301D之金屬軌道耦合至佈局圖案303Z之金屬軌道區段。
佈局設計300L之第二佈局圖案包括佈局圖案303AB至303AC。佈局圖案303AB之金屬軌道區段形成在佈局圖案301E至301G之金屬軌道之上。佈局圖案303AC之金屬軌道區段形成在佈局圖案301A至301D之金屬軌道之上。佈局設計300L之第三佈局圖案包括佈局圖案305T至305U。佈局圖案305T之通孔接觸件將佈局圖案301F之金屬軌道耦合至佈局圖案303AB之金屬軌道區段。佈局圖案305U之通孔接觸件將佈局圖案301D之金屬軌道耦合至佈局圖案303AC之金屬軌道區段。
第4A圖根據本揭示案之一些實施例繪示多重佈局設計400A至400F。佈局設計400A至400F之第一佈局圖案包括指示用於供應一或更多個信號之四個信號金屬軌道的位置之佈局圖案401B至401E，及指示用於在第一層中供應一或更多個電源或接地之兩個電源/接地金屬軌道的位置之佈局圖案401A及401F。
佈局圖案401A至401F在X方向上延伸且在Y方向上彼此相鄰（例如，401A與401B相鄰，401B與401C相鄰，401C與401D相鄰，401D與401E相鄰，401E與401F相鄰）。
與佈局圖案401B至401E相關聯之第一寬度及第一間距分別類似於與佈局圖案301B至301F相關聯之第一寬度及第一間距。在一些實施例中，與佈局圖案401A及401F相關聯之第二寬度及第二間距分別類似於與佈局圖案301A及301G相關聯之第二寬度及第二間距。在其他實施例中，與佈局圖案401A及401F相關聯之第二寬度及第二間距大於（例如，大於、寬於、長於，等）或小於（例如，小於、窄於、短於，等）分別與佈局圖案301A及301G相關聯之第二寬度及第二間距。
佈局圖案400A至400F之第二佈局圖案指示在比第一層更遠離基板的第二層中之在Y方向上延伸的金屬軌道。可使用第一製程形成根據多重佈局設計400A至400F之第二佈局圖案所形成之在第二層中的金屬軌道。佈局設計400A至400F之第三佈局圖案指示在安置於第一層與第二層之間的第三層中之通孔接觸件。佈局設計400A至400F之第四佈局圖案指示在比第二層更遠離基板的第四層中之通孔接觸件。
佈局設計400A之第二佈局圖案包括佈局圖案403A至403B。佈局圖案403A之金屬軌道區段形成在佈局圖案401E至401F之金屬軌道之上。佈局圖案403B之金屬軌道區段形成在佈局圖案401A至401D之金屬軌道之上。佈局設計400A之第三佈局圖案包括佈局圖案405A至405B。佈局圖案405A之通孔接觸件將佈局圖案401F之金屬軌道耦合至佈局圖案403A之金屬軌道區段。佈局圖案405B之通孔接觸件將佈局圖案401D之金屬軌道耦合至佈局圖案403B之金屬軌道區段。
佈局圖案403A在Y方向上具有最小長度407A。佈局圖案403A及403B在Y方向上具有端至端間距411A。佈局圖案405B在Y方向上具有通孔外殼415。
佈局設計400B之第二佈局圖案包括佈局圖案403C至403D。佈局圖案403C之金屬軌道區段形成在佈局圖案401E至401F之金屬軌道之上。佈局圖案403D之金屬軌道區段形成在佈局圖案401A至401C之金屬軌道之上。佈局設計400B之第三佈局圖案包括佈局圖案405C至405D。佈局圖案405C之通孔接觸件將佈局圖案401E之金屬軌道耦合至佈局圖案403C之金屬軌道區段。佈局圖案405D之通孔接觸件將佈局圖案401C之金屬軌道耦合至佈局圖案403D之金屬軌道區段。
佈局設計400C之第二佈局圖案包括佈局圖案403E至403F。佈局圖案403E之金屬軌道區段形成在佈局圖案401D至401F之金屬軌道之上。佈局圖案403F之金屬軌道區段形成在佈局圖案401A至401B之金屬軌道之上。佈局設計400C之第三佈局圖案包括佈局圖案405E至405F。佈局圖案405E之通孔接觸件將佈局圖案401D之金屬軌道耦合至佈局圖案403E之金屬軌道區段。佈局圖案405F之通孔接觸件將佈局圖案401B之金屬軌道耦合至佈局圖案403F之金屬軌道區段。
佈局設計400D之第二佈局圖案包括佈局圖案403G至403H。佈局圖案403G之金屬軌道區段形成在佈局圖案401E至401F之金屬軌道之上。佈局圖案403H之金屬軌道區段形成在佈局圖案401A至401B之金屬軌道之上。佈局設計400D之第三佈局圖案包括佈局圖案405G至405H。佈局圖案405G之通孔接觸件將佈局圖案401E之金屬軌道耦合至佈局圖案403G之金屬軌道區段。佈局圖案405H之通孔接觸件將佈局圖案401B之金屬軌道耦合至佈局圖案403H之金屬軌道區段。
佈局設計400E之第二佈局圖案包括佈局圖案403I至403K。佈局圖案403I之金屬軌道區段形成在佈局圖案401F之金屬軌道之上。佈局圖案403J之金屬軌道區段形成在佈局圖案401B至401D之金屬軌道之上。佈局圖案403K之金屬軌道區段形成在佈局圖案401A之金屬軌道之上。佈局設計400E之第三佈局圖案包括佈局圖案405I。佈局圖案405I之通孔接觸件將佈局圖案401C之金屬軌道耦合至佈局圖案403J之金屬軌道區段。
佈局設計400F之第二佈局圖案包括佈局圖案403L至403M。佈局圖案403L之金屬軌道區段形成在佈局圖案401F之金屬軌道之上。佈局圖案403M之金屬軌道區段形成在佈局圖案401C至401E之金屬軌道之上。佈局圖案403N之金屬軌道區段形成在佈局圖案401A之金屬軌道之上。佈局設計400F之第三佈局圖案包括佈局圖案405J。佈局圖案405J之通孔接觸件將佈局圖案401D之金屬軌道耦合至佈局圖案403M之金屬軌道區段。
第4B圖根據本揭示案之一些實施例繪示多重佈局設計400G至400K。多重佈局設計400G至400K類似於多重佈局設計400A至400F。可使用第二製程形成根據多重佈局設計400G至400K之第二佈局圖案所形成之在第二層中的金屬軌道。
佈局設計400G之第二佈局圖案包括佈局圖案403O至403P。佈局圖案403O之金屬軌道區段形成在佈局圖案401F之金屬軌道之上。佈局圖案403P之金屬軌道區段形成在佈局圖案401A至401E之金屬軌道之上。佈局設計400G之第三佈局圖案包括佈局圖案405K至405L。佈局圖案405K之通孔接觸件將佈局圖案401F之金屬軌道耦合至佈局圖案403O之金屬軌道區段。佈局圖案405L之通孔接觸件將佈局圖案401E之金屬軌道耦合至佈局圖案403P之金屬軌道區段。
佈局設計400H之第二佈局圖案包括佈局圖案403Q至403S。佈局圖案403Q之金屬軌道區段形成在佈局圖案401F之金屬軌道之上。佈局圖案403R之金屬軌道區段形成在佈局圖案401C至401D之金屬軌道之上。佈局圖案403S之金屬軌道區段形成在佈局圖案401A之金屬軌道之上。佈局設計400H之第三佈局圖案包括佈局圖案405M至405O。佈局圖案405M之通孔接觸件將佈局圖案401F之金屬軌道耦合至佈局圖案403Q之金屬軌道區段。佈局圖案405N之通孔接觸件將佈局圖案401D之金屬軌道耦合至佈局圖案403R之金屬軌道區段。佈局圖案405O之通孔接觸件將佈局圖案401A之金屬軌道耦合至佈局圖案403S之金屬軌道區段。
佈局設計400I之第二佈局圖案包括佈局圖案403T至403V。佈局圖案403T之金屬軌道區段形成在佈局圖案401F之金屬軌道之上。佈局圖案403U之金屬軌道區段形成在佈局圖案401C至401D之金屬軌道之上。佈局圖案403V之金屬軌道區段形成在佈局圖案401A之金屬軌道之上。佈局圖案403U具有最小長度407B。佈局設計400I之第三佈局圖案包括佈局圖案405P至405R。佈局圖案405P之通孔接觸件將佈局圖案401F之金屬軌道耦合至佈局圖案403T之金屬軌道區段。佈局圖案405Q之通孔接觸件將佈局圖案401C之金屬軌道耦合至佈局圖案403U之金屬軌道區段。佈局圖案405R之通孔接觸件將佈局圖案401A之金屬軌道耦合至佈局圖案403V之金屬軌道區段。
佈局設計400J之第二佈局圖案包括佈局圖案403W至403X。佈局圖案403W之金屬軌道區段形成在佈局圖案401E至401F之金屬軌道之上。佈局圖案403X之金屬軌道區段形成在佈局圖案401A至401D之金屬軌道之上。佈局設計400J之第三佈局圖案包括佈局圖案405S至405T。佈局圖案405S之通孔接觸件將佈局圖案401E之金屬軌道耦合至佈局圖案403W之金屬軌道區段。佈局圖案405T之通孔接觸件將佈局圖案401D之金屬軌道耦合至佈局圖案403X之金屬軌道區段。
佈局設計400K之第二佈局圖案包括佈局圖案403Y至403Z。佈局圖案403Y之金屬軌道區段形成在佈局圖案401E至401F之金屬軌道之上。佈局圖案403Z之金屬軌道區段形成在佈局圖案401A至401D之金屬軌道之上。佈局設計400K之第三佈局圖案包括佈局圖案405U至405V。佈局圖案405U之通孔接觸件將佈局圖案401F之金屬軌道耦合至佈局圖案403Y之金屬軌道區段。佈局圖案405V之通孔接觸件將佈局圖案401D之金屬軌道耦合至佈局圖案403Z之金屬軌道區段。佈局設計400K之第四佈局圖案包括佈局圖案419。佈局圖案419之通孔接觸件耦合至佈局圖案405U。佈局圖案419具有通孔外殼421。
第5A圖根據本揭示案之一些實施例繪示多重佈局設計500A至500C。佈局設計500A至500C之第一佈局圖案包括指示用於供應一或更多個信號之三個信號金屬軌道的位置之佈局圖案501B至501D，及指示用於在第一層中供應一或更多個電源或接地之兩個電源/接地金屬軌道的位置之佈局圖案501A及501E。
佈局圖案501A至501E在X方向上延伸且在Y方向上彼此相鄰（例如，501A與501B相鄰，501B與501C相鄰，501C與501D相鄰，且501D與501E相鄰）。
與佈局圖案501B至501D相關聯之第一寬度及第一間距分別類似於與佈局圖案301B至301F相關聯之第一寬度及第一間距。在一些實施例中，與佈局圖案501A及501E相關聯之第二寬度及第二間距分別類似於與佈局圖案301A及301G相關聯之第二寬度及第二間距。在其他實施例中，與佈局圖案501A及501E相關聯之第二寬度及第二間距分別不同於與佈局圖案301A及301G相關聯之第二寬度及第二間距。
佈局圖案500A至500C之第二佈局圖案指示在比第一層更遠離基板的第二層中之在Y方向上延伸的金屬軌道。可使用第一製程形成根據多重佈局設計500A至500C之第二佈局圖案所形成之在第二層中的金屬軌道。佈局設計500A至500C之第三佈局圖案指示在安置於第一層與第二層之間的第三層中之通孔接觸件。佈局設計500A至500C之第四佈局圖案指示在比第二層更遠離基板的第四層中之通孔接觸件。
佈局設計500A之第二佈局圖案包括佈局圖案503A至503B。佈局圖案503A之金屬軌道區段形成在佈局圖案501E之金屬軌道之上。佈局圖案503B之金屬軌道區段形成在佈局圖案501B至501C之金屬軌道之上。佈局設計500A之第三佈局圖案包括佈局圖案505A至505B。佈局圖案505A之通孔接觸件將佈局圖案501E之金屬軌道耦合至佈局圖案503A之金屬軌道區段。佈局圖案505B之通孔接觸件將佈局圖案501C之金屬軌道耦合至佈局圖案503B之金屬軌道區段。
佈局圖案503A在Y方向上具有最小長度507A。佈局圖案503A及503B在Y方向上具有端至端間距511A。佈局圖案505B在Y方向上具有通孔外殼515。
佈局設計500B之第二佈局圖案包括佈局圖案503C至503D。佈局圖案503C之金屬軌道區段形成在佈局圖案501D至501E之金屬軌道之上。佈局圖案503D之金屬軌道區段形成在佈局圖案501A至501B之金屬軌道之上。佈局設計500B之第三佈局圖案包括佈局圖案505C至505D。佈局圖案505C之通孔接觸件將佈局圖案501D之金屬軌道耦合至佈局圖案503C之金屬軌道區段。佈局圖案505D之通孔接觸件將佈局圖案501B之金屬軌道耦合至佈局圖案503D之金屬軌道區段。
佈局設計500C之第二佈局圖案包括佈局圖案503E至503F。佈局圖案503E之金屬軌道區段形成在佈局圖案501E之金屬軌道之上。佈局圖案503F之金屬軌道區段形成在佈局圖案501B至501D之金屬軌道之上。佈局圖案503G之金屬軌道區段形成在佈局圖案501A之金屬軌道之上。佈局設計500C之第三佈局圖案包括佈局圖案505E。佈局圖案505E之通孔接觸件將佈局圖案501C之金屬軌道耦合至佈局圖案503F之金屬軌道區段。
第5B圖根據本揭示案之一些實施例繪示多重佈局設計500D至500F。多重佈局設計500D至500F類似於多重佈局設計500A至500C。可使用第二製程形成根據多重佈局設計500D至500F之第二佈局圖案所形成之在第二層中的金屬軌道。
佈局設計500D之第二佈局圖案包括佈局圖案503H至503J。佈局圖案503H之金屬軌道區段形成在佈局圖案501E之金屬軌道之上。佈局圖案503J之金屬軌道區段形成在佈局圖案501B至501C之金屬軌道之上。佈局圖案503J之金屬軌道區段形成在佈局圖案501A之金屬軌道之上。佈局設計500D之第三佈局圖案包括佈局圖案505F至505H。佈局圖案505F之通孔接觸件將佈局圖案501E之金屬軌道耦合至佈局圖案503H之金屬軌道區段。佈局圖案505G之通孔接觸件將佈局圖案501C之金屬軌道耦合至佈局圖案503I之金屬軌道區段。佈局圖案505H之通孔接觸件將佈局圖案501A之金屬軌道耦合至佈局圖案503J之金屬軌道區段。
佈局設計500E之第二佈局圖案包括佈局圖案503K至503L。佈局圖案503K之金屬軌道區段形成在佈局圖案501E之金屬軌道之上。佈局圖案503L之金屬軌道區段形成在佈局圖案501A至501D之金屬軌道之上。佈局設計500E之第三佈局圖案包括佈局圖案505I至505J。佈局圖案505I之通孔接觸件將佈局圖案501E之金屬軌道耦合至佈局圖案503K之金屬軌道區段。佈局圖案505J之通孔接觸件將佈局圖案501D之金屬軌道耦合至佈局圖案503L之金屬軌道區段。
佈局設計500F之第二佈局圖案包括佈局圖案503M至503N。佈局圖案503M之金屬軌道區段形成在佈局圖案501D至501E之金屬軌道之上。佈局圖案503N之金屬軌道區段形成在佈局圖案501A至501C之金屬軌道之上。佈局設計500F之第三佈局圖案包括佈局圖案505K至505L。佈局圖案505K之通孔接觸件將佈局圖案501E之金屬軌道耦合至佈局圖案503M之金屬軌道區段。佈局圖案505L之通孔接觸件將佈局圖案501C之金屬軌道耦合至佈局圖案503N之金屬軌道區段。佈局設計500F之第四佈局圖案包括佈局圖案519。佈局圖案519之通孔接觸件耦合至佈局圖案503M。佈局圖案519具有通孔外殼521。
第6A圖根據本揭示案之一些實施例繪示多重佈局設計600A至600F。佈局設計600A至600F之第一佈局圖案包括指示用於在第一層（例如，M0）中供應一或更多個信號之在標準單元中的四個信號金屬軌道的位置之佈局圖案601A至601D，及指示用於在此第一層中供應信號之在相鄰標準單元中的信號金屬軌道的位置之佈局圖案601E。在一些實施例中，第一佈局圖案不指示第一層中之任何電源/接地金屬軌道的位置。
佈局圖案601A至601E在X方向上延伸且在Y方向上彼此相鄰（例如，601A與601B相鄰，601B與601C相鄰，601C與601D相鄰，且601D與601E相鄰）。在一些實施例中，與佈局圖案601A至601E相關聯之第一寬度及第一間距分別類似於與佈局圖案301B至301F相關聯之第一寬度及第一間距。在一些實施例中，與佈局圖案601A至601E相關聯之第一寬度及第一間距分別並非均勻的寬度及間距。
佈局圖案600A至600F之第二佈局圖案指示在比第一層更遠離基板的第二層中之在Y方向上延伸的金屬軌道。可使用第一製程形成根據多重佈局設計600A至600F之第二佈局圖案所形成之在第二層中的金屬軌道。佈局設計600A至600F之第三佈局圖案指示在安置於第一層與第二層之間的第三層中之通孔接觸件。
佈局設計600A之第二佈局圖案包括佈局圖案603A至603B。佈局圖案603A之金屬軌道區段形成在佈局圖案601D至601E之金屬軌道之上。佈局圖案603B之金屬軌道區段形成在佈局圖案601A至601B之金屬軌道之上。佈局設計600A之第三佈局圖案包括佈局圖案605A至605B。佈局圖案605A之通孔接觸件將佈局圖案601D之金屬軌道耦合至佈局圖案603A之金屬軌道區段。佈局圖案605B之通孔接觸件將佈局圖案601B之金屬軌道耦合至佈局圖案603B之金屬軌道區段。
佈局圖案603A在Y方向上具有最小長度607A。佈局圖案603A及603B在Y方向上具有端至端間距611。佈局圖案605B在Y方向上具有通孔外殼615。
佈局設計600B之第二佈局圖案包括佈局圖案603C至603D。佈局圖案603C之金屬軌道區段形成在佈局圖案601C至601E之金屬軌道之上。佈局圖案603D之金屬軌道區段形成在佈局圖案601A之金屬軌道之上。佈局設計600B之第三佈局圖案包括佈局圖案605C至605D。佈局圖案605C之通孔接觸件將佈局圖案601C之金屬軌道耦合至佈局圖案603C之金屬軌道區段。佈局圖案605D之通孔接觸件將佈局圖案601A之金屬軌道耦合至佈局圖案603D之金屬軌道區段。
佈局設計600C之第二佈局圖案包括佈局圖案603E至603F。佈局圖案603E之金屬軌道區段形成在佈局圖案601D至601E之金屬軌道之上。佈局圖案603F之金屬軌道區段形成在佈局圖案601A之金屬軌道之上。佈局設計600C之第三佈局圖案包括佈局圖案605E至605F。佈局圖案605E之通孔接觸件將佈局圖案601D之金屬軌道耦合至佈局圖案603E之金屬軌道區段。佈局圖案605F之通孔接觸件將佈局圖案601A之金屬軌道耦合至佈局圖案603F之金屬軌道區段。
佈局設計600D之第二佈局圖案包括佈局圖案603G至603I。佈局圖案603G之金屬軌道區段形成在佈局圖案601E之金屬軌道之上。佈局圖案603H之金屬軌道區段形成在佈局圖案601A至601C之金屬軌道之上。佈局圖案603I之金屬軌道區段形成為使得其在X-Y平面中與佈局圖案601A之金屬軌道鄰接。佈局圖案603H具有最小長度607B。佈局設計600D之第三佈局圖案包括佈局圖案605G。佈局圖案605G之通孔接觸件將佈局圖案601C之金屬軌道耦合至佈局圖案603H之金屬軌道區段。
佈局設計600E之第二佈局圖案包括佈局圖案603J至603L。佈局圖案603J之金屬軌道區段形成在佈局圖案601E之金屬軌道之上。佈局圖案603K之金屬軌道區段形成在佈局圖案601A至601C之金屬軌道之上。佈局圖案603L之金屬軌道區段形成為使得其在X-Y平面中與佈局圖案601A之金屬軌道鄰接。佈局設計600E之第三佈局圖案包括佈局圖案605H。佈局圖案605H之通孔接觸件將佈局圖案601B之金屬軌道耦合至佈局圖案603K之金屬軌道區段。
佈局設計600F之第二佈局圖案包括佈局圖案603M至603N。佈局圖案603M之金屬軌道區段形成在佈局圖案601E之金屬軌道之上。佈局圖案603N之金屬軌道區段形成在佈局圖案601A至601D之金屬軌道之上。佈局設計600F之第三佈局圖案包括佈局圖案605I至605J。佈局圖案605I之通孔接觸件將佈局圖案601E之金屬軌道耦合至佈局圖案603M之金屬軌道區段。佈局圖案605J之通孔接觸件將佈局圖案601D之金屬軌道耦合至佈局圖案603N之金屬軌道區段。
第6B圖根據本揭示案之一些實施例繪示多重佈局設計600G。多重佈局設計600G類似於多重佈局設計600A至600F。可使用第二製程形成根據多重佈局設計600G之第二佈局圖案所形成之在第二層中的金屬軌道。
佈局設計600G之第二佈局圖案包括佈局圖案603O至603P。佈局圖案603O之金屬軌道區段形成在佈局圖案601D至601E之金屬軌道之上。佈局圖案603P之金屬軌道區段形成在佈局圖案601A至601C之金屬軌道之上。佈局設計600G之第三佈局圖案包括佈局圖案605K至605L。佈局圖案605K之通孔接觸件將佈局圖案601D之金屬軌道耦合至佈局圖案603O之金屬軌道區段。佈局圖案605L之通孔接觸件將佈局圖案601C之金屬軌道耦合至佈局圖案603P之金屬軌道區段。
第7A圖根據本揭示案之一些實施例繪示佈局設計700A。佈局設計700A包括佈局圖案701A至701E，其指示在Y方向上延伸且在X方向上彼此相鄰之在基板上方的M1層中之金屬軌道的位置。佈局圖案701A至701E具有M1間距702。佈局設計700A包括M2金屬佈局圖案703A至703D，其指示在X方向上延伸之在比M1層更遠離基板的M2層中之M2金屬軌道的位置，佈局圖案703A及703B在Y方向上彼此對準，佈局圖案703C及703D在Y方向上彼此對準，佈局圖案703A在Y方向上與佈局圖案703C相鄰，且佈局圖案703B在Y方向上與703D相鄰。
佈局設計700A包括通孔接觸件佈局圖案705A至705D，其指示在M1層與M2層之間的通孔2層中之通孔接觸件的位置。佈局圖案705A之通孔接觸件將佈局圖案703A之M2金屬軌道耦合至佈局圖案701A之M1金屬軌道。佈局圖案705B之通孔接觸件將佈局圖案703B之M2金屬軌道耦合至佈局圖案701D之M1金屬軌道。佈局圖案705C之通孔接觸件將佈局圖案703C之M2金屬軌道耦合至佈局圖案701A之M1金屬軌道。佈局圖案705D之通孔接觸件將佈局圖案703D之M2金屬軌道耦合至佈局圖案701D之M1金屬軌道。
使用自然結束製程形成佈局設計700A之M2金屬軌道。在一些實施例中，通孔接觸件佈局圖案705A及705B之間的距離為M1間距的3倍。在一些實施例中，通孔接觸件佈局圖案705C及705D之間的距離為M1間距的3倍。
第7B圖根據本揭示案之一些實施例繪示佈局設計700B。佈局設計700B包括M1金屬佈局圖案701A至701D。佈局設計700B包括M2金屬佈局圖案703E至703F，其指示在X方向上延伸之在比M1層更遠離基板的M2層中之M2金屬軌道的位置，佈局圖案703E在Y方向上與佈局圖案703F相鄰。
佈局設計700B包括通孔接觸件佈局圖案705E至705H，其指示在M1層與M2層之間的通孔2層中之通孔接觸件的位置。佈局圖案705E之通孔接觸件將佈局圖案703E之M2金屬軌道耦合至佈局圖案701A之M1金屬軌道。佈局圖案705F之通孔接觸件將佈局圖案703E之M2金屬軌道耦合至佈局圖案701C之M1金屬軌道。佈局圖案705G之通孔接觸件將佈局圖案703F之M2金屬軌道耦合至佈局圖案701B之M1金屬軌道。佈局圖案705H之通孔接觸件將佈局圖案703F之M2金屬軌道耦合至佈局圖案701D之M1金屬軌道。因此，佈局圖案705E至705F之通孔接觸件相對於佈局圖案705G至705H之通孔接觸件以交錯方式佈置。
使用切割製程形成佈局設計700B之M2金屬軌道。切口為707A至707B。在一些實施例中，通孔接觸件佈局圖案705E及705F之間的距離為M1間距的2倍。在一些實施例中，通孔接觸件佈局圖案705G及705H之間的距離為M1間距的2倍。
第8圖根據本揭示案之一些實施例繪示佈局設計800。佈局設計800包括佈局圖案801A至801E，其指示在Y方向上延伸且在X方向上彼此相鄰之在基板上方的多晶矽層中之多晶矽軌道的位置。多晶矽圖案具有多晶矽間距802。佈局設計800包括M2金屬佈局圖案803A至803B，其指示在X方向上延伸之在比多晶矽層更遠離基板的M2層中之M2金屬軌道的位置。佈局圖案803A及803B在Y方向上彼此對準。佈局圖案803A具有最小長度805。佈局圖案803A及803B具有端至端間距807。
第9圖根據本揭示案之一些實施例繪示佈局設計900。佈局設計900包括M2金屬圖案901A至901F，其指示在X方向上延伸且在Y方向上彼此相鄰之在基板上方的M2層中之M2金屬軌道的位置。M2金屬圖案901A至901C指示在第一標準單元902A內之用於供應信號之一組M2金屬軌道。M2金屬圖案901D至901F指示在第二標準單元902B內之用於供應信號之一組M2金屬軌道。在一些實施例中，標準單元包括指示用於供應電源/接地的一組M2金屬軌道之M2金屬圖案。標準單元902A具有單元高度904A。標準單元902B具有單元高度904B。
佈局設計900包括M3金屬圖案903A至903B，其指示在Y方向上延伸且在X方向上彼此對準之在比M2層更遠離基板上方的M3層中之M3金屬軌道的位置。M3金屬圖案903A具有小於單元高度904B之最小長度907。M3金屬圖案903A及M3金屬圖案903B具有端至端間距909。
佈局設計900包括通孔接觸件佈局圖案905A至905B。佈局圖案905A之通孔接觸件將佈局圖案910D之M2金屬軌道耦合至金屬圖案903A之M3金屬軌道。佈局圖案905B之通孔接觸件將金屬圖案901B之M2金屬軌道耦合至金屬圖案903B之M3金屬軌道。佈局圖案905A具有通孔外殼911。
在一些實施例中，佈局設計700A至700B、800或900中之至少一者的M2層類似於佈局設計100之M2層。在一些實施例中，佈局設計300A至300L、400A至400K、500A至500F及600A至600G中之至少一者的第一層、第二層、第三層及第四層係安置在佈局設計700A至700B、800或900中之至少一者的多晶矽層及M2層之間。在一個態樣中，可根據佈局設計100、300A至300L、400A至400K、500A至500F、600A至600G、700A至700B、800或900中之一或更多者製造或形成積體電路。
已產生了各種技術來實施雙重或多重圖案化。一種技術為LSLE技術。在LSLE技術中，將圖案劃分成兩個部分，在IC元件製造製程期間使用兩個圖案化步驟依序實施此兩個部分，其中每一圖案化步驟之後為對應的蝕刻（移除）製程。執行移除製程，以移除下伏材料層（例如，金屬層（M0至MX）、層間介電質(ILD)及/或其他材料）之部分，以便實現期望的元件形貌。
在一些實施例中，以圖案-蝕刻(pattern-etch, 1P1E)製程來替代LSLE技術，由於減少了處理步驟之數目，因此圖案-蝕刻(1P1E)製程將提高晶圓廠生產資源之利用率及/或提高要製造之IC元件的良率。
多重圖案化（或多圖案化）製程包括已經開發用以允許使更小之金屬圖案成像的一組技術及方法，用於增大佈局中之特徵密度，使其超過使用單個遮罩製造積體電路期間可達到的密度。雙重圖案化係為微影開發之技術，用以增強積體電路中之特徵密度，但在IC元件之生產中所利用的每一額外遮罩增大了製造成本，降低了晶圓廠之生產能力，及/或增大了引入一或更多個缺陷的可能性。在一些實施例中，已藉由將極紫外線(extreme ultraviolet, EUV)曝光波長用於微影製程並對應地使用EUV圖案及遮罩而形成更小的特徵大小。藉由減少用於製造IC元件之生產流程中的圖案化操作之數目，本文所揭示之技術及方法改良了接觸存取，簡化了設計製程，簡化了製造製程，提高了製造良率及/或減少了製造成本。
第10圖繪示根據佈局設計形成積體電路之方法1000的流程圖。取決於實例，可在方法1000中執行額外的、更少的或不同的操作。方法1000可應用於第2圖至第9圖之電路及系統，但亦可應用於其他適當電路及系統。可使用（例如）製造設施之處理器、元件或部件或用於形成積體電路之任何適當處理器、元件或部件來實施方法1000。
處理器決定M1間距是否小於閾值間距（例如，40 nm）(操作1002)。若M1間距小於閾值間距，則處理器基於短金屬圖案藉由使用自然結束製程形成M1金屬軌道(操作1004)。處理器使用M2金屬圖案及M2規則要求形成M2金屬軌道(操作1006)。處理器使用M2金屬圖案及M3規則要求形成M3金屬軌道(操作1008)。若M1間距大於閾值間距，則處理器基於長金屬圖案使用切割製程形成M1金屬軌道(操作1010)。處理器使用M2金屬圖案及M2規則要求形成M2金屬軌道(操作1012)。處理器使用M2金屬圖案及M3規則要求形成M3金屬軌道(操作1014)。
第11圖繪示根據佈局設計形成積體電路之方法1100的流程圖。取決於實例，可在方法1100中執行額外的、更少的或不同的操作。方法1100可應用於第2圖至第9圖之電路及系統，但亦可應用於其他適當電路及系統。可使用（例如）製造設施之處理器、元件或部件或用於形成積體電路之任何適當處理器、元件或部件來實施方法1100。
處理器形成包括在第一方向上延伸之複數個金屬軌道的第一圖案金屬層，其中複數個金屬軌道中之每一者藉由第一間距與複數個金屬軌道中之其相鄰者分離開(操作1102)。處理器形成形成於第一圖案金屬層之上的第二圖案金屬層，其中第二圖案金屬層包括在第一方向上延伸之第二複數個金屬軌道，其中複數個金屬軌道中之每一者藉由第二間距與複數個金屬軌道中之其相鄰者分離開，且其中第二複數個金屬軌道少於9個(操作1104)。處理器形成安置在第一圖案金屬層與第二圖案金屬層之間的第三圖案金屬層，第三圖案金屬層包括在垂直於第一方向之第二方向上延伸的第一金屬軌道區段；在第二方向上延伸之第二金屬軌道區段，其中第二金屬軌道區段在第二方向上偏離第一金屬軌道區段；及在第二方向上延伸之第三金屬軌道區段，其中第三金屬軌道區段在第二方向上偏離第一及第二金屬軌道區段，其中積體電路在第二方向上由雙單元高度所限定，且其中複數個金屬軌道、第二複數個金屬軌道中之每一者及第一金屬軌道區段、第二金屬軌道區段及第三金屬軌道區段中之每一者的至少一部分係在此雙單元高度以內，其中雙單元高度小於或等於240 nm(操作1106)。
在一些實施例中，使用自然結束製程形成第二圖案金屬層。在一些實施例中，使用一次遮罩/圖案（例如，1P1E）形成第二圖案金屬層。在一些實施例中，使用一次以上遮罩/圖案（例如，LSLE）形成第二圖案金屬層。在一些實施例中，第二圖案金屬層為M1層。
在一些實施例中，處理器形成形成於第二圖案金屬層之上的第三圖案金屬層，此第三圖案金屬層包括在第二方向上延伸之第二複數個金屬軌道。在一些實施例中，使用切割製程形成第三圖案金屬層。在一些實施例中，使用一次遮罩/圖案（例如，1P1E）形成第三圖案金屬層。在一些實施例中，使用一次以上遮罩/圖案（例如，LSLE）形成第三圖案金屬層。在一些實施例中，第三圖案金屬層為M2層。
第12圖為根據一些實施例之用於設計並製造IC佈局設計的系統1200之示意圖。在一些實施例中，系統1200產生或放置本文所述之一或更多個IC佈局設計。在一些實施例中，系統1200基於本文所述之一或更多個IC佈局設計製造一或更多個IC。系統1200包括硬體處理器1202及非暫時性的電腦可讀儲存媒體1204，此電腦可讀儲存媒體1204編碼有（例如，儲存）電腦程式碼1206（例如，一組可執行指令）。電腦可讀儲存媒體1204用於與用於生產積體電路之製造機器介面連接。處理器1202經由匯流排1208電耦接至電腦可讀儲存媒體1204。處理器1202亦經由匯流排1208電耦接至I/O介面1210。網路介面1212亦經由匯流排1208電連接至處理器1202。網路介面1212連接至網路1214，使得處理器1202及電腦可讀儲存媒體1204能夠經由網路1214連接至外部元件。處理器1202用以執行編碼於電腦可讀儲存媒體1204中之電腦程式碼1206，以便使系統1200可用於執行如方法1000或1100中所述之操作的一部分或全部。
在一些實施例中，處理器1202為中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用積體電路(ASIC)及/或適當的處理單元。
在一些實施例中，電腦可讀儲存媒體1204為電子的、磁性的、光學的、電磁的、紅外線的及/或半導體的系統（或裝置或設備）。舉例而言，電腦可讀儲存媒體1204包括半導體或固態之記憶體、磁帶、可移除電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟及/或光碟。在使用光碟之一些實施例中，電腦可讀儲存媒體1204包括壓縮光碟唯讀記憶體(CD-ROM)、壓縮光碟-讀取/寫入(CD-R/W)及/或數位視訊光碟(DVD)。
在一些實施例中，儲存媒體1204儲存電腦程式碼1206，此電腦程式碼1206使系統1200執行方法1000或1100。在一些實施例中，儲存媒體1204亦儲存用於執行方法1000或1100所需之資訊以及在執行方法1000或1100期間所產生之資訊（諸如，佈局設計1216及使用者介面1218以及製造單元1220），及/或用以執行方法1000或1100的操作之一組可執行指令。在一些實施例中，佈局設計1216包括用於佈局設計100至900中之一者的一或更多個佈局圖案。
在一些實施例中，儲存媒體1204儲存用於與製造機器介面連接之指令（例如，電腦程式碼1206）。此些指令（例如，電腦程式碼1206）使得處理器1202能夠產生可由製造機器讀取之製造指令，以在製造製程期間有效地實施方法1000或1100。
系統1200包括I/O介面1210。I/O介面1210耦接至外部電路系統。在一些實施例中，I/O介面1210包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板及/或游標方向鍵，以用於將資訊及命令傳達至處理器1202。
系統1200亦包括耦接至處理器1202之網路介面1212。網路介面1212允許系統1200與網路1214通訊，一或更多個其他電腦系統連接至此網路1214。網路介面1212包括無線網路介面，諸如，藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，乙太網路、USB或IEEE-13154。在一些實施例中，在兩個或更多個系統1100中實施方法1000或1100，且由網路1204在不同系統1100之間交換諸如佈局設計、使用者介面及製造單元之資訊。
系統1200用以經由I/O介面1210或網路介面1212接收與佈局設計有關之資訊。藉由匯流排1208將資訊傳送至處理器1202，以決定用於產生IC之佈局設計。此佈局設計接著作為佈局設計1216被儲存在電腦可讀媒體1204中。系統1200用以經由I/O介面1210或網路介面1212接收與使用者介面有關之資訊。此資訊作為使用者介面1218被儲存在電腦可讀媒體1204中。系統1200用以經由I/O介面1210或網路介面1212接收與製造單元有關之資訊。此資訊作為製造單元1220被儲存在電腦可讀媒體1204中。在一些實施例中，製造單元1220包括系統1200所利用之製造資訊。
在一些實施例中，系統1200亦可與各種製造工具1222相關聯。其中，製造工具1222可用以基於由標準單元佈局應用程式135創建之標準單元佈局來準備及製造一組遮罩。此組遮罩可限定在電路的半導體製造期間所使用之光微影步驟的幾何形狀。
為了準備此組遮罩，製造工具1222可用以將電路的標準單元佈局轉譯成代表性資料檔案（「RDF」）。RDF可接著用以製造一組實體遮罩，以便製造電路。
在一些實施例中，準備此組遮罩可包括在標準單元佈局中執行光學鄰近校正(OPC)，其使用微影增強技術來補償影像誤差，諸如，可能由繞射、干涉、其他製程效應及其類似者所引起的彼些影像誤差。在一些實施例中，製造工具1222之遮罩規則檢查器(MRC)可檢查標準單元佈局，此標準單元佈局已在OPC中藉由一組遮罩創建規則進行了處理。遮罩創建規則可含有某些幾何形狀及/或連接性限制，以確保足夠的容限，以便考慮到半導體製造製程中的易變性，及其類似者。在一些實施例中，MRC可修改標準單元佈局，以補償此組遮罩之製造期間的限制。在一些實施例中，準備此組遮罩可包括解析度增強技術(RET)，諸如，離軸照射、次解析度輔助特徵、相轉移遮罩、其他適當技術，及其類似者或其組合。
在一些實施例中，此組遮罩之準備可進一步包括微影製程檢查(LPC)，其可模擬實施為製造電路之製程。LPC可基於標準單元佈局模擬此些製程，以創建電路之模擬製造的元件。LPC可考慮到各種因素，諸如，空間影像對比度、焦深（「DOF」）、遮罩誤差增強因素（「MEEF」）、其他適當因素，及其類似者或其組合，以便模擬電路的製造。在一些實施例中，在LPC已創建了模擬製造的元件之後，若已模擬元件的形狀不滿足某些設計規則，則可重複OPC及/或MRC以進一步改進標準單元佈局。
為了製造此組遮罩，遮罩寫入機可將RDF轉換成基板（諸如，遮罩（主光罩）或半導體晶圓）上之影像。在一些實施例中，可使用電子束(electron-beam, e-beam)或多電子束機制以在半導體晶圓上形成遮罩圖案，從而形成遮罩。在一些實施例中，遮罩圖案可包括一或更多個不透明區域及一或更多個透明區域。用以曝光已塗佈在半導體晶圓上之影像敏感材料層（例如，光阻劑）的輻射束（諸如，紫外線(UV)光束）可被不透明區域阻擋並透射經過透明區域。在一個實例中，遮罩圖案可包括透明基板（例如，熔融石英）及塗佈在不透明區域中之不透明材料（例如，鉻），以形成遮罩。在其他實施例中，可使用其他或額外技術來製造遮罩。
在製造了遮罩之後，製造實體（例如，製造設施或半導體代工廠）可使用已製造的遮罩來製造電路。在一些實施例中，製造電路可涉及使用（若干）遮罩將一或更多種材料沉積在半導體晶圓中/半導體晶圓上。半導體晶圓可包括矽基板或其上形成有材料層之其他基板。半導體晶圓可進一步包括使用遮罩中之一或更多者形成之各種摻雜區域、介電特徵、多層級互連件及其類似者中的一或更多者。
在一些實施例中，將方法1000或1100實施為用於由處理器執行之獨立軟體應用程式。在一些實施例中，將方法1000或1100實施為係額外軟體應用程式的一部分之軟體應用程式。在一些實施例中，將方法1000或1100實施為軟體應用程式之插件。在一些實施例中，將方法1000或1100實施為係EDA工具的一部分之軟體應用程式。在一些實施例中，將方法1000或1100實施為由EDA工具使用之軟體應用程式。在一些實施例中，使用EDA工具產生積體電路元件之佈局設計。在一些實施例中，將佈局設計儲存在非暫時性的電腦可讀媒體上。在一些實施例中，使用諸如可購自CADENCE設計系統有限公司之VIRTUOSO® 的工具或另一適當的佈局產生工具來產生佈局設計。在一些實施例中，基於網路連線表產生佈局設計，此網路連線表係基於示意性設計創建的。在一些實施例中，藉由製造設備來實施方法1000或1100，以使用基於由系統1200產生之一或更多個佈局設計所製造的一組遮罩來製造積體電路。在一些實施例中，系統1200為製造設備，其用以使用基於本揭示案之一或更多個佈局設計製造的一組遮罩來製造積體電路。在一些實施例中，第12圖的系統1200產生比其他方法更小之IC佈局設計。在一些實施例中，第12圖的系統1200產生佔用比其他方法更少的面積之IC佈局設計。
第13圖為根據本揭示案之至少一個實施例的積體電路(IC)製造系統1300之方塊圖，及與其相關聯之IC製造流程。
在第13圖中，IC製造系統1300包括在與製造IC元件1360有關的設計、開發及製造循環及/或服務中彼此交互的實體，諸如，設計室1320、遮罩室1330及IC製造商/製造者（「晶圓廠」）1340。系統1300中之實體藉由通訊網路進行連接。在一些實施例中，通信網路為單個網路。在一些實施例中，通訊網路為多種不同網路，諸如，內部網路及網際網路。通訊網路包括有線的及/或無線的通訊通道。每一實體與其他實體中之一或更多者交互，並向其他實體中之一或更多者提供服務及/或自其他實體中之一或更多者接收服務。在一些實施例中，設計室1320、遮罩室1330及IC晶圓廠1340中之兩者或更多者由單個較大的公司擁有。在一些實施例中，設計室1320、遮罩室1330及IC晶圓廠1340中之兩者或更多者在共用設施中共存且使用共用資源。
設計室（或設計團隊）1320產生IC設計佈局1322。IC設計佈局1322包括為IC元件1360設計之各種幾何形狀圖案。幾何形狀圖案對應於構成待製造之IC元件1360之各種部件的金屬、氧化物或半導體層之圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局1322的一部分包括待形成在半導體基板（諸如，矽晶圓）中之各種IC特徵，諸如，主動區域、閘電極、源電極與汲電極、層間互連之金屬接線或通孔接觸件，以及用於接合襯墊之開口；以及安置在半導體基板上之各種材料層。設計室1320實施適當的設計程序以形成IC設計佈局1322。此設計程序包括邏輯設計、實體設計或放置與路由中之一或更多者。IC設計佈局1322呈現在具有幾何形狀圖案的資訊之一或更多個資料檔案中。舉例而言，IC設計佈局1322可以GDSII檔案格式或DFII檔案格式來表述。
遮罩室1330包括遮罩資料準備1332及遮罩製造1334。遮罩室1330使用IC設計佈局1322來製造一或更多個遮罩，以用於根據IC設計佈局1322來製造IC元件1360之各種層。遮罩室1330執行遮罩資料準備1332，其中IC設計佈局1322被轉譯為代表性資料檔案（「RDF」）。遮罩資料準備1332將RDF提供給遮罩製造1334。遮罩製造1334包括遮罩寫入機。遮罩寫入機將RDF轉換為基板（諸如，遮罩（主光罩）或半導體晶圓）上的影像。遮罩资料準備1332操縱設計佈局以符合遮罩寫入機之特定特性及/或IC晶圓廠1340之要求。在第13圖中，将遮罩資料準備1332及遮罩製造1334繪示為單獨元件。在一些實施例中，可將遮罩資料準備1332及遮罩製造1334統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1332包括光學鄰近校正(OPC)，其使用微影增強技術來補償影像誤差，諸如，可能由繞射、干涉、其他製程效應及其類似者所引起的影像誤差。OPC調整IC設計佈局1322。在一些實施例中，遮罩資料準備1332包括其他解析度增強技術(RET)，諸如，離軸照射、次解析度輔助特徵、相轉移遮罩、其他適當技術，及其類似者或其組合。在一些實施例中，亦使用反向微影技術(ILT)，其將OPC視為反向成像問題。
在一些實施例中，遮罩資料準備1332包括遮罩規則檢查器(MRC)，其藉由一組遮罩創建規則來檢查已經歷OPC中之處理的IC設計佈局，此些遮罩創建規則含有某些幾何形狀及/或連接性限制，以確保足夠的容限，考慮到半導體製造製程中的易變性，及其類似者。在一些實施例中，MRC修改IC設計佈局，以補償遮罩製造1334期間之限制，此可撤銷OPC所執行之修改的一部分以便符合遮罩創建規則。
在一些實施例中，遮罩資料準備1332包括微影製程檢查(LPC)，其模擬將由IC晶圓廠1340實施以製造IC元件1360的處理。LPC基於IC設計佈局1322來模擬此處理，以產生模擬製造的元件，諸如，IC元件1360。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數及/或製造製程之其他態樣。LPC考慮到了各種因素，諸如，空間影像對比度、焦深（「DOF」）、遮罩誤差增強因素（「MEEF」）、其他適當因素，及其類似者或其組合。在一些實施例中，在LPC已創建了模擬製造的元件之後，若模擬的元件之形狀不夠接近以致不滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局1322。
應理解，出於清楚目的，已簡化了遮罩資料準備1332之以上描述。在一些實施例中，遮罩資料準備1332包括諸如邏輯運算(LOP)之額外特徵，以根據製造規則來修改IC設計佈局。另外，可以多種不同次序來執行在遮罩資料準備1332期間應用於IC設計佈局1322之製程。
在遮罩資料準備1332之后且在遮罩製造1334期间，可基於已修改的IC設計佈局來製造遮罩或遮罩之群組。在一些實施例中，使用電子束（e-beam）或多電子束之機制基於已修改的IC設計佈局在遮罩（光罩或主光罩）上形成圖案。可以各種技術形成遮罩。在一些實施例中，使用二元技術形成遮罩。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用以曝光已塗佈在晶圓上之影像敏感材料層（例如，光阻劑）的輻射束（諸如，紫外線(UV)光束）被不透明區域阻擋並透射經過透明區域。在一個實例中，二元遮罩包括透明基板（例如，熔融石英）及塗佈在此遮罩之不透明區域中的不透明材料（例如，鉻）。在另一實例中，使用相轉移技術形成遮罩。在相轉移遮罩(PSM)中，形成在遮罩上之圖案中的各種特徵用以具有合適的相位差，以便增強解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交替PSM。藉由遮罩製造1334產生之（若干）遮罩用於多種製程中。舉例而言，此（此些）遮罩用於離子佈植製程中以在半導體晶圓中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓中形成各種蝕刻區域，及/或用在其他適當製程中。
IC晶圓廠1340為IC製造實體，其包括用於製造多種不同IC產品之一或更多個製造設施。在一些實施例中，IC晶圓廠1340為半導體代工廠。舉例而言，可能存在用於複數個IC產品之前端製造（前工序(FEOL)製造）的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後端製造（後工序(BEOL)製造），且第三製造設施可為代工廠實體提供其他服務。
IC晶圓廠1340使用由遮罩室1330製造之（若干）遮罩來製造IC元件1360。因此，IC晶圓廠1340至少間接地使用IC設計佈局1322來製造IC元件1360。在一些實施例中，由IC晶圓廠1340使用（若干）遮罩來製造半導體晶圓1342以形成IC元件1360。半導體晶圓1342包括矽基板或其上形成有材料層之其他合適基板。半導體晶圓進一步包括各種摻雜區域、介電特徵、多層級互連及其類似者（在後續製造步驟中形成）中之一或更多者。
系統1300被示為具有作為單獨部件或實體之設計室1320、遮罩室1330或IC晶圓廠1340。然而，應理解，設計室1320、遮罩室1330或IC晶圓廠1340中之一或更多者為同一部件或實體的一部分。
本描述之一個態樣係關於一種積體電路。此積體電路包括第一圖案金屬層，其包括在第一方向上延伸之複數個金屬軌道。複數個金屬軌道中之每一者與其相鄰者藉由第一間距分離開。此積體電路包括形成於第一圖案金屬層之上的第二圖案金屬層。第二圖案金屬層包括在第一方向上延伸之第二複數個金屬軌道。複數個金屬軌道中之每一者與其相鄰者藉由第二間距分離開。第二複數個金屬軌道少於9個金屬軌道。此積體電路包括安置在第一圖案金屬層與第二圖案金屬層之間的第三圖案金屬層。第三圖案金屬層包括在垂直於第一方向之第二方向上延伸的第一金屬軌道區段。第一金屬軌道區段與第一圖案金屬層之複數個金屬軌道中的至少第一者重疊。第一金屬軌道區段具有在第一方向上延伸之第一邊緣。第三圖案金屬層包括在第二方向上延伸之第二金屬軌道區段。第二金屬軌道區段與第一圖案金屬層之複數個金屬軌道中的至少第二者重疊。第二金屬軌道區段具有面向第一金屬軌道區段的第一邊緣之第二邊緣。第二金屬軌道區段具有與第二邊緣相對之第三邊緣。第三圖案金屬層包括在第二方向上延伸之第三金屬軌道區段。第三金屬軌道區段與第一圖案金屬層之複數個金屬軌道中的至少第三者重疊。第三金屬軌道區段具有面向第二金屬軌道區段的第三邊緣之第四邊緣。此積體電路在第二方向上由雙單元高度限定。複數個金屬軌道、第二複數個金屬軌道中之每一者及第一金屬軌道區段、第二金屬軌道區段及第三金屬軌道區段中之每一者的至少一部分係在此雙單元高度以內。
本描述之一個態樣係關於一種用於形成積體電路之方法。此方法包括形成第一圖案金屬層，其包括在第一方向上延伸之複數個金屬軌道。複數個金屬軌道中之每一者與其相鄰者藉由第一間距分離開。此方法包括形成形成於第一圖案金屬層之上的第二圖案金屬層。第二圖案金屬層包括在第一方向上延伸之第二複數個金屬軌道。複數個金屬軌道中之每一者與其相鄰者藉由第二間距分離開。第二複數個金屬軌道少於9個金屬軌道。此方法包括形成安置在第一圖案金屬層與第二圖案金屬層之間的第三圖案金屬層。第三圖案金屬層包括在垂直於第一方向之第二方向上延伸的第一金屬軌道區段，及在第二方向上延伸之第二金屬軌道區段。第二金屬軌道區段在第二方向上偏離第一金屬軌道區段。第三圖案金屬層包括在第二方向上延伸之第三金屬軌道區段。第三金屬軌道區段在第二方向上偏離第一及第二金屬軌道區段。此積體電路在第二方向上由雙單元高度限定。複數個金屬軌道、第二複數個金屬軌道中之每一者及第一金屬軌道區段、第二金屬軌道區段及第三金屬軌道區段中之每一者的至少一部分係在此雙單元高度以內。此雙單元高度小於或等於240 nm。
本描述之一個態樣係關於一種積體電路。此積體電路包括第一圖案金屬層，其形成為包括在第一方向上延伸之複數個金屬軌道。複數個金屬軌道中之每一者與其相鄰者藉由第一間距分離開。此複數個金屬軌道少於9個金屬軌道。此積體電路包在第一圖案金屬層下方之第二圖案金屬層。第二圖案金屬層包括在垂直於第一方向之第二方向上延伸的第一金屬軌道區段。第一金屬軌道區段具有在第一方向上延伸之第一邊緣。第二圖案金屬層包括在第二方向上延伸之第二金屬軌道區段。第二金屬軌道區段具有面向第一金屬軌道區段的第一邊緣之第二邊緣。第二金屬軌道區段具有與第二邊緣相對之第三邊緣。第二圖案金屬層包括在第二方向上延伸之第三金屬軌道區段。第三金屬軌道區段具有面向第二金屬軌道區段的第三邊緣之第四邊緣。此積體電路在第二方向上由雙單元高度限定。複數個金屬軌道中之每一者及第一金屬軌道區段、第二金屬軌道區段及第三金屬軌道區段中之每一者的至少一部分係在此雙單元高度以內。此雙單元高度小於或等於240 nm。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文作出各種改變、代替及替換。
100:佈局設計 101A:佈局圖案 101B:佈局圖案 101C:佈局圖案 101D:佈局圖案 101E:佈局圖案 101F:佈局圖案 105:單元高度 200:佈局設計 201A:佈局圖案 201B:佈局圖案 201C:佈局圖案 201D:佈局圖案 201E:佈局圖案 201F:佈局圖案 201G:佈局圖案 201H:佈局圖案 202A:第一單位區域 202B:第二單位區域 203A:金屬軌道區段 203B:金屬軌道區段 203C:金屬軌道區段 204A:第一單元高度 204B:第二單元高度 206:雙單元高度 207A:邊緣 207B:邊緣 207C:邊緣 207D:邊緣 209:中寬點 300A:佈局設計 300B:佈局設計 300C:佈局設計 300D:佈局設計 300E:佈局設計 300F:佈局設計 300G:佈局設計 300H:佈局設計 300I:佈局設計 300J:佈局設計 300K:佈局設計 300L:佈局設計 301A:佈局圖案 301B:佈局圖案 301C:佈局圖案 301D:佈局圖案 301E:佈局圖案 301F:佈局圖案 301G:佈局圖案 303A:佈局圖案 303AA:佈局圖案 303AB:佈局圖案 303AC:佈局圖案 303B:佈局圖案 303C:佈局圖案 303D:佈局圖案 303E:佈局圖案 303F:佈局圖案 303G:佈局圖案 303H:佈局圖案 303I:佈局圖案 303J:佈局圖案 303K:佈局圖案 303L:佈局圖案 303M:佈局圖案 303N:佈局圖案 303O:佈局圖案 303P:佈局圖案 303Q:佈局圖案 303R:佈局圖案 303S:佈局圖案 303T:佈局圖案 303U:佈局圖案 303V:佈局圖案 303W:佈局圖案 303X:佈局圖案 303Y:佈局圖案 303Z:佈局圖案 305A:佈局圖案 305B:佈局圖案 305C:佈局圖案 305D:佈局圖案 305E:佈局圖案 305F:佈局圖案 305G:佈局圖案 305H:佈局圖案 305I:佈局圖案 305J:佈局圖案 305K:佈局圖案 305L:佈局圖案 305M:佈局圖案 305N:佈局圖案 305O:佈局圖案 305P:佈局圖案 305Q:佈局圖案 305R:佈局圖案 305S:佈局圖案 305T:佈局圖案 305U:佈局圖案 307A:最小長度 307B:最小長度 309A:短邊 309B:短邊 311A:端至端間距 311B:端至端間距 313:短邊 315:通孔外殼 317:邊 319:佈局圖案 321:通孔外殼 323:距離 400A:佈局設計 400B:佈局設計 400C:佈局設計 400D:佈局設計 400E:佈局設計 400F:佈局設計 400G:佈局設計 400H:佈局設計 400I:佈局設計 400J:佈局設計 400K:佈局設計 401A:佈局圖案 401B:佈局圖案 401C:佈局圖案 401D:佈局圖案 401E:佈局圖案 401F:佈局圖案 403A:佈局圖案 403B:佈局圖案 403C:佈局圖案 403D:佈局圖案 403E:佈局圖案 403F:佈局圖案 403G:佈局圖案 403H:佈局圖案 403I:佈局圖案 403J:佈局圖案 403K:佈局圖案 403L:佈局圖案 403M:佈局圖案 403N:佈局圖案 403O:佈局圖案 403P:佈局圖案 403Q:佈局圖案 403R:佈局圖案 403S:佈局圖案 403T:佈局圖案 403U:佈局圖案 403V:佈局圖案 403W:佈局圖案 403X:佈局圖案 403Y:佈局圖案 403Z:佈局圖案 405A:佈局圖案 405B:佈局圖案 405C:佈局圖案 405D:佈局圖案 405E:佈局圖案 405F:佈局圖案 405G:佈局圖案 405H:佈局圖案 405I:佈局圖案 405J:佈局圖案 405K:佈局圖案 405L:佈局圖案 405M:佈局圖案 405N:佈局圖案 405O:佈局圖案 405P:佈局圖案 405Q:佈局圖案 405R:佈局圖案 405S:佈局圖案 405T:佈局圖案 405U:佈局圖案 405V:佈局圖案 407A:最小長度 407B:最小長度 411A:端至端間距 415:通孔外殼 419:佈局圖案 421:通孔外殼 500A:佈局設計 500B:佈局設計 500C:佈局設計 500D:佈局設計 500E:佈局設計 500F:佈局設計 501A:佈局圖案 501B:佈局圖案 501C:佈局圖案 501D:佈局圖案 501E:佈局圖案 503A:佈局圖案 503B:佈局圖案 503C:佈局圖案 503D:佈局圖案 503E:佈局圖案 503F:佈局圖案 503G:佈局圖案 503H:佈局圖案 503I:佈局圖案 503J:佈局圖案 503K:佈局圖案 503L:佈局圖案 503M:佈局圖案 503N:佈局圖案 505A:佈局圖案 505B:佈局圖案 505C:佈局圖案 505D:佈局圖案 505E:佈局圖案 505F:佈局圖案 505G:佈局圖案 505H:佈局圖案 505I:佈局圖案 505J:佈局圖案 505K:佈局圖案 505L:佈局圖案 507A:最小長度 511A:端至端間距 515:通孔外殼 519:佈局圖案 521:通孔外殼 600A:佈局設計 600B:佈局設計 600C:佈局設計 600D:佈局設計 600E:佈局設計 600F:佈局設計 600G:佈局設計 601A:佈局圖案 601B:佈局圖案 601C:佈局圖案 601D:佈局圖案 601E:佈局圖案 603A:佈局圖案 603B:佈局圖案 603C:佈局圖案 603D:佈局圖案 603E:佈局圖案 603F:佈局圖案 603G:佈局圖案 603H:佈局圖案 603I:佈局圖案 603J:佈局圖案 603K:佈局圖案 603L:佈局圖案 603M:佈局圖案 603N:佈局圖案 603O:佈局圖案 603P:佈局圖案 605A:佈局圖案 605B:佈局圖案 605C:佈局圖案 605D:佈局圖案 605E:佈局圖案 605F:佈局圖案 605G:佈局圖案 605H:佈局圖案 605I:佈局圖案 605J:佈局圖案 605K:佈局圖案 605L:佈局圖案 607A:最小長度 607B:最小長度 611:端至端間距 615:通孔外殼 700A:佈局設計 700B:佈局設計 701A:佈局圖案 701B:佈局圖案 701C:佈局圖案 701D:佈局圖案 701E:佈局圖案 702:M1間距 703A:佈局圖案 703B:佈局圖案 703C:佈局圖案 703D:佈局圖案 703E:佈局圖案 703F:佈局圖案 705A:佈局圖案 705B:佈局圖案 705C:佈局圖案 705D:佈局圖案 705E:佈局圖案 705F:佈局圖案 705G:佈局圖案 705H:佈局圖案 707A:切口 707B:切口 800:佈局設計 801A:佈局圖案 801B:佈局圖案 801C:佈局圖案 801D:佈局圖案 801E:佈局圖案 802:多晶矽間距 803A:佈局圖案 803B:佈局圖案 805:最小長度 807:端至端間距 900:佈局設計 901A:金屬圖案 901B:金屬圖案 901C:金屬圖案 901D:金屬圖案 901E:金屬圖案 901F:金屬圖案 902A:第一標準單元 902B:第二標準單元 903A:金屬圖案 903B:金屬圖案 904A:單元高度 904B:單元高度 905A:佈局圖案 905B:佈局圖案 907:最小長度 909:端至端間距 911:通孔外殼 1000:方法 1002～1014:操作 1100:方法 1102～1106:操作 1200:系統 1202:硬體處理器 1204:電腦可讀儲存媒體 1206:電腦程式碼 1208:匯流排 1210:I/O介面 1212:網路介面 1214:網路 1216:佈局設計 1218:使用者介面 1220:製造單元 1222:製造工具 1300:積體電路(IC)製造系統 1320:設計室 1322:IC設計佈局 1330:遮罩室 1332:遮罩資料準備 1334:遮罩製造 1340:IC晶圓廠 1342:半導體晶圓 1360:IC元件
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1圖根據本揭示案之實施例繪示積體電路之實例佈局設計。 第2圖根據本揭示案之實施例繪示積體電路之實例佈局設計。 第3A圖根據本揭示案之一些實施例繪示多重佈局設計。 第3B圖根據本揭示案之一些實施例繪示多重佈局設計。 第4A圖根據本揭示案之一些實施例繪示多重佈局設計。 第4B圖根據本揭示案之一些實施例繪示多重佈局設計。 第5A圖根據本揭示案之一些實施例繪示多重佈局設計。 第5B圖根據本揭示案之一些實施例繪示多重佈局設計。 第6A圖根據本揭示案之一些實施例繪示多重佈局設計。 第6B圖根據本揭示案之一些實施例繪示多重佈局設計。 第7A圖根據本揭示案之一些實施例繪示佈局設計。 第7B圖根據本揭示案之一些實施例繪示佈局設計。 第8圖根據本揭示案之一些實施例繪示佈局設計。 第9圖根據本揭示案之一些實施例繪示佈局設計。 第10圖繪示根據佈局設計形成積體電路之方法1000的流程圖。 第11圖繪示根據佈局設計形成積體電路之方法的流程圖。 第12圖為根據一些實施例之用於設計並製造IC佈局設計的系統之示意圖。 第13圖為根據本揭示案之至少一個實施例的積體電路(IC)製造系統之方塊圖，及與其相關聯之IC製造流程。
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200:佈局設計
201A:佈局圖案
201B:佈局圖案
201C:佈局圖案
201D:佈局圖案
201E:佈局圖案
201F:佈局圖案
201G:佈局圖案
201H:佈局圖案
202A:第一單位區域
202B:第二單位區域
203A:金屬軌道區段
203B:金屬軌道區段
203C:金屬軌道區段
204A:第一單元高度
204B:第二單元高度
206:雙單元高度
207A:邊緣
207B:邊緣
207C:邊緣
207D:邊緣
209:中寬點

Claims (20)

  1. 一種積體電路，包括： 一第一圖案金屬層，包括在一第一方向上延伸之複數個金屬軌道，其中該些金屬軌道中之每一者與其相鄰者藉由一第一間距分離開； 一第二圖案金屬層，形成於該第一圖案金屬層之上，其中該第二圖案金屬層包括在該第一方向上延伸之第二複數個金屬軌道，其中該些金屬軌道中之每一者與其相鄰者藉由一第二間距分離開，且其中該第二複數個金屬軌道少於9個金屬軌道； 一第三圖案金屬層，安置在該第一圖案金屬層與該第二圖案金屬層之間，該第三圖案金屬層包括： 一第一金屬軌道區段，在垂直於該第一方向之一第二方向上延伸，其中該第一金屬軌道區段與該第一圖案金屬層之該些金屬軌道中的至少一第一者重疊，其中該第一金屬軌道區段具有在該第一方向上延伸之一第一邊緣； 一第二金屬軌道區段，在該第二方向上延伸，其中該第二金屬軌道區段與該第一圖案金屬層之該些金屬軌道中的至少一第二者重疊，其中該第二金屬軌道區段具有面向該第一金屬軌道區段的該第一邊緣之一第二邊緣，且其中該第二金屬軌道區段具有與該第二邊緣相對之一第三邊緣；以及 一第三金屬軌道區段，在該第二方向上延伸，其中該第三金屬軌道區段與該第一圖案金屬層之該些金屬軌道中的至少一第三者重疊，其中該第三金屬軌道區段具有面向該第二金屬軌道區段的該第三邊緣之一第四邊緣； 其中該積體電路在該第二方向上係由一雙單元高度限定，且其中該些金屬軌道、該第二複數個金屬軌道中之每一者及該第一金屬軌道區段、該第二金屬軌道區段及該第三金屬軌道區段中之每一者的至少一部分係在該雙單元高度以內。
  2. 如請求項1所述之積體電路，其中該雙單元高度小於或等於240奈米。
  3. 如請求項1所述之積體電路，其中該第一金屬軌道區段之該第一邊緣及該第二金屬軌道區段之該第二邊緣沿該第二方向藉由一距離分離開，其中該距離與該第一間距之一比率小於或等於一預定閾值。
  4. 如請求項3所述之積體電路，其中該預定閾值為1。
  5. 如請求項1所述之積體電路，進一步包括： 一圖案通孔層，安置在該第一圖案金屬層與該第三圖案金屬層之間，該圖案通孔層包括： 一第一通孔，將該第三圖案金屬層之該第一金屬軌道區段耦合至該第一圖案金屬層之該些金屬軌道中的該第一者；以及 一第二通孔，將該第三圖案金屬層之該第二金屬軌道區段耦合至該第一圖案金屬層之該些金屬軌道中的該第二者；以及 一第三通孔，將該第三圖案金屬層之該第三金屬軌道區段耦合至該第一圖案金屬層之該些金屬軌道中的該第三者。
  6. 如請求項5所述之積體電路，其中該些金屬軌道中之該第一者及該些金屬軌道中之該第二者用於信號連接。
  7. 如請求項5所述之積體電路，其中該些金屬軌道中之該第一者用於信號連接，且該些金屬軌道中之該第二者用於電源或接地連接。
  8. 如請求項7所述之積體電路，其中該些金屬軌道中之該第一者的一第一寬度小於該些金屬軌道中之該第二者的一第二寬度。
  9. 如請求項1所述之積體電路，其中複數個間距包括針對該些金屬軌道中之每一者的該第一間距，其中該些間距小於該雙單元高度。
  10. 如請求項1所述之積體電路，其中該第二複數個金屬軌道少於7個。
  11. 如請求項1所述之積體電路，進一步包括： 一圖案多晶矽層，包括在該第二方向上延伸之複數個多晶矽軌道，其中該些多晶矽軌道中之每一者與其相鄰者藉由一多晶矽間距分離開，其中該第二複數個金屬軌道中之每一者包括複數個金屬軌道區段，其中該些金屬軌道區段中之至少一者具有在該第一方向上之一長度，且其中該長度與該多晶矽間距之一比率小於一第二預定閾值。
  12. 如請求項1所述之積體電路，進一步包括： 一第四圖案金屬層，形成在該第二圖案金屬層上方，其中該第四圖案金屬層包括在該第二方向上延伸之一第四金屬軌道區段，該第四金屬軌道區段具有在該第二方向上之一長度，該長度與該單元高度之一比率小於一第二預定閾值。
  13. 一種形成一積體電路之方法，包括： 形成一第一圖案金屬層，其包括在一第一方向上延伸之複數個金屬軌道，其中該些金屬軌道中之每一者與其相鄰者藉由一第一間距分離開； 形成一第二圖案金屬層，其形成於該第一圖案金屬層之上，其中該第二圖案金屬層包括在該第一方向上延伸之第二複數個金屬軌道，其中該些金屬軌道中之每一者與其相鄰者藉由一第二間距分離開，且其中該第二複數個金屬軌道少於9個金屬軌道； 形成一第三圖案金屬層，其安置在該第一圖案金屬層與該第二圖案金屬層之間，該第三圖案金屬層包括： 一第一金屬軌道區段，在垂直於該第一方向之一第二方向上延伸； 一第二金屬軌道區段，在該第二方向上延伸，其中該第二金屬軌道區段在一第二方向上偏離該第一金屬軌道區段；以及 一第三金屬軌道區段，在該第二方向上延伸，其中該第三金屬軌道區段在一第二方向上偏離該第一及第二金屬軌道區段； 其中該積體電路在該第二方向上係由一雙單元高度限定，且其中該些金屬軌道、該第二複數個金屬軌道中之每一者及該第一金屬軌道區段、該第二金屬軌道區段及該第三金屬軌道區段中之每一者的至少一部分係在該雙單元高度以內，其中該雙單元高度小於或等於240奈米。
  14. 如請求項13所述之方法，其中該第三圖案金屬層係使用少於兩個遮罩形成的。
  15. 如請求項13所述之方法，其中該第三圖案金屬層係使用至少兩個遮罩形成的，其中該等遮罩中之一者定義出切割該第三圖案金屬層之複數個位置。
  16. 如請求項13所述之方法，其中該第二圖案金屬層係使用少於兩個遮罩形成的。
  17. 如請求項13所述之方法，其中該第二圖案金屬層係使用至少兩個遮罩形成的，其中該等遮罩中之一者定義出切割該第二圖案金屬層之複數個位置。
  18. 如請求項13所述之方法，其中該些金屬軌道用於信號連接。
  19. 一種積體電路，包括： 一第一圖案金屬層，包括在一第一方向上延伸之複數個金屬軌道，其中該些金屬軌道中之每一者與其相鄰者藉由一第一間距分離開，且其中該些金屬軌道少於9個金屬軌道； 一第二圖案金屬層，在該第一圖案金屬層下方，該第二圖案金屬層包括： 一第一金屬軌道區段，在垂直於該第一方向之一第二方向上延伸，其中該第一金屬軌道區段具有在該第一方向上延伸之一第一邊緣； 一第二金屬軌道區段，在該第二方向上延伸，其中該第二金屬軌道區段具有面向該第一金屬軌道區段的該第一邊緣之一第二邊緣，且其中該第二金屬軌道區段具有與該第二邊緣相對之一第三邊緣；以及 一第三金屬軌道區段，在該第二方向上延伸，其中該第三金屬軌道區段具有面向該第二金屬軌道區段的該第三邊緣之一第四邊緣； 其中該積體電路在該第二方向上係由一雙單元高度限定，且其中該些金屬軌道中之每一者及該第一金屬軌道區段、該第二金屬軌道區段及該第三金屬軌道區段中之每一者的至少一部分係在該雙單元高度以內，其中該雙單元高度小於或等於240奈米。
  20. 如請求項19所述之積體電路，進一步包括在該第二圖案金屬層下方之一第三圖案金屬層，該第三圖案金屬層包括在一第一方向上延伸之第二複數個金屬軌道，其中該些金屬軌道中之每一者與其相鄰者藉由一第二間距分離開。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11755808B2 (en) * 2020-07-10 2023-09-12 Taiwan Semiconductor Manufacturing Company Limited Mixed poly pitch design solution for power trim
US11901286B2 (en) * 2021-01-28 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Diagonal via pattern and method
US11929325B2 (en) * 2021-08-18 2024-03-12 Qualcomm Incorporated Mixed pitch track pattern

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8881083B1 (en) * 2013-05-01 2014-11-04 Globalfoundries Inc. Methods for improving double patterning route efficiency
KR102310122B1 (ko) * 2014-06-10 2021-10-08 삼성전자주식회사 논리 셀 및 이를 포함하는 집적회로 소자와 논리 셀의 제조 방법 및 집적회로 소자의 제조 방법
US9793211B2 (en) * 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
US9461065B1 (en) * 2016-03-11 2016-10-04 Pdf Solutions, Inc. Standard cell library with DFM-optimized M0 cuts and V0 adjacencies
US11094685B2 (en) * 2016-11-29 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device
US10658292B2 (en) 2017-04-24 2020-05-19 Taiwan Semiconductor Manufacturing Company Limited Metal patterning for internal cell routing
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