TW202247394A - 積體電路及其製造方法 - Google Patents

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Abstract

一種積體電路包括：多條第一層深線、多條第一層淺線、多條第二層深線與多條第二層淺線。所述多條第一層深線與所述多條第一層淺線之每一者位於第一導電層中。所述多條第二層深線與所述多條第二層淺線之每一者位於第一導電層上方的第二導電層中。

Description

訊號傳導路徑中的深線與淺線
無
積體電路(integrated circuits，ICs)之小型化的近期趨勢導致體積更小、功耗更低的裝置，但其能以更快的速度提供更多功能。小型化過程也導致更嚴格的設計與製造規範以及可靠性挑戰。各種電子設計自動化(electronic design automation，EDA)工具產生、優化且驗證了用於積體電路的標準單元佈局設計，同時確保滿足標準單元佈局設計及製造規範。
無
以下的揭露提供了許多不同的實施例或例子，以實施所提供標的的不同特徵。以下描述之構件與安排的特定例子，以簡化本揭露。當然，這些僅僅是例子而不是用以限制本揭露。例如，在說明中，第一特徵形成在第二特徵之上方或之上，這可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，這也可以包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，這使得第一特徵與第二特徵可能沒有直接接觸。此外，本揭露可能會在各種例子中重複參考數字及/或文字。此重複是為了簡明與清晰的目的，但本身並非用以指定所討論的各種實施例及/或架構之間的關係。
再者，在此可能會使用空間相對用語，例如「底下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。這些空間上相對的用語除了涵蓋在圖式中所繪示的方向，也欲涵蓋裝置在使用或操作中不同的方向。設備可能以不同方式定位(例如旋轉90度或在其他方位上)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。
在一些實施例中，積體電路包含在第一導電層與第二導電層中的多條深線(deep lines)與多條淺線(shallow lines)。用於建構各種訊號傳導路徑的多條深線與多條淺線的選擇允許積體電路的性能改善。在一些實施例中，減少了從第一主動裝置(active device)到第二主動裝置的訊號傳導路徑(signal conducting path)的電阻電容(resistance capacitance，RC)常數。在一些實施例中，減少了從第一主動裝置到第二主動裝置的訊號傳導路徑中的訊號傳播的時間延遲。在一些實施例中，訊號傳導路徑包含訊號傳導路徑的低電阻率部分與訊號傳導路徑的低電容率部分之間的突變點(mutation point)。在一些實施例中，訊號傳導路徑在突變點處從深線變為淺線。在一些實施例中，當從訊號傳導路徑上的多個突變點候選中選擇一突變點時，減少了從第一主動裝置至第二主動裝置的訊號傳播路徑中的訊號傳播時間延遲。
第1圖為根據一些實施例的積體電路100的佈局圖。第2A圖至第2D圖為根據一些實施例的第1圖中的積體電路的剖視圖。積體電路100包含沿著X方向延伸的多條第一層深線(first layer deep lines)與多條第一層淺線(first layer shallow lines)。積體電路100也包含沿著Y方向延伸的多條第二層深線(second layer deep lines)與多條第二層淺線(second layer shallow lines)。第一層深線(111D、112D、113D、115D、117D、118D及119D)與第一層淺線(111S、112S、117S及118S)位於第一導電層中。第二層深線(123D及128D)與第二層淺線(122S、123S、127S及128S)位於第二導電層中。於圖中以LA來表示深線並以LB來表示淺線。
積體電路100包含第一主動裝置D1與第二主動裝置D2。第一主動裝置D1的輸出透過傳導路徑(conducting path)101電性連接至第二主動裝置D2的輸入。傳導路徑101包含第一層深線112D、第二層深線123D、第一層深線115D、第二層深線128D及第一層深線118D的區段(segments)。通孔連接器(via-connector)1V1電性連接第一層深線112D與第二層深線123D。通孔連接器1V2電性連接第二層深線123D與第一層深線115D。通孔連接器1V3電性連接第一層深線115D與第二層深線128D。通孔連接器1V4電性連接第二層深線128D與第一層深線118D。第一主動裝置D1的輸出電性連接至第一層深線112D，且第二主動裝置D2的輸入電性連接至第一層深線118D。
在第1圖中，傳導路徑101包含多條第一層深線及多條第二層深線，同時傳導路徑101不包含多條第一層淺線及多條第二層淺線。意即，傳導路徑101不存在多條第一層淺線及多條第二層淺線。每單位長度的第一層深線的電阻值小於每單位長度的第一層淺線的電阻值，同時每單位長度的第一層深線的電容值大於每單位長度的第一層淺線的電容值。相似地，每單位長度的第二層深線的電阻值小於每單位長度的第二層淺線的電阻值，同時每單位長度的第二層深線的電容值大於每單位長度的第二層淺線的電容值。第一層深線及第一層淺線之間的幾何區別(geometric distinctions)在第2A圖至第2D圖的剖視圖中是可識別的。第二層深線及第二層淺線之間的幾何區別在第2A圖至第2D圖的剖視圖中也是可識別的。
由第1圖中的線AA’、BB’及CC’所指定的切割平面中的積體電路100的剖視圖相應地繪示於第2A圖、第2B圖及第2C圖中。在第2A圖至第2C圖中，第一層深線110D及112D與第一層淺線111S及112S沉積在絕緣層205上方。第一層深線111D及112D中的每一者沿著Z方向以深度d1延伸到層間介電質210中。第一層淺線111S及112S中的每一者沿著Z方向以深度s1延伸到層間介電質210中。第一層深線的深度d1大於第一層淺線的深度s1。
在第2A圖至第2C圖中，層間介電質220沉積於層間介電質210上方，且沉積於第一層深線及第一層淺線上方。在第2A圖中，第二層淺線122S沿著Y方向延伸且以深度s2嵌入於層間介電質220中。在第2B圖中，第二層深線123D沿著Y方向延伸且以深度d2嵌入於層間介電質220中。此外，第二層深線123D透過通孔連接器1V1電性連接至第一層深線112D。在第2C圖中，第二層深線及第二層淺線的剖視圖沒有出現在沿著第1圖的線CC’所指定的切割平面的剖視圖中。
由第1圖中的線PP’所指定的切割平面中的積體電路100的剖視圖繪示於第2D圖中。在第2D圖中，第二層深線122D與第二層淺線122S及123S沉積在層間介電質210上方。第二層深線123D沿著Z方向以深度d2延伸到層間介電質220中。第二層淺線122S及123S之每一者沿著Z方向以深度s2延伸到層間介電質220中。第二層深線的深度d2大於第二層淺線的深度s2。在第2D圖中，第一層深線112D沿著X方向延伸且嵌入於層間介電質210中。第二層深線123D透過通孔連接器1V1電性連接至第一層深線112D。
在第2A圖至第2D圖中，基於設計規範來調整第一層深線及第一層淺線的深度，且也基於設計規範來調整第二層深線及第二層淺線的深度。第一層深線的深度d1與第一層淺線的深度s1的差值相關於第一層深線與第一層淺線的電阻值及電容值的差值。第二層深線的深度d2與第二層淺線的深度s2的差值相關於第二層深線與第二層淺線的電阻值及電容值的差值。深度d1與深度d2之間的深度差以及深度s1與深度s2之間的深度差皆相關於其他設計考慮。在一些實施例中，深度d1不同於深度d2。在一些實施例中，深度d1相同於深度d2。在一些實施例中，深度s1不同於深度s2。在一些實施例中，深度s1相同於深度s2。
第3A圖為根據一些實施例的具有標示深度尺寸的深線與淺線的剖視圖。第3B圖為根據一些實施例的電阻率及電容率與傳導線的深度變化的關係圖。在第3A圖的例示中，透過將深線延伸到層間介電質210中比均勻線(uniform lines)延伸得更遠，將標示有字母「A」的深線由均勻線修改，透過將淺線延伸到層間介電質210中比均勻線延伸得更短，將標示有字母「B」的淺線由均勻線修改。均勻線出現在層間介電質210中的所有傳導線具有相同深度「h」的設計中。在第3A圖至第3B圖中，將深線的深度「d」及淺線的深度「s」與均勻線的深度「h」進行比較。
在第3B圖中，曲線310D是作為深線的相對高度變化=(d-h)/h的函數的相對電容變化ΔCt的圖，並且曲線320D是作為深線的相對高度變化=(d-h)/h的函數的相對電阻變化ΔRs的圖。隨著深線的深度增加，曲線310D中的電容值隨之增加，而曲線320D中的電阻值隨之減少。舉例而言，當深線的深度增加30%時，曲線310D中的電容值增加14%，且曲線320D中的電阻值減少30%。隨著深線的深度增加，電容值與電阻值的變化隨之導致深線的RC常數的變化。在第3B圖的例示中，當深線的深度增加30%時，每單位長度的深線的RC常數減少20%。
在第3B圖中，曲線310S是作為淺線的相對高度變化=(s-h)/h的函數的相對電容變化ΔCt的圖，並且曲線320S是作為淺線的相對高度變化=(s-h)/h的函數的相對電阻變化ΔRs的圖。隨著淺線的深度減少，曲線310S中的電容值隨之減少，而曲線320S中的電阻值隨之增加。舉例而言，當淺線的深度減少30%時，曲線310S中的電容值減少16%，且曲線320S中的電阻值增加65%。隨著淺線的深度減少，電容值與電阻值的變化隨之導致淺線的RC常數的變化。在第3B圖的例示中，當淺線的深度減少30%時，每單位長度的淺線的RC常數增加39%。
在第3B圖的例示中，深線的RC常數小於淺線的RC常數，在一些實施例中，選擇深線來形成訊號傳導路徑，由於傳導線的RC常數需要減少時間延遲。在第1圖的實施例中，透過第一層深線112D、第二層深線123D、第一層深線115D、第二層深線128D及第一層深線118D來形成介於第一主動裝置D1與第二主動裝置D2之間的傳導路徑101。與用以連接第一主動裝置D1與第二主動裝置D2的第一層淺線和/或第二層淺線的組合所形成的替代路徑的RC常數相比，傳導路徑101預期具有較小的RC常數。另一方面，由第一層淺線和/或第二層淺線的組合所形成的替代傳導路徑預期具有較小的雜散電容(stray capacitances)。
因為由深線所形成的傳導路徑的特性不同於由淺線所形成的傳導路徑的特性，積體電路中的各種傳導路徑的深線與淺線的選擇將允許積體電路的一些性能改善。在一些實施例中，基於每個傳導路徑的延遲時間對積體電路中的感興趣的傳導路徑進行排序，並且選擇具有比臨界延遲時間(critical delay time)更長的延遲時間的傳導路徑以形成用於速度改善的選定的路徑的列表。在一些實施例中，臨界延遲時間是對應於為零的寬鬆時間(slack time)的延遲時間。在此，寬鬆時間是指在不引起另一任務延遲或不影響電路系統的整體任務之完成的情況下，可以延遲一個任務的時間。在一些實施例中，基於深線(例如，第1圖中的傳導路徑101)形成從用於速度改善的列表中選定的路徑。在一些實施例中，自動佈局佈線(auto placement and routing，APR)程序被配置為找到第一層深線與第二層深線以形成用於速度改善的選定的路徑。在一些實施例中，APR程序也被配置為找到第一層淺線與第二層淺線以形成作為雜散電容降低的對象的一個或多個傳導路徑。
在第2A圖至第2D圖中，第一層深線111D及112D與第一層淺線111S及112S位於絕緣層205上方的第一導電層中，且第二層深線123D與第二層淺線122S及123S位於第一導電層上方的第二導電層中。在一些實施例中，絕緣層205為生產線前段(front-end-of-line，FEOL)製程所製造的頂絕緣層，且第一導電層(具有第一層深線及第一層淺線)為第一金屬層M0，第一金屬層M0直接位於積體電路中製造的電晶體之上，而第二導電層(具有第二層深線及第二層淺線)為第二金屬層M1，第二金屬層M1直接位於第一金屬層M0之上。
在一些替代實施例中，絕緣層205為覆蓋第一金屬層M0的層間介電層的層，且第一導電層(具有第一層深線與第一層淺線)為直接在第一導電層M0上方的第二金屬層M1，而第二導電層(具有第二層深線與第二層淺線)為直接在第二金屬層M1上方的第三金屬層M2。在又一些替代實施例中，在第2A圖至第2D圖中的第一導電層與第二導電層對應地為第四金屬層M3與第三金屬層M2。在又一些替代實施例中，在第2A圖至第2D圖中的第一導電層為第四金屬層M3上方的金屬層，而在第2A圖至第2D圖中的第二導電層為第三金屬層M2上方的金屬層。此外，與第二導電層位於第一導電層上方的第2A圖至第2D圖的實施例不同，在一些替代實施例中，第二導電層位於第一導電層下方。
在第2A圖至第2D圖中，繪示了具有多條深線與多條淺線的兩個導電層，然而，第1圖中的積體電路100還包含額外導電層。一些額外導電層還具有多條深線與多條淺線，而積體電路100的一些額外導電層僅包含多條均勻線。舉例而言，在如第4A圖至第4C圖所示的實施例中，繪示了具有多條深線與多條淺線的三個導電層。
第4A圖至第4C圖為根據一些實施例的第1圖中的積體電路的剖視圖。第4A圖至第4C圖中的剖視圖與第2A圖至第2C圖中的剖視圖對應地處於相同的切割平面。第4A圖至第4C圖與第2A圖至第2C圖中的剖視圖具有相同的第一導電層與相同的第二導電層。在第4A圖至第4C圖與第2A圖至第2C圖中，第一導電線具有嵌入於層間介電質210中的第一層深線111D及112D與第一層淺線111S及112S，且第二導電線具有嵌入於層間介電質220中的第二層深線123D與第二層淺線122S。在第4A圖至第4C圖中，還繪示了第三導電層。第三導電層具有嵌入於層間介電質430中的第三層深線431D及432D與第三層淺線431S及432S。
在一些替代實施例中，第一導電層、第二導電層與第三導電層的堆疊位置與第4A圖至第4C圖中繪示的堆疊位置不同。舉例而言，在一些替代實施例中，第三導電層介於第一導電層與第二導電層之間。在一些替代實施例中，第三導電層在第一導電層與第二導電層下方。相對而言，在第4A圖至第4C圖中的第三導電層位於第一導電層與第二導電層上方。此外，雖然在第4A圖至第4C圖中的第三導電層形成有多條深線與多條淺線，但在一些替代實施例中的第三導電層僅形成有多條均勻線。在一些替代實施例中，僅具有多條均勻線的第三導電層位於第一導電層與第二導電層下方。在一些替代實施例中，僅具有多條均勻線的第三導電層介於第一導電層與第二導電層之間。
在一些實施例中，除了在第4A圖至第4C圖中繪示的三個導電層之外，第1圖中的積體電路100還包含更多的導電層，這些導電層由多條均勻線形成或由多條深線與多條淺線形成。在一些替代實施例中，至少二導電層沉積於第一導電層與第二導電層之間。至少二導電層中的每一者都由多條均勻線形成或由多條深線與多條淺線形成。 在一些替代實施例中，至少二導電層沉積在第一導電層與第二導電層上方。在一些替代實施例中，至少二導電層沉積在第一導電層與第二導電層下方。
在一些實施例中，由在第一導電層中、在第二導電層中和/或在其他導電層中的多條深線的組合形成訊號傳導路徑，以減少訊號傳導路徑的RC常數。在一些實施例中，由在第一導電層中、在第二導電層中和/或在其他導電層中的多條淺線的組合形成訊號傳導路徑，以減少訊號傳導路徑的多個區段處的雜散電容。在一些實施例中，連接第一主動裝置的輸出和第二主動裝置的輸入的訊號傳導路徑由多個導電層中的多條深線和多條淺線的組合形成，以減少沿著訊號傳導路徑從第一主動裝置傳播到第二主動裝置的訊號傳播的總時間延遲。
第5圖為根據一些實施例的具有由多條深線與多條淺線的組合形成的訊號傳導路徑的積體電路500的佈局圖。積體電路500包括沿著X方向延伸的多條第一層深線與多條第一層淺線。積體電路500也包括沿著Y方向延伸的多條第二層深線與多條第二層淺線。第一層深線(512D、513D、514D、518D及519D)與第一層淺線(512S、517S及518S)位於第一導電層中。第二層深線(523D、525D、527D及528D)與第二層淺線(522S、523S、526S及527S)位於第二導電層中。
積體電路500包括第一主動裝置D1與第二主動裝置D2。第一主動裝置D1的輸出透過傳導路徑電性連接至第二主動裝置D2的輸入，該傳導路徑包括低電阻率部分501與低電容率部分502。傳導路徑的低電阻率部分501包括第一層深線512D及514D與第二層深線523D及525D。傳導路徑的低電容率部分502包括第一層淺線517S及518S與第二層淺線527S。在低電阻率部分501中，第一層深線512D透過通孔連接器5V1電性連接至第二層深線523D，第二層深線523D透過通孔連接器5V2電性連接至第一層深線514D，且第一層深線514D透過通孔連接器5V3電性連接至第二層深線525D。在低電容率部分502中，第一層淺線517S透過通孔連接器5V5電性連接至第二層淺線527S，且第二層淺線527S透過通孔連接器5V6電性連接至第一層淺線518S。
當第二層深線525D透過通孔連接器5V4電性連接至第一層淺線517S，傳導路徑的低電阻率部分501電性連接至傳導路徑的低電容率部分502。突變點5MP位於傳導路徑的低電阻率部分501和傳導路徑的低電容率部分502之間的通孔連接器5V4處。低電阻率部分501電性連接於第一主動裝置D1的輸出與突變點5MP之間，且低電容率部分502電性連接於突變點5MP與第二主動裝置D2的輸入之間。
低電阻率部分501選擇具有多條深線的低電阻率部分501及具有多條淺線的低電容率部分502來增加從第一主動裝置D1到第二主動裝置D2的訊號傳輸的速度，與一些替代設計中的訊號的速度相比，其中從第一主動裝置D1到第二主動裝置D2的訊號路徑由多條均勻線(多條均勻線的深度小於多條深線的深度但大於多條淺線的深度)形成。
在一些實施例中，如同第6A圖至第6F圖中所示的實施例，比較低電阻率部分、低電容率部分與突變點的不同配置以找到優化配置。在一些實施例中，選擇優化配置以減少沿著訊號傳導路徑從第一主動裝置到第二主動裝置的訊號傳播的總時間延遲。除了總時間延遲之外，在一些實施例中，優化配置的選擇還包括其他因素的平衡，其他因素例如由於IR壓降(IR-drop)引起的電遷移(electromigration)以及由於雜散電容引起的交叉耦合(cross couplings)。
第6A圖至第6F圖為根據一些實施例的具有由低電阻率部分、低電容率部分與突變點的不同配置形成的訊號傳導路徑的積體電路600的佈局圖。在第6A圖至第6F圖中的佈局圖中的每一者中，選擇訊號傳導路徑上的不同位置作為用於突變點的位置。基於在第6A圖至第6F圖中的佈局圖，比較訊號傳導路徑的不同配置，關於從第一主動裝置D1到第二主動裝置D2的訊號傳播時間的減少。
在第6A圖所示的第一配置中，從第一主動裝置D1到第二主動裝置D2的傳導路徑包括低電阻率部分601A與低電容率部分602A。低電阻率部分601A包括第一層深線512D。低電容率部分602A包括第二層淺線522S、第一層淺線614S、第二層淺線625S、第一層淺線517S、第二層淺線527S及第一層淺線518S(其透過通孔連接器6V2、6V3、6V4、6V5及6V6對應地連接在一起)。突變點6MP位於電性連接第一層深線512D與第二層淺線522S的通孔連接器6V1處。低電阻率部分601A位於第一主動裝置D1的輸出與突變點6MP之間。低電容率部分602A位於突變點6MP與第二主動裝置D2的輸入之間。
在第6B圖所示的第二配置中，從第一主動裝置D1到第二主動裝置D2的傳導路徑包括低電阻率部分601B與低電容率部分602B。低電阻率部分601B包括透過通孔連接器6V1連接在一起的第一層深線512D與第二層深線523D。低電容率部分602B包括第一層淺線614S、第二層淺線625S、第一層淺線517S、第二層淺線527S及第一層淺線518S(其透過通孔連接器6V3、6V4、6V5及6V6對應地連接在一起)。突變點6MP位於電性連接第二層深線523D與第一層淺線614S的通孔連接器6V2處。低電阻率部分601B位於第一主動裝置D1的輸出與突變點6MP之間。低電容率部分602B位於突變點6MP與第二主動裝置D2的輸入之間。
在第6C圖所示的第三配置中，從第一主動裝置D1到第二主動裝置D2的傳導路徑包括低電阻率部分601C與低電容率部分602C。低電阻率部分601C包括第一層深線512D、第二層深線523D及第一層深線514D(其透過通孔連接器6V1及6V2對應地連接在一起)。低電容率部分602C包括第二層淺線625S、第一層淺線517S、第二層淺線527S及第一層淺線518S(其透過通孔連接器6V4、6V5及6V6對應地連接在一起)。突變點6MP位於電性連接第一層深線514D與第二層淺線625S的通孔連接器6V3處。低電阻率部分601C位於第一主動裝置D1的輸出與突變點6MP之間。低電容率部分602C位於突變點6MP與第二主動裝置D2的輸入之間。
在第6D圖所示的第四配置中，從第一主動裝置D1到第二主動裝置D2的傳導路徑包括低電阻率部分601D與低電容率部分602D。低電阻率部分601D包括第一層深線512D、第二層深線523D、第一層深線514D及第二層深線525D(其透過通孔連接器6V1、6V2及6V3對應地連接在一起)。低電容率部分602D包括第一層淺線517S、第二層淺線527S及第一層淺線518S(其透過通孔連接器6V5及6V6對應地連接在一起)。突變點6MP位於電性連接第二層深線525D與第一層淺線517S的通孔連接器6V4處。低電阻率部分601D位於第一主動裝置D1的輸出與突變點6MP之間。低電容率部分602D位於突變點6MP與第二主動裝置D2的輸入之間。
在第6E圖所示的第五配置中，從第一主動裝置D1到第二主動裝置D2的傳導路徑包括低電阻率部分601E與低電容率部分602E。低電阻率部分601E包括第一層深線512D、第二層深線523D、第一層深線514D、第二層深線525D及第一層深線517D(其透過通孔連接器6V1、6V2、6V3及6V4對應地連接在一起)。低電容率部分602E包括透過通孔連接器6V6連接在一起的第二層淺線527S及第一層淺線518S。突變點6MP位於電性連接第一層深線517D與第二層淺線527S的通孔連接器6V5處。低電阻率部分601E位於第一主動裝置D1的輸出與突變點6MP之間。低電容率部分602E位於突變點6MP與第二主動裝置D2的輸入之間。
在第6F圖所示的第六配置中，從第一主動裝置D1到第二主動裝置D2的傳導路徑包括低電阻率部分601F與低電容率部分602F。低電阻率部分601F包括第一層深線512D、第二層深線523D、第一層深線514D、第二層深線525D、第一層深線517D及第二層深線527D(其透過通孔連接器6V1、6V2、6V3、6V4及6V5對應地連接在一起)。低電容率部分602F包括第一層淺線518S。突變點6MP位於電性連接第二層深線527D與第一層淺線518S的通孔連接器6V6處。低電阻率部分601F位於第一主動裝置D1的輸出與突變點6MP之間。低電容率部分602F位於突變點6MP與第二主動裝置D2的輸入之間。
在一些實施例中，自動佈局佈線(auto placement and routing，APR)程序比較在第6A圖至第6F圖的每個配置中之從第一主動裝置D1到第二主動裝置D2的訊號傳播的總時間延遲，且APR程序接著選擇第6A圖至第6F圖中具有最小訊號傳播總時間延遲的配置之一。APR程序選擇的突變點6MP位於通孔連接器之一(例如6V1、6V2、6V3、6V4、6V5或6V6)。
在一些實施例中，多個訊號傳導路徑共享訊號傳導路徑的共用部分。每條訊號傳導路徑的突變點的選擇包括比較不同配置的每條訊號傳導路徑中的訊號傳播的總時間延遲。
第7圖為根據一些實施例的具有由多條深線與多條淺線的組合形成的多條訊號傳導路徑的積體電路700的佈局圖。在第7圖中，第一主動裝置D1的輸出透過包括低電阻率部分701與低電容率部分702的第一傳導路徑電性連接至第二主動裝置D2的輸入，並且第一主動裝置D1的輸出透過包括低電阻率部分703與低電容率部分704的第二傳導路徑電性連接到第三主動裝置D3的輸入。
在第7圖中，第7圖中的第一傳導路徑的低電阻率部分701與第5圖中的低電阻率部分501相同。第7圖中的第一傳導路徑的低電容率部分702與第5圖中的低電容率部分502相同。第7圖中的第一傳導路徑的第一突變點7MP1位於通孔連接器5V4處。低電阻率部分701電性連接於第一主動裝置D1的輸出與第一突變點7MP1之間，且低電容率部分702電性連接於第一突變點7MP1與第二主動裝置D2的輸入之間。
在第7圖中，第二傳導路徑的低電阻率部分703包括第一層深線512D、第二層深線523D、第一層深線514D及第二層深線525D(其透過通孔連接器5V1、5V2和5V3對應地連接在一起）。第二傳導路徑的低電容率部分704包括第一層淺線715S、第二層淺線727S及第一層淺線718S(其透過通孔連接器7V5和7V6對應地連接在一起)。第7圖中的第二傳導路徑的第二突變點7MP2位於將第二層深線525D與第一層淺線715S電性連接的通孔連接器7V4處。低電阻率部分703電性連接於第一主動裝置D1的輸出與第二突變點7MP2之間，且低電容率部分704電性連接於第二突變點7MP2與第三主動裝置D3的輸入之間。
在第7圖中，當第一傳導路徑為從第一主動裝置D1至第二主動裝置D2且第二傳導路徑為從第一主動裝置D1至第三主動裝置D3時，第一傳導路徑與第二傳導路徑共享從第一主動裝置D1的輸出到第二層深線525D的共用傳導路徑。在此，第二層深線525D是將共用傳導路徑分支為第一傳導路徑和第二傳導路徑的扇出節點(fan-out node)。第一傳導路徑的低電容率部分702形成扇出節點和第二主動裝置D2的輸入之間的第一分支傳導路徑的至少一部分。第二傳導路徑的低電容率部分704形成扇出節點和第三主動裝置D3的輸入之間的第二分支傳導路徑的至少一部分。第一分支傳導路徑和第二分支傳導路徑的每一者是排除多條第一層深線和多條第二層深線的傳導路徑。在一些實施例中，每條分支傳導路徑不僅排除在第一導電層中與在第二導電層中的多條深線，而且排除在其他導電層中的多條深線。在一些實施例中，雖然每條分支傳導路徑不包括在第一導電層中與在第二導電層中的多條深線，但是每條分支傳導路徑仍包括一或多個其他導電層中的多條深線。
在第1圖、第5圖、第6A圖至第6F圖中之從第一主動裝置D1到第二主動裝置D2的每條傳導路徑中，突變點位於傳導路徑的低電阻率部分和傳導路徑的低電容率部分之間。在一些實施例中，突變點在通孔連接器處。在一些實施例中，例如在第8A圖至第8B圖中的每條傳導路徑中，突變點是連接至少兩條分支傳導路徑的扇出節點，且至少兩條分支傳導路徑中的每一者包括傳導路徑的低電容率部分。
第8A圖至第8B圖為根據一些實施例的具有由多條深線與多條淺線的組合形成的多條訊號傳導路徑的積體電路的示意圖。在第8A圖中，從第一主動裝置D1到第二主動裝置D2的第一傳導路徑包括低電阻率部分與低電容率部分。第一傳導路徑的低電阻率部分包括透過通孔連接器8V67電性連接在一起的第一層深線862D與第二層深線872D。第一傳導路徑的低電容部分包括透過通孔連接器8V76電性連接在一起的第一層淺線868S與第二層淺線878S。第一層深線862D和第一層淺線868S在第一導電層中。第二層深線872D和第二層淺線878S在第二導電層中。在一些實施例中，積體電路包括在生產線前段(front-end-of-line，FEOL)製程中製造的頂絕緣層上方的至少八層金屬層(從M0到M7)。第一導電層為第七金屬層M6(在其他六層金屬層M0-M5上方)，且第二導電層為第八金屬層M7(在其他七層金屬層M0-M6上方)。
在第8A圖中，第一傳導路徑的低電阻率部分透過第二層導線874電性連接第一傳導路徑的低電容率部分。在一些實施例中，第二層導線874是第二層深線。在一些實施例中，第二層導線874是第二層淺線。在一些實施例中，第二層導線874為第二層均勻線（其深度大於第二層淺線的深度但小於第二層深線的深度）。在第8A圖中，第二層導線874是扇出節點。第一傳導路徑包括在低電阻率部分與低電容率部分之間的扇出節點處的第一突變點8MP1。從第一主動裝置D1到第三主動裝置D3的第二傳導路徑在扇出節點(即第二層導線874)處從第一傳導路徑(即從第一主動裝置D1到第二主動裝置D2)分支分出。第二傳導路徑包括低電阻率部分與低電容率部分。低電阻率部分位於第一主動裝置D1與扇出節點處的第二突變點8MP2之間。低電容率部分位於第二突變點8MP2與第三主動裝置D3的輸入之間。第二傳導路徑的低電阻率部分包括第一層深線862D與第二層深線872D。第二傳導路徑的低電容率部分包括透過相應的通孔連接器電性連接在一起的第一層淺線866S與第二層淺線876S。
在一些實施例中，除了在第七金屬層M6中的第一層深線862D與在第八金屬層M7中的第二層深線872D之外，第一傳導路徑的低電阻率部分還包括透過相應的通孔連接器8V23、8V34及8V45電性連接在一起的導線822D、832D、842D及852D。導線852D透過通孔連接器8V56電性連接至第一層深線862D。導線822D電性連接至第一主動裝置D1的輸出。在一些實施例中，導線822D透過一些通孔連接器與第一金屬層M0及第二金屬層M1中的多條導線(圖中未示出)電性連接至第一主動裝置D1的輸出。在一些實施例中，導線822D為第三金屬層M2中的深線，導線832D為第四金屬層M3中的深線，導線842D為第五金屬層M4中的深線，且導線852D為第六金屬層M5中的深線。在一些實施例中，導線822D、832D、842D及852D中的一者或多者不是深線。在一些實施例中，導線822D、832D、842D和852D中的一者或多者為淺線或均勻線。
在一些實施例中，除了在第七金屬層M6中的第一層淺線868S與在第八金屬層M7中的第二層淺線978S之外，電性連接至第二主動裝置D2的第一傳導路徑的低電容率部分還包括透過相應的通孔連接器8V32、8V43及8V54電性連接在一起的導線828S、838S、848S及858S。導線858S透過通孔連接器8V65電性連接至第一層淺線868S。導線828S電性連接至第二主動裝置D2的輸入。在一些實施例中，導線828S透過一些通孔連接器與第一金屬層M0及第二金屬層M1中的一些導線(圖中未示出)電性連接至第二主動裝置D2的輸入。在一些實施例中，導線828S為第三金屬層M2中的淺線，導線838S為第四金屬層M3中的淺線，導線848S為第五金屬層M4中的淺線，且導線858S為第六金屬層M5中的淺線。在一些實施例中，導線828S、838S、848S及858S中的一者或多者不是淺線。在一些實施例中，導線828S、838S、848S和858S中的一者或多者為深線或均勻線。
在一些實施例中，除了在第七金屬層M6中的第一層淺線866S與在第八金屬層M7中的第二層淺線976S之外，電性連接至第三主動裝置D3的第二傳導路徑的低電容率部分還包括透過多個通孔連接器電性連接在一起的導線826S、836S、846S及856S。導線856S透過相應的通孔連接器電性連接至第一層淺線866S。導線826S電性連接至第三主動裝置D3的輸入。在一些實施例中，導線826S透過一些通孔連接器與第一金屬層M0及第二金屬層M1中的一些導線電性連接至第三主動裝置D3的輸入。在一些實施例中，導線826S為第三金屬層M2中的淺線，導線836S為第四金屬層M3中的淺線，導線846S為第五金屬層M4中的淺線，且導線856S為第六金屬層M5中的淺線。在一些實施例中，導線826S、836S、846S及856S中的一者或多者不是淺線。在一些實施例中，導線826S、836S、846S和856S中的一者或多者為深線或均勻線。
當從第一主動裝置D1到第二主動裝置D2的第一傳導路徑以低電阻率部分和低電容率部分實施時，減少了沿著第一傳導路徑的訊號傳播的時間延遲。在如第8A圖所示的一個具體例子中，與將第一傳導路徑中的所有導線實施為均勻線的替代設計相比，具有低電阻率部分與低電容率部分的第一傳導路徑中的訊號傳播的時間延遲減少了5.4%。5.4%的減少是金屬層M7、M6、M5、M4、M3及M2中相應地各別減少1.5%、1.8%、0.2%、0.4%、0.4%及1.1%的總和。
在如第8A圖所示的一個具體例子中，低電阻率部分中的第二層深線872D與低電容率部分中的第二層淺線878S在第八金屬層M7中。與均勻導線的替代設計相比，由於第二層深線872D與第二層淺線878S導致的時間延遲減少了1.5%。在如第8A圖所示的一個具體例子中，低電阻率部分的第一層深線862D與低電容率部分的第一層淺線868S在第七金屬層M6中。與均勻導線的替代設計相比，由於第一層深線862D與第一層淺線868S導致的時間延遲減少了1.8%。
在如第8A圖所示的一個具體例子中，深線852D與淺線858S在第六金屬層M5中。與均勻導線的替代設計相比，由於深線852D與淺線858S導致的時間延遲減少了0.2%。在如第8A圖所示的一個具體例子中，深線842D與淺線848S在第五金屬層M4中。與均勻導線的替代設計相比，由於深線842D與淺線848S導致的時間延遲減少了0.4%。在如第8A圖所示的一個具體例子中，深線832D與淺線838S在第四金屬層M3中。與均勻導線的替代設計相比，由於深線832D與淺線838S導致的時間延遲減少了0.4%。在如第8A圖所示的一個具體例子中，深線822D與淺線828S在第三金屬層M2中。與均勻導線的替代設計相比，由於深線822D與淺線828S導致的時間延遲減少了1.1%。
在如第8A圖所示的一些實施例中，第一傳導路徑中的訊號傳播的時間延遲的減少包括來自金屬層M7、M6、M5、M4、M3及M2中的時間延遲減少的貢獻。在一些實施例中，如第8B圖所示的一個具體例子，當在第一導電層和第二導電層中實施的第一傳導路徑的低電阻率部分和低電容率部分具有的總長度遠大於所有其他導電層中的相同路徑的導線的總長度時，第一傳導路徑中的訊號傳播的時間延遲的減少以第一導電層和第二導電層中的時間延遲減少為主。在第8B圖中，第一導電層在第九金屬層M8中，且第二導電層在第十金屬層M9中。
在第8B圖中，從第一主動裝置D1到第二主動裝置D2的第一傳導路徑包括低電阻率部分和低電容率部分。第一傳導路徑的低電阻率部分包括在第九金屬層M8中的第一層深線882D與在第十金屬層M9中的第二層深線892D。第一層深線882D與第二層深線892D透過通孔連接器8V89電性連接在一起。低電阻率部分中的第一層深線882D透過通孔連接器8V78以及透過多層金屬層(從M0到M7)中的其他通孔連接器/導線電性連接至第一主動裝置D1的輸出。第一傳導路徑的低電容率部分包括在第九金屬層M8中的第一層淺線888S與在第十金屬層M9中的第二層淺線898S。第一層淺線888S和第二層淺線898S透過通孔連接器8V98電性連接在一起。低電容率部分中的第一層淺線888S透過通孔連接器8V87以及透過多層金屬層(從M0到M7)中的其他通孔連接器/導線電性連接至第二主動裝置D2的輸入。
在第8B圖中，第一傳導路徑的低電阻率部分透過第二層導線894與第一傳導路徑的低電容率部分電性連接。在一些實施例中，第二層導線894為第二層深線。在一些實施例中，第二層導線894為第二層淺線。在一些實施例中，第二層導線894為第二層均勻線。第二層導線894為扇出節點。第一傳導路徑(從第一主動裝置D1到第二主動裝置D2)和第二傳導路徑(從第一主動裝置D1到第三主動裝置D3)在扇出節點處(即第二層導線894)彼此分支。
在第8B圖中，第二傳導路徑還包括低電阻率部分和低電容率部分。低電阻率部分位於第一主動裝置D1與第二層導線894之間。低電容率部分位於第二層導線894與第三主動裝置D3之間。第二傳導路徑的低電阻率部分包括第一層深線882D和第二層深線892D。第二傳導路徑的低電容率部分包括透過相應的通孔連接器電性連接在一起的第一層淺線886S和第二層淺線896S。
在第8B圖中，當從第一主動裝置D1到第二主動裝置D2的第一傳導路徑以低電阻率部分和低電容率部分實施時，減少了沿著第一傳導路徑的訊號傳播的時間延遲。在如第8B圖所示的一個具體例子中，第一傳導路徑中的訊號傳播的時間延遲的減少以在第九金屬層M8中與在第十金屬層M9中的時間延遲減少為主。在如第8B圖所示的一個具體例子中，與均勻導線的替代設計相比，由於第九金屬層M8中的第一層深線882D和第一層淺線888S導致的時間延遲減少了2.8%。在如第8B圖所示的一個具體例子中，與均勻導線的替代設計相比，由於第十金屬層M9中的第二層深線892D和第二層淺線898S導致的時間延遲減少了2.0%。在如第8B圖所示的一個具體例子中，與將第一傳導路徑中的所有導線實現為均勻線的替代設計相比，第一傳導路徑中的訊號傳播的總時間延遲減少了4.7%。
在一些實施例中，當從第一主動裝置D1到第二主動裝置D2的第一傳導路徑的總長度小於一預設距離時，第一傳導路徑中的每條傳導線均以深線來實現。在一些實施例中，APR程序使用的預設距離的值由使用者設定。在一些實施例中，APR程序使用的預設距離的值是從資料庫或技術檔案中讀取的。
在一些實施例中，如第9圖所示的，第一主動裝置D1的輸出電性耦接至多個接收裝置(例如D2A、D2B、D2C及D2D)。在一些實施例中，當從第一主動裝置D1到每個接收裝置(例如D2A、D2B、D2C或D2D)的傳導路徑的總長度小於預設距離時，所有傳導路徑中的導線從第一主動裝置D1的輸出到多個接收裝置D2A-D2D在至少兩個導電層中用深線實現。在第9圖中，從第一主動裝置D1到多個接收裝置D2A-D2D的傳導路徑在扇出節點處斷開(breach out)，即導線934D。從第一主動裝置D1到多個接收裝置D2A-D2D的傳導路徑的共用部分是從第一主動裝置D1的輸出到導線934D。
在第9圖中，傳導路徑的共用部分包括第三金屬層M2中的第一層深線922D與第四金屬層M3中的第二層深線932D。第一層深線922D與第二層深線932D透過通孔連接器9V23電性連接在一起。第一層深線922D透過多個通孔連接器與多個導線(包括第二金屬層M1中的深線912D)電性連接至第一主動元件D1的輸出。傳導路徑的共用部分透過導線934D電性連接到通向每個接收裝置(例如D2A、D2B、D2C或D2D)的分支路徑。在第9圖中，導線934D實施為第四金屬層M3中的深線。
在第9圖中，每個接收裝置(例如D2A、D2B、D2C或D2D)的分支路徑包括第三金屬層M2中的深線(對應地929D、928D、927D或926D)和第四金屬層M3中的深線(對應地939D、938D、937D或936D)。深線939D、938D、937D和936D中的每一者電性連接在扇出節點(即導線934D)和對應的深線929D、928D、927D或926D之一者之間。深線929D、928D、927D 和926D中的每一者透過多個通孔連接器與多條導線(例如透過在第二金屬層M1中對應的深線919D、918D、917D或916D之一者)電性連接到相應的接收裝置D2A、D2B、D2C或D2D之一者的輸入。
在第9圖中，當從第一主動裝置D1至接收裝置(例如D2A、D2B、D2C或D2D)的傳導路徑的金屬層M2及M3中的深線的總長度大於所有其他導電層中的相同傳導路徑的導線的總長度時，在到每個接收裝置的傳導路徑中的訊號傳播的時間延遲的減少以在第三金屬層M2中與在第四金屬層M3中的時間延遲減少為主。
在如第9圖所示的一個具體例子中，與均勻導線的替代設計相比，由於第三金屬層M2中的深線922D導致的時間延遲減少了2.7%，且由於第四金屬層M3中的深線932D導致的時間延遲減少了1.1%。在如第9圖所示的一個具體例子中，與均勻導線的替代設計相比，由於分支路徑上的第三金屬層M2中的深線(929D、928D、927D或926D)導致的時間延遲減少了0.2%，且由於分支路徑上的第四金屬層M3中的深線(939D、938D、937D或936D)導致的時間延遲減少了-0.3%。在如第9圖所示的一個具體例子中，與傳導路徑中的所有導線都實現為均勻導線的替代設計相比，從第一主動裝置D1到接收裝置(例如D2A、D2B、D2C或D2D)的其中一者的傳導路徑中的訊號傳播的總時間延遲減少了3.7%。
第10圖為根據一些實施例的製造積體電路的方法1000的流程圖。第10圖中繪示的方法1000的操作順序僅用於說明；方法1000的操作能夠以與第10圖中繪示的操作順序不同的順序執行。應當理解，可在第10圖中繪示的方法1000之前、期間和/或之後執行額外的操作，並且一些其他製程可在本文中僅簡要描述。
在方法1000的操作1010中，選擇連接第一主動裝置與第二主動裝置的傳導路徑。在一些實施例中，選擇所選擇的傳導路徑是為了改善速度，因為如果所選擇的傳導路徑以均勻線來實施，則所選擇的傳導路徑具有比臨界延遲時間(critical delay time)更長的延遲時間。
在方法1000的操作1015中，在APR程序中將傳導路徑的長度與預設值進行比較。如果傳導路徑的長度小於預設值，則方法1000的流程進行到操作1018。另一方面，如果傳導路徑的長度不小於預設值，則方法1000的流程進行到操作1020。
在方法1000的操作1018中，係為操作1015之判定結果為「是」的接續流程，為至少兩個導電層中的傳導路徑選擇多條深線。在第9圖的一些例示實施例中，當第一主動裝置D1至每個接收裝置(例如D2A、D2B、D2C或D2D)的傳導路徑的總長度小於預設距離時，從第一主動裝置D1的輸出到多個接收裝置D2A-D2D的所有傳導路徑的金屬層M2與M3中的多條導線以多條深線實現。
在方法1000的操作1020中，係為操作1015之判定結果為「否」的接續流程，產生一組突變點候選者。在第6A圖至第6F圖的例示實施例中，該組突變點候選者包括通孔連接器6V1、6V2、6V3、6V4、6V5及6V6。在一些例示實施例中，一或多個突變點候選者在扇出節點處。扇出節點的例示包括第7圖中的第二層深線525D、第8A圖中的第二層導線874、或第8B圖中的第二層導線894。
在方法1000的操作1030中，評估至少兩個突變點候選者的傳導路徑中的訊號傳播的時間延遲。在第6A圖至第6F圖的例示實施例中，當通孔連接器6V1、6V2、6V3、6V4、6V5及6V6之一者被選擇作為突變點6MP時，針對每種情況評估傳導路徑中訊號傳播的時間延遲。在一些實施例中，只有通孔連接器6V1、6V2、6V3、6V4、6V5及6V6中的一些被評估為實現為突變點6MP。
在方法1000的操作1040中，基於在操作1030中獲得的時間延遲，選擇具有最小時間延遲的突變點候選者作為突變點。在第6A圖至第6F圖的例示實施例中，在評估通孔連接器6V1、6V2、6V3、6V4、6V5及6V6之每一者以實現為突變點6MP之後，選擇具有最小時間延遲的突變點候選者。在一個例子中，當選擇通孔連接器6V4作為突變點6MP時，從第一主動裝置D1到第二主動裝置D2的傳導路徑具有最小時間延遲。在第8A圖至第8B圖的例示實施例中，選擇的突變點在扇出節點處(即，第8A圖中的第二層導線874，或第8B圖中的第二層導線894)。
在一些實施例中，在選擇突變點之後，藉由APR程序產生傳導路徑的低電阻率部分的佈局圖案和傳導路徑的低電容率部分的佈局圖案。然後，流程進行到操作1050。
在方法1000的操作1050中，製造傳導路徑的低電阻率部分和低電容率部分。傳導路徑的低電阻率部分包括在第一主動裝置的輸出和突變點之間的一或多條深線。傳導路徑的低電容率部分包括在突變點和第二主動裝置的輸入之間的一或多條淺線。在第6D圖的例示實施例中，在操作1050中製造的低電阻率部分601D包括第一層深線512D、第二層深線523D、第一層深線514D及第二層深線525D。在第6D圖的例示實施例中，在操作1050中製造的低電容率部分602D包括第一層淺線517S、第二層淺線527S及第一層淺線518S。在第6D圖的例示實施例中，低電阻率部分601D在第一主動裝置D1的輸出及突變點6MP之間，且低電容率部分602D在突變點6MP及第二主動裝置D2的輸入之間。
第11圖為根據一些實施例的製造至少一深線與至少一淺線的方法1100。第11圖中繪示的方法1100的操作順序僅用於說明；方法1100的操作能夠以與第11圖中繪示的操作順序不同的順序執行。應當理解，可在第11圖中繪示的方法1000之前、期間和/或之後執行額外的操作，並且一些其他製程可在本文中僅簡要描述。
第12A圖至第12E圖為根據一些實施例的在方法1100的操作期間製造的例示裝置結構的剖視圖。第12E圖中繪示了在切割平面M-M’與N-N’(相應地由第6F圖中的線M-M’與N-N’指定)內之第6F圖中的積體電路的剖視圖。在第12E圖的切割平面N-N’的剖視圖中，嵌入於層間介電質210中的第一層淺線518S與第一層深線517D-519D製作在絕緣層205上方。每個第一層深線(例如，517D、518D、519D)的深度大於第一層淺線518S的深度。層間介電質220沉積在層間介電質210上方以及在第一層深線和第一層淺線上方。沿著Y方向延伸的第二層深線527D嵌入於層間介電質220中。此外，第二層深線527D透過通孔連接器6V6電性連接至第一層淺線518S且透過通孔連接器6V5電性連接至第一層深線517D。
在第12E圖的切割平面M-M’的剖視圖中，嵌入於層間介電質210中的第一層淺線518S製作於絕緣層205上方。層間介電質220沉積於層間介電質210上方及第一層淺線518S上方。第二層淺線526S-527S與第二層深線527D-528D製作於層間介電質210上方的層間介電質220中。此外，第二層深線527D透過通孔連接器6V6電性連接至第一層淺線518S。
第11圖中的方法1100包括操作1110、1120、1130、1140、1150、1160及1170。在方法1100的操作1110中，第一絕緣層沉積在另一基底絕緣層(base insulation layer)上。在一些實施例中，沉積製程包括化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、濺鍍或其他合適的沉積製程。在一些實施例中，基底絕緣層是在生產線前段(front-end-of-line，FEOL)製程中製造的頂絕緣層。在一些實施例中，基底絕緣層是在FEOL製程之後製造的層間介電(interlayer dielectric，ILD)層之一者。在一個例示實施例中，如第12A圖所示，層間介電質210沉積在絕緣層205的頂部。
在方法1100的操作1120中，深溝槽與淺溝槽形成在第一絕緣層中。在一些實施例中，深溝槽與淺溝槽的圖案由利用微影技術製造在第一絕緣層上方的遮罩層(mask layer)所定義。在一些實施例中，形成深溝槽與淺溝槽的蝕刻製程包括深反應離子蝕刻(deep reactive-ion etching)或其他合適的蝕刻製程。在一個例示實施例中，如第12A圖所示，淺溝槽1218S與深溝槽1217D-1219D形成在層間介電質210中。
在方法1100的操作1130中，第一層深線形成在深溝槽中且第一層淺線形成在淺溝槽中。在一些實施例中，金屬化材料被沉積到深溝槽和淺溝槽中，然後是研磨製程，例如化學機械研磨(chemical mechanical polishing，CMP)製程，用於平坦化且用於去除多餘的金屬化材料。在一些實施例中，金屬化材料的沉積製程包括化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、濺鍍或其他合適的沉積製程。在一個例示實施例中，如第12B圖所示，在將金屬化材料沉積到淺溝槽1218S和深溝槽1217D-1219D(如第12A圖所示)之後，第一層淺線518S和第一層深線517D-519D形成於層間介電質210中。
在方法1100的操作1140中，第二絕緣層沉積在第一絕緣層上方。在一些實施例中，沉積製程包括化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、濺鍍或其他合適的沉積製程。在一個例示實施例中，如第12C圖所示，層間介電質210沉積在層間介電質210的頂部。
在方法1100的操作1150中，在第二絕緣層中形成多個通孔開口(via openings)。在方法1100的操作1160中，深溝槽和淺溝槽形成在第二絕緣層中。在一些實施例中，通孔開口、深溝槽與淺溝槽在圖案形成製程和蝕刻製程的多個步驟中形成。在一些實施例中，圖案形成製程包括利用微影技術在第二絕緣層上方形成遮罩層(mask layer)。在一些實施例中，形成通孔開口、深溝槽與淺溝槽的蝕刻製程包括深反應離子蝕刻(deep reactive-ion etching)或其他合適的蝕刻製程。在一個例示實施例中，如第12D圖所示，通孔開口12V5-12V6、淺溝槽1226S-1227S與深溝槽1227D-1228D形成在層間介電質220中。
在方法1100的操作1170中，金屬化材料沉積到通孔開口、深溝槽與淺溝槽中，從而在第二絕緣層中的深溝槽和淺溝槽中對應地形成多條第二層深線與多條第二層淺線。在一個例示實施例中，如第12E圖所示，在將金屬化材料沉積到通孔開口12V5-12V6(在第12D圖中)中且沉積到淺溝槽1226S-1227S與深溝槽1227D-1228D(在第12D圖中)中之後，第二層淺線526S-527S與第二層深線527D-528D形成在層間介電質220中。此外，形成通孔連接器6V5以連接第二層深線527D與第一層深線517D，且形成通孔連接器6V5以連接第二層深線527D和第一層淺線518S。
第13圖為根據一些實施例的電子設計自動化(electronic design automation，EDA)系統1300的方塊圖。
在一些實施例中，EDA系統1300包括自動佈局佈線(auto placement and routing，APR)系統。在本文描述的設計佈局圖的方法表示根據一或多個實施例的佈線佈置，例如，根據一些實施例，使用EDA系統1300是可實現的。
在一些實施例中，EDA系統1300是包括硬體處理器1302與非暫態電腦可讀取儲存媒體1304的通用用途計算裝置。儲存媒體1304，除其他外，編碼有(即存儲)電腦程式代碼1306，即一組可執行指令。硬體處理器1302對指令1306的執行代表(至少部分地)一種EDA工具，其根據一或多個實施例(在下文中，提到的過程和/或方法)實現本文所述的方法的一部分或全部。
處理器1302透過匯流排1308電性耦接到電腦可讀取儲存媒體1304。處理器1302還透過匯流排1308電性耦接到輸入輸出(I/O)介面1310。網絡介面1312也透過匯流排1308電性連接至處理器1302。網絡介面1312連接至網路1314，使得處理器1302與電腦可讀取儲存媒體1304能夠透過網路1314連接到外部元件。處理器1302被配置為執行在電腦可讀取儲存媒體1304中編碼的電腦程式代碼1306，以便使系統1300可用於執行部分或全部所述過程和/或方法。在一或多個實施例中，處理器1302是中央處理單元(central processing unit，CPU)、多處理器(multi-processor)、分散式(distributed)處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)和/或合適的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體1304是電子、磁式、光學、電磁、紅外線和/或半導體系統(或設備或裝置)。例如，電腦可讀取儲存媒體1304包括半導體或固態記憶體、磁帶、可攜式電腦磁碟、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛式磁性磁片和/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體1304包括唯讀記憶光碟(compact disk-read only memory，CD-ROM)、讀/寫光碟(compact disk-read/write，CD-R/W)和/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1304儲存電腦程式代碼1306，此電腦程式代碼1306經配置以致使系統1300(其中此種執行表示(至少部分地)EDA工具)可用於執行所述製程及/或方法之部分或全部。在一或多個實施例中，儲存媒體1304亦儲存促進執行所述製程及/或方法的部分或全部的資訊。在一或多個實施例中，儲存媒體1304儲存包括如本文揭示之此種標準單元之標準單元庫1307。在一或多個實施例中，儲存媒體1304儲存如本文揭示之與一或多個佈局對應的一或多個佈局圖1309。
EDA系統1300包括I/O介面1310。I/O介面1310耦接至外部電路。在一或多個實施例中，I/O介面1310包括鍵盤、數字小鍵盤、滑鼠、軌跡球、軌跡板、觸控螢幕及/或游標方向鍵以用於與處理器1302傳送資訊及命令。
EDA系統1300亦包括耦接至處理器1302的網路介面1312。網路介面1312允許系統1300與網路1314通訊，一或多個其他電腦系統連接至網路1314。網路介面1312包括無線網路介面，諸如藍芽(BLUETOOTH)、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，在兩個或兩個以上系統1300中實施所述製程及/或方法的部分或全部。
系統1300經配置以經由I/O介面1310接收資訊。經由I/O介面1310接收的資訊包括指令、資料、設計規則、標準單元庫及/或由處理器1302處理的其他參數的一或多者。資訊經由匯流排1308傳遞至處理器1302。EDA系統1300經配置以經由I/O介面1310接收有關使用者介面(user interface，UI)之資訊。資訊儲存在作為使用者介面(user interface，UI)1342的電腦可讀取媒體1304中。
在一些實施例中，所述製程及/或方法的部分或全部實施為藉由處理器執行的獨立軟體應用。在一些實施例中，所述製程及/或方法的部分或全部實施為一軟體應用，此軟體應用為附加軟體應用的部分。在一些實施例中，所述製程及/或方法的部分或全部實施為一軟體應用的外掛程式。在一些實施例中，所述製程及/或方法的至少一個實施為一軟體應用，此軟體應用為EDA工具的部分。在一些實施例中，所述製程及/或方法之部分或全部實施為由EDA系統1300使用之軟體應用。在一些實施例中，使用諸如VIRTUOSO®的工具或另一適當佈局產生工具來產生包括標準單元的佈局圖，VIRTUOSO®可從CADENCE DESIGN SYSTEMS公司購得。
在一些實施例中，製程作為在非暫態電腦可讀取媒體中儲存的程式的函數實現。非暫時性電腦可讀取記錄媒體的實例包括但不限制於，外部的/可攜的及/或層間的/嵌入的儲存器或記憶體單元，例如，諸如DVD的光碟、諸如硬碟的磁片、諸如ROM、RAM、記憶體卡等的半導體記憶體的一或多者。
第14圖為根據一些實施例的積體電路(integrated circuit，IC)製造系統1400及與其關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1400製造(A)一或多個半導體遮罩或(B)半導體積體電路的層中之至少一個部件的至少一者。
在第14圖中，IC製造系統1400包括實體，諸如設計室(design house)1420、遮罩室(mask house)1430及IC製造商/製造者(fabricator，fab)1450，其與製造IC裝置1460相關的設計、開發及製造循環及/或服務彼此相互作用。系統1400中的實體由通訊網路連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同網路，諸如層間網路(intranet)及網際網路。通訊網路包括有線及/或無線通訊通道。每個實體與一或多個其他實體相互作用並且提供服務至一或多個其他實體及/或從一或多個其他實體接收服務。在一些實施例中，設計室1420、遮罩室1430及IC fab 1450的兩個或多個由單個更大公司所擁有。在一些實施例中，設計室1420、遮罩室1430及IC fab 1450的兩個或多個共存於共用設施中且使用共用資源。
設計室(或設計組)1420產生IC設計佈局圖1422。IC設計佈局圖1422包括為IC裝置1460設計的各種幾何圖案。幾何圖案對應於組成待製造的IC裝置1460的各種部件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。例如，IC設計佈局圖1422的部分包括各種IC特徵，諸如主動區、閘電極、源極及汲極、層間互連的金屬線或通孔、及用於接合墊的開口，此等IC特徵形成於半導體基板(諸如矽晶圓)中及各種材料層(設置於此半導體基板上)中。設計室1420實施適合的設計程序以形成IC設計佈局圖1422。設計程序包括邏輯設計、實體設計及/或放置及佈局的一者或多者。IC設計佈局圖1422存在於具有幾何圖案的資訊的一或多個資料檔中。例如，IC設計佈局圖1422可以GDSII檔格式或DFII檔格式表示之。
遮罩室1430包括資料準備1432及遮罩製造1444。遮罩室1430使用IC設計佈局圖1422製造一或多個遮罩1445，遮罩1445待用於根據IC設計佈局圖1422製造IC裝置1460的各種層。遮罩室1430執行遮罩資料準備1432，其中IC設計佈局圖1422轉換成代表性資料檔(representative datAfile，RDF)。遮罩資料準備1432提供RDF至遮罩製造1444。遮罩製造1444包括遮罩寫入器。遮罩寫入器將RDF轉換成基板上的影像，基板諸如遮罩(主光罩(reticle))1445或半導體晶圓1453。設計佈局圖1422由遮罩資料準備1432操縱以符合遮罩寫入器的特定特性及/或IC fab 1450的要求。在第14圖中，將遮罩資料準備1432及遮罩製造1444圖示為分離元件。在一些實施例中，遮罩資料準備1432及遮罩製造1444可統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1432包括光學鄰近校正(optical proximity correction，OPC)，其使用微影增強技術以補償像差，諸如可能由繞射、干涉、其他製程效應等引起的像差。OPC調整IC設計佈局圖1422。在一些實施例中，遮罩資料準備1432包括另外解析度增強技術(resolution enhancement techniques，RET)，諸如離軸照明(off-axis illumination)、亞解析度輔助特徵(sub-resolution assist features)、相變遮罩(phase-shifting masks)、其他適合技術等或其組合。在一些實施例中，亦使用反相微影技術(inverse lithography technology，ILT)，其將OPC處理為逆像(inverse imaging)問題。
在一些實施例中，遮罩資料準備1432包括遮罩規則檢查器(mask rule checker，MRC)，其利用一組遮罩產生規則檢查已經在OPC中經受製程的IC設計佈局圖1422，此等規則包括某些幾何及/或連接性限制以確保充足餘量，以解決半導體製造製程中的變化性等等。在一些實施例中，MRC修改IC設計佈局圖1422以補償遮罩製造1444期間的限制，其可取消由OPC執行的修改的部分以滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1432包括微影製程檢查(lithography process checking，LPC)，其模擬將由IC fab 1450實施的處理以製造IC裝置1460。LPC基於IC設計佈局圖1422模擬此過程以創造模擬製造裝置，諸如IC裝置1460。LPC模擬中的處理參數可包括與IC製造週期的各種製程關聯的參數、與用於製造IC的工具關聯的參數、及/或製造製程的其他態樣。LPC考慮了各種因素，諸如空間成像對比(aerial image contrast)、焦深(depth of focus，DOF)、遮罩錯誤增強因素(mask error enhancement factor，MEEF)、其他適當因素等或其組合。在一些實施例中，在由LPC已經創造模擬製造的裝置後，若模擬裝置不足夠接近形狀以滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖1422。
應理解的是，為了簡明的目的，遮罩資料準備1432的以上描述已經簡化。在一些實施例中，資料準備1432包括諸如邏輯運算(logic operation，LOP)的附加特徵以根據製造規則更改IC設計佈局圖1422。另外，在資料準備1432期間應用於IC設計佈局圖1422的製程可以各種不同順序執行。
在遮罩資料準備1432之後及光罩製造1444期間，基於修改的IC設計佈局圖1422來製造遮罩1445或遮罩組1445。在一些實施例中，遮罩製造1444包括基於IC設計佈局圖1422執行一或多次微影曝光。在一些實施例中，使用電子束(electron-beam，e-beam)或多個電子束的機構以基於修改的IC設計佈局圖1422在遮罩(光罩(photomask)或主光罩(reticle))1445上形成圖案。遮罩1445可以各種技術形成。在一些實施例中，使用二元技術形成遮罩1445。在一些實施例中，遮罩圖案包括不透明區及透明區。用於曝光已經塗覆在晶圓上的影像敏感材料層(例如，光阻劑)的輻射束，諸如紫外線(ultraviolet，UV)束，由不透明區阻斷及透射穿過透明區。在一個實例中，遮罩1445的二元遮罩版本包括透明基板(例如，熔凝石英)、及塗覆在二元光罩的不透明區中的不透明材料(例如，鉻)。在另一實例中，使用相轉移技術(phase shift technology)形成遮罩1445。在遮罩1445的相轉移遮罩(phase shift mask，PSM)版本中，形成於相轉移遮罩上的圖案中的各種特徵，經配置以具有適當的相位差以提高解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交替PSM。由遮罩製造1444產生的遮罩用於各種製程中。例如，此種遮罩用於離子注入製程(ion implantation process)中以在半導體晶圓1453中形成各種摻雜區，此種遮罩用於蝕刻製程中以在半導體晶圓1453中形成各種蝕刻區，及/或此種遮罩用於其他適當製程中。
IC fab 1450為IC製造公司，包括用於製造各種不同IC產品的一或多個製造設施。在一些實施例中，IC fab 1450為半導體製造廠。例如，可能存在用於多個IC產品的前段製造(生產線前段(front-end-of-line，FEOL))製造的製造設施，而第二製造設施可為IC產品的互連及包裝提供後段製造(生產線後段(back-end-of-line，BEOL))，且第三製造設施可為製造公司提供其他服務。
IC fab 1450包括用以在半導體晶圓1453執行各種製造操作使得根據遮罩(例如，遮罩1445)製造IC裝置1460的製造工具1452。在各種實施例中，製造工具1452包括以下各項之一或多者：晶圓步進器(wafer stepper)、離子植入器(ion implanter)、光阻塗佈器(photoresist coater)、製程腔室(例如CVD腔室或LPCVD熔爐)、CMP系統、電漿蝕刻系統、晶圓清洗系統，或能夠執行如本文所述之一或多個製造製程的其他製造設備。
IC fab 1450使用由遮罩室1430製造的遮罩1445來製造IC裝置1460。因而，IC fab 1450至少間接地使用IC設計佈局圖1422來製造IC裝置1460。在一些實施例中，IC fab 1450使用遮罩1445形成IC裝置1460來製造半導體晶圓1453。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1422來執行一或多個微影曝光。半導體晶圓1453包括矽基板或具有形成於其上的材料層的其他適合基板。半導體晶圓1453進一步包括各種摻雜區、介電特徵、多級互連等(在後續製造步驟中形成)的一者或多者。
關於積體電路(IC)製造系統(例如，第14圖的系統1400)的細節及與其關聯的IC製造流程在以下檔中找到：例如，2016年2月9日授權的美國專利第9,256,709號；2015年10月1日公開的美國預授權公開案第20150278429號；2014年2月6日公開的美國預授權公開案第20140040838號；及2007年8月21日授權的美國專利第7,260,442號，以上各者的內容以引用方式整個併入本文中。
本揭露的一個態樣涉及積體電路。積體電路包括多條第一層深線、多條第一層淺線、多條第二層深線與多條第二層淺線。所述多條第一層深線與所述多條第一層淺線之每一者位於基板上的多個電晶體上方的第一導電層中。所述多條第二層深線與所述多條第二層淺線之每一者位於第一導電層上方的第二導電層中。
本揭露的另一個態樣仍涉及積體電路。積體電路包括多條第一層深線、多條第一層淺線與傳導路徑。所述多條第一層深線與所述多條第一層淺線之每一者位於第一導電層中。傳導路徑具有低電阻率部分與低電容率部分，低電阻率部分耦接至第一主動裝置的輸出，低電容率部分耦接至第二主動裝置的輸入。低電阻率部分包含所述多條第一層深線之至少一者且不包含所述多條第一層淺線。低電容率部分包含所述多條第一層淺線之至少一者且不包含所述多條第一層深線。
本揭露的又一個態樣涉及方法。方法包含：在第一絕緣層中製造沿著第一方向延伸的多條第一層深線與多條第一層淺線；及在第二絕緣層中製造多個通孔連接器、多條第二層深線與多條第二層淺線。所述多條第二層深線與所述多條第二層淺線沿著垂直於第一方向的第二方向延伸。所述多個通孔連接器之一者將所述多條第二層深線之一者與所述多條第一層淺線之一者連接起來或將所述多條第二層淺線之一者與所述多條第一層深線之一者連接起來。
以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。
100,500,600:積體電路 101:傳導路徑 111D,112D,113D,115D,117D,118D,119D,512D,513D,514D,517D,518D,519D,862D,882D,922D:第一層深線 111S,112S,117S,118S,310S,320S,512S,517S,518S,614S,715S,718S,866S,868S,886S,888S:第一層淺線 123D,128D,523D,525D,527D,528D,872D,892D,932D:第二層深線 122S,123S,127S,128S,522S,523S,526S,527S,625S,727S,876S,878S,896S,898S:第二層淺線 1V1,1V2,1V3,1V4,5V1,5V2,5V3,5V4,5V5,5V6,6V1,6V2,6V3,6V4,6V5,6V6,7V4,7V5,7V6,8V23,8V32,8V34,8V43,8V45,8V54,8V56,8V65,8V67,8V76,8V78,8V87,8V89,8V98,9V23:通孔連接器 205:絕緣層 210,220,430:層間介電質 310D,320D:曲線 431D,432D:第三層深線 431S,432S:第三層淺線 501,601A,601B,601C,601D,601E,601F,701,703:低電阻率部分 502,602A,602B,602C,602D,602E,602F,702,704:低電容率部分 5MP,6MP,7MP1,7MP2,8MP1,8MP2:突變點 822D,826S,828S,832D,836S,838S,842D,846S,848S,852D,856S,858S,934D:導線 874,894:第二層導線 912D,916D,917D,918D,919D,926D,927D,928D,929D,936D,937D,938D,939D,A,LA:深線 1000,1100:方法 1010,1015,1018,1020,1030,1040,1050,1110,1120,1130,1140,1150,1160,1170:操作 1217D,1218D,1219D,1227D,1228D:深溝槽 1218S,1226S,1227S:淺溝槽 12V5,12V6:通孔開口 1300:EDA系統 1302:處理器 1304:儲存媒體 1306:指令 1307:標準單元庫 1308:匯流排 1309:佈局圖 1310:輸入/輸出(I/O) 1312:網路介面 1314:網路 1342:使用者介面(UI) 1400:IC製造系統 1420:設計室 1422:IC設計佈局圖 1430:遮罩室 1432:資料準備 1444:遮罩製造 1445:遮罩 1450:IC製造商/製造者 1452:製造工具 1453:晶圓 1460:IC裝置 B,LB:淺線 AA’,BB’,CC’,PP’:線 D1:第一主動裝置 D2:第二主動裝置 D2A,D2B,D2C,D2D:接收裝置 D3:第三主動裝置 d,d1,d2,h,s,s1,s2:深度 M-M’,N-N’:切割平面 X,Y,Z:方向
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1圖為根據一些實施例的積體電路的佈局圖。 第2A圖至第2D圖為根據一些實施例的第1圖中的積體電路的剖視圖。 第3A圖為根據一些實施例的具有標示深度尺寸的深線與淺線的剖視圖。 第3B圖為根據一些實施例的電阻率及電容率與傳導線的深度變化的關係圖。 第4A圖至第4C圖為根據一些實施例的第1圖中的積體電路的剖視圖。 第5圖為根據一些實施例的具有由多條深線與多條淺線的組合形成的訊號傳導路徑的積體電路的佈局圖。 第6A圖至第6F圖為根據一些實施例的具有由低電阻率部分、低電容率部分與突變點的不同配置形成的訊號傳導路徑的積體電路的佈局圖。 第7圖為根據一些實施例的具有由多條深線與多條淺線的組合形成的多條訊號傳導路徑的積體電路的佈局圖。 第8A圖至第8B圖為根據一些實施例的具有由多條深線與多條淺線的組合形成的多條訊號傳導路徑的積體電路的示意圖。 第9圖為根據一些實施例的具有由深線形成的多個訊號傳導路徑的積體電路的佈局圖。 第10圖為根據一些實施例的製造積體電路的方法的流程圖。 第11圖為根據一些實施例的製造至少一深線與至少一淺線的方法。 第12A圖至第12E圖為根據一些實施例的在方法的操作期間製造的例示裝置結構的剖視圖。 第13圖為根據一些實施例的電子設計自動化系統的方塊圖。 第14圖為根據一些實施例的積體電路製造系統及與其關聯的IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:積體電路
101:傳導路徑
111D,112D,113D,115D,117D,118D,119D:第一層深線
111S,112S,117S,118S:第一層淺線
123D,128D:第二層深線
122S,123S,127S,128S:第二層淺線
1V1,1V2,1V3,1V4:通孔連接器
AA’,BB’,CC’,PP’:線
D1:第一主動裝置
D2:第二主動裝置
LA:深線
LB:淺線
X,Y:方向

Claims (20)

  1. 一種積體電路，包括： 複數條第一層深線與複數條第一層淺線，其中該些第一層深線與該些第一層淺線之每一者位於一基板上的複數個電晶體上方的一第一導電層中；及 複數條第二層深線與複數條第二層淺線，其中該些第二層深線與該些第二層淺線之每一者位於該第一導電層上方的一第二導電層中。
  2. 如請求項1所述之積體電路，更包括： 一傳導路徑，具有該些第一層深線之至少一者與該些第二層深線之至少一者且不包含該些第一層淺線與該些第二層淺線。
  3. 如請求項1所述之積體電路，更包括： 一傳導路徑，具有一低電阻率部分與一低電容率部分，其中該低電阻率部分耦接至一第一主動裝置的一輸出，其中該低電容率部分耦接至一第二主動裝置的一輸入； 其中該低電阻率部分包含該些第一層深線之至少一者或該些第二層深線之至少一者且不包含該些第一層淺線與該些第二層淺線；及 其中該低電容率部分包含該些第一層淺線之至少一者或該些第二層淺線之至少一者且不包含該些第一層深線與該些第二層深線。
  4. 如請求項3所述之積體電路， 其中該低電阻率部分包含該些第一層深線之至少一者與該些第二層深線之至少一者；及 其中該低電容率部分包含該些第一層淺線之至少一者與該些第二層淺線之至少一者。
  5. 如請求項3所述之積體電路，其中該低電阻率部分透過介於該第一導電層與該第二導電層之間的一通孔連接器連接至該低電容率部分。
  6. 如請求項3所述之積體電路，其中該低電阻率部分透過一扇出節點連接至該低電容率部分。
  7. 如請求項6所述之積體電路，更包括： 一第三主動裝置，位於該基板上；及 一分支傳導路徑，介於該扇出節點與該第三主動裝置的一輸入之間； 其中該分支傳導路徑包含該些第一層淺線之至少另一者或該些第二層淺線之至少另一者且不包含該些第一層深線與該些第二層深線。
  8. 如請求項1所述之積體電路，更包括： 複數條第三層深線與複數條第三層淺線，其中該些第三層深線與該些第三層淺線之每一者位於一第三導電層中。
  9. 如請求項8所述之積體電路，其中該第三導電層位於該第二導電層上方。
  10. 如請求項8所述之積體電路，其中該第三導電層介於該第一導電層與該第二導電層之間。
  11. 如請求項8所述之積體電路，其中該第三導電層位於該第二導電層上方但位於該第一導電層下方。
  12. 如請求項1所述之積體電路，更包括： 複數條導電線，位於一第三導電層，其中該第三導電層介於該第一導電層與該第二導電層之間。
  13. 一種積體電路，包括： 複數條第一層深線與複數條第一層淺線，其中該些第一層深線與該些第一層淺線之每一者位於一第一導電層中；及 一傳導路徑，具有一低電阻率部分與一低電容率部分，其中該低電阻率部分耦接至一第一主動裝置的一輸出，其中該低電容率部分耦接至一第二主動裝置的一輸入； 其中該低電阻率部分包含該些第一層深線之至少一者且不包含該些第一層淺線；及 其中該低電容率部分包含該些第一層淺線之至少一者且不包含該些第一層深線。
  14. 如請求項13所述之積體電路，更包括： 複數條第二層深線與複數條第二層淺線，其中該些第二層深線與該些第二層淺線之每一者位於該第一導電層上方之一第二導電層中； 其中該低電阻率部分也包含該些第二層深線之至少一者且不包含該些第二層淺線；及 其中該低電容率部分也包含該些第二層淺線之至少一者且不包含該些第二層深線。
  15. 如請求項14所述之積體電路，其中該低電阻率部分與該低電容率部分在介於該第一導電層與該第二導電層之間的一通孔連接器處連接。
  16. 如請求項13所述之積體電路，其中該低電阻率部分與該低電容率部分在一扇出節點處連接。
  17. 一種方法，包括： 在一第一絕緣層中製造沿著一第一方向延伸的複數條第一層深線與複數條第一層淺線；及 在一第二絕緣層中製造複數個通孔連接器、複數條第二層深線與複數條第二層淺線，其中該些第二層深線與該些第二層淺線沿著垂直於該第一方向的一第二方向延伸； 其中該些通孔連接器之一者將該些第二層深線之一者與該些第一層淺線之一者連接起來或將該些第二層淺線之一者與該些第一層深線之一者連接起來。
  18. 如請求項17所述之方法，更包括： 在該第一絕緣層中形成用於該些第一層深線的複數個深溝槽以及用於該些第一層淺線的複數個淺溝槽。
  19. 如請求項17所述之方法，更包括： 在該第二絕緣層中形成用於該些通孔連接器的複數個通孔開口；及 在該第二絕緣層中形成用於該些第二層深線的複數個深溝槽以及用於該些第二層淺線的複數個淺溝槽。
  20. 如請求項19所述之方法，更包括： 將複數個金屬化材料沉積到該些通孔開口、該些深溝槽與該些淺溝槽中。
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