TW202301623A - 三維積體電路結構與製造晶粒層的方法 - Google Patents

三維積體電路結構與製造晶粒層的方法 Download PDF

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Abstract

三維積體電路(three-dimensional integrated circuit；3D IC)結構包含多個晶粒(如頂部晶粒與/或底部晶粒)。頂部晶粒與/或底部晶粒各自包含諸如運算單元、類比數位轉換器、類比電路、射頻(radio frequency；RF)電路、邏輯電路、感測器、輸入/輸出裝置與/或記憶體裝置的裝置。一或多個垂直內連接結構(vertical interconnect structure；VIS)單元係形成在相鄰於裝置的一或多側。VIS係形成於一些或全部的VIS單元內。一或多個不敏感電路(諸如中繼器、二極體、與/或被動元件(如電阻、電感、電容、變壓器))係設置於至少一VIS單元內。

Description

垂直內連接結構與積體電路
無
三維(three-dimensional；3D)堆疊晶片或積體電路(integrated circuits；IC)是用於現代運算與電子系統之整合技術。矽導通孔(through-silicon vias；TSVs)用以電性連接二或多個堆疊晶粒。舉例而言，TSV可構成運算晶粒與記憶體晶粒的異質整合，以降低堆疊晶粒的大小。
無
以下的揭露提供了許多不同實施方式或實施例，以實施所提供標的之不同特徵。以下所描述之構件與安排的特定實施例係用以簡化本揭露之實施例。當然這些僅為實施例，並非用以作為限制。舉例而言，於描述中，第一特徵形成於第二特徵上或於其之上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施方式，亦可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施方式，如此第一特徵與第二特徵可能不會直接接觸。另外，本揭露可以在各種示例中重複元件符號及/或字母。這些重複為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或配置之間有特定的關係。
此外，在此可能會使用空間相對用語，例如「在下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」與類似用語，以方便說明如圖式所繪示之一構件或一特徵與另一(另一些)構件或特徵之間的關係。除了在圖中所繪示之方向外，這些空間相對用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其他方位上)，因此可利用同樣的方式來解釋在此所使用之空間相對描述符號。
在此揭露的實施例提供包含多個晶粒層(如頂晶粒層與底晶粒層)的三維積體電路(three-dimensional integrated circuit；3D IC)結構。頂晶粒層與/或底晶粒層包含諸如運算單元、類比數位轉換器(Analog-to-Digital convertors；ADCs)、類比電路、射頻(radio frequency；RF)電路、邏輯電路、感測器、輸入/輸出(Input/Output；I/O)裝置與/或記憶體裝置的裝置。記憶體裝置範例包含靜態隨機存取記憶體 (Static Random Access Memory；SRAM)、電阻式隨機存取記憶體(Resistive Random Access Memory；RRAM)、動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)、快取(cache)與/或快閃記憶體。運算單元範例有微處理器、現場可程式化邏輯閘陣列(field-programmable gate arrays)、圖像處理單元與類似的運算單元。
垂直內連接結構(vertical interconnect structures；VISs)的佈局(layout)形成在3D IC結構的晶粒層內。VIS可以是任何適合類型的垂直內連接結構(諸如矽導通孔(through-silicon vias；TSVs)、玻璃導通孔(through-glass vias；TGVs)與介電導通孔(through-dielectric vias；TDVs))。VIS可以用來傳送功率訊號、資料訊號與電偏壓訊號(如類比偏壓訊號)。形成電路路徑的不敏感電路(諸如中繼器、二極體、反向器、被動元件(如電阻、電感、電容、變壓器)、邏輯電路與電性元件)可被放置於各個晶粒層內VIS單元中的一或多個未使用之晶粒區域裡，其中VIS單元包含VIS與未使用之晶粒區域。因此，不敏感電路係整合多個裝置，且此些裝置在3D IC內的一或多個晶粒層上。在此些實施例中，VIS單元內未使用之晶粒區域係被減少。額外或替代地，晶粒的面積利用率係被改善。
不敏感電路是不受VISs、裝置與/或3D IC的運作而有顯著影響的電路。舉例而言，如電磁干擾、熱與電容耦合之潛在的不良效應可降低電路(「敏感電路」)的一些類型(如電晶體)之性能。降低的性能也可能負面地影響裝置的運作與/或降低3D IC的運作，其中此裝置可操作地連接至敏感電路。
不敏感電路的性能不受潛在的不良效應而有顯著地影響，或者若受影響時，裝置或3D IC的運作未顯著地影響。在一些實施例中，當不敏感電路設置在VIS與敏感電路之間時，敏感電路可以位於VIS單元內。不敏感電路緩解對敏感電路的任何不良效應。
根據一些實施例，圖1繪示3D IC封裝。3D IC封裝100包含基材102。基材102可為任何適合類型的基材(如矽基基材或印刷電路板)。電連接器104設置在基材102與中介層(interposer)106之間。在繪示的實施例中，電連接器104是銲點凸塊，但其他的實施例並不限於此實施方式。電連接器104可為任何適合的電連接器(如銲線或球柵陣列)。
在基材102與中介層106之間，電連接器104傳送功率訊號、資料訊號與/或偏壓訊號。在電連接器104與3D IC 108之間，中介層106係配置以傳送訊號。3D IC 108包含兩個或多個垂直堆疊的晶粒層與在各個晶粒層中的一或多個VISs，以彼此電性連接此些晶粒層。在一些實施例中，3D IC 108是異質(heterogeneous)3D IC，其中一晶粒層上的裝置類型相異於另一晶粒層上的裝置類型。舉例而言，底晶粒層上的裝置類型可以是記憶體裝置，且頂晶粒層上的裝置類型可為運算單元。在其他實施例中，3D IC 108是同質(homogeneous)3D IC，其中相同類型的裝置形成於晶粒層之內與/或之上。
如後所詳述，在3D IC 108中一晶粒層內的VISs被排列至佈局中，且此佈局不同於另一晶粒層內的VISs之佈局。不同佈局可變化以滿足改善的或最佳的面積使用與/或佈線(routing)需求。舉例而言，基於晶粒層上裝置的功率需求及在此晶粒層上所設置的任何晶粒層上裝置的功率需求，電子設計應用(electronic design application；EDA)可用以判斷此晶粒層內對VISs最好或最佳佈局。
額外或替代地，在一晶粒層上之VISs的直徑、間距(pitch)與密度是相同的，但在另一晶粒層上之VISs的直徑、間距與密度可以是不同的。例如，在各個晶粒層中，VISs的VIS佈局、直徑、間距與密度是基於晶粒層上的裝置之功率需求、較上晶粒層上的裝置之功率需求與/或在較上晶粒層中，功率訊號、資料訊號及/或類比偏壓訊號所遭受的電壓降(IR drop)。舉例而言，當3D IC以兩個晶粒層形成時，底晶粒層中VISs之佈局是基於底晶粒層上裝置之功率需求、頂晶粒層上裝置之功率需求與/或在頂晶粒層中，功率訊號、資料訊號與/或類比偏壓訊號所遭受的電壓降。頂晶粒層中VISs的佈局是基於頂晶粒層上裝置之功率需求。當功率訊號輸入至底晶粒層之3D IC內時，由於底晶粒層中VISs要提供足夠或最小量的電源給頂晶粒層上的裝置，以維持頂晶粒層上的裝置之操作的完整性，所以底晶粒層中的VISs密度通常大於頂晶粒層中的VISs密度。
根據一些實施例，圖2描繪3D IC結構的範例。3D IC結構200包含多個晶粒層。為了說明之目的，圖2包含3D IC結構的挑選部分。未顯示的其他部分可被包含在3D IC結構內。舉例而言，微凸塊、封膠(molding)區域、虛設(dummy)區域、黏著層、熱槽、內連線、球柵陣列(ball grid array；BGA)連接器、矽中介層與其他構件或結構元件係可被包含在內。
在繪示的實施例中，3D IC結構200包含晶粒層200A與設置在晶粒層200A上的晶粒層200B。3D IC結構的其他實施例可以包含額外的晶粒層(如3、5或8層)。在一些實施例中，周邊結構202可提供機械支撐與/或提供散熱用的熱傳導。
晶粒層200A包含裝置204。裝置204的範例包含但不限於記憶體裝置與I/O裝置。晶粒層200B包含裝置206。在晶粒層200B上的裝置206可為相同類型裝置或不同種類的裝置。在非限制性實施例中，裝置206是運算單元。在其他實施例中，當3D IC結構是異質3D IC結構時，晶粒層200A可以包含一或多個運算單元，且晶粒層200B包含RF電路與類比電路。在異質3D IC的另一範例實施例中，晶粒層200A包含邏輯電路與記憶體裝置，且晶粒層200B可包含感測器、輸入/輸出(I/O)裝置與一或多個運算單元。
透過晶粒層200A上之VISs 208與晶粒層200B上之VISs 210，晶粒層200B電性連接至晶粒層200A。透過VIS 208、VIS 210，一或多個裝置204電性連接至一或多個對應的裝置206。如前所述，VISs 208、VISs 210包含TSVs、TDVs或其他類型的垂直內連接結構。在繪示的實施例中，VISs 208、VISs 210是TSVs。TSVs可以是電源TSVs、資料訊號TSVs與偏壓TSVs(bias TSVs)。舉例而言，VISs 208a 可為資料訊號TSVs且VISs 208b 可為電源TSVs，其中VISs 208a 位於圍繞底晶粒層200A的周邊處，且VISs 208b設置在裝置204之間。
晶粒層200A內的VISs 208係以第一佈局來排列，而晶粒層200B上的VISs 210係以不同的第二佈局來排列。如前所述，晶粒層200A上的VISs 208之佈局至少是基於諸如在晶粒層200A上的裝置204之功率需求、晶粒層200B上的裝置206之功率需求與/或功率訊號、資料訊號和/或類比偏壓訊號所遭受的電壓降之一些參數。晶粒層200B上VISs 210之佈局至少是基於在晶粒層200B上的裝置206之功率需求。在一些例子中，VISs 208、VISs 210的佈局也可以基於晶粒層200A、晶粒層200B上晶粒面積之改善的或優化的消耗量。
設置在VISs 208和VISs 210之間、圍繞VISs 208和VISs 210與/或相鄰於VISs的是未使用之晶粒區域212(以虛線表示)。如後詳述，不敏感電路可以形成在晶粒層200A與/或晶粒層200B上的一或多個未使用之晶粒區域212內，且電性連接至晶粒層200A和晶粒層200B上對應的一裝置或多個裝置204和裝置206。在一些實施例中，當不敏感電路設置在VIS與敏感電路之間，以緩衝對敏感電路的任何不良效應(如電磁干擾、熱與/或電容耦合)時，敏感電路可以位於未使用之晶粒區域212內。
在繪示的實施例中，透過電連接器(如圖1所示的電連接器104)，電源供應器214電性連接至底晶粒層200A。電源供應器214可以提供電源至晶粒層200A與晶粒層200B上的裝置204和裝置206。透過至少一些VISs 208、VISs 210，電源係供應至晶粒層200A、晶粒層200B。
根據一些實施例，圖3繪示晶粒層上VIS單元的上視圖。VIS單元300是晶粒層302上的區域，其中晶粒層302包含VIS 304與圍繞VIS 304的未使用之晶粒區域306之區域。雖然VIS單元300係顯示為具有矩形且VIS 304顯示為具有圓形，但其他實施例並不限於此些組態。VIS單元300與VIS 304可具有任何適合的形狀。
在一些實施例中，未使用之晶粒區域306分割為兩區，緊鄰且圍繞VIS 304的第一區308與緊鄰且圍繞第一區308的第二區310。通常，由於鄰近VIS與干擾VIS的運作(如短路)之可能性，敏感電路與不敏感電路係不形成於第一區308內。
在一實施例中，一或多個不敏感電路312形成於第二區310內。不敏感電路之範例包含但不限於電阻、電感、電容、變壓器與二極體。額外或替代地，一或多個敏感電路314設置在具有至少一個不敏感電路312之第二區310中，且此至少一個不敏感電路312形成於敏感電路314與VIS 304之間。
圖3中的晶粒層302可以是在3D IC內的頂晶粒層、中間晶粒層或底晶粒層。根據一些實施例，圖4繪示3D IC結構的剖面視圖，此剖面視圖也描繪圖3所示之晶粒層的一部分。圖4中，晶粒層400位於晶粒層302上。晶粒層302包含具有VIS 304的VIS單元300與設置在VIS單元300內的不敏感電路312。裝置204設置在VIS單元300之外，且藉由訊號線402，不敏感電路312電性連接至裝置204。在繪示的實施例中，經由接觸404與訊號線406，晶粒層302內的裝置204可操作地連接至VIS 304。
中間導電層(如重分佈層)設置在晶粒層302與晶粒層400之間。中間導電層係圖案化，以產生接觸408。VIS 410形成於晶粒層400內且電性連接至接觸408和接觸412。因此，透過接觸408，VIS 304電性連接至VIS 410。VIS 304與VIS 410各自包含被絕緣材料416所圍繞的導電材料414，以電性隔離導電材料414。
晶粒層400包含形成於VIS單元300內的VIS 410與位於VIS單元300外的裝置206。在繪示的實施例中，經由訊號線418，晶粒層400內的裝置206電性連接至接觸412。因此，透過VISs 304與VISs 410，晶粒層302內的裝置204電性連接至晶粒層400內的裝置206。在其他實施例中，裝置204與裝置206彼此不電性連接，及/或裝置204、裝置206或裝置204、裝置206兩者不電性連接至VIS 304與410。額外或替代地，一或多個不敏感電路與/或一或多個敏感電路314和不敏感電路312可位於晶粒層400中未使用之晶粒區域內。
根據一些實施例，圖5繪示3D IC中不同晶粒上垂直內連接結構之間的連接。3D IC 500包含位於晶粒層504下的晶粒層502。晶粒層502上的VISs 506a至VISs 506e係被排列成第一佈局508。晶粒層504上的VISs 510a至VISs 510c係排列成第二佈局512。如前所述，基於改善之晶粒面積消耗與/或晶粒層502和晶粒層504之功率需求，佈局508與佈局512可有所不同。
位於晶粒層502與晶粒層504之間是中間導電層514(如重分佈層)。晶粒層502與晶粒層504之間的電性連接係透過中間導電層514來實施。中間導電層514係被圖案化，以產生一或多個接觸(統稱接觸516)與一或多個訊號線(統稱訊號線518)。接觸516用來電性連接晶粒層502內的VIS(如VIS 506a)至晶粒層504內的VIS(如VIS 510a)。藉由虛線517表示VIS 506a與VIS 510a之間的電性連接。
由於晶粒層504上的VISs 510a至VISs 510c之第二佈局512有別於晶粒層502上的VIS 506a至VIS 506e之第一佈局508，訊號線518用來從一晶粒層內的VIS傳送訊號至另一晶粒層內對應的VIS。舉例而言，如圖5所示，訊號線518電性連接晶粒層502上的VIS 506b至晶粒層504上的VIS 510b。藉由虛線520表示VIS 506b與VIS 510b之間的電性連接。
雖然圖5中顯示僅有一接觸516與僅有一訊號線518，但其他實施例在中間導電層514內可包含任何適合數量的接觸與訊號線。再者，雖然未顯示於圖5中，但絕緣材料設置於接觸516與訊號線518周邊，以電性絕緣接觸516與訊號線518彼此，且電性絕緣中間導電層514內的其他接觸與/或訊號線。
根據一些實施例，圖6描繪晶粒層的第一範例之區塊圖。在一非限制性範例中，晶粒層600是圖2中的晶粒層200A。多個裝置602設置在晶粒層600之內或之上。如前所述，裝置602範例包含但並不限於SRAM、RRAM、DRAM、快閃記憶體裝置、ADCs、I/O裝置與/或運算單元。
圖6中，裝置602可以是相同類型的裝置(如記憶體)，或至少一種類型的裝置602(如記憶體)可不同於另一種類型的裝置(如邏輯電路)。在此例示實施例中，VISs的格柵604形成在晶粒層600內，故VISs側向地圍繞每個裝置602。圖6描繪VISs的第一線段606(如相應於邊緣608之直立或垂直線段)與VISs的第二線段610(如相應於邊緣608之水平或平行線段)，以及VISs的中心線段612。VISs的數量與佈局是作為圖示所需，且其他實施例可具有位在任何給定的佈局內之更少或更多數目的VISs。
VISs可以是功率VISs，其中功率VISs係配置以傳送功率訊號至裝置602與附加於晶粒層600之一或多個額外的晶粒層上之裝置。在一實施例中，位於格柵604的中心線段612內之VISs係配置以在3D IC結構內的晶粒層之間傳送資料訊號。因此，中心線段612是訊號主幹。在其他實施例中，資料訊號VISs可位於晶粒層內其他位置上。舉例而言，資料訊號VISs設置在一或多個第一線段606，其中此或此些第一線段606位於晶粒層600的周圍(如第一線段606')。
如前所述，不敏感電路位於格柵604內VIS單元(如圖3中VIS單元300)裡的一或多個未使用之晶粒區域中。各個VIS單元中不敏感電路的數量對各個VIS單元可為相同的，或是在至少一VIS單元中不敏感電路的數量可不同於在晶粒層600之其他VIS單元中不敏感電路的數量。在一實施例中，設置在VIS單元中不敏感電路的類型是基於可操作性連接至不敏感電路之裝置602的類型。
根據一些實施例，圖7繪示晶粒層的第二範例之區塊圖。相較於晶粒層700上其他裝置602，圖7顯示至少一裝置702在晶粒層700上消耗較大量之面積。因此，在一些實施例中，裝置602與裝置702所使用的晶粒層之面積量可改變。
在非限制性範例中，晶粒層700是圖2中的晶粒層200A。伴隨著裝置702，多個裝置602設置在晶粒層700之內與/或之上。如前所述，例示之裝置602與裝置702包含但並不限於SRAM、RRAM、DRAM、快閃記憶體裝置、ADCs、I/O裝置、RF電路、類比電路、邏輯電路、感測器與/或運算單元。
在例示之實施例中，VISs的格柵704形成在晶粒層700上，故一或多個VISs側向地圍繞各個裝置602與裝置702。圖7描繪VISs的第一線段706(相應於邊緣708之直立或垂直線段)與VISs的第二線段710(相應於邊緣708之水平或平行線段)。類似圖6，VISs的數量與佈局是作為圖示所需，且其他實施例可具有位在任何給定的佈局內之更少或更多數目的VISs。
不敏感電路係置於格柵704中VIS單元(如圖3中VIS單元300)的一或多個未使用之晶粒區域內。各個VIS單元中不敏感電路的數量對各個VIS單元可為相同的，或是在至少一VIS單元中不敏感電路的數量可不同於在晶粒層700之其他VIS單元中不敏感電路的數量。在一實施例中，設置在VIS單元中不敏感電路的類型是基於可操作性連接至不敏感電路之裝置602、裝置702的類型。
如前所述，敏感電路可形成於VIS單元內。在一些實施例中，不敏感電路位於VIS與敏感電路之間，以緩衝對敏感電路的任何負面效應，其中負面效應係相關於VIS的接近。
根據一些實施例，圖8描繪垂直內連接結構的佈局之第一範例。裝置800形成於晶粒層(如圖5中的晶粒層502)之內與/或之上。緊鄰(如緊靠)裝置800的側邊802是VIS 304a與VIS 304b的第二區310a和310b。VIS 304a與VIS 304b之單一線段804(如單一排的VIS 304a與VIS 304b)係相鄰於裝置800形成。在繪示的實施例中，未使用之晶粒區域306a與晶粒區域306b的第一區308a和308b位於VIS 304a與304b周圍。VIS 304a與VIS 304b分別設置於未使用之晶粒區域306a與晶粒區域306b的第二區310a和310b中。不敏感電路806與VIS 304a和VIS 304b設置在第二區310a和310b之內。因此，在一些實施例中，不敏感電路806可相鄰於二或多個未使用晶粒區域306a與晶粒區域306b的多個VIS 304a和VIS 304b形成。
緊鄰裝置800的側邊808是VIS 304c、304d與 304e的單一線段810(如單一欄的VIS 304c、304d和304e)。不敏感電路812、814與816設置於未使用之晶粒區域306c、306d和306e的第二區310c、310d和310e之內及/或之上。在繪示的實施例中，不敏感電路812、814與816位於未使用之晶粒區域306c、306d與306e的第一區308c、308d與308e之間。因此，不敏感電路812、不敏感電路814、不敏感電路816形成於兩未使用之晶粒區域內，其中兩未使用之晶粒區域相鄰於另一者(如未使用之晶粒區域306c與306d)。
VIS 304a和VIS 304b之間的間距818、VIS 304c和VIS 304d之間的間距820以及VIS 304d和VIS 304e之間的間距822是相同的，或是實質為相等的距離。在一實施例中，藉由一或多個3D IC之設計規則定義出間距818、間距820與間距822的距離。再者，在一些實施例中，藉由用來製造晶粒層的製程，間距818、間距820與間距822的最小距離是受限制的。3D IC中每個晶粒層可以藉由晶粒層之特定製程來生產。舉例而言，當處理單元形成在晶粒層上時，由於處理單元的高速需求，較昂貴的製程係用以製造晶粒層。替代地，當晶粒層包含記憶體裝置、類比裝置與/或邏輯裝置時，由於此些類型之裝置的低速需求，較不昂貴的製程係用以製造晶粒層。
根據一些實施例，圖9描繪垂直內連接結構的佈局的第二範例。圖9顯示VISs的線段(如橫排與/或直列)的數量可以大於一個。據此，3D IC結構中的不敏感電路的數量可以增加，進而改善晶粒層的使用率。
通常，VISs的密度是基於一或多個因素。在決定晶粒層內的VISs的密度時，此晶粒層上裝置之類型、此晶粒層上裝置之功率需求、位於此晶粒層上和其上方的任何晶粒層的裝置之功率需求，與/或位於此晶粒層上和其上方的任何晶粒層上訊號所遭受之電壓降係所考慮的因素。再者，基於此些因素，VISs的密度可在整個晶粒層上有所變化。舉例而言，基於此晶粒層的各區中裝置的類型、此晶粒層之各區中裝置之功率需求、位於此晶粒層上和其上方的任何晶粒層之裝置的功率需求，與/或位於此晶粒層上和其上方的任何晶粒層上訊號所遭受之電壓降，一部分的晶粒層內VISs的密度可以不同於另一部分的晶粒層內VISs的密度。
裝置800形成在晶粒層之內與/或之上。VIS 304a、304b、304c、304d、304e、304f、304g與304h 的兩線段902與線段904 (如兩列)形成在相鄰於裝置800的側邊802。在線段902中，不敏感電路906設置在VIS 304a、304b、304e與304f之間，且不敏感裝置908形成在VIS 304c、304d、304g與304h之間。在線段904中，不敏感電路910設置在相鄰於VIS 304e與VIS 304f處，且不敏感電路912形成於VIS 304g與VIS 304h之間。
VIS 304i、304j、304k、304l、304m與304n的三條額外線段914、線段 916與線段918形成在相鄰於裝置800的側邊808。不敏感電路920設置在VIS 304c、304d、304i與304j之間。不敏感電路922形成在VIS 304i、304j、304k與304l之間。不敏感電路924設置在VIS 304k、304l、304m與304n之間。
類似圖8中所示，VIS 304a至 VIS 304n之間的間距是相同的或實質是相同距離。藉由一或多個3D IC的設計規則可定義間距。再者，在一些實施例中，間距的最小距離受限於用來生產晶粒層的製程，且此晶粒層包含VIS 304a至 VIS 304n。
根據一些實施例，圖10描繪垂直內連接結構的佈局的第三示例。圖10顯示改變VISs的平面佈置圖，以達到改善的或最佳的面積與/或佈線需求。舉例而言，VIS可被省略，以容許較大的不敏感電路、較大的敏感電路與/或多個不敏感電路和/或多個敏感電路，來形成在VIS單元內，並圍繞著未使用的晶粒區域。
裝置800形成在晶粒層之內與/或之上。VIS 304a與VIS 304b的線段1000形成在相鄰於裝置800的側邊802。不敏感電路1002設置在相鄰於VIS 304a與VIS 304b處。
VIS 304c、304d、304e、304f與304g的三條額外線段1004、線段1006與線段1008形成在相鄰於裝置800的側邊808。不敏感電路1010設置在相鄰於VIS 304c與VIS 304d處。不敏感電路1012設置在VIS 304c、304d、304e與304f之間。不敏感電路1014相鄰於VIS 304e、304f與304g形成。
在繪示的實施例中，從包含不敏感電路1014的晶粒區域省略一個VIS，使得較大的不敏感電路1014得以形成，且/或容許此晶粒區域包含多個不敏感電路。在一實施例中，相關於不敏感電路1014的較大區域用來改善或最佳化訊號線的佈線(如至裝置800與/或往返VIS 304a至VIS 304g)。
根據一些實施例，圖11描繪垂直內連接結構的佈局之第四示例。根據一些實施例，結合圖12來描述圖11，其中圖12繪示圖11中的VISs與訊號線。如圖11所示，訊號線1100與訊號線1102設置在VISs 304之間，以增加或最佳化晶粒層1104內的訊號佈線。訊號線1100與訊號線1102用來在設置於晶粒層1104上的裝置、敏感電路與不敏感電路之間傳送訊號。
在繪示的實施例中，訊號線1100位在垂直於裝置800的側邊808處，而訊號線1102位在平行於側邊808處。訊號線1100、訊號線1102的數量與尺寸是基於VISs 304的間距；晶粒層1104上裝置800的類型、數量與位置；晶粒層1104上不敏感電路和敏感電路的類型、數量與位置；及/或晶粒層1104的佈線需求。
在圖11與圖12中，訊號線1100、訊號線1102位於VISs 304之間。實施例可包含任何適合數量的訊號線1100與訊號線1102。在一些實施例中，一或多個訊號線1100與訊號線1102設置在裝置800之上及在晶粒層1104上一或多個其他裝置之上。
根據一些實施例，圖13描繪製造晶粒層的方法之示例的流程圖。如區塊1300所示，首先提供基材。基材可為任何適合的類型之基材。基材的示例包含但並不限於矽基材、矽覆絕緣體(silicon on insulator；SOI)基材、藍寶石基材或複合基材(如砷化鎵基材、氮化鎵基材)。
接著，如區塊1302所示，決定裝置、VISs、不敏感電路與任何敏感電路的位置。基本上，裝置的位置、VISs、不敏感電路與任何敏感電路是基於裝置規格與佈局圖來決定。在一實施例中，使用電子設計自動化(electronic design automation；EDA)來決定位置。在其他實施例中，一些或所有的位置是手動建立的。
在區塊1304，形成VISs。VIS可以是矽導通孔、介電導通孔與其他類型的垂直內連接結構。任何適合的製程可用來建構VISs。舉例而言，形成TSVs的一種技術，包含形成第一遮罩層在基材上，且圖案化第一遮罩層，以包含VISs將形成於此之開口。
導電材料形成(如沉積)在開口內。在非限制性示例中，使用PVD製程或CVD製程來沉積導電材料。導電材料可由任何適合的導電材料(諸如銅、鈷、鋁、鎢、摻雜多晶矽、其他適合的導電材料與/或上述導電材料的組合)所製。
接著，移除第一遮罩層，且形成第二遮罩層在基材上方。圖案化第二遮罩層，以包含開口，其中在開口處的絕緣材料將形成於導電材料周圍。絕緣材料形成在開口內，且圍繞著導電材料，以電性絕緣TSVs。然後，第二遮罩層被移除。
裝置形成在基材之內與/或之上，且不敏感電路與任何敏感電路形成在VISs的未使用之晶粒區域之內與/或之上(區塊1306)。任何適合的製程可被用以建構裝置、不敏感電路與敏感電路。於區塊1308，一或多個訊號線係被形成，以連接一裝置或多個裝置至晶粒層上選擇的敏感電路與/或選擇的不敏感電路。訊號線電性連接裝置至對應的敏感電路與/或對應的不敏感電路。
根據一些實施例，圖14繪示製造3D IC結構的方法範例之流程圖。最初，如區塊1400所示，第一晶粒層係被加工。第一晶粒層的加工包含形成裝置、VISs與敏感電路和不敏感電路在第一晶粒層之內與/或之上。任何適合的製程可用以建構裝置、VISs與不敏感電路和敏感電路。
中間導電層形成於第一晶粒層的表面上，且被圖案化，以產生一或多個接觸與/或一或多個訊號線(區塊1402)。在製程範例中，導電材料(如銅)被沉積在第一晶粒層的表面上。遮罩層形成在導電材料上，且被圖案化，以定義接觸與/或訊號線的位置。暴露於圖案化的遮罩層內之導電材料係被移除(蝕刻)，以產生一或多個接觸與/或一或多個訊號線。絕緣材料接著形成於接觸與/或訊號線之間。如前所述，中間導電層用以在第一晶粒層與位於第一晶粒層上的第二晶粒層之間傳送訊號。
於區塊1404，第二晶粒層係被加工。類似於加工第一晶粒層，加工第二晶粒層包含形成裝置、VISs與不敏感電路和敏感電路，其中不敏感電路和敏感電路在第二晶粒層之內及/或之上。第二晶粒層係被加工，以對準第一晶粒層。接著，如區塊1406所示，第二晶粒層附加至中間導電層與第一晶粒層，以產生3D IC結構。
在其他實施例中，註記於區塊內的操作可以不按照如圖13與圖14所示之順序來進行。舉例而言，顯示為連續的兩區塊實際上可實質地同步執行。額外或替代地，取決於所牽涉的功能/行為，區塊可以按照相反順序來被執行。
根據一些實施例，圖15描繪適合作為設計3D IC結構的系統範例。設計步驟可藉由電腦系統(如電子電腦輔助設計(electronic computer-aided design；ECAD)系統)來實施。在此揭露的一些或所有作為設計(如佈局)方法之操作係可以作為部份的設計步驟來進行，其中部分的設計步驟係於設計公司(結合圖16如後述之設計公司(design house)1602)內所進行。
在一些實施例中，系統1500包含自動擺放與繞線(automated place and route；APR)系統。在一些實施例中，系統1500包含處理裝置1502與非暫態的、電腦可讀取的儲存媒體1504(儲存裝置)。處理裝置1502是任何適合的一個處理裝置或多個處理裝置。處理裝置範例包含但並不限於中央處理單元、微處理器、分散式處理系統、特殊應用積體電路、圖像處理單元、現場可程式化邏輯閘陣列或上述處理裝置的組合。
儲存裝置1504可被編碼或儲存，例如，電腦程式碼(如一組可執行指令1506)。由處理裝置1502執行的可執行指令1506(至少部分地)代表實施部分或全部在此所述的方法之ECAD工具，以產生在此揭露之作為結構與ICs的設計。再者，為了ICs的佈局與物理實現，製造工具1508係可被包含在內。在一或多個實施例中，儲存裝置1504是電子式、磁式、光學式、電磁式、紅外光式與/或半導體式系統(或設備或裝置)。舉例而言，儲存裝置1504包含半導體或固態記憶體、磁帶、可移除式磁碟、隨機存取記憶體(random access memory；RAM)、唯獨式記憶體(read only memory；ROM)、硬磁碟與/或光學磁碟。在使用光學磁碟之一或多個實施例中，儲存裝置1504包含光碟唯讀記憶體(CD-ROM)、可讀寫光碟(CD-R/W)與/或數位影音光碟(DVD)。
處理裝置1502可藉由匯流排1510連接至儲存裝置1504。處理裝置1502藉由匯流排1510可連接至輸入/輸出(I/O)介面1512與網路介面1514。網路介面1514可連接至網路1516，從而處理裝置1502與儲存裝置1504得以藉由網路1516連接至外部元件。在一或多個實施例中，網路1516係繪示成任何類型的有線與/或無線網路(如內聯網與/或分散式運算網路(如網際網路)。
網路介面1514容許系統1500藉由網路1516與其他運算或電子裝置(未顯示)進行溝通。網路介面1514包含無限網路介面與/或有線網路介面。無線網路介面範例包含藍芽(BLUETOOTH)、無線網路(WIFI)、全球互通微波存取(WIMAX)、通用封包無線電服務(GPRS)或寬頻分碼多工接取(WCDMA)。有線網路介面範例包含乙太網路(ETHERNET)、通用序列匯流排(USB)或IEEE-1364。在一或多個實施例中，在此揭露的一些或全部的製程與/或方法藉由網路1516於分散式系統內實施。
處理裝置1502係配置以執行可執行指令1506，其中可執行指令1506係編碼在儲存裝置1504內，以使系統1500可用於進行一些或全部的製程與/或方法。舉例而言，電子設計應用(如ECAD系統內或獨立應用程式)係配置以執行圖1至圖14中的方法與技術。
在一或多個實施例中，儲存裝置1504儲存可執行指令1506，其中可執行指令1506係配置以使系統1500用以執行一些或全部的製程與/或方法。在一或多個實施例中，儲存裝置1504也儲存助於執行一部分或全部的製程與/或方法之資訊。在一或多個實施例中，儲存裝置1504儲存單元資料庫1518，單元資料庫(cell library)1518包含(至少部分的)標準與/或先前設計的單元。
I/O介面1512可操作地連接至I/O裝置1520。在一或多個實施例中，I/O裝置1520包含影像擷取裝置、麥克風、掃描器、鍵盤、輔助鍵盤、滑鼠、觸控板、觸控螢幕與/或游標方向鍵之一或多者，以傳遞資訊與指令給處理裝置1502。I/O裝置1520也可包含一或多個顯示器、一或多個喇叭、印表機、頭戴式耳機、觸覺(haptic)或觸感(tactile)回饋裝置與類似的裝置。
系統1500係配置以透過I/O介面1512接收資訊。透過I/O介面1512接收的資訊，包含藉由處理裝置1502來處理的一或多個設計、資料、設計規則、單元資料庫與/或其他參數。透過匯流排1510，資訊傳送至處理裝置1502。透過I/O介面1512，系統1500係配置以接收與使用者介面(user interface；UI)相關的資訊。資訊儲存於儲存裝置1504，以作為UI 1522或顯示於UI 1522中。
在一些實施例中，藉由處理裝置(如處理裝置1502)，執行製程與/或方法之一部分或全部係以獨立式軟體應用(如EDA)來實施。在一些實施例中，製程與/或方法之一部分或全部係以軟體應用來實施，其中軟體應用是額外的軟體應用之一部分。在一些實施例中，製程與/或方法的一部分或全部係以軟體應用的插件(plug-in)來實施。在一些實施例中，製程與/或方法的至少一者是以軟體應用來實施，其中軟體應用是EDA工具的一部份。在一些實施例中，製程與/或方法的一部份或全部是以軟體應用來實施，其中軟體應用是被系統1500所使用。在一些實施例中，藉由如VIRTUOSO的工具或另一適合的產生的工具來生成佈局圖，其中佈局圖包含標準與/或先前設計的單元，而VIRTUOSO可從益華電腦股份有限公司(CADENCE DESIGN SYSTEMS, Inc.)來獲得。
在一些實施例中，製程是以程式的功能來實現，其中程式儲存在非暫時性電腦可讀取紀錄媒體(如儲存裝置1504)。非暫時性電腦可讀紀錄媒體的示例包含但並不限於外部的/可移除的與/或內部的/內建的儲存或記憶體單元(如光碟(如DVD)、磁碟(如硬碟)、半導體記憶體(如ROM、RAM、記憶卡)或類似的單元之一或多者)。
如前所指出，系統1500的實施例包含製造工具1508，其中製造工具1508用來實施儲存於儲存裝置1504的製程與/或方法。例如，對設計執行合成，其中於此設計中，藉由匹配設計與選自單元資料庫1518的單元，以將設計所需的行為與/或功能轉換為功能上對等的邏輯閘層級(gate-level)電路描述。此合成產生功能上對等的邏輯閘層級電路描述(如閘層級網路連線表(netlist))。基於閘層級網路連線表，微影遮罩係可產生，其中微影遮罩藉由製造工具1508來製造IC。根據一些實施例，請結合參照圖16，裝置製造的更多態樣係被揭露，其中圖16是積體電路製造系統的區塊圖與製造系統關連的製造流程。在一些實施例中，基於佈局圖，至少一項係藉由製造系統1600來製造：(a)一或多個半導體遮罩；或(b) 一半導體IC的一層中的至少一個構件。
根據一些實施例，圖16繪示積體電路系統與製造流程示例的區塊圖。在繪示的實施例中，IC製造系統1600包含實體(entity)(如設計公司1602、遮罩公司(mask house)1604與IC製造商/製造者(「晶圓廠」)1606)，此些實體與有關製造IC 1608(如在此揭露的ICs)的設計、開發與製造週期及/或服務中的另一實體互動。系統1600中的實體藉由通訊網路(未顯示)係可操作地被連接。在一些實施例中，通訊網路是單一網路。在一些實施例中，通訊網路是各種不同網路(如內聯網或網際網路)。通訊網路包含有線與/或無線通訊通道。
每一實體與其他實體的一或多者互動，並提供服務至其他實體的一或多者，且/或從其他實體的一或多者接收服務。在一些實施例中，設計公司1602、遮罩公司1604與IC晶圓廠1606之二或多者是由單一公司擁有。在一些實施例中，設計公司1602、遮罩公司1604與IC晶圓廠1606之二或多者共存於共同的設施，並使用共有的資源。
設計公司(或設計團隊)1602產生IC設計佈局圖1610。IC設計佈局圖1610包含各個幾何圖案或IC佈局圖，其中IC佈局圖設計成欲生產的IC 1608。幾何圖案對應至金屬、氧化物或半導體層的圖案，其中此些圖案組成欲生產的IC 1608之各個構件。各層結合在一起，以形成各個IC特徵。舉例而言，IC設計佈局圖1610的一部份包含各個IC特徵(如主動擴散區、閘電極、源極和汲極、金屬線段或區域導通孔以及接合墊的開口)與各個材料層，此些IC特徵用以形成於半導體基材(如矽晶圓)中，且此些材料層設置於半導體基材上。
設計公司1602實施設計步驟，以形成IC設計佈局圖1610。設計步驟包含邏輯設計、實體設計或擺放和繞線(place and route)之一或多者。IC設計佈局圖1610呈現於一或多個資料檔案中，其中此些資料檔案具有幾何圖案的資訊。舉例而言，IC設計佈局圖1610可以GDS檔案格式、GDSII檔案格式或DFII檔案格式來表示。
遮罩公司1604包含遮罩資料準備1612與遮罩製造1614。遮罩公司1604使用IC設計佈局圖1610，以製造一或多個遮罩1616，其中遮罩1616係根據IC設計佈局圖1610來製造IC 1608的各層。遮罩公司1604執行遮罩資料準備1612，其中IC設計佈局圖1610係轉譯成代表性資料檔案(representative data file；RDF)。遮罩資料準備1612提供RDF至遮罩製造1614。遮罩製造1614包含將RDF轉換至基材上的影像(如半導體晶圓上的遮罩(光罩)1616)之遮罩寫入器(未顯示)。IC設計佈局圖1610係藉由遮罩資料準備1612來操縱，以遵守遮罩寫入器的特定特徵與/或IC晶圓廠1606的需求。於圖16中，遮罩資料準備1612與遮罩製造1614繪示為分隔的元件。在一些實施例中，遮罩資料準備1612與遮罩製造1614可統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1612包含光學鄰近修正(optical proximity correction；OPC)，OPC使用微影增強技術，以補償影像誤差(如源自於繞射、干涉或其他製程的效應與類似因素之影像誤差)。OPC調整IC設計佈局圖1610。在一些實施例中，遮罩資料準備1612包含更大程度的解析度增強技術(resolution enhancement techniques；RET)(如離軸照明、次級解析度輔助特徵、相轉移遮罩、其他適合的技術與類似的技術或上述技術的組合)。在一些實施例中，反向微影技術(inverse lithography technology；ILT)也被使用，此技術將OPC當作反向影像問題來處理。
在一些實施例中，遮罩資料準備1612包含遮罩規則檢查器(mask rule checker；MRC)(未顯示)，其中MRC檢查IC設計佈局圖1610，此IC設計佈局圖1610已經歷具有一組遮罩產生規則之OPC中的製程，其中遮罩產生規則包含特定幾何與/或連接限制，以確保足夠的邊界、以考量半導體製造流程中的易變性與類似的考量。在一些實施例中，MRC調整IC設計佈局圖1610，以補償遮罩製造期間的限制，此些限制可能會取消由OPC執行的部分修正，以符合遮罩產生規則。
在一些實施例中，遮罩資料準備1612包含微影製程檢查(lithography process checking；LPC)(未顯示)，LPC模擬由IC晶圓廠1606實施的處理，以製造IC 1608。LPC模擬的處理是基於IC設計佈局圖1610，以產生模擬的製造裝置(如IC 1608)。LPC模擬中處理參數可包含相關於IC製造週期的各個製程的參數、相關於用來製造IC的工具之參數與/或製造過程的其他態樣。LPC係考量各個因素(如空間影像對比度(aerial image contrast)、聚焦深度(「depth of focus；DOF」)、遮罩誤差增強因素(「mask error enhancement factor；MEEF」)、其他適合的因素與類似的因素或上述因素的組合)。在一些實施例中，於已藉由LPC產生之模擬的製造裝置後，且假設模擬的裝置並沒有充分地接近良好的結構，以滿足設計規則，則OPC與/或MRC係將被重複，以進一步完善IC設計佈局圖1610。
需理解的，為求清楚的目的，如上所述之遮罩資料準備1612已被簡化。在一些實施中，根據製造規則，遮罩資料準備1612包含如邏輯操作(logic operation；LOP)額外的特徵，以調整IC設計佈局圖1610。再者，於遮罩資料準備1612期間，應用至IC設計佈局圖1610的製程係以各種不同順序被執行。
於遮罩資料準備1612後且遮罩製造1614期間，遮罩1616或遮罩1616的群組係基於IC設計佈局圖1610來製造。在一些實施例中，遮罩製造1614包含基於IC設計佈局圖1610來進行一或多個微影曝光。在一些實施例中，基於IC設計佈局圖1610，電子束(electron-beam；e-beam)或多個e-beam的機構係用以形成圖案在遮罩1616(光遮罩(photomask)或光罩)上。於各個技術中，遮罩1616係可被形成。舉例而言，在一些實施例中，遮罩1616藉由二元(binary)技術來形成。在一些實施例中，遮罩圖案包含不透明區域和透明區域。用以暴露影像敏感的材料層(如光阻)之輻射光束(如紫外光(UV)光束)，係被不透明區域阻隔並透射穿過透明區域，其中此材料層已塗覆於晶圓上在一示例中，遮罩1616的二元遮罩版次包含透明基材(如熔融石英)與塗覆於二元遮罩的不透明區域中之不透明材料(如鉻)。
在另一示例中，遮罩1616藉由相位移技術來形成。在遮罩1616的相位移遮罩(phase shift mask；PSM)版次中，形成在相位移遮罩上之圖案中的各個特徵具有適合的相位差，以提升解析度與影像品質。在各種示例中，相位移遮罩可以是衰減式(attenuated)PSM或交替式(alternating)PSM。藉由遮罩製造1614生成的遮罩1616用於各種製程中。舉例而言，遮罩1616用於離子佈值製程中，以形成半導體晶圓中各種摻雜區域；遮罩1616用於蝕刻製程中，以形成半導體晶圓中各種蝕刻區域，且/或遮罩1616用於其他適合的製程中。
IC晶圓廠1606包含晶圓製造1618。IC晶圓廠1606是包含一或多個製造設施的IC製造公司，其中製造設施用於生產各種不同的IC產品。在一些實施例中，IC晶圓廠1606是半導體製造廠。舉例而言，一製造設施用於複數個IC產品之前段製造(front end of line 製造；FEOL 製造)，而第二製造設施提供IC產品的互連與封裝之後段製造(back end of line 製造；BEOL 製造)，且第三製造設施用於提供其他服務給製造廠事業。
IC晶圓廠1606使用由遮罩公司1604製造的遮罩1616，以製造IC 1608。因此，IC晶圓廠1606至少間接地使用IC設計佈局圖1610，以製造IC 1608。在一些實施例中，半導體晶圓1620係藉由IC晶圓廠1606並透過遮罩1616來製造，以形成IC 1608。在一些實施例中，至少間接地基於IC設計佈局圖1610，IC晶圓廠1606包含進行一或多次的微影曝光。半導體晶圓1620包含矽基材或其他適合的基材，其中適合的基材具有材料層形成在上。半導體晶圓1620更包含各種摻雜區域、介電特徵、多層級互連與類似者之一或多者(係形成於後續的製造步驟中)。
在一態樣中，三維積體電路結構包含第一晶粒與設置於第一晶粒上的第二晶粒。第二晶粒包含裝置與設置成相鄰於裝置的垂直內連接結構(vertical interconnect structure；VIS)單元 。不敏感電路設置於VIS單元中。
在另一態樣中，3D積體電路結構包含第一晶粒層與設置於第一晶粒層上的第二晶粒層。第一晶粒層包含第一裝置與相鄰於第一裝置的第一垂直內連接結構單元 。第一VIS設置於第一VIS單元中，且第一不敏感電路設置於第一VIS單元中。第二晶粒層包含第二裝置與相鄰於第二裝置的第二VIS單元。第二VIS設置於第二VIS單元中，且第二不敏感電路設置於第二VIS單元中。
在另一態樣中，製造晶粒層的方法包含在晶粒層中形成垂直內連接結構於VIS單元中。裝置係形成於晶粒層中，其中晶粒層相鄰於VIS單元。不敏感電路形成於VIS單元中。連接至不敏感電路與連接至裝置的訊號線係被形成，以使訊號線電性連接不敏感電路至裝置。
上面的揭露已概述數個實施例的特徵，因此熟習此技藝者可更了解本揭露之實施例之態樣。熟悉此技藝者將了解到，其可輕易地利用本揭露之實施例做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟悉此技藝者也將了解到，這類對等架構並未脫離本揭露之實施例之精神和範圍，且熟悉此技藝者可在不脫離本揭露之實施例之精神和範圍下，在此進行各種之更動、取代與修改。
100:3D IC封裝 102:基材 104:電連接器 106:中介層 108,500:3D IC 200:3D IC結構 200A,200B,302,400,502,504,600,700,1104:晶粒層 202:周邊結構 204,206,602,702,800,908:裝置 208,208a,208b,210,304,304a,304b,304c,304d,304e,304f,304g,304h,304i,304j,304k,304l,304m,304n,410,506a,506b,506c,506d,506e,510a,510b,510c:VISs 212,306,306a,306b,306c,306d,306e:未使用之晶粒區域 214:電源供應器 300:VIS單元 308,308a,308b,308c,308d,308e,310,310a,310b,310c,310d,310e:區 312,806,812,814,816,906,910,912,920,922,924,1002,1010,1012,1014:不敏感電路 314:敏感電路 402,406,418,518,1100,1102:訊號線 404,408,412,516:接觸 414:導電材料 416:絕緣材料 508,512:佈局 514:導電層 517,520:虛線 604,704:格柵 606,606',610,612,706,710,804,810,902,904,914,916,918,1000,1004,1006,1008:線段 608,708:邊緣 802,808:側邊 818,820,822:間距 1300,1302,1304,1306,1308,1400,1402,1404,1406:區塊 1500:系統 1502:處理裝置 1504:儲存裝置,儲存媒體 1506:可執行指令 1508:製造工具 1510:匯流排 1512:輸入/輸出介面,I/O介面 1514:網路介面 1516:網路 1518:單元資料庫 1520:I/O裝置 1522:UI 1600:系統 1602:設計公司 1604:遮罩公司 1606:IC製造商/製造者,IC晶圓廠 1608:IC 1610:IC設計佈局圖 1612:遮罩資料準備 1614:遮罩製造 1616:遮罩 1618:晶圓製造 1620:半導體晶圓
搭配所附圖式閱讀可對詳述如後的本揭露之態樣有最佳的了解。須注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸可任意地增加或減少。 圖1係根據一些實施例繪示三維積體電路(three-dimensional integrated circuits；3D IC)封裝。 圖2係根據一些實施例繪示3D IC結構的範例。 圖3係根據一些實施例繪示晶粒層上的垂直內連接結構單元(cell)之上視圖。 圖4係根據一些實施例繪示3D IC結構的剖面視圖，其中3D IC結構包含圖3所示的晶粒層。 圖5係根據一些實施例繪示在3D IC內不同晶粒上的垂直內連接結構之間的連結。 圖6係根據一些實施例繪示晶粒層之第一範例的區塊圖。 圖7係根據一些實施例繪示晶粒層之第二範例之區塊圖。 圖8係根據一些實施例描繪垂直內連接結構之佈局(layout)的第一範例。 圖9係根據一些實施例繪示垂直內連接結構的佈局之第二範例。 圖10係根據一些實施例繪示垂直內連接結構的佈局之第三範例。 圖11係根據一些實施例繪示垂直內連接結構的佈局之第四範例。 圖12係根據一些實施例繪示圖11所示之垂直內連接結構與訊號線。 圖13係根據一些實施例繪示製造晶粒層的方法範例之流程圖。 圖14係根據一些實施例繪示製造3D IC結構的方法範例之流程圖。 圖15係根據一些實施例繪示適合作為設計3D IC結構的系統範例。 圖16係根據一些實施例繪示積體電路製造系統與製造流程的範例之區塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:3D IC結構
200A,200B:晶粒層
202:周邊結構
204,206:裝置
208,208a,208b,210:VISs
212:未使用之晶粒區域
214:電源供應器

Claims (20)

  1. 一種三維積體電路結構，包含： 一第一晶粒層；以及 一第二晶粒層，設置在該第一晶粒層上，其中該第二晶粒層包含： 一裝置； 一垂直內連接結構(vertical interconnect structure；VIS)單元，設置在相鄰於該裝置處；以及 一不敏感電路，設置在該VIS單元內。
  2. 如請求項1所述之三維積體電路結構，其中該VIS單元緊靠該裝置。
  3. 如請求項1所述之三維積體電路結構，其中該裝置包含一記憶體裝置、一邏輯電路、一輸入/輸出裝置、一感測器、一射頻電路、一類比電路、一類比數位轉換器或一計算裝置之其中一者。
  4. 如請求項1所述之三維積體電路結構，其中該不敏感電路包含一電阻、一電感、一電容、一變壓器、一二極體或一中繼器之其中一者。
  5. 如請求項1所述之三維積體電路結構，更包含形成在該VIS單元內的一VIS，其中該VIS係配置以傳送一功率訊號。
  6. 如請求項1所述之三維積體電路結構，其中： 該VIS單元是一第一VIS單元； 該不敏感電路是一第一不敏感電路；以及 該第二晶粒層更包含一第二VIS單元與形成在該第二VIS單元內的一第二不敏感電路。
  7. 如請求項1所述之三維積體電路結構，其中： 該VIS單元是一第一VIS單元；以及 該第一晶粒層更包含一第二VIS單元，其中該第二VIS單元包含一VIS。
  8. 如請求項1所述之三維積體電路結構，其中： 該裝置是一第一裝置； 該第一晶粒層包含一第二裝置；以及 該第二裝置相較於該第一裝置之一裝置類型是一不同的裝置類型，以提供異質的三維積體電路結構。
  9. 一種三維積體電路結構，包含： 一第一晶粒層，包含： 一第一裝置； 一第一垂直內連接結構(VIS)單元，相鄰於該第一裝置； 一第一VIS，設置在該第一VIS單元中；以及 一第一不敏感電路，設置在該第一VIS單元中；以及 一第二晶粒層，設置在該第一晶粒層上，且該第二晶粒層包含： 一第二裝置； 一第二VIS單元，相鄰於該第二裝置； 一第二VIS，設置在該第二VIS單元中；以及 一第二不敏感電路，設置在該第二VIS單元中。
  10. 如請求項9所述之三維積體電路結構，其中： 該第一VIS係電性連接至該第二VIS；以及 該第一VIS與該第二VIS係配置以傳送一功率訊號。
  11. 如請求項10所述之三維積體電路結構，更包含一中間導電層，其中該第一VIS係以一接觸或一訊號線電性連接至該第二VIS，且該接觸與該訊號線在該中間導電層內。
  12. 如請求項9所述之三維積體電路結構，其中： 該第一VIS係電性連接至該第二VIS；以及 該第一VIS與該第二VIS係配置以傳送一資料訊號。
  13. 如請求項12所述之三維積體電路結構，更包含一中間導電層，其中該第一VIS係以一接觸或一訊號線電性連接至該第二VIS，且該接觸與該訊號線在該中間導電層內。
  14. 如請求項9所述之三維積體電路結構，其中： 該第一晶粒層更包含一第三VIS；以及 該三維積體電路結構更包含一訊號線，其中該訊號線位於該第一VIS與該第三VIS之間，以在該第一晶粒層上從該第一裝置傳送訊號至一第三裝置。
  15. 如請求項9所述之三維積體電路結構，其中： 該第一裝置與該第二裝置各包含一記憶體裝置、一邏輯電路、一輸入/輸出裝置、一感測器、一射頻電路、一類比電路、一類比數位轉換器或一計算裝置之其中一者；以及 該第一不敏感電路與該第二不敏感電路各包含一電阻、一電感、一電容、一變壓器、一二極體或一中繼器之其中之一者。
  16. 如請求項9所述之三維積體電路結構，更包含設置在該第一VIS單元中的一敏感電路，其中該第一不敏感電路位於該敏感電路與該第一VIS之間。
  17. 如請求項9所述之三維積體電路結構，其中該第二裝置與該第一裝置是相同裝置類型，以產生一均質的三維積體電路結構。
  18. 如請求項9所述之三維積體電路結構，其中： 該第一晶粒層更包含相鄰於該第一VIS單元的一第三VIS單元； 該第二晶粒層更包含相鄰於該第二VIS單元的一第四VIS單元；以及 該第一VIS單元與該第三VIS單元之間的一間距不同於該第二VIS單元與該第四VIS單元之間的一間距。
  19. 一種在三維積體電路結構中製造一晶粒層的方法，其中該方法包含： 形成一垂直內連接結構在一VIS單元中，其中該VIS單元在該晶粒層中； 形成一裝置在該晶粒層之內或之上； 形成一不敏感電路在該VIS單元中；以及 形成連接至該裝置與該不敏感電路的一訊號線，其中該訊號線電性連接該裝置至該不敏感電路。
  20. 如請求項19所述之方法，其中形成該不敏感電路在該VIS單元中之前，該方法更包含形成一VIS在該VIS單元中。
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