TWI803122B - 具有高深寬比之微金屬線的製備方法 - Google Patents
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Abstract
本揭露提供一種具有高深寬比之微金屬線的製備方法，包括兩個微影階段。依據本揭露之製備方法的設計，具有高深寬比的多個第一金屬線形成在一介電層中，該介電層對該等第一金屬線提供一機械支撐，藉此避免該等第一金屬線崩塌或變形。因為在該半導體結構中之崩塌或變形現象的顯著減少或消除，所以由多個半導體元件之間的直接接觸而導致的短路問題可以得到緩解，並可提高該等半導體結構的可靠度。因此，提升該半導體結構的良率。
Description
本申請案主張2021年10月1日申請之美國正式申請案第17/492,039號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體結構的製備方法。特別是有關於一種具有高深寬比之多個金屬線的製備方法，其可進行兩個微影製程以及兩個蝕刻製程。
在積體電路(ICs)的應用中，已經廣泛地使用例如導電材料、半導體材料以及隔離材料等材料，薄膜沉積、微影以及蝕刻是用於製造ICs的半導體技術。在這些半導體技術中，藉由沉積一層或多層上述的材料在一晶圓的一表面上而執行薄膜沉積，且執行一微影製程以複製任何期望元件圖案或電路圖案並經由一蝕刻步驟而將這些圖案轉換到在該晶圓之該表面上的該等層，以便形成半導體元件，例如電晶體或電容器。由於微影製程使用一光阻當作遮罩以產生圖案化結構，所以光阻的堅固性(robustness)對於圖案定義是非常重要的。
在半導體元件製造完成之後，必須形成多個金屬線以連接
多個半導體元件，因而視為一金屬化製程。在金屬化製程中，為了避免由於該等半導體元件及/或該等金屬線之間的直接接觸所造成的短路，一隔離層必須形成在該等半導體元件與該等金屬線內以及該等半導體元件與該等金屬線之間，以提供絕緣。用於提供隔離的該隔離層通常稱為一層間介電層(ILD)，或是一金屬間介電層(IMD)。ILD與IMD均可用在該等半導體元件中，例如電晶體與電容器，而當成用於隔離多個金屬互連的一介電層。
當該等半導體元件的尺寸持續縮減且該等積體電路之整合程度增加時，該等金屬互連的各線寬度以及用於連接不同半導體元件之該等金屬線之間的各線空間，需要根據該等半導體元件的尺寸按比例縮小。當一線寬度縮減時，一晶片的操作速度則不再被該元件的一操作速度所限制，但操作速度取決於沿著該等線路之一電子訊號的一傳輸速度。然而，當藉由微影界定該等金屬線時，若是為了縮減該線寬度與該線空間而增加解析度的話，則必須縮減當作一遮罩之一光阻層的一厚度。此厚度縮減將限制ICs之整合中的增加。此外，一半導體結構的一效能取決於在奈米級特徵之該金屬線的一CD是否能夠在該等半導體結構中實施。確定在所屬技術領域中之該金屬線的CD之一變數，主要取決於一微影設備的效能。在所屬技術領域中存在有一嚴重的問題，其中該金屬線的CD在很大程度取決於在該微影設備之效能。
若是一硬遮罩使用在該等金屬線的製造中的話，將會增加該等金屬線之間的一間隙深寬比。當藉由物理氣相沉積(PVD)或化學氣相沉積(CVD)沉積一隔離層(例如二氧化矽或其他介電材料)以填滿用於絕緣該等金屬線的一間隙時，多個孔洞可輕易地形成在該間隙中，在所屬技術
領域中，若是在形成該金屬線之後沉積一第二層間隔離層的話，則有另一個缺點，其為一孔洞發生在該第二層間隔離層中。該等孔洞的形成將導致不良的隔離並降低該等半導體元件的可靠度。
深溝槽通常是高深寬比的溝槽。「深寬比(aspect ratio)」是一溝槽之一深度相較於在該深度之一頂部處的一開口的一寬度之比率。現在，在先進的半導體製造中，至少20：1或更大的一深寬比已經變得普通。舉例來說，在先進半導體製造中之高深寬比的溝槽可具有一深寬比，介於20：1到60：1之間或更大。當深寬比增加時，該等半導體結構的製造則遭遇到一問題，即具有高深寬比之該等半導體結構的崩塌或變形。
據此，仍然需要一種方法，藉由該方法可以減少或消除在該半導體結構上之多個高深寬比特徵的崩塌或變形，以便可以增強該半導體結構的可靠性。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
為了符合前述的需要，依據本揭露的目的，提供一種具有高深寬比之多個微金屬線的製備方法。該製備方法的一般的特徵在於包括下列步驟：提供具有一介電層的一基底，該基底具有一圖案密集區以及一圖案稀疏區，該圖案稀疏區鄰近該圖案密集區，該介電層覆蓋該圖案密集區以及該圖案稀疏區；形成一第一硬遮罩圖案在該介電層上以界定一密集圖案以及一稀疏圖案，該密集圖案界定在覆蓋該圖案密集區的該介電層中，該稀疏圖案界定在覆蓋該圖案稀疏區的該介電層中；執行一第一介電
蝕刻以形成多個第一金屬線溝槽在該介電層中；以一第一金屬填滿該等金屬線溝槽，以形成多個第一金屬線在該圖案密集區與該圖案稀疏區中，然後執行化學機械研磨(CMP)以移除在該介電層上的該第一金屬；形成一第二硬遮罩圖案在該介電層上，以覆蓋該等第一金屬線；執行一第二介電蝕刻以形成多個第二金屬線溝槽在位於該圖案密集區中的該等第一金屬線之間；以及以一第二金屬填滿該等第二金屬線溝槽以形成多個第二金屬線，然後執行CMP以移除在該介電層上的該第二金屬。
由於本揭露之該製備方法的設計，其包括兩個微影階段，具有高深寬比的該等第一金屬線形成在該介電層中，以使該介電層對具有高深寬比的該等第一金屬線提供一機械支撐，藉此避免具有高深寬比的該等第一金屬線崩塌或變形。因為在該半導體結構中之崩塌或變形現象的顯著減少或消除，所以由多個半導體元件之間的直接接觸而導致的短路問題可以得到緩解，並可提高該等半導體結構的可靠度。因此，提升該半導體結構的良率。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
50:記憶體胞
51:場效電晶體
53:電容器
55:汲極
57:源極
59:閘極
100:製備方法
200:半導體結構
201:基底
201a:圖案密集區
201b:圖案稀疏區
203:介電層
205:第一硬遮罩層
207:第一光阻層
209:第二硬遮罩層
211:第二光阻層
300:記憶體元件
A:陣列區
BL:位元線
DP1:密集圖案
DP2:密集圖案
L11:第一金屬線
L12:第一金屬線
L21:第二金屬線
LP1:稀疏圖案
OP1:開口
OP2:開口
OP3:開口
P1:第一硬遮罩圖案
P2:第二硬遮罩圖案
S1:表面
S101:步驟
S103:步驟
S105:步驟
S107:步驟
S109:步驟
S111:步驟
S113:步驟
T11:第一金屬線溝槽
T12:第一金屬線溝槽
T21:第二金屬線溝槽
U1:半導體單元
U2:半導體單元
U3:半導體單元
WL:字元線
參閱實施方式與申請專利範圍合併考量圖式時，可得以更
全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。
圖1是流程示意圖，例示本揭露一些實施例之多個微金屬線的製備方法。
圖2是剖視示意圖，例示在執行圖1中的步驟S101之後的一半導體結構。
圖3是剖視示意圖，例示在執行圖1中的步驟S103的一中間步驟期間的半導體元件。
圖4是剖視示意圖，例示在執行圖1中的步驟S103之後的半導體結構。
圖5是剖視示意圖，例示在執行圖1中的步驟S105之後的半導體結構。
圖6是剖視示意圖，例示在執行圖1中的步驟S107之後的半導體結構之一圖案密集區。
圖7是剖視示意圖，例示在執行圖1中的步驟S109的一中間步驟期間的半導體元件。
圖8是剖視示意圖，例示在執行圖1中的步驟S109的一中間步驟期間的半導體元件。
圖9是剖視示意圖，例示在執行圖1中的步驟S111之後的半導體元件。
圖10是剖視示意圖，例示在執行圖1中的步驟S113之後的半導體元件。
圖11是電路示意圖，例示本揭露一實施例之一示範的積體電路。
文中所顯示的細節僅作為示例，其僅用於對本發明的較佳實施例進行說明性討論，並且所呈現的目的是提供相信是對各種實施例的原理和概念方面的最有用且易於理解的描述。在這點上，沒有試圖比對本發明的基本理解所必需的更詳細地示出本發明的結構細節，並且結合附圖及/或示例進行的描述應該使所屬技術領域具有通常知識者清楚如何可以在實踐中體現本發明的多種形式。因此，在描述所接露的製程與裝置之前，應當理解，本文描述的方面不限於特定實施例、裝置或配置，並且因此當然可以有所變化。應當理解，本文中所使用的術語僅用於描述特定方面的目的，除非在本文中有明確的定義，否則並不傾向於進行限制。
現在使用特定語言描述圖式中所描述之本揭露的多個實施例(或例子)。應當理解，在此並未意味限制本揭露的範圍。所描述之該等實施例的任何改變或修改，以及本文件中所描述之原理的任何進一步應用，都被認為是本揭露內容所屬技術領域中具有通常知識者通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共用相同的元件編號。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一
(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
本文所揭露之本發明的替代元件或實施例的分組不應被解釋為限制。一個組的每個組件可以單獨地或與該組的其他組件或本文中發現的其他元素的任何組合被提及並要求保護。出於方便及/或可專利性的原因，預計一個組的一個或多個組件可被包括在一個組中或從一個組中刪除。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
如在本文中所用，術語「已圖案化(patterned)」以及「正在圖案化(patterning)」在本揭露中用於描述形成一預定圖案在一表面上的一操作。該正在圖案化操作包括各式不同的步驟與製程，並根據不同的實施例而變化。在一些實施例中，採用一正在圖案化製程以圖案化一存在的膜或層。該正在圖案化製程包括形成一遮罩在該存在的膜或層上，並以一蝕刻或其他移除製程而移除該膜或層的未遮蔽部分。該遮罩可為一光阻
或一硬遮罩。在一些實施例中，採用一正在圖案化製程以直接形成一圖案化層在一表面上。該正在圖案化製程包括形成一光敏膜在該表面上、實施一微影製程以及執行一顯影製程。在該顯影製程之後，保留該光敏膜的一餘留部分並整合到該半導體元件中。
本揭露將參考帶有編號元件的附圖以進行詳細描述。應該理解，圖式是大大簡化的形式並且不是按比例繪製的。此外，為了提供對本發明的清楚說明與理解，則已經誇大其尺寸。
本揭露之多個微金屬線的製備方法將結合下列圖式進行詳細解釋。圖1是流程示意圖，例示本揭露一些實施例之多個微金屬線的製備方法100。圖2到圖10是剖視示意圖，例示在執行該製程的各步驟之後的半導體元件200。
請參考圖1及圖2，在步驟S101中，一介電層203形成在一基底201的一表面S1上。基底201具有一圖案密集區201a以及一圖案稀疏區201b，而圖案稀疏區201b鄰近圖案密集區201a。介電層203覆蓋圖案密集區201a以及圖案稀疏區201b。在圖2中，一虛線表示圖案密集區201a與圖案稀疏區201b之間的一邊界。基底201可為一習知矽基底或其他包括一層半導體材料的塊狀(bulk)基底。如在文中所使用的，術語「塊狀基底」意指且不僅包括矽晶圓，還包括絕緣體上覆矽基底、在一基座半導體基礎上之多個磊晶層的矽以及其他半導體或光電材料，絕緣體上覆矽基底例如藍寶石上覆矽基底以及玻璃上覆矽基底，其他半導體或光電材料例如矽鍺、鍺、砷化鎵、氮化鎵以及磷化銦。在本揭露的一些實施例中，基底201為一矽基底、一鍺基底、一矽鍺基底、一藍寶石上覆矽基底、一石英上覆矽基底、一絕緣層上覆矽基底、一III-V族化合物半導體或其組合。
較佳者，基底201為一矽基底。
在形成介電層203在基底201的表面S1上之前，可執行包括脫水(dehydration)及烘烤(baking)的一預先處理步驟，以減少或消除在基底201之表面S1上的濕氣。在預先處理步驟中，一化合物可鋪設到基底201的表面S1，而化合物選自下列群組：六甲基二矽氮烷(hexa-methyl-disilazane，HMDS)、三甲基矽基二乙胺(tri-methyl-silyl-diethyl-amine，TMSDEA)及其組合。
在步驟S101中，介電層203使用所屬半導體製造的技術領域中所熟知之任何習知的技術而形成在基底201的表面S1上，舉例來說，旋轉塗佈、噴濺、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、電漿加強化學氣相沉積(PECVD)或其組合。較佳者，介電層203使用ALD而形成在基底201的表面S1上。介電層203可包含所屬半導體製造的技術領域所熟知的任何習知材料，舉例來說，多孔矽(porous silica)、氟氧化矽(siliconoxyfluoride)、氫倍半矽氧烷(hydrogen silsesquioxane)、甲基矽氧烷(methyl silsesquioxane)及其組合。較佳者，介電層203包含多孔矽。
請參考圖1、圖3及圖4，在步驟S103中，一第一硬遮罩圖案P1形成在介電層203上，以界定一密集圖案DP1以及一稀疏圖案LP1，密集圖案DP1形成在覆蓋圖案密集區201a的介電層203中，稀疏圖案LP1形成在覆蓋圖案稀疏區201b的介電層203中。舉例來說，步驟S103可藉由依序沉積一第一硬遮罩層205以及一第一光阻層207在介電層203上、圖案化第一光阻層207以及蝕刻第一光阻層207直到複數個開口OP1、OP2形成
在第一光阻層207下層之第一硬遮罩層205中所執行。在一些實施例中，第一硬遮罩層205包含一材料，該材料包括氮化物或氮化矽。第一硬遮罩層205的製備方法包括物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、原子層沉積(ALD)、離子束沉積以及液相非真空方法，物理氣相沉積(PVD)製程例如蒸鍍、RF或DC噴濺，化學氣相沉積(CVD)製程例如大氣壓力、低壓、電漿加強以及高密度電漿CVD，液相非真空方法例如溶膠-凝膠(sol-gel)方法以及金屬有機分解，及/或所屬技術領域中所熟知的任何其他適合的方法。在本揭露中，第一光阻層207包含一正型光阻材料、一負型光阻材料或是一雙型光阻材料。
請參考圖1及圖5，在步驟S105中，執行一第一介電蝕刻以形成多個第一金屬線溝槽T11、T12在介電層203中。可藉由使用所屬半導體製造技術領域中所熟知的任何習知技術蝕刻介電層203而執行步驟S105。舉例來說，可使用氣體/氣相乾蝕刻、電漿基乾蝕刻、反應性離子蝕刻(RIE)、噴濺乾蝕刻、等向性濕蝕刻或非等向性濕蝕刻而執行步驟S105。在本揭露的一較佳實施例中，藉由使用RIE蝕刻介電層203而執行步驟S105。
請參考圖1及圖6，在步驟S107中，以一第一金屬填滿該等第一金屬線溝槽T11、T12，以分別形成多個第一金屬線L11、L12在圖案密集區以及圖案稀疏區中。第一金屬可選自下列群組：銅、鋁、金、銀、鉑、鈀、鉬、鎳及其組合。可使用所屬半導體製造技術領域所熟知的任何習知技術執行步驟S107。舉例來說，可使用旋轉塗佈、噴濺、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)或其組合執行步驟S107。在以
一第一金屬填滿該等第一金屬線溝槽T11、T122的步驟完成之後，執行一化學機械研磨(CMP)以移除在介電層上的第一金屬。可使用任何習知CMP方法，以執行在步驟S107中的CMP。舉例來說，可使用一化學機械研磨之研磨液執行CMP，該研磨液包括多個研磨粒子，該等研磨粒子選自下列群組：二氧化矽(silica)、氧化鋁(alumina)、氧化銫(cesium oxide)及其組合。
請參考圖1、圖7及圖8，在步驟S109中，一第二硬遮罩圖案P2形成在介電層203上以覆蓋在圖案密集區與圖案稀疏區中的第一金屬線L11、L12。其他密集圖案DP2界定在介電層203中。舉例來說，可藉由依序沉積一第二硬遮罩層209以及一第二光阻層211在介電層203上、圖案化第二光阻層211以及蝕刻第二光阻層211直到複數個開口OP3形成在第二光阻層211下層之第二硬遮罩層209中而執行步驟S109。第二硬遮罩層209可相同於或不同於第一硬遮罩層205。在一些實施例中，第二硬遮罩層209包含一材料，該材料包括氮化物或氮化矽。第二硬遮罩層209的製備方法包括物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、原子層沉積(ALD)、離子束沉積以及液相非真空方法，物理氣相沉積(PVD)製程例如蒸鍍、RF或DC噴濺，化學氣相沉積(CVD)製程例如大氣壓力、低壓、電漿加強以及高密度電漿CVD，液相非真空方法例如溶膠-凝膠(sol-gel)方法以及金屬有機分解，及/或所屬技術領域中所熟知的任何其他適合的方法。在本揭露中，第二光阻層211包含一正型光阻材料、一負型光阻材料或是一雙型光阻材料。
請參考圖1及圖9，在步驟S111中，執行一第二介電蝕刻以形成多個第二金屬線溝槽T21在第二硬遮罩層209中。可藉由使用所述半
導體製造技術領域所熟知的任何習知技術蝕刻第二硬遮罩層209而執行步驟S111。舉例來說，可使用氣體/氣相乾蝕刻、電漿基乾蝕刻、反應性離子蝕刻(RIE)、噴濺乾蝕刻、等向性濕蝕刻或非等向性濕蝕刻而執行步驟S111。在本揭露的一較佳實施例中，藉由使用RIE蝕刻第二硬遮罩層209而執行步驟S111。
請參考圖1及圖10，在步驟S113中，以一第二金屬填滿該等第二金屬線溝槽T21以形成多個第二金屬線L21在圖案密集區中。第二金屬可選自下列群組：銅、鋁、金、銀、鉑、鈀、鉬、鎳及其組合。可使用所屬半導體製造技術領域所熟知的任何習知技術執行步驟S113。舉例來說，可使用旋轉塗佈、噴濺、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)或其組合執行步驟S113。在以一第二金屬填滿該等第二金屬線溝槽T21的步驟完成之後，執行一化學機械研磨(CMP)以移除在介電層上的第二金屬。可使用任何習知CMP方法，以執行在步驟S113中的CMP。舉例來說，可使用一化學機械研磨之研磨液執行CMP，該研磨液包括多個研磨粒子，該等研磨粒子選自下列群組：二氧化矽(silica)、氧化鋁(alumina)、氧化銫(cesium oxide)及其組合。
如圖10所示，具有高深寬比的金屬線L11、L21形成在圖案密集區201a中。一對金屬線L11與金屬線L21包括一半導體單元U1、U2或U3。在一些實施例中，從本揭露之該製備方法所形成的該等金屬線具有一深寬比，該深寬比為20：1或更大，較佳者，介於20：1到60：1之間，而更佳者，則介於30：1到60：1之間。
圖11是電路示意圖，例示本揭露一實施例之一示範的積體
電路，例如記憶體元件300，其包括一圖案密集區201a以及一圖案稀疏區201b。在一些實施例中，記憶體元件300包括一動態隨機存取記憶體(DRAM)。在一些實施例中，記憶體元件300的圖案密集區201a包括多個記憶體胞50，配置成一柵格圖案，並包括多行及多列。在圖案密集區201a中的該等記憶體胞50可取決於系統需求與製造技術而進行變化。
在一些實施例中，在圖案密集區201a的每一記憶體胞50具有一存取元件以及一儲存元件。存取元件經配置以提供控制存取到儲存元件。特別是，依據一些實施例，存取元件為一場效電晶體(FET)51，且儲存元件為一電容器53。在每一記憶體胞50中，場效電晶體51具有一汲極55、一源極57以及一閘極59。電容器53的一端子(terminal)電性連接到場效電晶體51的源極57，而電容器53的另一端子可電性連接到接地(ground)。此外，在每一記憶體胞50中，場效電晶體51的閘極59電性連接到一字元線WL，且場效電晶體51的汲極55電性連接到一位元線BL。
以上的描述提及場效電晶體51電性連接到電容器53的端子為源極57，且場效電晶體51電性連接到位元線BL的端子為汲極55。然而，在讀取(read)與寫入(write)操作期間，場效電晶體51電性連接到電容器53的端子可為汲極，且場效電晶體51電性連接到位元線BL的端子可為源極。意即，場效電晶體51的任一端子可為一源極或一汲極，其取決於場效電晶體51被施加到源極、汲極與閘極的電壓所控制的方式。
藉由控制在閘極59經由字元線WL的電壓，一電壓電位(voltage potential)可跨經場效電晶體51而產生，以使電荷(electrical charge)可從源極55流向電容器53。因此，儲存在電容器53中的電荷可表示成在記憶體胞50中的一二位元資料。舉例來說，儲存在電容器53中之
一臨界電壓上的一正電荷表示成二位元的「1」。若是在電容器53中的電荷在臨界值下的話，一二位元「0」可稱為被儲存在記憶體胞50中。
該等位元線BL經配置以從在陣列區A中的該等記憶體胞50讀取或寫入資料，以及將資料讀取或寫入到在陣列區A中的該等記憶體胞50。該等字元線WL經配置以致動(activate)場效電晶體51，進行存取在陣列區A中的該等記憶體胞50的一特定列。據此，記憶體元件300亦具有圖案稀疏區201b，其可包括一位址緩衝器(address buffer)、一行解碼器(row decoder)以及一列解碼器(column decoder)。行解碼器與列解碼器選擇地存取該等記憶體胞50以響應多個位址訊號，而在讀取、寫入與刷新(refresh)操作期間，該等位址訊號係提供給位址緩衝器。該等位址訊號典型地藉由一外部控制器所提供，而外部控制器例如一微處理器或其他類型的記憶體控制器。
由於本揭露之該製備方法的設計，其包括兩個微影階段，具有高深寬比的該等第一金屬線形成在該介電層中，以使該介電層對具有高深寬比的該等第一金屬線提供一機械支撐，藉此避免具有高深寬比的該等第一金屬線崩塌或變形。因為在該半導體結構中之崩塌或變形現象的顯著減少或消除，所以由多個半導體元件之間的直接接觸而導致的短路問題可以得到緩解，並可提高該等半導體結構的可靠度。因此，提升該半導體結構的良率。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
200:半導體結構
201:基底
201a:圖案密集區
201b:圖案稀疏區
L11:第一金屬線
L12:第一金屬線
L21:第二金屬線
S1:表面
U1:半導體單元
U2:半導體單元
U3:半導體單元
Claims (19)
- 一種具有高深寬比之多個微金屬線的製備方法，包括：提供具有一介電層的一基底，該基底具有一圖案密集區以及一圖案稀疏區，該圖案稀疏區鄰近該圖案密集區，該介電層覆蓋該圖案密集區以及該圖案稀疏區；形成一第一硬遮罩圖案在該介電層上以界定一密集圖案以及一稀疏圖案，該密集圖案界定在覆蓋該圖案密集區的該介電層中，該稀疏圖案界定在覆蓋該圖案稀疏區的該介電層中；執行一第一介電蝕刻以形成多個第一金屬線溝槽在該介電層中；以一第一金屬填滿該等金屬線溝槽，以形成多個第一金屬線在該圖案密集區與該圖案稀疏區中，然後執行一化學機械研磨以移除在該介電層上的該第一金屬；形成一第二硬遮罩圖案在該介電層上以覆蓋該等第一金屬線；執行一第二介電蝕刻以形成多個第二金屬線溝槽在位於該圖案密集區中的該等第一金屬線之間；以及以一第二金屬填滿該等第二金屬線溝槽以形成多個第二金屬線，然後執行一化學機械研磨以移除在該介電層上的該第二金屬，其中位於該圖案稀疏區的第一金屬線的寬度大於位於該圖案密集區的第一金屬線的寬度，以及位於該圖案稀疏區的第一金屬線與相鄰位於該圖案密集區的第一金屬線之間的間距大於位於該圖案密集區中的第一金屬線相鄰的第二金屬線之間的間距，其中該等第二金屬線不設置於該圖案稀疏區。
- 如請求項1所述的製備方法，其中該基底為一矽基底、一鍺基底、一矽鍺基底、一藍寶石上覆矽基底、一石英上覆矽基底、一銫緣體上覆矽基底、一III-V族化合物半導體或其組合。
- 如請求項1所述的製備方法，其中提供具有一介電層的一基底，該基底具有一圖案密集區以及一圖案稀疏區，該圖案稀疏區鄰近該圖案密集區，該介電層覆蓋該圖案密集區以及該圖案稀疏區的步驟，使用旋轉塗佈、噴濺、原子層沉積、原子層磊晶、原子層化學氣相沉積、低壓化學氣相沉積、物理氣相沉積，或電漿加強化學氣相沉積或其組合。
- 如請求項1所述的製備方法，其中該介電層包含一介電材料，該介電材料選自下列群組：多孔矽、氟氧化矽、氫倍半矽氧烷、甲基矽氧烷及其組合。
- 如請求項1所述的製備方法，還包括藉由脫水(dehydration)及烘烤(baking)而預先處理該基底，以減少或消除在該基底之一表面上的濕氣。
- 如請求項5所述的製備方法，其中一化合物鋪設在該基底的該表面以執行該預先處理，而該化合物選自下列群組：六甲基二矽氮烷、三甲基矽基二乙胺及其組合。
- 如請求項1所述的製備方法，其中形成一第一硬遮罩圖案在該介電層 上以界定一密集圖案以及一稀疏圖案，該密集圖案界定在覆蓋該圖案密集區的該介電層中，該稀疏圖案界定在覆蓋該圖案稀疏區的該介電層中的步驟，是藉由依序沉積一第一硬遮罩層以及一第一光阻層、圖案化該第一光阻層，以及蝕刻該第一光阻層直到一開口形成在該第一光阻層下層之第一硬遮罩層中為止所執行。
- 如請求項7所述的製備方法，其中該第一光阻層包含一正型光阻材料、一負型光阻材料或是一雙型光阻材料。
- 如請求項1所述的製備方法，其中執行一第一介電蝕刻以形成多個第一金屬線溝槽在該介電層中的步驟，是藉由使用氣體/氣相乾蝕刻、電漿基乾蝕刻、反應性離子蝕刻(RIE)、噴濺乾蝕刻、等向性濕蝕刻或非等向性濕蝕刻而蝕刻該介電層所執行。
- 如請求項1所述的製備方法，其中執行一第一介電蝕刻以形成多個第一金屬線溝槽在該圖案密集區中的步驟，是藉由使用反應性離子蝕刻而蝕刻該介電層所執行。
- 如請求項1所述的製備方法，其中以一第一金屬填滿該等金屬線溝槽，以形成多個第一金屬線在該圖案密集區與該圖案稀疏區中的步驟，是藉由沉積一第一金屬在該等第一金屬線溝槽中所執行，而該第一金屬選自下列群組：銅、鋁、金、銀、鉑、鈀、鉬、鎳及其組合。
- 如請求項1所述的製備方法，其中執行一化學機械研磨以移除在該介電層上的該第一金屬的步驟，是使用一化學機械研磨之研磨液所執行，該研磨液包括多個研磨粒子，該等研磨粒子選自下列群組：二氧化矽、氧化鋁、氧化銫及其組合。
- 如請求項1所述的製備方法，其中形成一第二硬遮罩圖案在該介電層上以覆蓋該等第一金屬線的步驟，是藉由依序沉積一第二硬遮罩層以及一第二光阻層在該介電層上、圖案化該第二光阻層，以及蝕刻該第二光阻層直到一開口形成在該第二光阻層下層之第二硬遮罩層中所執行。
- 如請求項13所述的製備方法，其中該第二光阻層包含一正型光阻材料、一負型光阻材料或是一雙型光阻材料。
- 如請求項1所述的製備方法，其中執行一第二介電蝕刻以形成多個第二金屬線溝槽在位於該圖案密集區中的該等第一金屬線之間的步驟，是藉由使用氣體/氣相乾蝕刻、電漿基乾蝕刻、反應性離子蝕刻、噴濺乾蝕刻、等向性濕蝕刻或非等向性濕蝕刻所執行。
- 如請求項1所述的製備方法，其中執行一第二介電蝕刻以形成多個第二金屬線溝槽在位於該圖案密集區中的該等第一金屬線之間的步驟，是使用反應性離子蝕刻所執行。
- 如請求項1所述的製備方法，其中以一第二金屬填滿該等第二金屬線 溝槽的步驟，是藉由沉積一第二金屬在該等第二金屬線溝槽中所執行，而該第二金屬選自下列群組：銅、鋁、金、銀、鉑、鈀、鉬、鎳及其組合。
- 如請求項1所述的製備方法，其中執行一化學機械研磨以移除在該介電層上的該第二金屬的步驟，是使用一化學機械研磨之研磨液所執行，該研磨液包括多個研磨粒子，該等研磨粒子選自下列群組：二氧化矽、氧化鋁、氧化銫及其組合。
- 如請求項1所述的製備方法，其中該等微金屬線具有一高的深寬比，其介於20：1到60：1之間。
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