TWI778580B - 計算裝置以及計算系統 - Google Patents

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Abstract

提供了一種計算裝置和計算系統。所述計算裝置包括：多個計算模組；以及在所述多個計算模組彼此之間的串行通信路徑。每個計算模組包括：內部電路，用於對從對應的串行通信路徑接收的信號進行操作；以及擴展電路，接收來自所述內部電路的信號作爲輸入信號。所述擴展電路包括：延遲模組，用於對所述輸入信號進行延遲，所述延遲包括彼此串聯的一個或多個延遲單元；一個或多個擴展選擇模組，用於選擇性地通過經對應的一個或多個延遲單元延遲的信號對所述輸入信號進行電平擴展，産生一個或多個對應的電平擴展的信號；以及輸出模組，用於輸出所述一個或多個電平擴展的信號中的一個或多個。

Description

計算裝置以及計算系統
本公開涉及計算裝置以及計算系統，尤其是，涉及具有多個串聯通信的晶片或內核的計算裝置以及計算系統。
在一些多晶片（或多核）系統中，採用串行通信協議。串行通信協議採用的是異步傳輸模式。隨著串聯晶片的數量越來越多，傳輸的資料量也越來越大，對串行通信的速度要求也越來越高。對多晶片串聯系統性能越來越高的要求往往會受到制約。
因此，需要提供性能改善的計算裝置和計算系統。
根據本公開的一個方面，提供了一種計算裝置，包括：多個計算模組；以及在所述多個計算模組彼此之間的串行通信路徑；其中，每個計算模組包括：內部電路，用於對從對應的串行通信路徑接收的信號進行操作；以及擴展電路，接收來自所述內部電路的信號作爲輸入信號，所述擴展電路包括：延遲模組，用於對所述輸入信號進行延遲，所述延遲模組包括一個或多個延遲單元；一個或多個擴展選擇模組，用於選擇性地通過經對應的一個或多個延遲單元延遲的信號對所述輸入信號進行電平擴展，産生一個或多個對應的電平擴展的信號；輸出模組，用於輸出所述一個或多個電平擴展的信號中的一個或多個。
在一些實施例中，所述多個計算模組是多個晶片或多個內核，所述多個計算模組的內部電路對從各自的對應的串行通信路徑接收的信號進行的操作包括下列中的一項或多項：對接收的信號進行計算；以及對接收的信號進行轉發。
在一些實施例中，所述多個計算模組可以是彼此相同的。在一些實施例中，所述多個計算模組能夠對於相同的所述接收的信號執行相同的操作。在一些實施例中，所述多個計算模組的內部電路對各自接收的信號進行的計算是基於相同的算法進行的。在一些實施例中，所述多個計算模組的內部電路對各自接收的信號進行的計算是基於相同的用於虛擬貨幣的算法進行的。
在一些實施例中，所述來自所述內部電路的信號包括下列中的一項：所述內部電路對其所接收的信號進行計算的結果；或所述內部電路轉發的其所接收的信號。
在一些實施例中，每個計算模組還可以包括：輸入接口電路，連接到對應的串行通信路徑和所述內部電路；以及輸出接口電路，連接到另一對應的串行通信路徑和所述輸出模組。
在一些實施例中，每個所述延遲單元包括偶數個串聯的反相器；所述輸出模組基於致能信號輸出所述一個或多個電平擴展的信號中的一個。
在一些實施例中，每個擴展選擇模組接收所述輸入信號、所述經對應的延遲單元延遲的信號、選擇信號，並基於所述選擇信號利用所述經對應的延遲單元延遲的信號對所述輸入信號進行高電平或低電平擴展，産生電平擴展的信號。
在一些實施例中，每個擴展選擇模組包括：第一邏輯閘和第二邏輯閘，其分別接收所述輸入信號和對應的延遲單元延遲的信號，所述第一邏輯閘和第二邏輯閘執行不同的邏輯操作以生成相對於所述輸入信號進行了不同電平擴展的第一電平擴展信號和第二電平擴展信號；以及選擇邏輯，用於從所述第一電平擴展信號和第二電平擴展信號中選擇一個輸出。
在一些實施例中，所述第一邏輯閘是及閘，所述第二邏輯閘是或閘。
在一些實施例中，所述一個或多個延遲單元包括兩個或更多個延遲單元，所述一個或多個擴展選擇模組包括兩個或更多個擴展選擇模組，所述輸出模組包括：兩個或更多個第一邏輯閘，每個第一邏輯閘接收致能信號和來自對應的擴展選擇模組的電平擴展的信號；以及選擇邏輯，用於擇一輸出所述兩個或更多個第一邏輯閘的運算結果。
在一些實施例中，所述一個或多個延遲單元包括兩個或更多個延遲單元，所述一個或多個擴展選擇模組包括兩個或更多個擴展選擇模組，所述擴展電路還包括輸入模組，所述輸入模組包括反相器，所述反相器連接在所述對應的串行通信路徑和所述內部電路之間，所述輸出模組包括：兩個或更多個第一邏輯閘，每個第一邏輯閘接收致能信號和來自對應的擴展選擇模組的電平擴展的信號；選擇邏輯，用於擇一輸出所述兩個或更多個第一邏輯閘的運算結果；以及反相器，用於對所述選擇邏輯的輸出進行反相。
在一些實施例中，所述接收的信號包括指令、地址和資料中的一個或多個。
在一些實施例中，每個計算模組還包括記憶體，所述記憶體中存儲用於對所述輸入信號進行電平擴展的電平擴展信息，其中，所述電平擴展是基於所述電平擴展信息進行的。
在一些實施例中，所述計算裝置還包括控制模組，所述控制模組被配置爲監測所述多個計算模組的狀態，並基於監測的結果向所述多個計算模組提供關於所述多個計算模組各自要進行的電平擴展的信息。
在一些實施例中，所述控制模組被配置爲如下監測所述狀態：a）向所述多個計算模組發出命令，所述命令使得所述多個計算模組向所述控制模組反饋指定信息，所述命令至少包含指示相關計算模組要進行的電平擴展的量的信息，其中所述相關計算模組基於所指示的電平擴展的量進行操作以反饋指定信息；b）根據從所述多個計算模組反饋的信息，確定各計算模組基於所述電平擴展的量是否正確接收了命令；以及c）在確定存在計算模組沒有正確接收命令的情况下，至少向沒有正確接收命令的計算模組再次發送命令，該再次發送的命令至少包含增加的電平擴展的量；以及d）重複b）和c）直至確定所述多個計算模組都正確接收了命令或達到預定的循環次數。
在一些實施例中，所述多個計算模組包括第一計算模組以及一個或多個第二計算模組，所述第一計算模組被配置爲監測所述一個或多個第二計算模組的狀態，並基於監測的結果向所述一個或多個第二計算模組提供關於所述一個或多個第二計算模組各自要進行的電平擴展的信息。
在一些實施例中，所述第一計算模組被配置爲如下監測所述狀態：a）向所述一個或多個第二計算模組發出命令，所述命令使得所述一個或多個第二計算模組向所述第一計算模組反饋指定信息，所述命令至少包含指示相關第二計算模組要進行的電平擴展的量的信息，其中所述相關第二計算模組基於所指示的電平擴展的量進行操作以反饋指定信息；b）根據從所述一個或多個第二計算模組反饋的信息，確定各第二計算模組基於所述電平擴展的量是否正確接收了命令；以及c）在確定存在第二計算模組沒有正確接收命令的情况下，至少向沒有正確接收命令的第二計算模組再次發送命令，該再次發送的命令至少包含增加的電平擴展的量；以及d）重複b）和c）直至確定所述一個或多個第二計算模組都正確接收了命令或達到預定的循環條件。
根據本公開另一方面，還提供了一種計算系統，其包括根據本公開任意實施例所述的計算裝置。
通過以下參照附圖對本公開的示例性實施例的詳細描述，本公開的其它特徵及其優點將會變得清楚。
現在將參照附圖來詳細描述本公開的各種示例性實施例。應注意：除非另外具體說明，否則在這些實施例中闡述的部件和步驟的相對佈置、數字表達式和數值不限制本公開的範圍。另外，對於相關領域普通技術人員已知的技術、方法和設備可能不作詳細討論，但在適當情况下，所述技術、方法和設備應當被視爲授權說明書的一部分。
應理解，以下對至少一個示例性實施例的描述僅僅是說明性的，並非是對本公開及其應用或使用的任何限制。還應理解，在此示例性描述的任意實現方式並不必然表示其比其它實現方式優選的或有利的。本公開不受在上述技術領域、背景技術、發明內容或具體實施方式中所給出的任何所表述的或所暗示的理論所限定。
另外，僅僅爲了參考的目的，還可以在下面描述中使用某種術語，並且因而並非意圖限定。例如，除非上下文明確指出，否則涉及結構或元件的詞語“第一”、“第二”和其它此類數字詞語並沒有暗示順序或次序。
還應理解，“包括/包含”一詞在本文中使用時，說明存在所指出的特徵、整體、步驟、操作、單元和/或組件，但是並不排除存在或增加一個或多個其它特徵、整體、步驟、操作、單元和/或組件以及/或者它們的組合。
圖1示出了一種計算裝置的示意方塊圖。如圖1所示，計算裝置100包括採用串行通信協議進行通信的多個計算模組（例如，晶片）101。圖1中示出了晶片CHIP[0]、CHIP[1]、…、CHIP[n]，其彼此通過串行通信鏈路（例如，S0和S1）連接。
每個晶片101可以包括內部電路103和107，分別用於下行（例如，從控制板到遠端晶片）和上行（例如，從遠端晶片到控制板）通信的相關操作。與內部電路103連接的對上一級晶片的接口S0_UP和對下一級晶片的接口S0_DN分別連接到對應的串行通信路徑（如圖中的箭頭線所示）。類似的，與內部電路107連接的對上一級晶片的接口S1_UP和對下一級晶片的接口S1_DN分別連接到對應的串行通信路徑。
圖1還示出了控制板111，其上形成有控制電路或邏輯或晶片113。控制板111可以通過例如串行通信路徑（如圖中的箭頭線所示）與計算模組101通信以向其提供例如指令、地址、資料等。
由於串行通信需要的信號非常少（下行一個通信信號，上行一個通信信號），因此非常便於多晶片串聯（信號從上一個晶片傳遞到下一個晶片）在系統板級佈線。串行通信協議採用的是異步傳輸模式。
本申請的發明人研究發現，串行通信對信號的時效性要求低，但對佔空比的要求高，其佔空比對通信的成功率會有非常大的影響，特別是在集成眾多晶片（或者內核（core））的用於密集計算的計算裝置或系統中。通信信號在眾多串聯晶片間一級級傳遞會導致其佔空比變差，傳遞的晶片越多佔空比會越差。在低速模式下或者串聯的晶片數量較少時，佔空比的影響較小。但隨著串聯晶片的數量越來越多，傳輸的資料量也越來越大，對串行通信的速度要求也越來越高。在高速模式下佔空比的影響也越來越大。串行通信信號的佔空比已經成爲制約多晶片串聯的計算系統性能提升的關鍵因素。
基於發明人的上述認識，提出了在此公開的發明方案。
圖2示出了根據本公開一個實施例的計算裝置的示意方塊圖。如圖2所示，計算裝置200可以包括：多個計算模組201，以及在所述多個計算模組201彼此之間的串行通信路徑（如圖中的箭頭線所示）。所述計算模組201可以是例如晶片或內核。
類似地，作爲計算模組的示例，圖2中示出了晶片CHIP[0]、CHIP[1]、…、CHIP[n]，其彼此通過串行通信鏈路連接，並採用串行通信協議進行通信。這裡，儘管圖2中示出了n個作爲計算模組的晶片，但應理解，可以採用更多或更少的計算模組。
每個計算模組包括內部電路，用於對從對應的串行通信路徑接收的信號進行操作。如圖中所示，每個晶片201可以包括內部電路203和207，分別用於下行（例如，如圖中從左向右的箭頭線所示）和上行（例如，如圖中從右向左的箭頭線所示）通信的相關操作。
在一些實現方式中，計算模組的內部電路對從各自的對應的串行通信路徑接收的信號進行計算，和/或對接收的信號進行轉發以傳送給下一個計算模組。另外，在一些實現方式中，所述多個計算模組可以是彼此相同的。或者，所述多個計算模組能夠對於相同的所述接收的信號執行相同的操作。或者，所述多個計算模組的內部電路對各自接收的信號進行的計算可以是基於相同的算法進行的。或者，所述多個計算模組的內部電路對各自接收的信號進行的計算可以是基於相同的用於虛擬貨幣的算法進行的。
根據本公開的實施例，每個計算模組還可以包括擴展電路。擴展電路接收來自所述內部電路的信號作爲輸入信號，對輸入信號進行電平擴展，以改變其佔空比。如圖中所示，擴展電路205和209分別設置在對應的內部電路203和207的下游（如計算模組中箭頭方向所示），以分別接收來自內部電路203和207的信號來進行處理。擴展電路205和209可以根據實際需求選擇擴展其所接收的信號的高電平或低電平的寬度。
類似地，圖2還示出了與內部電路203和207分別連接的對上一級接口S0_UP和S1_UP，其分別連接到對應的串行通信路徑（如圖中的箭頭線所示）。還示出了與擴展電路連接的對下一級接口S0_DN和對下一級接口S1_DN，其分別連接到對應的串行通信路徑。對於鏈路S0，接口S0_UP作爲輸入接口，而接口S0_DN作爲輸出接口。而對於鏈路S1，接口S1_DN作爲輸入接口，而接口S1_UP作爲輸出接口。
類似地，圖2還示出了控制板211，其上形成有控制電路或邏輯或晶片（以下也稱爲控制模組）213。控制模組213可以通過例如串行通信路徑（如圖中的箭頭線所示）與計算模組201通信以向其提供例如指令、地址、資料等。但應理解，本公開並不限於此。
圖3示出了根據本公開一個實施例的擴展電路的示意方塊圖。
如圖3所示，擴展電路300接收對應的內部電路（見圖2）的輸出作爲輸入。如前所述的，所接收的來自所述內部電路的信號可以包括下列中的一項：所述內部電路對其所接收的信號進行計算的結果；或所述內部電路轉發的其所接收的信號。
這裡，圖3中還示出了可選的輸入模組323 （CHIP_EXD_In），以從對應的內部電路接收信號作爲輸入。在一些實現方式中，輸入模組323可以包括反相器，所述反相器連接在所述對應的串行通信路徑和所述內部電路之間。
如圖3所示，擴展電路300可以包括延遲模組301，用於對輸入信號（exd_in，其可以經過或者不經過輸入模組323）進行延遲。如圖中所示，延遲模組301可以包括一個或多個延遲單元。作爲示例，圖中示出了彼此串聯的四個延遲單元3011、3013、3015和3017（CHIP_EXD_Unit 0至CHIP_EXD_Unit 3）；但應理解，可以採用更多或更少的延遲單元，延遲單元的連接關係也可以是多樣的。各延遲單元3011、3013、3015和3017用於對輸入信號進行延遲。在圖3所示的示例中，延遲單元3011接收輸入信號exd_in，其輸出經其自身延遲的信號exd_in0。延遲單元3013輸出經延遲單元3011和3013延遲的信號exd_in1。延遲單元3015輸出經延遲單元3011、3013和3015延遲信號exd_in2。而延遲單元3017輸出經延遲單元3011、3013、3015和3017延遲的信號exd_in3。稍後將參考圖4對延遲單元進行更詳細說明。
擴展電路300還可以包括一個或多個擴展選擇模組，用於選擇性地通過經對應的一個或多個延遲單元延遲的信號對所述輸入信號進行電平擴展，産生一個或多個對應的電平擴展的信號。圖3中示出了四個擴展選擇模組311、313、315和317（CHIP_EXD_Lvl 0至CHIP_EXD_Lvl 3）。該擴展選擇模組可以使用標準單元中的AN2/OR2/MUX2等單元來實現，如下面將參照圖5進一步說明的。
如圖所示，擴展選擇模組311接收輸入信號exd_in、延遲單元3011的輸出exd_in0和選擇信號（來自模組325（CHIP_EXD_Sel）的chip_exd_sel）。擴展選擇模組311選擇性地通過經延遲單元3011延遲的信號exd_in0對所述輸入信號進行電平擴展，産生電平擴展的信號。這裡，如前所述的，輸入信號exd_in可以經過或者不經過輸入模組323。
擴展選擇模組313接收輸入信號exd_in、延遲單元3013的輸出exd_in1和選擇信號（chip_exd_sel）。擴展選擇模組313選擇性地通過經延遲單元3013延遲的信號exd_in1對所述輸入信號進行電平擴展，産生電平擴展的信號。
擴展選擇模組315接收輸入信號exd_in、延遲單元3015的輸出exd_in2和選擇信號（chip_exd_sel）。擴展選擇模組313選擇性地通過經延遲單元3015延遲的信號exd_in2對所述輸入信號進行電平擴展，産生電平擴展的信號。
類似地，擴展選擇模組317接收輸入信號、延遲單元3017的輸出exd_in3和選擇信號（chip_exd_sel）。擴展選擇模組317選擇性地通過經延遲單元3013延遲的信號exd_in3對所述輸入信號進行電平擴展，産生電平擴展的信號。
在一些實施例中，當選擇信號（chip_exd_sel）爲邏輯0時，選擇擴展低電平，當選擇信號（chip_exd_sel）爲邏輯1時，選擇擴展高電平。本公開不限於此，例如在替代實施例中，也可以使用反邏輯。
因此，在該示例中，每個擴展選擇模組接收所述輸入信號、所述經對應的延遲單元延遲的信號、選擇信號，並基於所述選擇信號利用所述經對應的延遲單元延遲的信號對所述輸入信號進行高電平或低電平擴展，産生電平擴展的信號。
模組325（CHIP_EXD_Sel）可以被配置用於産生選擇信號chip_exd_sel。但本公開並不限於此。例如，在某些實施例中模組325可以從擴展模組300外部接收選擇信號chip_exd_sel。另外，在圖3所示的示例中，各擴展選擇模組被示出爲都接收選擇信號chip_exd_sel；但應理解，這僅僅是示例性的，選擇信號的配置可以是多樣的。例如，在其他實施例中，可以被配置爲使得用於不同擴展選擇模組的選擇信號是不同的。
擴展電路300還可以包括輸出模組，用於輸出所述一個或多個電平擴展的信號中的一個或多個。如圖3所示，輸出模組321（CHIP_EXD_Out）接收各擴展選擇模組311至317的輸出，並接收致能信號chip_exd_en[3:0]，從而基於該致能信號從各擴展選擇模組輸出的電平擴展的信號中擇一輸出。應理解，這僅僅是示例性的；例如，在其他實現方式中，致能信號chip_exd_en也可以被提供到各擴展選擇模組，從而實現選擇性地輸出。
圖3中還示出了模組327（CHIP_EXD_En）。在一些實施例中，模組327（CHIP_EXD_En）可以配置用於産生致能信號chip_exd_en。但本公開並不限於此。例如，在某些實施例中模組327可以從擴展模組300外部接收致能信號chip_exd_en。
圖4示出了根據本公開一個實施例的延遲單元的示意方塊圖。如圖4所示，延遲單元400可以包括偶數個串聯的反相器。延遲單元400可以表示圖3中所示任一延遲單元。在圖4中，延遲單元400被示出爲包括彼此串聯的4個反相器（INV）401至407；然而應理解，可以包括更多或更少的反相器，例如2、6、8…個反相器等等。延遲單元可以使用作爲標準單元的緩存器/反相器（BUF/INV）等來實現。還應理解，各延遲單元中的反相器的數量可以是相同或不同的。
圖5示出了根據本公開一個實施例的擴展選擇模組的示意方塊圖。如圖5所示，擴展選擇模組500可以包括第一邏輯閘501和第二邏輯閘503。第一邏輯閘501和第二邏輯閘503分別接收輸入信號exd_in和經對應的延遲單元延遲的信號exd_inx（例如，exd_in0至exd_in3中的一個）。第一邏輯閘501和第二邏輯閘503被配置爲執行不同的邏輯操作以生成相對於所述輸入信號進行了不同電平擴展的第一電平擴展信號和第二電平擴展信號。在一些實現方式中，第一邏輯閘501是及閘，而第二邏輯閘是或閘；或者也可以相反。
擴展選擇模組500可以包括選擇邏輯507，用於從所述第一電平擴展信號和第二電平擴展信號中選擇一個輸出。如圖所示，選擇邏輯被實現爲多工器507（MUX2），其接收選擇信號exd_sel，並基於該選擇信號exd_sel選擇所述第一電平擴展信號和第二電平擴展信號中的一個來輸出（exd_lvl）。這裡，選擇信號exd_sel對應於圖3中所示的選擇信號chip_exd_sel。如下面結合圖7和8更詳細說明的，通過第一和第二邏輯閘的操作，可以調節信號的高電平或低電平的寬度。通過選擇延遲單元，可以調整調節的量。
順帶說明的是，在本文中，“邏輯”可以通過硬件、軟件或硬件和軟件的結合來實現。因此，在某些實施例中，“邏輯”也可以稱爲邏輯部件，其可以以硬件或者硬件和軟件的結合（例如，固件）來實現。
圖6示出了根據本公開一個實施例的輸出模組的示意方塊圖。如圖6所示，輸出模組600可以包括兩個或更多個第一邏輯閘601-607。每個第一邏輯閘接收來自對應的擴展選擇模組的電平擴展的信號exd_lvl[0-3]中的一個和對應的致能信號exd_en[0-3]中的一個。致能信號exd_en可以對應於圖3中所示的致能信號chip_exd_en。在一些實施例中，所述第一邏輯閘是及閘；但應理解，本公開不限於此。如圖6所示，邏輯閘601接收來自對應的擴展選擇模組的電平擴展的信號exd_lvl0和對應的致能信號exd_en0。邏輯閘603接收來自對應的擴展選擇模組的電平擴展的信號exd_lvl1和對應的致能信號exd_en1。邏輯閘605接收來自對應的擴展選擇模組的電平擴展的信號exd_lvl2和對應的致能信號exd_en2。邏輯閘607接收來自對應的擴展選擇模組的電平擴展的信號exd_lvl3和對應的致能信號exd_en3。
輸出模組600還可以包括選擇邏輯610，用於擇一輸出所述第一邏輯閘601-607的運算結果。在一些實施例中，選擇邏輯610可以被實現爲多工器。在如圖6所示的更具體的實現方式中，選擇邏輯610被實現爲包括三個或閘。或閘611接收第一邏輯閘601和603的輸出作爲輸入，以執行或運算。或閘613接收第一邏輯閘605和607輸出作爲輸入，以執行或運算。或閘615接收或閘611和613的輸出作爲輸入以進行或運算。
在圖6所示的實施例中，exd_en0至exd_en3可以用於控制需要擴展電平的寬度。例如，在一些實現方式（例如，如圖3所示的）中，exd_en0有效，表示電平需要擴展一級CHIP_EXD_Unit的延遲的寬度。exd_en1有效，表示電平需要擴展兩級CHIP_EXD_Unit的延遲的寬度。exd_en2有效，表示電平需要擴展三級CHIP_EXD_Unit的延遲的寬度。exd_en3有效，表示電平需要擴展四級CHIP_EXD_Unit的延遲的寬度。以此類推，可以根據需要添加更多的CHIP_EXD_Unit和擴展選擇模組CHIP_EXD_Lvl來達到擴展更寬電平的目標。
在一些實施例中，輸出模組600還可以包括可選的反相器620，用於對所述選擇邏輯的輸出進行反相。
圖7和8分別示出了根據本公開一個實施例的用於說明電平擴展的示例性的時序圖。
圖7所示爲擴展高電平的效果示例。在圖7中，信號波形S0示意性地示出了通信信號在發起端的原始狀態。如圖中所示，信號波形S0是通信信號在發起端的原始狀態，其中低電平L0的寬度和高電平H0的寬度基本相同。此時的佔空比基本爲完美狀態50%左右。如果在接收端接收到通信信號也保持這樣的原始狀態的話，則通信的成功率高。
信號波形S1示意性地示出了通信信號傳遞到第N級晶片內且未經擴展模組處理的狀態。如圖中所示，信號波形S1爲通信信號傳遞到第N級晶片內未經擴展模組處理的狀態，低電平L1的寬度明顯大於高電平H1的寬度，其中低電平L1佔比較大（例如約62.5%），而高電平H1佔比較小（例如約37.5%）。這種情况下，接收端通信的成功率比較低。
信號波形S2示意性地示出了通信信號在第N級晶片內在擴展模組中經過若干級延遲單元（EXD_Unit）的狀態。如圖中所示，信號波形S2爲通信信號傳遞到第N級晶片內擴展模組中經過若干級EXD_Unit單元的狀態，其中低電平L2的寬度明顯大於高電平H2的寬度，低電平L2佔62.5%，高電平H2佔37.5%。高低電平的寬度仍和信號波形S1相同，但經過若干級EXD_Unit單元延遲之後和信號波形S1相比有了明顯的延遲。
信號波形S3爲通信信號在第N級晶片內擴展模組中處理後的狀態。如圖中所示，信號波形S3爲通信信號在第N級晶片內擴展模組中處理後的狀態，經過擴展模組的處理，低電平L3寬度和高電平H3寬度已經非常接近。通過合理配置，可以使信號波形S3的佔空比變爲或接近通信信號在發起端的原始狀態。從而大大改善了接收端（例如，下一級晶片）通信成功率。
圖8所示爲擴展低電平的效果示例。如圖8中所示，信號波形S0爲通信信號在發起端的原始狀態，其中低電平L0的寬度和H0高電平的寬度基本相同，此時的佔空比爲基本爲完美狀態50%左右。如果在接收端接收到通信信號也保持這樣的原始狀態的話，則通信的成功率高。
信號波形S1爲通信信號傳遞到第N級晶片內未經擴展模組處理的狀態，其中低電平L1的寬度明顯小於高電平H1的寬度，低電平L1佔比較小（例如37.5%），高電平H1佔比較大（例如62.5%）。這種情况下，接收端通信的成功率非常低。
信號波形S2爲通信信號傳遞到第N級晶片內擴展模組中經過若干級EXD_Unit單元的狀態，其中高低電平H2和L2的寬度仍和信號波形S1的高低電平的寬度相同，但經過若干級EXD_Unit單元延遲之後和信號波形S1相比有了明顯的延遲。
信號波形S3爲通信信號在第N級晶片內擴展模組中處理後的狀態，經過擴展模組對低電平寬度的處理，低電平L3寬度和高電平H3寬度已經非常接近。通過合理配置，可以使信號波形S3的佔空比變爲或接近通信信號在發起端的原始狀態。如此，大大改善了接收端（例如，下一級晶片）通信成功率。
在一些實施例中，每個計算模組還包括記憶體。所述記憶體中可以存儲用於對所述輸入信號進行電平擴展的電平擴展信息。例如，所述電平擴展信息可以包含，例如，指示對於該計算模組是進行高電平擴展還是低電平擴展的信息，以及指示電平擴展的量的信息。所述指示電平擴展的量的信息可以包括，例如但不限於，時間或者多少單位的反相器延遲時間，等等。計算模組可以基於所述電平擴展信息進行所述電平擴展。在該實施例中，所述電平擴展信息可以是預先確定的。
在替代的實施例中，所述電平擴展信息可以自適應地調整。在一些實現方式中，可以通過另外的控制模組，或者計算模組中的一個座位控制模組，來監測一個或多個計算模組的狀態，並基於監測的結果向所述一個或多個計算模組提供關於所述一個或多個計算模組各自要進行的電平擴展的信息。
圖9示出了根據本公開一個實施例的控制模組/第一計算模組與計算模組/第二計算模組的示例配置。
根據該實施例，如圖9所示，計算裝置可以包括控制模組以及一個或多個計算模組。所述控制模組被配置爲監測所述多個計算模組的狀態，並基於監測的結果向所述多個計算模組提供關於所述多個計算模組各自要進行的電平擴展的信息。
所述控制模組被配置爲如下監測所述狀態：
a）向所述多個計算模組發出命令，所述命令使得所述多個計算模組向所述控制模組反饋指定信息，所述命令至少包含指示相關計算模組要進行的電平擴展的量的信息，其中所述相關計算模組基於所指示的電平擴展的量進行操作以反饋指定信息；
b）根據從所述多個計算模組反饋的信息，確定各計算模組基於所述電平擴展的量是否正確接收了命令；以及
c）在確定存在計算模組沒有正確接收命令的情况下，至少向沒有正確接收命令的計算模組再次發送命令，該再次發送的命令至少包含增加的電平擴展的量；以及
d）重複b）和c）直至確定所述多個計算模組都正確接收了命令或達到預定的循環條件。
在替代的實施例中，計算裝置可以包括選定的第一計算模組（其作爲控制模組）以及一個或多個其他計算模組（第二計算模組）。所述第一計算模組被配置爲監測所述一個或多個第二計算模組的狀態，並基於監測的結果向所述一個或多個第二計算模組提供關於所述一個或多個第二計算模組各自要進行的電平擴展的信息。
第一計算模組可以被配置爲如下監測所述狀態：
a）向所述一個或多個第二計算模組發出命令。所述命令使得所述一個或多個第二計算模組向所述第一計算模組反饋指定信息。所述命令至少包含指示相關第二計算模組要進行的電平擴展的量的信息。所述相關第二計算模組基於所指示的電平擴展的量進行操作以反饋指定信息；
b）根據從所述一個或多個第二計算模組反饋的信息，確定各第二計算模組基於所述電平擴展的量是否正確接收了命令；以及
c）在確定存在第二計算模組沒有正確接收命令的情况下，至少向沒有正確接收命令的第二計算模組再次發送命令，該再次發送的命令至少包含增加的電平擴展的量；以及
d）重複b）和c）直至確定所述一個或多個第二計算模組都正確接收了命令或達到預定的循環條件。
圖10示出了根據本公開一個實施例的監測操作。根據該實施例，可以通過圖10所示的檢測操作1000，利用例如（但不限於）控制板中的系統軟件，自動檢索各晶片中最佳的擴展配置。如圖10所示，在步驟S1001，可以在每個晶片內設置一個標識：CHIP_ID或其他類似的標識。在步驟S1003，系統軟件用當前的擴展配置下發讀CHIP_ID命令給各串聯晶片。各串聯晶片如能正常接收讀CHIP_ID指令，則在步驟S1005返回CHIP_ID的值，否則不返回。在步驟S1007，系統軟件統計接收到各串聯晶片的CHIP_ID的值或數量來判斷各串聯晶片是否能正常通信。
若有晶片未能返回CHIP_ID或返回CHIP_ID值錯誤，系統軟件會根據統計資料自動調節各晶片內擴展模組的配置，比如更改擴展電平的方式，或者增加/减少使用CHIP_EXD_Unit的數量，然後返回步驟S1003重新檢索。重複上述循環，直到各串聯晶片都能返回正確的CHIP_ID或達到預定的循環條件。
至此，還應理解，本公開還構思了一種計算系統，其包括任意實施例所述的計算裝置。
本領域技術人員應當意識到，在上述實施例中描述操作（或步驟）之間的邊界僅僅是說明性的。多個操作可以結合成單個操作，單個操作可以分佈於附加的操作中，並且操作可以在時間上至少部分重疊地執行。而且，另選的實施例可以包括特定操作的多個實例，並且在其他各種實施例中可以改變操作順序。但是，其它的修改、變化和替換同樣是可能的。因此，本說明書和附圖應當被看作是說明性的，而非限制性的。
雖然已經通過示例對本公開的一些特定實施例進行了詳細說明，但是本領域的技術人員應該理解，以上示例僅是爲了進行說明，而不是爲了限制本公開的範圍。在此公開的各實施例可以任意組合，而不脫離本公開的精神和範圍。本領域的技術人員還應理解，可以對實施例進行多種修改而不脫離本公開的範圍和精神。本公開的範圍由所附申請專利範圍來限定。
100:計算裝置 101:計算模組 103,107:內部電路 111:控制板 113:控制電路或邏輯或晶片 200:計算裝置 201:計算模組 203,207:內部電路 205,209:擴展電路 211:控制板 213:控制模組 300:擴展電路 301:延遲模組 311,313,315,317:擴展選擇模組 321:輸出模組 323:輸入模組 325,327:模組 3011,3013,3015,3017:延遲單元 400:延遲單元 401,403,405,407:反相器 500:擴展選擇模組 501:第一邏輯閘 503:第二邏輯閘 507:選擇輯閘 600:輸出模組 601,603,605,607:第一邏輯閘 610:選擇邏輯 611,613,615:或閘 620:反相器 1000:檢測操作
構成說明書的一部分的附圖描述了本公開的實施例，並且連同說明書一起用於解釋本公開的原理。
參照附圖，根據下面的詳細描述，可以更加清楚地理解本公開，其中：
圖1示出了一種計算裝置的示意方塊圖；
圖2示出了根據本公開一個實施例的計算裝置的示意方塊圖；
圖3示出了根據本公開一個實施例的擴展電路的示意方塊圖；
圖4示出了根據本公開一個實施例的延遲單元的示意方塊圖；
圖5示出了根據本公開一個實施例的擴展選擇模組的示意方塊圖；
圖6示出了根據本公開一個實施例的輸出模組的示意方塊圖；
圖7和8分別示出了根據本公開一個實施例的用於說明電平擴展的時序圖；
圖9示出了根據本公開一個實施例的控制模組/第一計算模組與計算模組/第二計算模組的示例配置；以及
圖10示出了根據本公開一個實施例的監測操作。
注意，在以下說明的實施方式中，有時在不同的附圖之間共同使用同一附圖標記來表示相同部分或具有相同功能的部分，而省略其重複說明。在本說明書中，使用相似的標號和字母表示類似項，因此，一旦某一項在一個附圖中被定義，則在隨後的附圖中不需要對其進行進一步討論。
爲了便於理解，在附圖等中所示的各結構的位置、尺寸及範圍等有時不表示實際的位置、尺寸及範圍等。因此，所公開的發明並不限於附圖等所公開的位置、尺寸及範圍等。
300:擴展電路
301:延遲模組
311,313,315,317:擴展選擇模組
321:輸出模組
323:輸入模組
325,327:模組
3011,3013,3015,3017:延遲單元

Claims (18)

  1. 一種計算裝置，包括： 多個計算模組；以及 在所述多個計算模組彼此之間的串行通信路徑； 其中，每個計算模組包括： 內部電路，用於對從對應的串行通信路徑接收的信號進行操作；以及 擴展電路，接收來自所述內部電路的信號作爲輸入信號，所述擴展電路包括： 延遲模組，用於對所述輸入信號進行延遲，所述延遲模組包括一個或多個延遲單元； 一個或多個擴展選擇模組，用於選擇性地通過經對應的一個或多個延遲單元延遲的信號對所述輸入信號進行電平擴展，産生一個或多個對應的電平擴展的信號； 輸出模組，用於輸出所述一個或多個電平擴展的信號中的一個或多個。
  2. 如請求項1所述的計算裝置，其中， 所述多個計算模組是多個晶片或多個內核， 所述多個計算模組的內部電路對從各自的對應的串行通信路徑接收的信號進行的操作包括下列中的一項或多項： 對接收的信號進行計算；以及 對接收的信號進行轉發。
  3. 如請求項2所述的計算裝置， 所述多個計算模組是彼此相同的； 所述多個計算模組能夠對於相同的所述接收的信號執行相同的操作； 所述多個計算模組的內部電路對各自接收的信號進行的計算是基於相同的算法進行的；和/或 所述多個計算模組的內部電路對各自接收的信號進行的計算是基於相同的用於虛擬貨幣的算法進行的。
  4. 如請求項1所述的計算裝置，其中， 所述來自所述內部電路的信號包括下列中的一項： 所述內部電路對其所接收的信號進行計算的結果；或 所述內部電路轉發的其所接收的信號。
  5. 如請求項1所述的計算裝置，其中， 每個計算模組還包括： 輸入接口電路，連接到對應的串行通信路徑和所述內部電路；以及 輸出接口電路，連接到另一對應的串行通信路徑和所述輸出模組。
  6. 如請求項1所述的計算裝置，其中， 每個所述延遲單元包括偶數個串聯的反相器； 所述輸出模組基於致能信號輸出所述一個或多個電平擴展的信號中的一個。
  7. 如請求項1所述的計算裝置，其中， 每個擴展選擇模組接收所述輸入信號、所述經對應的延遲單元延遲的信號、選擇信號，並基於所述選擇信號利用所述經對應的延遲單元延遲的信號對所述輸入信號進行高電平或低電平擴展，産生電平擴展的信號。
  8. 如請求項1所述的計算裝置，其中， 每個擴展選擇模組包括： 第一邏輯閘和第二邏輯閘，其分別接收所述輸入信號和對應的延遲單元延遲的信號，所述第一邏輯閘和第二邏輯閘執行不同的邏輯操作以生成相對於所述輸入信號進行了不同電平擴展的第一電平擴展信號和第二電平擴展信號；以及 選擇邏輯，用於從所述第一電平擴展信號和第二電平擴展信號中選擇一個輸出。
  9. 如請求項8所述的計算裝置，其中， 所述第一邏輯閘是及閘，所述第二邏輯閘是或閘。
  10. 如請求項1所述的計算裝置，其中， 所述一個或多個延遲單元包括兩個或更多個延遲單元， 所述一個或多個擴展選擇模組包括兩個或更多個擴展選擇模組， 所述輸出模組包括： 兩個或更多個第一邏輯閘，每個第一邏輯閘接收致能信號和來自對應的擴展選擇模組的電平擴展的信號；以及 選擇邏輯，用於擇一輸出所述兩個或更多個第一邏輯閘的運算結果。
  11. 如請求項1所述的計算裝置，其中， 所述一個或多個延遲單元包括兩個或更多個延遲單元， 所述一個或多個擴展選擇模組包括兩個或更多個擴展選擇模組， 所述擴展電路還包括輸入模組，所述輸入模組包括反相器，所述反相器連接在所述對應的串行通信路徑和所述內部電路之間， 所述輸出模組包括： 兩個或更多個第一邏輯閘，每個第一邏輯閘接收致能信號和來自對應的擴展選擇模組的電平擴展的信號； 選擇邏輯，用於擇一輸出所述兩個或更多個第一邏輯閘的運算結果；以及 反相器，用於對所述選擇邏輯的輸出進行反相。
  12. 如請求項1至3中任一項所述的計算裝置，其中， 所述接收的信號包括指令、地址和資料中的一個或多個。
  13. 如請求項1所述的計算裝置，其中， 每個計算模組還包括記憶體，所述記憶體中存儲用於對所述輸入信號進行電平擴展的電平擴展信息， 其中，所述電平擴展是基於所述電平擴展信息進行的。
  14. 如請求項1所述的計算裝置，還包括控制模組， 所述控制模組被配置爲監測所述多個計算模組的狀態，並基於監測的結果向所述多個計算模組提供關於所述多個計算模組各自要進行的電平擴展的信息。
  15. 如請求項14所述的計算裝置，其中， 所述控制模組被配置爲如下監測所述狀態： a）向所述多個計算模組發出命令，所述命令使得所述多個計算模組向所述控制模組反饋指定信息，所述命令至少包含指示相關計算模組要進行的電平擴展的量的信息，其中所述相關計算模組基於所指示的電平擴展的量進行操作以反饋指定信息； b）根據從所述多個計算模組反饋的信息，確定各計算模組基於所述電平擴展的量是否正確接收了命令；以及 c）在確定存在計算模組沒有正確接收命令的情况下，至少向沒有正確接收命令的計算模組再次發送命令，該再次發送的命令至少包含增加的電平擴展的量；以及 d）重複b）和c）直至確定所述多個計算模組都正確接收了命令或達到預定的循環次數。
  16. 如請求項1所述的計算裝置，其中， 所述多個計算模組包括第一計算模組以及一個或多個第二計算模組， 所述第一計算模組被配置爲監測所述一個或多個第二計算模組的狀態，並基於監測的結果向所述一個或多個第二計算模組提供關於所述一個或多個第二計算模組各自要進行的電平擴展的信息。
  17. 如請求項16所述的計算裝置，其中， 所述第一計算模組被配置爲如下監測所述狀態： a）向所述一個或多個第二計算模組發出命令，所述命令使得所述一個或多個第二計算模組向所述第一計算模組反饋指定信息，所述命令至少包含指示相關第二計算模組要進行的電平擴展的量的信息，其中所述相關第二計算模組基於所指示的電平擴展的量進行操作以反饋指定信息； b）根據從所述一個或多個第二計算模組反饋的信息，確定各第二計算模組基於所述電平擴展的量是否正確接收了命令；以及 c）在確定存在第二計算模組沒有正確接收命令的情况下，至少向沒有正確接收命令的第二計算模組再次發送命令，該再次發送的命令至少包含增加的電平擴展的量；以及 d）重複b）和c）直至確定所述一個或多個第二計算模組都正確接收了命令或達到預定的循環條件。
  18. 一種計算系統，其包括如請求項1至17中任一項所述的計算裝置。
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