CN116842880A - 一种芯片、信号处理方法以及电子设备 - Google Patents

Abstract

本申请实施例公开了一种芯片、信号传输方法以及电子设备，用于降低芯片电路面积开销。本申请实施例芯片包括第一控制电路、受控组合逻辑电路、第一级时序电路和第二级时序电路。第一控制电路用于向受控组合逻辑电路发送控制信号。当控制信号为第一逻辑电平时，受控组合逻辑电路用于根据控制信号输出被受控组合逻辑电路锁存的逻辑结果。当控制信号为第二逻辑电平时，受控组合逻辑电路用于根据第一级时序电路的数据输出端输出的数据信号，输出受控组合逻辑电路中组合逻辑电路的即时逻辑结果，第二逻辑电平与第一逻辑电平不同。

Description

一种芯片、信号处理方法以及电子设备

技术领域

本申请实施例涉及集成电路领域，尤其涉及一种芯片、信号处理方法以及电子设备。

背景技术

随着集成电路技术发展，异步电路在高性能芯片设计中所占比重越来越高。异步电路不同于同步电路，异步电路不用全局时钟来协调系统中的时序，而通过上下级控制电路模块之间的握手信号协调上下级电路模块之间的信号时序。

目前异步电路中上下级控制电路模块之间通过握手信号协调信号时序时，为了使得上下级电路模块之间的数据信号和控制信号满足时序约束，一般在上下级控制电路模块之间设计匹配延迟模块，通过匹配延迟模块增加控制信号的时延，从而使得上下级电路模块之间的数据信号和控制信号的时序满足异步电路的时序约束。

由于匹配延迟模块的设计需要增加较多的晶体管或者电容，从而导致匹配延迟模块需要占用芯片较大的电路面积，使得芯片的电路面积开销比较大。

发明内容

本申请实施例提供了一种芯片、信号处理方法以及电子设备，用于降低芯片的电路面积开销。

本申请实施例第一方面提供了一种芯片，该芯片包括第一控制电路、受控组合逻辑电路、第一级时序电路和第二级时序电路。其中，第一级时序电路的数据输出端与受控组合逻辑电路的数据输入端连接，受控组合逻辑电路的数据输出端与第二级时序电路的数据输入端连接。第一控制电路用于向受控组合逻辑电路发送控制信号，当控制信号为第一逻辑电平时，受控组合逻辑电路用于根据控制信号输出被受控组合逻辑电路锁存的逻辑结果，即受控组合逻辑电路中的组合逻辑电路未被使能，增加了数据信号到达的人第二级时序电路的传输时延。当控制信号为第二逻辑电平时，受控组合逻辑电路用于根据第一级时序电路的数据输出端输出的数据信号，输出受控组合逻辑电路中组合逻辑电路的即时逻辑结果，即受控组合逻辑电路中的组合逻辑电路被使能，直接输出组合逻辑电路的即时逻辑结果。第二逻辑电平与第一逻辑电平不同，第一逻辑电平包括低电平，第二逻辑电平包括高电平。

本申请实施例中提供的芯片中，通过在第一级时序电路和第二级时序电路之间的组合逻辑电路增加第一控制电路，使得组合逻辑电路成为受控组合逻辑电路，受控组合逻辑电路基于第一控制电路发送的控制信号输出被锁存的逻辑结果或者即时逻辑结果，从而能够协调受控组合逻辑电路与第二级时序电路的时序约束。相较于通过在第一级时序电路和第二级时序电路增加匹配延迟模块匹配组合逻辑电路时延的方案，本申请实施例中仅需要增加较少的控制器件就可以实现第一级时序电路和第二级时序电路的时序约束，从而降低了芯片的电路面积开销。

一种可能的实施方式中，受控组合逻辑电路包括组合逻辑电路、功率门控电路和锁存电路。组合逻辑电路通过功率门控电路与电源或接地点相连接，功率门控电路包括NMOS管和PMOS管，组合逻辑电路通过PMOS管与电源相连接，通过NMOS管与接地点相连接。组合逻辑电路和锁存电路串联，锁存电路包括传输门电路与延迟电路并联后的电路。当控制信号为第一逻辑电平时，功率门控电路关闭，传输门电路开启，受控组合逻辑电路输出被锁存电路锁存的逻辑结果。当控制信号为第二逻辑电平时，功率门控电路开启，传输门电路关闭，受控组合逻辑电路输出即时逻辑结果。

本申请实施例中的受控组合逻辑电路中，通过功率门控电路和锁存电路实现对组合逻辑电路的控制，其中功率门控电路和锁存电路基于控制信号控制组合逻辑电路输出的逻辑结果，无需匹配延迟模块匹配组合逻辑电路的时延，降低了芯片的电路面积开销。

一种可能的实施方式中，受控组合逻辑电路包括组合逻辑电路、第一传输门电路和锁存电路。第一传输门电路、组合逻辑电路和锁存电路依次串联，锁存电路包括第二传输门电路和延迟电路并联后的电路。当控制信号为第一逻辑电平时，第一传输门电路关闭，第二传输门电路开启，受控组合逻辑电路输出被锁存电路锁存的逻辑结果。当控制信号为第二逻辑电平时，第一传输门电路开启，第二传输门电路关闭，受控组合逻辑电路输出即时逻辑结果。

本申请实施例中的受控组合逻辑电路中，通过第一传输门电路和锁存电路实现对组合逻辑电路的控制，其中第一传输门控电路和锁存电路基于第一控制电路发送的控制信号控制受控组合逻辑电路输出被锁村的逻辑结果或者即时逻辑结果，多种受控组合逻辑电路的实现方式提升了方案的可实现性。

一种可能的实施方式中，控制信号包括第一控制信号和第二控制信号，第二级时序电路包括第二控制电路和下级电路。第一控制电路用于向受控组合逻辑电路发送第一控制信号，第一控制信号用于触发受控组合逻辑电路向下级电路发送第一数据信号，第一数据信号包括被受控组合逻辑电路锁存的逻辑结果和即时逻辑结果。第一控制电路还用于向第二控制电路发请求信号，请求信号用于触发第二控制电路向下级电路发送第一下级控制信号，请求信号和第一控制信号由第一控制电路同时发出，第一数据信号早于第一下级控制信号到达下级电路。

本申请实施例中第一控制电路可以同时向第二控制电路发送请求信号和向受控组合逻辑电路发送第一控制信号，并且由第一控制信号触发的第一数据信号早于由请求信号触发的第一下级控制信号到达下级电路，即确保下级电路被使能时第一数据信号已经到达下级电路，从而保障了受控组合逻辑电路和下级电路之间的时序正确性，进而提升了方案的可实现性。

一种可能的实施方式中，第二控制电路用于向第一控制电路发送响应信号，响应信号用于触发第一控制电路向受控组合逻辑电路发送第二控制信号。组合逻辑电路用于根据第二控制信号向下级电路发送第二数据信号，第二数据信号包括被受控组合逻辑电路锁存的逻辑结果和即时逻辑结果，第二数据信号与第一数据信号不同。第二控制电路还用于向下级电路发送第二下级控制信号，响应信号和第二下级控制信号由第二控制电路同时发出，第二数据信号晚于第二下级控制信号到达下级电路。

本申请实施例中第二控制电路可以同时向第一控制电路发送响应信号和向下级电路发送第二下级控制信号，并且由响应信号触发的第二数据信号晚于第二下级控制信号到达下级电路，即确保下个周期的第二数据信号到达下级电路时下级电路未被使能，从而保障了受控组合逻辑电路和下级电路之间的时序正确性，进而提升了方案的可实现性。

一种可能的实施方式中，第一级时序电路包括第三控制电路和上级电路，上级电路包括锁存器、寄存器或上级组合逻辑电路。第二级时序电路包括第二控制电路和下级电路，下级电路包括锁存器、寄存器或下级组合逻辑电路，组合逻辑电路包括全加器。

本申请实施例中第一级时序电路和第二级时序电路分别为受控组合逻辑电路的上一级电路和受控组合逻辑电路的下一级电路，第一级时序电路和第二级时序电路的多种实现方式提升了方案的丰富性。

一种可能的实施方式中，受控组合逻辑电路包括由组合逻辑电路拆分后的多级受控组合逻辑电路，多级受控组合逻辑电路依次串联，每一级受控组合逻辑电路具有相应控制电路，每一级控制电路用于控制对应的受控组合逻辑电路，具体用于控制该级受控组合逻辑电路中组合逻辑电路输出被锁存的逻辑结果或者输出即时逻辑结果。其中，多级受控组合逻辑电路中每一级受控组合逻辑电路依次对数据信号进行处理，多级受控组合逻辑电路中不同受控组合逻辑电路同时处理多个数据信号。

本申请实施例中可将大延迟的组合逻辑电路拆分为多级受控组合逻辑电路，多级受控组合逻辑电路中不同受控组合逻辑电路同时处理多个数据信号，相较于一个组合逻辑电路处理完一个数据再处理下一个数据，拆分后的多级受控组合逻辑电路能够并行处理多个数据信号，从而提升了芯片处理数据的吞吐量，进一步提高了芯片的处理速度。

本申请实施例第二方面提供了一种信号处理方法，该方法可以由芯片执行，也可以由芯片的部分电路，例如芯片中受控组合逻辑电路、第一控制电路和第二控制电路等执行，还可以由能实现全部或部分芯片功能的逻辑模块或软件实现。第一方面提供的方法包括以下步骤：受控组合逻辑电路接收第一控制电路发送的控制信号。当控制信号为第一逻辑电平时，受控组合逻辑电路根据控制信号输出被受控组合逻辑电路锁存的逻辑结果。当控制信号为第二逻辑电平时，受控组合逻辑电路根据第一级时序电路的数据输出端的数据信号，输出受控组合逻辑电路中组合逻辑电路的即时逻辑结果，第二逻辑电平与第一逻辑电平不同。

一种可能的实施方式中，受控组合逻辑电路包括组合逻辑电路、功率门控电路和锁存电路，组合逻辑电路通过功率门控电路与电源或接地点相连接，组合逻辑电路和锁存电路串联，锁存电路包括传输门电路与延迟电路并联后的电路，受控组合逻辑电路根据控制信号输出被受控组合逻辑电路锁存的逻辑结果的过程中，当控制信号为第一逻辑电平时，功率门控电路关闭，传输门电路开启，受控组合逻辑电路输出被锁存电路锁存的逻辑结果。

一种可能的实施方式中，受控组合逻辑电路包括组合逻辑电路、第一传输门电路和锁存电路，第一传输门电路、组合逻辑电路和锁存电路依次串联，锁存电路包括第二传输门电路和延迟电路并联后的电路，受控组合逻辑电路根据第一级时序电路的数据输出端的数据信号，输出受控组合逻辑电路中组合逻辑电路的即时逻辑结果的过程中，当控制信号为第二逻辑电平时，功率门控电路开启，传输门电路关闭，受控组合逻辑电路根据第一级时序电路的数据输出端的数据信号，输出即时逻辑结果。

一种可能的实施方式中，第一控制电路向第二控制电路发送请求信号，请求信号用于触发第二控制电路向下级电路发送第一下级控制信号。受控组合逻辑电路向下级电路发送第一数据信号，第一数据信号基于第一控制电路发送的第一控制信号触发，请求信号和第一控制信号由第一控制电路同时发出，第一数据信号早于第一下级控制信号到达下级电路。

一种可能的实施方式中，第一控制电路接收第二控制电路发送的响应信号，响应信号用于触发第一控制电路向受控组合逻辑电路发送第二控制信号。受控组合逻辑电路向下级电路发送第二数据信号，第二数据信号基于第一控制电路发送的第二控制信号触发。第二控制电路向下级电路发送第二下级控制信号，响应信号和第二下级控制信号由第二控制电路同时发出，第二数据信号晚于第二下级控制信号到达下级电路。

一种可能的实施方式中，下级电路包括锁存器、寄存器或下级组合逻辑电路。

一种可能的实施方式中，将芯片中的组合逻辑电路拆分为多级受控组合逻辑电路，多级受控组合逻辑电路依次串联，每一级受控组合逻辑电路具有相应控制电路，每一级控制电路向对应的受控组合逻辑电路发送控制信号，使得该级受控组合逻辑电路中组合逻辑电路输出被锁存的逻辑机构或即时逻辑结果。其中，多级受控组合逻辑电路中每一级受控组合逻辑电路依次对数据信号进行处理，多级受控组合逻辑电路中不同受控组合逻辑电路同时处理多个数据信号。

本申请实施例第三方面提供了一种电子设备，包括处理器，处理器与存储器耦合，处理器用于存储指令，当指令被处理器执行时，以使得电子设备上述第二方面或第二方面任意一种的可能的实施方式所述的方法。

可以理解，上述提供的任一种信号处理方法或电子设备等所能达到的有益效果可参考对应的芯片中的有益效果，此处不再赘述。

附图说明

图1a为本申请实施例提供的一种芯片的异步系统架构示意图；

图1b为本申请实施例提供的另一种芯片的异步系统架构示意图；

图2为本申请实施例提供的一种信号处理方法的流程示意图；

图3为本申请实施例提供的一种受控组合逻辑电路的示意图；

图4为本申请实施例提供的另一种受控组合逻辑电路的示意图；

图5为本申请实施例提供的一种组合逻辑电路拆分的示意图；

图6为本申请实施例提供的一种控制电路的示意图；

图7a为本申请实施例提供的另一种芯片的异步系统架构示意图；

图7b为本申请实施例提供的一种芯片的异步系统逻辑时序图；

图7c为本申请实施例提供的一种加法器的示意图；

图8a为本申请实施例提供的一种具备延迟匹配模块的异步系统架构示意图；

图8b为本申请实施例提供的另一种芯片的异步系统逻辑时序图；

图8c为本申请实施例提供的另一种芯片的异步系统逻辑时序图；

图9为本申请实施例提供的一种电子设备的结构示意图。

具体实施方式

本申请实施例提供了一种芯片、信号处理方法以及电子设备，用于降低芯片的电路面积开销。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

下面结合附图介绍本申请实施例提供的芯片、信号处理方法以及电子设备。

请参阅图1a，图1a为本申请实施例提供的一种芯片的异步系统架构示意图。如图1a所示，本申请实施例提供的芯片包括第一控制电路101、受控组合逻辑电路102、第二级时序电路103和第一级时序电路104。其中，第一控制电路101与受控组合逻辑电路102相连接，第一时序电路104的数据输出端与受控组合逻辑电路102的数据输入端相连接，受控组合逻辑电路102的数据输出端与第二时序电路103的数据输入端相连接。

如图1a所示，第二级时序电路103中包括第二控制电路1031和下级电路1032，第一级时序电路104中包括第三控制电路1041和上级电路1042。第三控制电路1031、第一控制电路101和第二控制电路1031依次连接，组成握手信号的传输路径。上级电路1042、受控组合逻辑电路102和下级电路1032依次相连接，组成数据信号的传输路径。

本申请实施例中第一控制电路101用于向受控组合逻辑电路102发送控制信号，基于控制信号使能受控组合逻辑电路102。第一控制电路101还用于向第二控制电路1031和第三控制电路103发送握手信号，握手信号包括请求信号和响应信号，控制信号和握手信用都用于协调两级时序电路之间的时序。

受控组合逻辑电路102用于根据第一控制电路101发送的控制信号输出受控组合逻辑电路102中组合逻辑电路的被锁存逻辑结果或者即时逻辑结果，从而满足两级电路之间的时序约束。受控组合逻辑电路102还用于接收上级电路1042发送的数据信号，以及向下级电路1032发送处理后的数据信号。

本申请实施例中上级电路1042和下级电路1032都可以是锁存器、寄存器或其他受控组合逻辑电路。

请参阅图1b，图1b为本申请实施例中提供的一个异步系统的示例。在图1b所示的示例中，第一控制电路为Ctrl1，受控组合逻辑电路为CL0，第二控制电路为Ctrl2，下级电路为Latch2，第三控制电路为Ctrl0，上级电路为Latch0。

在图1b所示的示例中，以Ctrl1和Ctrl2所在的这两级电路为例，Ctrl1能够同时向CL0发送第一控制信号en1和向Ctrl2发送请求信号req2，第一控制信号en1能够使能CL0向Latch2发送第一数据信号data2，请求信号req2能够触发Ctrl2向Latch2发送第一下级控制信号en2。

在上述信号传输过程中，Ctrl1为请求信号req2和第一控制信号en1的散发点(point of divergence，POD)。Latch2为第一数据信号data2和第一下级控制信号en2的交汇点(point of convergence，POC)。

在图1b所示的示例中，Ctrl2接收到Ctrl1发送的请求信号req2之后，Ctrl2会同时向Ctrl1发送响应信号ack2和向Latch2发送第二下级控制信号en2’，响应信号ack2能够触发Ctrl1向CL0发送第二控制信号en1’，第二控制信号en1’能够使能CL0向Latch2发送第二数据信号data2’。

在上述信号传输过程中，Ctrl2为响应信号ack2和第二下级控制信号en2’的散发点。Latch2为第二数据信号data2’和第二下级控制信号en2’的交汇点。

请参阅图2，图2为本申请实施例提供的一种信号处理方法。本申请实施例提供的信号处理方法包括以下步骤：

201.第一控制电路向受控组合逻辑电路发送第一控制信号。

第一控制电路向受控组合逻辑电路发送第一控制信号。具体的，第一控制电路可以根据第三控制电路发送的请求信号向受控组合逻辑电路发送第一控制信号，即第一控制信号可以基于上级控制电路发送的请求信号触发。

例如，在图1b所示的示例中，Ctrl1接收Ctrl10发送的请求信号req1，并根据req1向受控组合逻辑电路CL0发送第一控制信号en1。

202.第一控制电路向第二控制电路发送请求信号。

第一控制电路向第二控制电路发送请求信号。具体的，第一控制电路向受控制逻辑电路发送第一控制信号的同时，第一控制电路向第二控制电路发送请求信号，该请求信号用于触发第二控制电路向下级电路发送控制信号。

例如，在图1b所示的示例中，Ctrl1向CL0发送第一控制信号en1的同时，Ctrl1向Ctrl2发送请求信号req2，请求信号req2用于触发Ctrl2向Latch2发送控制信号。

203.受控组合逻辑电路根据第一控制信号向下级电路发送第一数据信号。

受控组合逻辑电路根据第一控制信号向下级电路发送第一数据信号，第一数据信号包括被锁存的逻辑结果和即时逻辑结果。具体的，当控制信号为第一逻辑电平时，受控组合逻辑电路根据控制信号输出被受控组合逻辑电路锁存的逻辑结果。当控制信号为第二逻辑电平时，受控组合逻辑电路输出受控组合逻辑电路中组合逻辑电路的即时逻辑结果，第二逻辑电平与第一逻辑电平不同。

下面以第一逻辑电平为低电平0，第二逻辑电平为高电平1为例介绍步骤203。

请参阅表1，表1为本申请实施例提供的一种受控组合逻辑电路的逻辑功能表。如表1所示，表1中in为输入受控逻辑的数据信号，out*为受控组合逻辑电路上一周期的逻辑结果，out为受控组合逻辑输出的逻辑结果。

表1

en	in	out*	out
				1	0	任意	f(0)
1	1	任意	f(1)
				0	任意	0	0
0	任意	1	1

从表1中可以看出，当控制信号en为1时，受控组合逻辑电路根据in输出f(0)或者f(1)，即受控组合逻辑电路根据输入数据信号输出组合逻辑电路的即时逻辑结果。当控制信号en为0时，受控组合逻辑电路输出上一周期的逻辑结果out*，即受控组合逻辑电路输出被锁存的上一周期的逻辑结果。

204.第二控制电路根据请求信号向下级电路发送第一下级控制信号。

第二控制电路根据请求信号向下级电路发送第一下级控制信号，第一下级控制信号用于使能下级电路。第一下级控制信号要在第一数据信号到达下级电路之后再使能下级电路。

在图1b所示的示例中，Ctrl2根据请求信号req2向Latch2第一下级控制信号en2，CL0根据第一控制信号en1向Latch2发送第一数据信号data2，为了保证异步系统时序的正确性，第一数据信号data2要在第一下级控制信号en2到达Latch2之前到达Latch2。

假设响应信号req2的从Ctrl1传输到Ctrl2的时延为d_req2，Ctrl2内部的传输时延为d_Ctrl2，第一下级控制信号en2从Ctrl2传输到Latch2的时延为d_en2。第一控制信号en1从Ctrl1传输到CL0的时延为d_en1，CL0内部的传输时延为d_CL0，第一数据信号data2从CL0传输到Latch2的时延为d_data2。则为了保证上述时序的正确性，上述传输路径各部分的时延需满足如下不等式(1)：

d_en1+d_CL0+d_data2≤d_req2+d_Ctrl2+d_en2 (1)

205.第二控制电路根据请求信号向第一控制电路发送响应信号。

第二控制电路根据请求信号向第一控制电路发送响应信号。具体的，第二控制电路接收到第一控制电路发送的请求信号之后，向第一控制电路发送该请求信号对应的响应信号，该响应信号用于触发第一控制电路再次使能受控组合逻辑电路。

例如，在图1b所示的示例中，Ctrl2接收到Ctrl1发送的请求信号req2之后，向Ctrl1发送响应信号ack2，响应信号ack2用于触发Ctrl1再次使能CL0。

206.第二控制电路向下级电路发送第二下级控制信号。

第二控制电路根据请求信号向第一控制电路发送响应信号的同时，第二控制电路向下级电路发送第二下级控制信号，第二下级控制信号用于再次使能下级电路。

例如，在图1b所示的示例中，Ctrl2向Ctrl2发送响应信号ack2的同时，Ctrl2向Latch2发送第二下级控制信号en2’，第二下级控制信号en2’用于再次使能Latch2。

207.第一控制电路根据响应信号向受控组合逻辑电路发送第二控制信号。

第一控制电路根据响应信号向受控组合逻辑电路发送第二控制信号，第二控制信号用于再次使能受控组合逻辑电路。

例如，在图1b所示的示例中，Ctrl1接收到Ctrl2发送的响应信号ack2，根据响应信号ack2向受控组合逻辑CL0发送第二控制信号en1’。

208.受控组合逻辑电路根据第二控制信号向下级电路发送第二数据信号。

受控组合逻辑电路向下级电路发送第二数据信号，受控组合逻辑电路根据第二控制信号向下级电路发送第二数据信号的过程与上述步骤203类似，具体不再赘述。为了保证异步系统时序的正确性，第二数据信号在第二下级控制信号再次使能下级电路之后到达下级电路。

例如，在图1b所示的示例中，Ctrl2向Latch2发送第二下级控制信号en2’，Ctrl1根据响应信号ack2向CL0发送第二控制信号en1’，CL0根据第二控制信号en1’向Latch2发送第二数据信号data2’，为了保证异步系统时序的正确性，第二数据信号data2’要在第二下级控制信号en2’到达Latch2之后到达Latch2。

假设响应信号ack2从Ctrl2传输到Ctrl1的时延为d_ack2，Ctrl1内部的传输时延为d_Ctrl1，第二数据信号en1’从Ctrl1传输到CL0的时延为d_en1，Ctrl2内部的传输时延为d_Ctrl2，第二下级控制信号en2’从Ctrl1传输到Latch2的时延为d_en2，CL0内部的传输时延为d_CL0，第二数据信号data2’从CL0传输到Latch2的时延为d_data2。则为了保证异步系统的时序正确性，上述时延需满足如下不等式(1)和不等式(2)：

d_ack2+d_Ctrl1+d_en1+d_CL0+d_data2≥d_Ctrl2+d_en2 (2)

结合不等式(1)和不等式(2)，可以得到d_CL0需满足如下不等式(3)：

d_en2-d_ack2-d_Ctrl1≤d_CL0≤d_req2+d_en2 (3)

根据以上信号传输方法步骤201至步骤208可知，本申请实施例中异步系统的时序约束包括：第一控制信号en1和向Ctrl2发送请求信号req2从散发点Ctrl1发出后，Latch2要在第一数据信号data2在到达之后被使能，而且，Latch2要在第二数据信号data2’到达之前再次被使能。即第一控制电路Ctrl1对受控组合逻辑电路CL0进行控制，使得CL0内部传输时延需满足上述不等式(3)。

下面分别介绍本申请实施例中提供的芯片中的受控组合逻辑电路和第一控制电路。

首先，结合附图具体介绍本申请实施例提供的受控组合逻辑电路，其中，受控组合逻辑电路包括功率门控式和传输门式，下面分别进行介绍：

请参阅图3，图3为本申请实施例提供的一种功率门控式的受控组合逻辑电路示意图。如图3所示，受控组合逻辑电路包括组合逻辑电路301、功率门控电路302a、功率门控电路302b和锁存电路303。其中，组合逻辑电路301通过功率门控电路302a与电源Vcc连接，组合逻辑电路301通过功率门控电路302b与接地点Gnd相连接，组合逻辑电路301与锁存电路303串联。锁存电路303包括传输门电路T0和延迟电路并联后的电路。

其中，功率门控电路302a用于控制组合逻辑电路301与电源Vcc之间的通断，功率门控电路302b用于控制控制组合逻辑电路301与接地点Gnd之间的通断。功率门控电路302a和功率门控电路302b都包括NMOS晶体管和PMOS晶体管。

锁存电路303用于锁存或者输出组合逻辑电路301的逻辑结果，具体的，当锁存电路303中的传输门电路T0导通时，锁存电路303锁存组合逻辑电路301的逻辑结果，当锁存电路303中的传输门电路T0断开时，锁存电路303输出组合逻辑电路301的逻辑结果。

在图3所示的一个实施例中，功率门控电路302a为PMOS晶体管MP0、功率门控电路302b为NMOS晶体管MN0,锁存电路303为传输门TO和延迟电路并联后的电路，其中，延迟电路由2个反相器串联组成。

当控制信号为第一逻辑电平时，功率门控电路关闭，传输门电路开启，受控组合逻辑电路根据控制信号输出被所述受控组合逻辑电路锁存的逻辑结果。例如，当受控组合逻辑电路的控制信号en为低电平0时，则图3中为高电平1，此时晶体管MP0关闭，晶体管MN0关闭，组合逻辑电路CL处于高阻态，但是传输门T0开启，延迟电路与传输门T0形成环路，使得组合逻辑电路CL输出的逻辑结果被锁存，受控组合逻辑电路输出结果不变。

当控制信号为第二逻辑电平时，功率门控电路开启，传输门电路关闭，受控组合逻辑电路根据第一级时序电路的数据输出端输出的数据信号，输出受控组合逻辑电路中组合逻辑电路的即时逻辑结果，第二逻辑电平与第一逻辑电平不同。例如，当受控组合逻辑电路的控制信号en为高电平1时，则图3中为低电平0，此时晶体管MP0开启，晶体管MN0开启，传输门T0关闭，受控组合逻辑电路输出组合逻辑电路CL的即时逻辑结果。

请参阅图4，图4为本申请实施例提供的一种传输门控式的受控组合逻辑电路示意图。如图4所示，受控组合逻辑电路包括组合逻辑电路401、第一传输门电路402和锁存电路403，第一传输门电路402、组合逻辑电路401和锁存电路403依次串联。锁存电路403包括第二传输门电路和延迟电路并联后的电路。

其中，第一传输门电路402用于控制组合逻辑电路401与上级电路之间的通断。锁存电路403与上述图3中的锁存电路303的功能类似，此处不再赘述。

在图4所示的一个实施例中，第一传输门电路402为T1、组合逻辑电路401为CL,锁存电路403为第二传输门T2和延迟电路并联后的电路，其中延迟电路由2个反相器串联组成。

当控制信号为第一逻辑电平时，第一传输门电路关闭，第二传输门电路开启，受控组合逻辑电路根据控制信号输出被所述受控组合逻辑电路锁存的逻辑结果。例如，当受控组合逻辑电路的控制信号en为低电平0时，则图3中为高电平1，此时第一传输门T1关闭,组合逻辑电路CL的输出被T1隔断，但第二传输门T2开启，延迟电路与第二传输门T2形成环路，使得组合逻辑电路CL输出的逻辑结果被锁存，受控组合逻辑电路输出结果不变。

当控制信号为第二逻辑电平时，第一传输门电路开启，第二传输门电路关闭，受控组合逻辑电路根据第一级时序电路的数据输出端输出的数据信号，输出受控组合逻辑电路中组合逻辑电路的即时逻辑结果。例如，当受控组合逻辑电路的控制信号en为高电平1时，则图4中为低电平0，此时第一传输门T1开启,第二传输门T2关闭，受控组合逻辑电路输出组合逻辑电路CL的即时逻辑结果。

本申请实施例中也可以对芯片中的大规模组合逻辑电路进行拆分，得到多级受控组合逻辑电路，下面结合附图对本申请实施例中对大规模组合逻辑电路进行拆分后的信号处理方法。

请参阅图5，图5为本申请实施例提供的一种多级受控组合逻辑电路的示意图。如图5所示，其中(a)图为对芯片中的大规模组合逻辑进行拆分的示意图，(a)图中组合逻辑电路CL可以拆分为CL0至CLn共n级组合逻辑电路。(b)图为拆分后的n级组合逻辑电路所对应的功率门控式的多级受控组合逻辑电路。(c)图为拆分后的n级组合逻辑电路所对应的传输门控式的多级受控组合逻辑电路。

在图5所示的示例中，拆分之后的每一级受控组合逻辑电路都有一个对应的控制电路，每一级受控组合逻辑电路都可以基于相应的控制电路发送的控制信号控制受控组合逻辑的传输时延，使得每一级受控组合逻辑电路都能够满足上述不等式(3)的时延约束。

本申请实施例中，当芯片中大规模组合逻辑电路的本身时延较大时，无法通过增加控制电路使得受控组合逻辑电路满足上述不等式(1)的时序要求时，则可以将该大规模组合逻辑电路拆分为多级受控组合逻辑电路，此时，每一级受控组合逻辑电路都可以满足不等式(1)的时序要求。另外，由于对大规模组合逻辑电路进行拆分后，每一级受控组合逻辑电路可以同时处理不同的数据信号，提升了芯片处理数据的吞吐率从而提升了数据信号的处理效率。

以上介绍了本申请实施例中的受控组合逻辑电路，下面结合附图具体介绍本申请实施例提供的控制电路。

请参阅图6，图6为本申请实施例提供的一种控制电路的示意图。如图6所示，其中(a)图为控制电路的整体结构示意图，(b)图为控制电路的内部结构示意图。当大规模组合逻辑电路拆分为多级受控组合逻辑电路时，每一级受控组合逻辑电路对应的控制电路结构相同。

在图6所示的示例中，控制电路Ctrl包括反相器和Muller C单元。控制电路Ctrl可以接收上一级控制电路发送的请求信号req_i，并根据请求信号req_i向下一级控制电路发送的请求信号req_i+1。控制电路Ctrl也可以接收下一级控制电路发送的响应信号ack_i+1，并根据响应信号ack_i+1向上一级控制电路发送的响应信号ack_i，以及根据响应信号ack_i+1向受控组合逻辑电路发送控制信号en_i。

下面，组合逻辑电路以加法器为例，介绍本申请实施例中的多级受控组合逻辑电路。

请参阅图7a，图7a为本申请实施例提供的一种芯片的异步系统示意图。在图7a所示的示例中，多级受控组合逻辑电路为可控时序的8位行波进位全加器，其中每一位加法器对应一个控制电路。另外，图7a中为了体现导线的延迟，在每条导线上都接入了两个反相器，包括在8位全加器之间的数据传输导线以及控制电路上的导线。

在图7a所示的示例中，数据信号从锁存器Latch0的输入端传输到Latch9的输出端。其中，每一级加法器的输入数据信号data_i的翻转时刻都要早于该级加法器的控制信号en_i的翻转时刻，从而保证了时序的准确性。

请参阅图7b，图7b为本申请实施例提供的一种多级受控组合逻辑电路的仿真时序图。如图7b所示，图7b为图7a中的异步系统所对应的仿真时序图，从图7b中可以看出，数据信号data1信号的翻转时刻早于控制信号ctrl1信号翻转时刻，同样，数据信号data9信号的翻转时刻早于控制信号ctrl9信号翻转时刻，因此，时序可控的8位加法器中每一级受控加法器都满足时序约束。

请参阅图7c，图7c为本申请实施例中提供的一种加法器的电路示意图。如图7c所示，其中(a)图是传统的加法器，(b)图为本申请实施例中增加了功率门控电路和锁存电路的加法器。对比(a)图和(b)图可知，受控组合逻辑电路相较于组合逻辑电路增加了10个晶体管，另外受控组合逻辑电路对应的控制电路需要10个晶体管，因此本申请实施例提供的芯片中仅需20个晶体管就实现单级受控组合逻辑电路满足时序约束。而通过匹配延迟模块协调约束，匹配延迟模块中则需要增加更多的晶体管和占用电路面积较大的电容器。因此，本申请实施例提供的匹配延迟模块的异步电路减少了芯片的电路面积开销。

请参阅图8a，图8a为本申请实施例提供的一种具有匹配延迟模块的异步系统示意图。如图8a所示，其中组合逻辑电路以加法器为例，组合逻辑电路无对应的控制电路，异步系统通过匹配延迟模块控制请求信号的时延，从而使得Latch0所在的第一时序电路和Latch1所在的第二时序电路满足时序约束，即图中数据信号sum早于控制信号en1到达Latch1。

请参阅图8b，图8b为本申请实施例提供的一种具有匹配延迟模块的异步系统的仿真时序图。如图8b所示，图8b为图8a中的异步系统所对应的仿真时序图，从图8b中可以看出，在加入匹配延迟模块之前，数据信号sum的翻转时刻晚于请求信号req1的翻转时刻，即数据信号sum晚于控制信号en1到达Latch1，不满足时序约束。在加入匹配延迟模块之后，数据信号sum的翻转时刻早于请求信号req_delay的翻转时刻，即数据信号sum早于控制信号en1到达Latch1，满足时序约束。

请参阅图8c，图8c为本申请实施例提供的另一种具有匹配延迟模块的异步系统的仿真时序图。如图8c所示，图8c为图8a中的异步系统所对应的仿真时序图，从图8c中可以看出，请求信号req_delay包含了一个信号簇，该信号簇中的信号分别为req1分别经过了从8个到80个反相器延迟后的请求信号。结合图8a可知，req1在经过了匹配延迟模块的80个反相器触发的控制信号en1，该en1翻转时刻才能够晚于数据信号sum翻转时刻。

因此，对于一个8位行波进位全加器，需要匹配至少80个反相器作为其匹配延迟模块。如果考虑因电压、温度波动以及工艺偏差等因素，需要给匹配延迟模块留出延迟裕量，则需要更多反相器。在加入匹配延迟模块之后，数据信号sum的翻转时刻才能早于请求信号req_delay的翻转时刻，进而保证时序的准确性。

请参阅表2，表2为具备具有匹配延迟模块的异步系统的信号传输时延表。如表2所示，其中，d_en0为控制信号en0的传输时延，d_latch0为latch0的传输时延，d_data1为数据信号在从latch0传输到CL0的传输时延，d_CL0为组合逻辑电路CL0的传输时延，d_data2为数据信号从CL0传输到latch1的传输时延。

其中，d_req1’为请求信号从ctrl0传输匹配延迟模块的时延，d_match为匹配延迟模块的时延，d_req1为请求信号从匹配延迟模块传输到ctrl1的时延，d_ctrl1为控制电路ctrl1的传输时延，d_en1为控制信号en1的传输时延。在表2所示的示例中，上述时延满足如下公式：

d_en0+d_latch0+d_data1+d_CL0+d_data2＝746.2ps；

d_req1’+d_match+d_req1+d_ctrl1+d_en1＝901.71ps；

746.21ps＜901.71ps，因此，具有匹配延迟模块的异步系统的信号满足时延约束。

表2

Delay	Value(ps)
		den0	31.99
dlatch0	54.60
		ddata1	25.87
dCL0	613.73
		ddata2	20.02
dreq1’	27.55
		dmatch	755.63
dreq1	26.21
		dctrl1	62.50
den1	29.82

请参阅表3，表3为本申请实施例提供的不具备匹配延迟模块的异步系统的信号传输时延表。如表3所示，其中，d_en1为第一控制信号en1的传输时延，d_CL0为组合逻辑电路的传输时延，d_data2为数据信号从组合逻辑电路CL0传输到下级电路的时延。

d_req2是请求信号req2从CL0对应的第一控制电路ctrl1传输到第二控制电路ctrl2的时延，d_ctrl2为第二控制电路ctrl2的传输时延，d_en2为第一下级控制信号en2的传输时延。在表3所示的示例中，上述时延满足如下公式：

d_en1+d_CL0+d_data2＝105.27ps；

d_req2+d_ctrl2+d_en2＝119.34ps；

105.27ps＜119.34ps，因此，本申请实施例提供的异步系统的信号满足时延约束。

表3

Delay	Value(ps)
		den1	27.77
dCL0	51.15
		ddata2	26.45
dreq2	28.69
		dctrl2	63.27
den2	27.38
		dack2	26.20

本申请实施例中将芯片中的大延迟组合逻辑电路拆分为多级受控组合逻辑电路，多级受控组合逻辑电路中不同受控组合逻辑电路同时处理多个数据信号，相较于一个大规模组合逻辑电路处理完一个数据再处理下一个数据，拆分为多级受控组合逻辑虽然增加了处理单个数据的时长，但是，拆分后的多级受控组合逻辑电路能够并行处理数据信号，提升芯片处理数据的吞吐量，进一步提高了芯片的处理速度。

例如，在上述实施例中，具体匹配延迟模块的组合逻辑电路数据信号data0到数据先data2的传输时间为0.81ns，吞吐量为533.33M/s。而无匹配延迟模块的多级受控组合电路中数据信号data1到数据信号data10的传输时间虽然为1.18ns，但是吞吐量为1.93G/s。

以上介绍了本申请实施例中的芯片和信号处理方法，下面介绍本申请实施例中的电子设备。

请参阅图9，图9为本申请实施例提供的一种电子设备示意图。如图9所示，该电子设备900包括：处理器910、存储器920和接口930，处理器910、存储器920与接口930通过总线(图中未标注)耦合。存储器920存储有指令，当存储器920中的执行指令被执行时，电子设备900执行上述方法实施例中的芯片所执行的方法。

电子设备900可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(application specific integrated circuit，ASIC)，或，一个或多个微处理器(digital singnal processor，DSP)，或，一个或者多个现场可编程门阵列(fieldprogrammable gate array，FPGA)，或这些集成电路形式中至少两种的组合。再如，当装置中的单元可以通过处理元件调度程序的形式实现时，该处理元件可以是通用处理器，例如中央处理器(central processing unit，CPU)或其它可以调用程序的处理器。再如，这些单元可以集成在一起，以片上系统(system-on-a-chip，SOC)的形式实现。

处理器910可以是中央处理单元(central processing unit，CPU)，还可以是其它通用处理器、数字信号处理器(digital signal processor，DSP)、专用集成电路(application specific integrated circuit，ASIC)、现场可编程门阵列(fieldprogrammable gate array，FPGA)或者其它可编程逻辑器件、晶体管逻辑器件，硬件部件或者其任意组合。通用处理器可以是微处理器，也可以是任何常规的处理器。

需要说明的是，在一种可能的实施方式中，处理器910包括本申请实施例所述的芯片。

存储器920可以包括只读存储器和随机存取存储器，并向处理器910提供指令和数据。存储器920还可以包括非易失性随机存取存储器。

存储器920可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(read-only memory，ROM)、可编程只读存储器(programmable ROM，PROM)、可擦除可编程只读存储器(erasable PROM，EPROM)、电可擦除可编程只读存储器(electrically EPROM，EEPROM)或闪存。易失性存储器可以是随机存取存储器(random access memory，RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(static RAM，SRAM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(double data date SDRAM，DDR SDRAM)、增强型同步动态随机存取存储器(enhanced SDRAM，ESDRAM)、同步连接动态随机存取存储器(synchlink DRAM，SLDRAM)和直接内存总线随机存取存储器(direct rambus RAM，DR RAM)。

总线除包括数据总线之外，还可以包括电源总线、控制总线和状态信号总线等。总线可以是快捷外围部件互连标准(peripheral component interconnect express，PCIe)总线，或扩展工业标准结构(extended industry standard architecture，EISA)总线、统一总线(unified bus，Ubus或UB)、计算机快速链接(compute express link，CXL)、缓存一致互联协议(cache coherent interconnect for accelerators，CCIX)等。总线可以分为地址总线、数据总线、控制总线等。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，read-onlymemory)、随机存取存储器(RAM，random access memory)、磁碟或者光盘等各种可以存储程序代码的介质。

Claims (16)

1.一种芯片，其特征在于，包括第一控制电路、受控组合逻辑电路、第一级时序电路和第二级时序电路，所述第一级时序电路的数据输出端与所述受控组合逻辑电路的数据输入端连接，所述受控组合逻辑电路的数据输出端与所述第二级时序电路的数据输入端连接，其中：

所述第一控制电路用于向所述受控组合逻辑电路发送控制信号；

当所述控制信号为第一逻辑电平时，所述受控组合逻辑电路用于根据所述控制信号输出被所述受控组合逻辑电路锁存的逻辑结果；

当所述控制信号为第二逻辑电平时，所述受控组合逻辑电路用于根据所述第一级时序电路的数据输出端输出的数据信号，输出所述受控组合逻辑电路中组合逻辑电路的即时逻辑结果，所述第二逻辑电平与所述第一逻辑电平不同。

2.根据权利要求1所述的芯片，其特征在于，所述受控组合逻辑电路包括所述组合逻辑电路、功率门控电路和锁存电路；

所述组合逻辑电路通过所述功率门控电路与电源或接地点相连接，所述组合逻辑电路和所述锁存电路串联，所述锁存电路包括传输门电路与延迟电路并联后的电路；

当所述控制信号为所述第一逻辑电平时，所述功率门控电路关闭，所述传输门电路开启，所述受控组合逻辑电路输出被所述锁存电路锁存的逻辑结果；

当所述控制信号为所述第二逻辑电平时，所述功率门控电路开启，所述传输门电路关闭，所述受控组合逻辑电路输出所述即时逻辑结果。

3.根据权利要求1所述的芯片，其特征在于，所述受控组合逻辑电路包括所述组合逻辑电路、第一传输门电路和锁存电路；

所述第一传输门电路、所述组合逻辑电路和所述锁存电路依次串联，所述锁存电路包括第二传输门电路和延迟电路并联后的电路；

当所述控制信号为第一逻辑电平时，所述第一传输门电路关闭，所述第二传输门电路开启，所述受控组合逻辑电路输出被所述锁存电路锁存的逻辑结果；

当所述控制信号为第二逻辑电平时，所述第一传输门电路开启，所述第二传输门电路关闭，所述受控组合逻辑电路输出所述即时逻辑结果。

4.根据权利要求1至3中任一项所述的芯片，其特征在于，所述控制信号包括第一控制信号和第二控制信号，所述第二级时序电路包括第二控制电路和下级电路；

所述第一控制电路用于向所述受控组合逻辑电路发送所述第一控制信号，所述第一控制信号用于触发所述受控组合逻辑电路向所述下级电路发送第一数据信号，所述第一数据信号包括所述被所述受控组合逻辑电路锁存的逻辑结果和所述即时逻辑结果；

所述第一控制电路还用于向所述第二控制电路发请求信号，所述请求信号用于触发所述第二控制电路向所述下级电路发送所述第一下级控制信号，所述请求信号和所述第一控制信号由所述第一控制电路同时发出，所述第一数据信号早于所述第一下级控制信号到达所述下级电路。

5.根据权利要求4所述的芯片，其特征在于，所述第二控制电路用于向所述第一控制电路发送响应信号，所述响应信号用于触发所述第一控制电路向所述受控组合逻辑电路发送第二控制信号；

所述组合逻辑电路用于根据所述第二控制信号向所述下级电路发送第二数据信号，所述第二数据信号包括所述被所述受控组合逻辑电路锁存的逻辑结果和所述即时逻辑结果，所述第二数据信号与所述第一数据信号不同；

所述第二控制电路还用于向所述下级电路发送第二下级控制信号，所述响应信号和所述第二下级控制信号由所述第二控制电路同时发出，所述第二数据信号晚于所述第二下级控制信号到达所述下级电路。

6.根据权利要求4或5所述的芯片，其特征在于，所述下级电路包括锁存器、寄存器或下级组合逻辑电路。

7.根据权利要求1至6中任意一项所述的芯片，其特征在于，所述第一时序电路包括第三控制电路和上级电路，所述上级电路包括锁存器、寄存器或上级组合逻辑电路。

8.一种信号处理方法，其特征在于，包括；

受控组合逻辑电路接收第一控制电路发送的控制信号；

当所述控制信号为第一逻辑电平时，所述受控组合逻辑电路根据所述控制信号输出被所述受控组合逻辑电路锁存的逻辑结果；

当所述控制信号为第二逻辑电平时，所述受控组合逻辑电路根据第一级时序电路的数据输出端的数据信号，输出所述受控组合逻辑电路中组合逻辑电路的即时逻辑结果，所述第二逻辑电平与所述第一逻辑电平不同。

9.根据权利要求8所述的方法，其特征在于，所述受控组合逻辑电路包括所述组合逻辑电路、功率门控电路和锁存电路，所述组合逻辑电路通过所述功率门控电路与电源或接地点相连接，所述组合逻辑电路和所述锁存电路串联，所述锁存电路包括传输门电路与延迟电路并联后的电路，所述受控组合逻辑电路根据所述控制信号输出被所述受控组合逻辑电路锁存的逻辑结果包括：

当所述控制信号为所述第一逻辑电平时，所述功率门控电路关闭，所述传输门电路开启，所述受控组合逻辑电路输出被所述锁存电路锁存的逻辑结果。

10.根据权利要求8所述的方法，其特征在于，所述受控组合逻辑电路包括所述组合逻辑电路、第一传输门电路和锁存电路，所述第一传输门电路、所述组合逻辑电路和所述锁存电路依次串联，所述锁存电路包括第二传输门电路和延迟电路并联后的电路，所述受控组合逻辑电路根据第一级时序电路的数据输出端的数据信号，输出所述受控组合逻辑电路中组合逻辑电路的即时逻辑结果包括：

当所述控制信号为所述第二逻辑电平时，所述功率门控电路开启，所述传输门电路关闭，所述受控组合逻辑电路根据所述第一级时序电路的数据输出端的数据信号，输出所述即时逻辑结果。

11.根据权利要求8至10中任一项所述的方法，其特征在于，所述方法还包括：

所述第一控制电路向第二控制电路发送请求信号，所述请求信号用于触发所述第二控制电路向所述下级电路发送第一下级控制信号；

所述受控组合逻辑电路向下级电路发送第一数据信号，所述第一数据信号基于所述第一控制电路发送的第一控制信号触发，所述请求信号和所述第一控制信号由所述第一控制电路同时发出，所述第一数据信号早于所述第一下级控制信号到达所述下级电路。

12.根据权利要求11所述的方法，其特征在于，所述方法还包括：

所述第一控制电路接收所述第二控制电路发送的响应信号，所述响应信号用于触发所述第一控制电路向所述受控组合逻辑电路发送第二控制信号；

所述受控组合逻辑电路向下级电路发送第二数据信号，所述第二数据信号基于所述第一控制电路发送的第二控制信号触发；

所述第二控制电路向所述下级电路发送第二下级控制信号，所述响应信号和所述第二下级控制信号由所述第二控制电路同时发出，所述第二数据信号晚于第二下级控制信号到达所述下级电路。

13.根据权利要求11或12所述的方法，其特征在于，所述下级电路包括锁存器、寄存器或下级组合逻辑电路。

14.根据权利要求8至13中任意一项所述的方法，其特征在于，所述第一时序电路包括第三控制电路和上级电路，所述上级电路包括锁存器、寄存器或上级组合逻辑电路。

15.一种电子设备，其特征在于，包括处理器，所述处理器与存储器耦合，所述处理器用于存储指令，当所述指令被所述处理器执行时，以使得所述电子设备执行权利要求8至12中任一项所述的方法。

16.一种电子设备，其特征在于，包括如权利要求1至7中任一项所述的芯片和电路板，所述芯片与所述电路板相连接。