TWI764384B - 記憶體電路及對其執行讀出操作之方法 - Google Patents

記憶體電路及對其執行讀出操作之方法

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Abstract

記憶體電路包括OTP單元、NVM單元，及耦接至OTP單元、NVM單元、及放大器之第一輸入端子的位元線。放大器用以基於位元線上之訊號產生輸出電壓，ADC用以基於輸出電壓產生數位輸出訊號，以及比較器包括耦接至ADC之輸出埠的第一輸入埠，並用以響應於數位輸出訊號與在第二輸入埠處接收到之閾值位準的比較而輸出資料位元。此外，一種對記憶體電路執行讀出操作之方法亦在此揭露。

Description

記憶體電路及對其執行讀出操作之方法
本揭示內容是關於一種記憶體電路及對記憶體電路執行讀出操作之方法。
在一些應用中，積體電路(integrated circuit；IC)包括將資料儲存在非揮發性記憶體(non-volatile memory；NVM)中的記憶體電路，其中資料當IC停電後不會損失。NVM單元之類型包括磁性隨機存取記憶體(magnetic random-access memory；MRAM)單元，其中磁穿隧接面(magnetic tunnel junction；MTJ)可程式化至高電阻狀態及低電阻狀態(其表示儲存的邏輯狀態)；電阻式隨機存取記憶體(resistive random-access memory；ReRAM)單元，可程式化至高電阻狀態及低電阻狀態；及單次可程式化(one-time-programmable；OTP)單元，諸如反熔絲位元，其中跨介電層施加電場以永久改變(例如，擊穿)一或更多種介電質材料(氧化物等)，以在程式化操作中減小電阻。有時，為了確定儲存於NVM單元中之邏輯狀態，產生具有基於NVM單元之路徑電阻的值的訊號。
本揭示內容包含一種記憶體電路。記憶體電路包括OTP單元、NVM單元、耦接至OTP單元及NVM單元之位元線、包括耦接至位元線之第一輸入端子的放大器、ADC及比較器，放大器用以基於位元線上之訊號產生輸出電壓，ADC用以基於輸出電壓產生數位輸出訊號，比較器包括耦接至ADC之輸出埠之第一輸入埠，其中比較器用以響應於數位輸出訊號與在第二輸入埠處接收到之閾值位準的比較結果而輸出資料位元。
本揭示內容包含一種對記憶體電路執行讀出操作之方法。方法包括：選擇耦接至位元線之OTP單元或耦接至位元線之NVM單元中之一者，基於選定OTP或NVM單元之邏輯狀態，使用放大器以響應於位元線上之訊號產生類比訊號，以及使用ADC以基於類比訊號產生數位輸出訊號。
100:記憶體電路/記憶體讀出電路
110:OTP區段
112:OTP單元
114:選擇電路
120:NVM區段
122:NVM單元
124A:選擇電路
124B:選擇電路
130:可配置電流源
140:可配置電壓源
150:可配置放大器
160:類比數位轉換器(ADC)
170:控制電路
180:數位比較器
200:OTP單元
200BL:局部位元線
200R:電阻
200S:反熔絲結構
200T:電晶體
300:NVM單元
300BL:局部位元線
300I:絕緣層
300M1:磁性層
300M2:磁性層
300R:電阻
300S:MTJ結構
300SL:局部源線
300T:電晶體
400:可配置電流源
500:可配置電壓源
600:可配置放大器
700:方法
710:操作
720:操作
730:操作
740:操作
750:操作
900:方法
910:操作
920:操作
930:操作
940:操作
950:操作
960:操作
當結合附圖閱讀時，根據以下詳細描述可最佳地理解本揭示案的態樣。應注意，根據行業標準實踐，各種特徵未按比例繪製。事實上，為論述清楚起見，各特徵的尺寸可任意地增加或縮小。
第1圖為根據一些實施例的記憶體電路的示意圖。
第2圖為根據一些實施例的OTP單元的示意圖。
第3圖為根據一些實施例的NVM單元的示意圖。
第4圖為根據一些實施例的可配置電流源的示意圖。
第5圖為根據一些實施例的可配置電壓源的示意圖。
第6圖為根據一些實施例的可配置放大器的示意圖。
第7圖為根據一些實施例的對記憶體電路執行讀出操作之方法的流程圖。
第8圖為根據一些實施例的記憶體電路操作參數的表示。
第9圖為根據一些實施例的配置記憶體電路之方法的流程圖。
以下揭示內容提供許多不同實施例或實例，以便實現所提供標的的不同特徵。下文描述部件、值、操作、材料、佈置、或類似項的特定實例，以簡化本揭示案。當然，此等實例僅為實例且不意欲為限制性。考慮其他部件、值、操作、材料、佈置、或類似項。舉例而言，在隨後描述中第一特徵在第二特徵上方或在第二特徵上的形成可包括第一及第二特徵形成為直接接觸的實施例，及亦可包括額外特徵可形成在第一及第二特徵之間，以使得第一及第二特徵可不直接接觸的實施例。另外，本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚的目的，並且本身不指示所論述各實施例及/或配置之間的關係。
另外，為了便於描述，空間相對術語，諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及類似術語，在本文中可用於描述諸圖中所圖示一個元件或特徵與另一(些)元件或(多個)特徵的關係。除附圖中描繪的定向外，空間相對術語意欲包含元件在使 用或操作中的不同定向。設備可為不同定向(旋轉90度或在其他的定向)及可因此相應地解釋在本文中使用的空間相對描述詞。
在各種實施例中，記憶體電路包括耦接至OTP單元及NVM單元兩者之位元線。對OTP單元進行之讀出操作可在位元線上產生電流訊號，對NVM單元進行之讀出操作可在位元線上產生電壓訊號，及放大器可配置以基於任一種位元線訊號類型來產生輸出電壓。基於輸出電壓，類比數位轉換器(analog-to-digital converter；ADC)產生數位輸出訊號，並將其與儲存之閾值位準進行比較，比較結果經輸出作為表示OTP單元及NVM單元中之選定一者的邏輯狀態的資料位元。相比於其中OTP及NVM單元組包括個別感測電路之方法，記憶體讀出電路能夠減少間隔要求並增加讀出功能之整合。
在一些實施例中，針對OTP及NVM單元類型中之每一者，記憶體電路用於確定及儲存至少一個閾值位準。相比於使用預定閾值位準之方法，記憶體電路藉由基於所量測記憶體單元參數設置閾值位準來提高準確度及產率，所量測記憶體單元參數可隨著溫度、時間、及製造製程容差而改變。
第1圖為根據一些實施例的記憶體電路100的示意圖。記憶體電路100，在一些實施例中亦稱為記憶體讀出電路100，為包括以下各者之IC：OTP區段110、NVM區段120、可配置電流源130、可配置電壓源140、可配 置放大器150、類比數位轉換器(ADC)160、控制電路170及數位比較器180。
OTP區段110、NVM區段120、可配置電流源130、及可配置放大器150中之每一者耦接至位元線SBL，位元線SBL在一些實施例中亦稱為共用位元線SBL。NVM區段120、可配置電壓源140及可配置放大器150中之每一者耦接至源線SSL，源線SSL在一些實施例中亦稱為共用源線SSL。可配置放大器150經由訊號線VSH及訊號線VSL耦接至ADC 160，ADC 160之輸出埠(未標記)經由數位輸出匯流排BDOUT耦接至控制電路170之輸入埠(未標記)及數位比較器180之輸入埠(未標記)，OTP區段110之輸出埠(未標記)經由數位閾值匯流排BTHLD耦接至數位比較器180之輸入埠，以及數位比較器180耦接至輸出端子BT。OTP區段110、NVM區段120、可配置電流源130、可配置電壓源140、可配置放大器150及ADC 160經由控制訊號匯流排BCTRL耦接至控制電路170。
兩個或更多個電路元件被認為是基於直接電連接或導電路徑而耦接在一起，導電路徑包括一或更多個額外電路元件(例如，一或更多個開關元件或邏輯或傳輸閘極)，並且由此能夠受控制(例如，藉由電晶體或其他開關元件來使其具有電阻性或使其開路)。
OTP區段110為IC，例如，電子或機電電路，包括用以經由選擇電路114耦接至位元線SBL的複數個 OTP單元112。每個OTP單元112為IC，其包括用以具有第一電阻位準並能夠被永久改變以具有第二電阻位準的一或更多個元件，第二電阻位準不同於(例如，大於或小於)第一電阻位準。第一電阻位準及第二電阻位準由此能夠表示對應第一邏輯狀態及第二邏輯狀態。在一些實施例中，一或更多個OTP單元112包括反熔絲位元，其中一或更多個介電層用以藉由所施加的電場而被永久改變(例如，被擊穿)，使得一或更多個介電層之第一電阻位準顯著降低以獲得第二電阻位準。在一些實施例中，一或更多個OTP單元112為下文關於第2圖論述之OTP單元200。
在一些實施例中，OTP區段110包括佈置為一或更多個組或陣列之OTP單元112。在一些實施例中，OTP區段110包括範圍在1千位元(kb)至128kb之多個OTP單元112。在一些實施例中，OTP區段110包括範圍在16kb至64kb之多個OTP單元112。
選擇電路，例如選擇電路114，為包括一或更多個開關元件之IC，此些開關元件用以響應於一或更多個控制訊號(例如，在控制訊號匯流排BCTRL上接收到的控制訊號CTRL中之一或更多者)，將第一導電路徑(例如，位元線SBL)電連接至複數個額外導電路徑(例如，用以將OTP單元112耦接至選擇電路114之局部位元線(未標記))中的選定一者。在一些實施例中，選擇電路(例如，選擇電路114)包括一或更多個多工器(multiplexer； MUX)元件。
開關元件為IC，其用以藉由響應於一或更多個控制訊號(例如，控制訊號CTRL中之一或更多者)提供一或更多個導電路徑而選擇性地耦接一或更多對端子。在各種實施例中，開關元件包括金屬氧化物半導體(metal-oxide-Semiconductor；MOS)或其他類型之電晶體、傳輸閘極、或其他適當IC元件。
給定OTP單元112用以接收訊號WLP及訊號WLR，以及響應於訊號WLR(例如，高邏輯位準或低邏輯位準)，將對應一或更多個可永久改變元件之第一端子電連接至局部位元線，例如經由開關元件(未示出)。給定OTP單元112進一步用以將訊號WLP之電壓位準施加至對應一或更多個可永久改變元件之第二端子。
在對給定OTP單元進行讀出及寫入操作時，響應於訊號WLR及控制訊號，第一端子經由局部位元線及選擇電路114而連接至位元線SBL，並且在第二端子接收訊號WLP之電壓位準時具有等於位元線SBL之電壓位準之參考電壓位準，例如接地。在寫入操作中，訊號WLP具有相對於參考電壓位準之第一電壓位準，其用以永久改變此一或更多個可永久改變之元件。在讀出操作中，訊號WLP具有相對於參考電壓位準之第二電壓位準，其用以使電流IRO流向位元線SBL。電流IRO具有基於第二電壓位準及參考電壓位準以及對應一或更多個永久可改變元件之第一電阻位準或第二電阻位準的電流位準，電流IRO之電流 位準由此表示給定OTP單元112的邏輯狀態。
在複數個OTP單元112中，第一電阻位準及第二電阻位準根據物理性質中之變化而改變，物理性質之變化與製程控制、變更或擊穿位置、溫度、磨損機制等相關。
在一些實施例中，例如OTP單元112為包括反熔絲位元之OTP單元200之實施例，電流IRO具有對應於第一電阻位準之第一電流位準及對應於第二顯著降低電阻位準之第二電流位準，從而第二電流位準顯著大於第一電流位準。
在一些實施例中，OTP區段110不包括選擇電路114，或者選擇電路114用以將位元線SBL電連接至OTP單元112之子集，以及OTP單元112中全部或部分直接電連接至位元線SBL並可僅響應於訊號WLR而單獨選擇。
NVM區段120為包括複數個NVM單元122之IC，此些NVM單元122用以經由選擇電路124A耦接至位元線SBL並經由選擇電路124B耦接至源線SSL。每個NVM單元122為包括一或更多個元件之IC，此些元件經配置以可程式化至獨立於供電或停電狀態而保持的第一電阻位準及第二電阻位準中之每一者，NVM單元122因此被認為是非揮發性及可重新配置的。第一電阻位準及第二電阻位準由此能夠表示對應第一可程式化邏輯狀態及第二可程式化邏輯狀態。在各種實施例中，一或更多個NVM單元122包括ReRAM單元、導電橋式 RAM(conductive-bridging RAM；CBRAM)單元、相變記憶體(phase~Change memory；PCM)單元、或包括MTJ之MRAM單元，並藉此可程式化至表示儲存之邏輯狀態的第一電阻位準及第二電阻位準。在一些實施例中，一或更多個NVM單元122為下文關於第3圖論述之NVM單元300。
在一些實施例中，NVM區段120包括佈置為一或更多個行或陣列之NVM單元122。在一些實施例中，NVM區段120包括範圍在128kb至64百萬位元(Mb)之多個NVM單元122。在一些實施例中，NVM區段120包括範圍在1Mb至16Mb之多個NVM單元122。
選擇電路124A耦接在位元線SBL與對應於NVM單元122之子集的局部位元線(未標記)之間，以及選擇電路124B耦接在源線SSL與對應於NVM單元122之子集的局部源線(未標記)之間。選擇電路124A及選擇電路124B用以響應於一或更多個控制訊號，例如，在控制訊號匯流排BCTRL上接收到的控制訊號CTRL之一或更多者，同時將給定NVM單元122耦接至位元線SBL及源線SSL中之每一者。在各種實施例中，選擇電路124A及選擇電路124B為單獨的選擇電路或相同的選擇電路。在一些實施例中，選擇電路124A或選擇電路124B中之一者或兩者包括一或更多個MUX元件。
給定NVM單元122用以接收訊號WL，以及響應於訊號WL，例如，經由第一開關元件(未示出)，將 對應一或更多個可程式化改變的元件之第一端子電連接至位元線端子或源線端子中之一者，位元線端子連接至局部位元線，源線端子連接至局部源線。在各種實施例中，給定NVM單元122用以執行以下任一者：將對應一或更多個可程式化改變的元件之第二端子直接連接至位元線端子或源線端子中之另一者，或者響應於訊號WL，例如經由第二開關元件(未示出)，將第二端子電連接至位元線端子或源線端子中之另一者。
在對給定NVM單元122進行讀出及寫入操作中，響應於訊號WL及一或更多個控制訊號，位元線端子經由選擇電路124A連接至位元線SBL及源線端子經由選擇電路124B連接至源線SSL，使得在位元線SBL與源線SSL之間建立包括一或更多個可程式化改變之元件的電流路徑。如下文進一步論述，控制可配置電流源130及可配置電壓源140，以使電流IRN流過電流路徑，從而在位元線SBL上之電壓VSIG1與源線SSL上之電壓VSIG2之間產生電壓差。
在第一寫入操作中，電流IRN具有第一量值及第一極性，其用以將給定NVM單元122程式化至高電阻位準或低電阻位準中之一者，高電阻位準對應於第一物理狀態，低電阻位準對應於第二物理狀態。在第二寫入操作中，電流IRN具有第二量值及第二極性，其用以將給定NVM單元122程式化至高電阻位準或低電阻位準中之另一者，高電阻位準對應於第一物理狀態，低電阻位準對應於第二 物理狀態。在各種實施例中，第一量值等於、大於或小於第二量值，以及第一極性與第二極性相同或相反。
在讀出操作中，電流IRN具有第三量值及第三極性，其用以在位元線SBL上產生電壓VSIG1及在源線SSL上產生電壓VSIG2，電壓VSIG1與電壓VSIG2之間具有對應於一或更多個可程式化改變之元件的電阻的電壓差位準，電壓VSIG1與電壓VSIG2之間的電壓差位準由此表示給定NVM單元121之邏輯狀態。
在複數個NVM單元122中，第一電阻位準及第二電阻位準根據物理性質中變化而改變，物理性質之變化與製程控制、變更位置、溫度、磨損機制等相關。
在一些實施例中，NVM區段120不包括選擇電路124A，或者選擇電路124A用以將位元線SBL電連接至NVM單元122之子集，以及NVM單元122中全部或部分直接電連接至位元線SBL並可僅響應於訊號WL而單獨選擇。在一些實施例中，NVM區段120不包括選擇電路124B，或者選擇電路124B用以將位元線SBL電連接至NVM單元122之子集，以及NVM單元122中全部或部分直接電連接至源線SSL並可僅響應於訊號WL而單獨選擇。
可配置電流源130為IC，其用以響應於一或更多個控制訊號，例如，在控制訊號匯流排BCTRL上接收到之控制訊號CTRL中的一或更多者，在位元線SBL上提供電流IRN，電流IRN具有以下各項之一或更多者：具有 第一量值及第一極性之第一電流位準，具有第二量值及第二極性之第二電流位準，或具有第三量值及第三極性之第三電流位準。
在一些實施例中，可配置電流源130包括複數個開關元件(第1圖中未示出)及複數個單獨的電流源(第1圖中未示出)，其用以響應於一或更多個控制訊號使得在操作中，可配置電流源130能夠提供具有第一至第三電流位準之一或更多者的電流IRN。在一些實施例中，可配置電流源130為可配置電流源400(下文關於第4圖論述)，其用以提供具有電流位準IW0、IW1、及IR之電流IRN作為各別第一至第三電流位準。
可配置電壓源140為IC，其用以響應於一或更多個控制訊號，例如，在控制訊號匯流排BCTRL上接收到之控制訊號CTRL中的一或更多者，在源線SSL上提供電壓位準VDD及電壓位準VSS中之每一者。電壓位準VDD為電源電壓位準，例如，記憶體電路100之電源電壓位準，以及電壓位準VSS為參考電壓位準，例如，記憶體電路100之參考或接地電壓位準。在各種實施例中，可配置電壓源140用以在源線SSL上提供一或更多個電壓位準，代替電壓位準VDD及/或VSS或除了電壓位準VDD及/或VSS之外。
在一些實施例中，可配置電壓源140包括電壓節點(第1圖中未示出)及一或更多個開關元件(第1圖中未示出)，電壓節點用以承載電壓位準VDD及電壓位準 VSS，開關元件用以響應於一或更多個控制訊號使得在操作中，可配置電壓源140能夠提供電壓位準VDD及電壓位準VSS。在一些實施例中，可配置電壓源140為可配置電壓源500，下文關於第5圖論述。
記憶體電路100用以產生一或更多個控制訊號，例如，控制訊號CTRL，以使得在操作中，可配置電流源130在位元線SBL上提供具有第一至第三電流位準中之一或更多者的電流IRN，協同進行的是，可配置電壓源140在源線SSL上提供電壓位準VDD及電壓位準VSS，並且協同進行的是，選擇電路124A及選擇電路124B將選定的NVM單元122耦接至位元線SBL及源線SSL。從而記憶體電路100用以響應於流過選定NVM單元122並具有第一至第三電流位準中任一者的電流IRN，在位元線SBL上產生電壓VSIG1及在源線SSL上產生電壓VSIG2。在一些實施例中，記憶體電路100經其他方式配置，例如，藉由將可配置電流源130與可配置電壓源140組合，以響應於流過選定NVM單元122並具有第一至第三電流位準中任一者的電流IRN，在位元線SBL上產生電壓VSIG1及在源線SSL上產生電壓VSIG2。
在一些實施例中，例如其中NVM單元122為下文關於第3圖論述之NVM單元300的那些實施例中，可配置電流源130為下文關於第4圖論述之可配置電流源400，及可配置電壓源140為下文關於第5圖論述之可配置電壓源500，及記憶體電路100由此用以與可配置電壓 源提供電壓VSS協同地產生具有電流位準IW0之電流IRN，與可配置電壓源提供電壓VDD協同地提供具有電流位準IW1之電流IRN，以及與可配置電壓源提供電壓VSS協同地提供具有電流位準IR之電流IRN。在此種實施例中，在對給定NVM單元122進行之讀出操作中，基於具有電流位準IR之電流IRN，其在第1圖顯示之電流IRN之正極性上取向，記憶體電路100在位元線SBL產生電壓VSIG1及在源線SSL上產生電壓VSIG2。
可配置放大器150為IC，其用以響應於一或更多個控制訊號，例如，在控制訊號匯流排BCTRL上接收到之控制訊號CTRL中之一或更多者，以第一可操作模式或第二可操作模式中任一者，在各別訊號線VSH及訊號線VSL上產生電壓VSIGH及電壓VSIGL。在第一模式中，可配置放大器150用以產生具有電壓位準之電壓VSIGH及電壓VSIGL，此些電壓位準指示在位元線SBL上接收到之電流IRO的電流位準。在第二模式中，可配置放大器150用以產生具有電壓位準之電壓VSIGH及電壓VSIGL，此些電壓位準指示在位元線SBL上接收到之電壓VSIG1之電壓位準與在源線SSL上接收到之電壓VSIG2之間的差。
在一些實施例中，訊號線VSL為參考節點或以其他方式用以承載參考電壓，例如接地，以及可配置放大器150用以產生電壓VSIGH，其單獨指示第一模式中電流IRO之電流位準，或者第二模式中電壓VSIG1與電壓 VSIG2之電壓位準之差。
在一些實施例中，可配置放大器150包括可操作放大器(operational amplifier；op-amp)，其用以在第一模式中作為積分器操作及在第二模式中作為放大器操作。在一些實施例中，可配置放大器150為下文關於第6圖論述之可配置放大器600。
記憶體電路100用以產生一或更多個控制訊號，例如，控制訊號CTRL，使得可配置放大器150在第一模式中操作，同時OTP區段110在位元線SBL上提供電流IRO，並且可配置放大器150在第二模式中操作，同時可配置電流源130及可配置電壓源140提供具有電流位準IR之電流IRN以及NVM區段120從而在位元線SBL上提供電壓VSIG1及在源線SSL上提供電壓VSIG2。
在可配置放大器150之第一可操作模式期間，記憶體電路100產生一或更多個控制訊號，例如，控制訊號CTRL，以使得OTP單元112中之給定一者響應於訊號WLR得以選擇並例如經由選擇電路114來耦接至位元線SBL。記憶體電路100如上述地用以將具有第二電壓位準之訊號WLP提供至選定的OTP單元112，以使得由可配置放大器150在位元線SBL上接收到之電流IRO是基於選定的OTP單元112之電阻位準，以及可配置放大器150產生具有電壓位準差之電壓VSIGH及電壓VSIGL，此電壓位準差指示作為對選定的OTP單元112進行之讀出操作的一部分而選定的OTP單元112之電阻位準。
響應於訊號WLP之第二電壓位準，基於OTP區段110中複數個OTP單元112之第一電阻位準及第二電阻位準值的範圍，產生具有電流位準範圍之電流IRO，以及可配置放大器150在第一可操作模式中產生具有對應第一範圍之電壓位準差的電壓VSIGH及電壓VSIGL。
在可配置放大器150之第二可操作模式期間，記憶體電路100產生一或更多個控制訊號，例如，控制訊號CTRL，以使得NVM單元122中之給定一者響應於訊號WL而被選擇，並例如經由選擇電路124A來耦接至位元線SBL，及例如經由選擇電路124B來耦接至源線SSL。記憶體電路100如上述地配置以將具有電流位準IR之電流IRN提供至選定的NVM單元122，以使得由可配置放大器150分別在位元線SBL及源線SSL上接收到之電壓VSIG1及電壓VSIG2是基於選定的NVM單元122之電阻位準，以及可配置放大器150產生具有電壓位準差之電壓VSIGH及電壓VSIGL，此電壓位準差指示作為對選定的NVM單元122進行之讀出操作的一部分而選定的NVM單元122之電阻位準。
響應於電流IRN之電流位準IR，基於NVM區段120中複數個NVM單元122之第一電阻位準及第二電阻位準值的範圍，產生具有不同位準範圍之電壓VSIG1及電壓VSIG2，以及可配置放大器150在第二可操作模式中產生具有對應第二範圍之電壓位準差的電壓VSIGH及電壓VSIGL。
電壓VSIGH與電壓VSIGL之間的電壓位準差的第一及第二範圍由此對應於電壓位準差之總範圍。在各種實施例中，總範圍對應於第一或第二範圍中之一者，與第一或第二範圍中另一者相同、不同、重疊或為另一者的子集。
ADC 160為IC，其用以響應於一或更多個控制訊號，例如，在控制訊號匯流排BCTRL上接收到之控制訊號CTRL中一或更多者，在各別訊號線VSH及VSL上產生電壓VSIGH及電壓VSIGL，以及在數位輸出匯流排BDOUT上產生多位元數位輸出訊號DOUT。ADC 160用以藉由基於預定取樣週期對所接收之電壓VSIGH及電壓VSIGL進行數位化來產生多個位元之數位輸出訊號DOUT，此些數位輸出訊號DOUT具有指示電壓VSIGH與電壓VSIGL之間的電壓位準差的邏輯值。
數位輸出訊號DOUT具有與電壓VSIGH及電壓VSIGL之間的電壓位準差的整體範圍相對應的值範圍，以使得數位輸出訊號DOUT之解析度或最低有效位元(least~Significant-bit；lsb)大小是基於電壓位準差之整體範圍及數位輸出訊號DOUT之位元數。對於給定整體範圍之電壓位準差，lsb大小隨位元數增大而減小。隨著位元數增大，電路複雜度、面積或數位化次數中一或更多者增大，以使得存在對解決方案的折衷。
在各種實施例中，ADC 160用以產生具有固定數目或可變數目的位元之數位輸出訊號DOUT。在一些實施 例中，ADC 160用以響應於一或更多個控制訊號，例如，在控制訊號匯流排BCTRL上接收到之控制訊號CTRL中的一或更多者，產生具有多個位元之數位輸出訊號DOUT。
在一些實施例中，ADC 160用以產生具有範圍從四至十六之多個位元的數位輸出訊號DOUT。在一些實施例中，ADC 160用以產生具有範圍從八至十二之多個位元的數位輸出訊號DOUT。在一些實施例中，ADC 160用以產生具有位元數等於十的數位輸出訊號DOUT。
在各種實施例中，ADC 160用以基於固定或可變取樣週期及/或基於固定或可變取樣頻率而產生數位輸出訊號DOUT。在各種實施例中，ADC 160用以響應於一或更多個控制訊號，例如，在控制訊號匯流排BCTRL上接收到之控制訊號CTRL中的一或更多者，基於取樣週期及/或取樣頻率產生數位輸出訊號DOUT。
控制電路170為IC，其用以接收數位輸出訊號DOUT並產生及輸出控制訊號匯流排BCTRL上之一或更多個控制訊號CTRL。在各種實施例中，控制電路170包括一或更多個處理器、一或更多個邏輯電路、一或更多個記憶體電路等中之一者或組合。
在各種實施例中，控制電路170經配置作為記憶體電路100之唯一控制電路或作為複數個控制電路中之一者，記憶體電路100由此用以輸出一或更多個控制訊號CTRL，此些控制訊號CTRL用以控制OTP區段110、 NVM區段120、可配置電流源130、可配置電壓源140、可配置放大器150、或ADC 160中之一或更多者，如上文論述及下文進一步論述。
在一些實施例中，控制電路170包括介面(未示出)並由此用以與記憶體電路100外部之一或更多個電路(未示出)通訊。在一些實施例中，控制電路170由此用以接收一或更多個指令及/或一或更多個資料集，例如由記憶體電路可用之資訊，以執行一或更多個操作，包括將資料儲存在OTP區段110或NVM區段120中一者或兩者中。
在一些實施例中，控制電路170用以使記憶體電路100對OTP區段110之OTP單元112中的一些或全部執行複數個寫入及讀出操作，並基於數位輸出訊號DOUT之所得複數個值，確定數位閾值THLD1，其用以區別OTP單元112之第一參考位準與第二參考位準。在一些實施例中，控制電路170用以使記憶體電路100對NVM區段120之NVM單元122中的一些或全部執行複數個寫入及讀出操作，並基於數位輸出訊號DOUT之所得複數個值，確定數位閾值THLD2，其用以區別NVM單元122之第一電阻位準與第二電阻位準。在各種實施例中，控制電路170由此用以確定及/或儲存數位閾值THLD1或THLD2中之一者或兩者，如下文關於第9圖進一步論述。
在第1圖描繪之實施例中，控制電路170用以將 數位閾值THLD1及數位閾值THLD2儲存於OTP區段110中。在各種實施例中，控制電路170用以將數位閾值THLD1或數位閾值THLD2中之一者或兩者儲存於NVM區段120及/或一或更多個儲存元件(未示出)中，除OTP區段110或NVM區段120以外。在一些實施例中，控制電路170用以響應於從記憶體電路100外部之電路接收數位閾值THLD1或數位閾值THLD2中一者或兩者，儲存數位閾值THLD1或數位閾值THLD2中之一者或兩者。
在各種實施例中，控制電路170用以儲存數位閾值THLD1及數位閾值THLD2，此些數位閾值THLD1及數位閾值THLD2具有與數位輸出訊號DOUT之位元數相同或不同之位元數。
數位比較器180為IC，其用以在數位輸出匯流排BDOUT上接收數位輸出訊號DOUT及在數位閾值匯流排BTHLD上接收數位閾值THLD1或數位閾值THLD2中之一者，並基於數位輸出訊號DOUT與數位閾值THLD1或數位閾值THLD2中之一者的比較，在輸出端子BT上產生輸出位元BR。在各種實施例中，數位比較器180包括一或更多種邏輯電路之組合，其用以產生指示比較結果的輸出位元BR。
在第1圖描繪之實施例中，記憶體電路100包括與數位輸出匯流排BDOUT分開之數位閾值匯流排BTHLD。在一些實施例中，數位閾值匯流排BTHLD及數位輸出匯流排BDOUT為相同的數位匯流排。
數位比較器180由此用以當數位輸出訊號DOUT對應於電壓VSIGH與電壓VSIGL之間的電壓位準差，且此電壓位準差大於對應於接收到之數位閾值THLD1或數位閾值THLD2的電壓位準差時，產生具有高邏輯值或低邏輯值之一者的輸出位元BR；當數位輸出訊號DOUT對應於一電壓位準差，此電壓位準差小於對應於接收到之數位閾值THLD1或數位閾值THLD2的電壓位準差時，產生輸出位元BR；以及在各種實施例中，當數位輸出訊號DOUT與接收到之數位閾值THLD1或數位閾值THLD2相同時，具有高邏輯值或低邏輯值中的任一者。
包括控制電路170之記憶體電路100由此如上所述地配置以藉由執行以下步驟來對選定的OTP單元112執行讀出操作：產生具有指示選定的OTP單元112之電阻位準之電流位準的電流IRO，以第一可操作模式使用可配置放大器150來基於電流位準產生具有電壓位準差之電壓VSIGH及電壓VSIGL，使用ADC 160以基於電壓位準差產生數位輸出訊號DOUT，以及使用數位比較器180，基於數位輸出訊號DOUT與數位閾值THLD1之比較結果產生具有邏輯值的輸出位元BR。因為數位閾值THLD1可用於區分選定OTP單元112之第一及第二參考位準，所以輸出位元BR在讀出操作中具有指示選定的OTP單元112之程式化邏輯狀態的邏輯值。
包括控制電路170之記憶體電路100由此如上所述地配置以藉由執行以下步驟來對選定NVM單元122執 行讀出操作：產生具有指示選定的NVM單元122之電阻位準之第一電壓位準差的電壓VSIG1及電壓VSIG2，以第二可操作模式使用可配置放大器150來基於第一電壓位準差產生具有第二電壓位準差之電壓VSIGH及電壓VSIGL，使用ADC 160以基於第二電壓位準差產生數位輸出訊號DOUT，以及使用數位比較器180，基於數位輸出訊號DOUT與數位閾值THLD2之比較結果產生具有邏輯值的輸出位元BR。因為數位閾值THLD2可用於區分選定的NVM單元122之第一及第二電阻位準，所以輸出位元BR在讀出操作中具有指示選定的NVM單元122之程式化邏輯狀態的邏輯值。
記憶體電路100由此用以在輸出端子BT上產生具有邏輯狀態之輸出位元BR，此些邏輯狀態指示OTP區段110之每個OTP單元112及NVM區段120之每f個NVM單元122的程式化邏輯狀態。相比於其中OTP及NVM單元之行包括個別感測電路之方法，記憶體電路100能夠藉由基於所量測之記憶體單元參數來確定及保存閾值位準來降低間隔要求，增加讀出功能之整合，及提高準確度。
第2圖為根據一些實施例的OTP單元200的示意圖。OTP單元200可用作上文關於第1圖論述之OTP單元112中的一或更多者。
OTP單元200包括反熔絲結構200S及電晶體200T。反熔絲結構200S之源極/汲極(source/drain； S/D)端子(未標記)與電晶體200T之第一S/D端子共用，以及電晶體200T之第二S/D端子耦接至局部位元線200BL。反熔絲結構200S之閘極用以接收訊號WLP，以及電晶體200T之閘極用以接收訊號WLR。
在第2圖描繪之實施例中，反熔絲結構200S及電晶體200T中之每一者為N型電晶體。在各種實施例中，反熔絲結構200S或電晶體200T中之一者或兩者為P型電晶體。
反熔絲結構200S之閘極及與電晶體200T共用之S/D端子之間的路徑被表示為電阻200R。基於藉由製造造OTP單元200之製造技術，電阻200R具有如上文關於OTP單元112及第1圖論述之第一電阻位準。
在程式化及讀出操作中，訊號WLR係應用於具有邏輯值的閘極，例如高邏輯值之電晶體200T的閘極，用以使反熔絲結構200S選擇性地耦接至局部位元線200BL，用以具有參考電壓位準，例如接地。
在程式化操作中，訊號WLP係應用於反熔絲結構200S之閘極，反熔絲結構200S之閘極相對於局部位元線200BL上之參考電壓位準具有電壓位準，局部位元線200BL用以永久地改變或擊穿閘極與S/D端子之間的一或更多個氧化物層，從而使電阻200R降低至小於第一電阻位準之第二電阻位準。
在讀出操作中，訊號WLP係應用於反熔絲結構200S之閘極，反熔絲結構200S之閘極相對於在局部位元 線200BL上之參考電壓位準具有電壓位準，局部位元線200BL用以使電流IRO流過局部位元線200BL至位元線SBL，如上文關於記憶體電路100及第1圖論述。
OTP單元200由此經配置使得包括OTP單元200之記憶體電路(例如，記憶體電路100)產生具有基於訊號WLP及電阻200R之位準的電流位準的電流IRO，並由此能夠實現上文關於記憶體電路100論述之益處。
第3圖為根據一些實施例的NVM單元300的示意圖。NVM單元300可用作為上文關於第1圖論述之NVM單元122中的一或更多者，並在一些實施例中亦被稱為MRAM單元300。
NVM單元300包括MTJ結構300S及電晶體300T。MTJ結構300S包括耦接至局部位元線300BL之第一端子及耦接至電晶體300T之第一S/D端子的第二端子，以及電晶體300T包括耦接至局部源線200SL之第二S/D端子。電晶體300T之閘極用以接收訊號WL。
在第3圖描繪之實施例中，電晶體300T為耦接於MTJ結構300S與局部源線300SL之間的N型電晶體。在各種實施例中，電晶體300T為P型電晶體並/或耦接於MTJ結構300S與局部位元線300BL之間。
磁性層300M1及磁性層300M2置於MTJ結構300S之兩個端子之間，並由絕緣層3001分開。磁性層300M2具有固定磁定向，及磁性層300M1具有可配置以與磁性層300M2之磁性方向對齊或相反的磁性方向。絕 緣層3001用以傳導穿隧電流，以使得MTJ結構300S之電阻300R具有第一電阻位準及第二電阻位準，第一電阻位準對應於具有對齊方向之磁性層300M1及磁性層300M2，且第二電阻位準對應於具有相反定向之磁性層300M1及磁性層300M2，第二電阻位準大於第一電阻位準。
在第一程式化操作中，具有電流位準IW0之電流IRN係應用於NVM單元300，如上文關於記憶體電路100及第1圖論述，從而具有正極性及足夠大的量值，以使磁性層300M1之磁性定向與磁性層300M2之磁性定向對齊，以使得NVM單元300經程式化至第一邏輯狀態，第一邏輯狀態對應於電阻300R之第一電阻位準。
在第二程式化操作中，具有電流位準IW1之電流IRN係應用於NVM單元300，從而具有負極性及足夠大的量值，以使磁性層300M1之磁性方向與磁性層300M2之磁性方向相反，以使得NVM單元300經程式化至第二邏輯狀態，第二邏輯狀態對應於電阻300R之第二電阻位準。
在讀出操作中，具有電流位準IR之電流IRN係應用於NVM單元300，從而具有足夠小的量值以避免改變磁性層300M1之定向，及足夠大的量值以產生電壓VSIG1與電壓VSIG2之差，此電壓差能夠由放大器偵測到，例如由上文關於記憶體電路100及第1圖論述之可配置放大器150接收。在各種實施例中，具有電流位準IR 之電流IRN在讀出操作中具有正極性或負極性。
NVM單元300由此經配置使得包括NVM單元300之記憶體電路(例如，記憶體電路100)產生具有基於電流IRN及電阻300R之位準的電壓差位準的電壓VSIG1及電壓VSIG2，並由此能夠實現上文關於記憶體電路100論述之益處。
第4圖為根據一些實施例的可配置電流源400的示意圖。可配置電流源400可用作為上文關於第1圖論述之可配置電流源130。
可配置電流源400包括電源節點VDDN、電源參考節點VSSN、電流源I1及電流源I2、及開關元件S1及開關元件S2。電流源I1及開關元件S1串聯耦接於電源節點VDDN與位元線SBL之間，如上文關於記憶體電路100及第1圖論述。電流源I2及開關元件S2串聯耦接於電源參考節點VSSN與位元線SBL之間。
電源節點VDDN為用以承載電源電壓VDD之一或更多個導電路徑，以及電源參考節點VSSN為用以承載電源參考電壓VSS，例如，具有接地電壓位準之接地的一或更多個導電路徑。
電流源I1為IC，其用以響應於一或更多個控制訊號，例如上文關於記憶體電路100及第1圖論述之一或更多個控制訊號CTRL，來提供具有電流位準IW0或者電流位準IR之電流；以及電流源I2為IC，其用以提供具有電流位準IR之電流，每一者在上文關於記憶體電路100 及第1圖論述。
開關元件S1及S2用以接收一或更多個控制訊號(未示出)，例如，上文關於記憶體電路100及第1圖論述之控制訊號CTRL中一或更多者，並且用以響應於一或更多個控制訊號在補充佈置中開啟及關閉。
在第4圖描繪之實施例中，可配置電流源400由此用以在位元線SBL上提供電流IRN，電流IRN具有以下各項之任一者：具有正極性之電流位準IW0，具有正極性之電流位準IR，或具有負極性之電流位準IW1。在各種實施例中，可配置電流源400經另外配置，例如藉由包括用以提供電流位準IW0或IR中之一者的額外電流源及開關元件(未示出)，以在如上文論述之位元線SBL上提供電流IRN。
可配置電流源400由此經配置使得包括可配置電流源400之記憶體電路(例如，記憶體電路100)提供能夠產生如上文關於第1圖及第3圖論述之電壓VSIG1及電壓VSIG2的電流IRN，並由此能夠實現上文關於記憶體電路100論述之益處。
第5圖為根據一些實施例的可配置電壓源500的示意圖。可配置電壓源500可用作為上文關於第1圖論述之可配置電壓源140。
可配置電壓源500包括電源節點VDDN及電源參考節點VSSN，每一者在上文關於第4圖論述；及開關元件S3及S4。開關元件S3耦接於電源節點VDDN與源線 SSL之間，上文關於記憶體電路100及第1圖論述；以及開關元件S4耦接於電源參考節點VSSN與源線SSL之間。
開關元件S3及S4用以接收一或更多個控制訊號(未示出)，例如，上文關於記憶體電路100及第1圖論述之控制訊號CTRL中一或更多者，並且用以響應於一或更多個控制訊號在補充佈置中開啟及關閉。
在第5圖描繪之實施例中，可配置電壓源500由此用以在源線上提供電源電壓VDD或電源參考電壓VSS中之任一者。在各種實施例中，可配置電壓源500經另外配置以在源線SSL上提供以下各項之一者：電源電壓VDD、電源參考電壓VSS、或除電源電壓VDD或電源參考電壓VSS之外之一或更多個電壓(未示出)。
可配置電壓源500由此經配置使得包括可配置電壓源500之記憶體電路(例如，記憶體電路100)吸收並提供能夠產生如上文關於第1圖及第3圖論述之電壓VSIG1及電壓VSIG2的電流IRN，並由此能夠實現上文關於記憶體電路100論述之益處。
第6圖為根據一些實施例的可配置放大器600的示意圖。可配置放大器600可用作為上文關於第1圖論述之可配置放大器150。
可配置放大器600包括運算放大器A1、開關元件S5~S8、及電容元件C1~C4。運算放大器A1包括耦接至開關元件S5及S7及電容元件C1及C2中之每一者的第 一端子的反相輸入端子，及耦接至開關元件S7之第二端子及開關元件S9及電容元件C3及C4中每一者的第一端子的非反相輸入端子。
開關元件S5及電容元件C2中每一者的第二端子、及開關元件S6之第一端子耦接至位元線SBL，開關元件S6及電容元件C3中每一者的第二端子耦接至源線SSL，以及開關元件S9之第二端子耦接至電壓節點VCMIN。
運算放大器A1之輸出端子O1耦接至電容元件C1之第二端子、開關元件S8之第一端子、及訊號線，及運算放大器A1之輸出端子O2耦接至開關元件S8及電容元件C4之第二端子、及訊號線VSL。
在第6圖描繪之實施例中，可配置放大器600包括運算放大器A1，其經配置作為全差分運算放大器，包括差分輸入端子及輸出端子O1及O2。在一些實施例中，可配置放大器600包括電源電壓參考節點VSSN，如上文關於第3圖及第4圖論述，而不是訊號線VSL，以及運算放大器A1包括輸出端子O1作為耦接至訊號線VSH之單個輸出端子。
電容元件，例如電容元件C1~C4中之一者，為電容器、金屬-氧化物-半導體場效電晶體(metal-oxide-Semiconductor field-effect transistor；MOSFET)、或耦接於兩個端子之間的類似IC元件，從而用以在操作中為交流(alternating current；AC)訊號提供低電阻路徑，以使得兩個端子在 一些實施例中被認為是電容耦接。在各種實施例中，電容元件用以在兩個端子之間提供固定或可變的電容位準。
在第6圖描繪之實施例中，電容元件C1用以經由可變電容位準將運算放大器A1之反相輸入端子電容耦接至運算放大器A1之第一輸出端子，電容元件C2用以經由固定電容位準將運算放大器A1之反相輸入端子電容耦接至位元線SBL，電容元件C3用以經由固定電容位準將運算放大器A1之非反相輸入端子電容耦接至源線SSL，以及電容元件C4用以經由可變電容位準將運算放大器A1之非反相輸入端子電容耦接至運算放大器A1之第二輸出端子。
開關元件S5~S9中之每一者用以接收一或更多個控制訊號(未示出)，例如，上文關於記憶體電路100及第1圖論述之控制訊號CTRL中一或更多者，並且用以響應於一或更多個控制訊號將對應第一端子選擇性地耦接至對應第二端子。開關元件S6~S9用以響應於一或更多個控制訊號彼此協同地開啟及關閉。
可配置放大器600由此用以能夠當關閉開關元件S5時在第一可操作模式中作為積分器操作，以及當開啟開關元件S5時在第二可操作模式中操作。在第一可操作模式及第二可操作模式中每一者的讀出操作期間，可配置放大器600用以從初始狀態轉換至量測狀態，在初始狀態中關閉開關元件S6~S9，在量測狀態中開啟開關元件S6~S9，如下文進一步論述。
在第一可操作模式中，關閉之開關元件S5致使運算放大器A1之反相輸入端子直接耦接至位元線SBL。在讀出操作之初始狀態期間，關閉之開關元件S9致使運算放大器A1之非反相輸入端子直接耦接至電壓節點VCMIN，電壓節點VCMIN用以承載電壓VCMI，在一些實施例中亦被稱為虛擬接地VCMI。電壓節點VCMIN上之電壓VCMI可配置以提供適合於運算放大器A1之常見模式操作的參考電壓位準，並可配置作為電壓WLP之第二電壓位準的參考位準，如上文關於第1圖及第2圖論述。
在第一可操作模式中的讀出操作之初始狀態期間，關閉之開關元件S5~S7及S9致使位元線SBL、源線SSL、及運算放大器A1之反相輸入端子中每一者具有電壓VCMI。關閉之開關元件S8將輸出端子O1與輸出端子O2耦接在一起，從而致使電壓VSIGH與電壓VSIGL之間的初始電壓差歸零。
在轉換至量測狀態期間，開啟之開關元件S6將位元線SBL從源線SLL去耦，開啟之開關元件S7將運算放大器A1之反相輸入端子及非反相輸入端子彼此去耦，開啟之開關元件S8將輸出端子O1及O2彼此去耦，及開啟之開關元件S9將運算放大器A1之非反相輸入端子從電壓節點VCMIN去耦。基於保持關閉之開關元件S5，電流IRO致使位元線SBL上之電壓VSIG1及運算放大器A1之反相輸入端子遠離電壓VCMI位準，同時運算放大器A1之非反相輸入端子經由電容元件C4電容耦接至輸出端 子O2，運算放大器A1從而用以作為積分器。
在第一可操作模式中的讀出操作之量測狀態期間，電壓VSIG1遠離電壓VCMI移動之速率為電流IRO之電流位準及電容元件C1及C4之電容位準的函數。基於電流IRO之電流位準之預期範圍及目標積分時間，電容元件C1及C4之電容位準用以致使運算放大器A1在訊號線VSH上產生電壓VSIGH，其相對於訊號線VSL上產生之電壓VSIGL具有目標電壓位準範圍。在一些實施例中，目標電壓位準範圍用以匹配ADC(例如，上文關於記憶體電路100及第1圖論述之ADC 160)之輸入電壓範圍。
可配置放大器600由此用以產生電壓VSIGH及電壓VSIGL，電壓VSIGH及電壓VSIGL具有指示電流IRO之電流位準的電壓差位準，並且由此指示第一可操作模式中的讀出操作中之OTP單元(例如，上文關於記憶體電路100及第1圖論述之OTP單元112)的電阻位準。
在第二可操作模式中，開啟之開關元件S5致使運算放大器A1之反相輸入端子經由開關元件S5從位元線SBL去耦，並經由電容元件C2電容耦接至位元線SBL。開啟之開關元件S9致使運算放大器A1之非反相輸入端子經由開關元件S9與電壓節點VCMIN去耦，並經由電容元件C3電容耦接至源線SBL。
在第二可操作模式中的讀出操作之初始狀態期間，關閉之開關元件S6致使位元線SBL及源線SSL具有彼此相等之電壓VSIG1及電壓VSIG2，關閉之開關元件 S7及S9致使運算放大器A1之反相輸入端子及非反相輸入端子具有初始電壓並具有等於零的差，初始電壓等於電壓VCMI，以及關閉之開關元件S8將輸出端子O1及O2耦接在一起，從而致使電壓VSIGH與電壓VSIGL之間的初始電壓差歸零。在一些實施例中，在第二可操作模式中之讀出操作期間，源線SSL用以接收參考電壓位準，例如上文關於可配置電壓源500及第5圖論述之電源電壓參考VSS，使得運算放大器A1之反相輸入端子處的電壓VSIG1與運算放大器A1之非反相輸入端子處的電壓VSIG2中之每一者具有參考電壓位準。
在轉換至量測狀態期間，開啟之開關元件S6將位元線SBL從源線SLL去耦，開啟之開關元件S7及S9將運算放大器A1之反相輸入端子及非反相輸入端子彼此去耦並從電壓節點VCMIN去耦，以及開啟之開關元件S8將輸出端子O1及O2彼此去耦。基於開啟之開關元件S5及S9，位元線SBL經由電容元件C2電容耦接至運算放大器A1之反相輸入端子，運算放大器A1之反相輸入端子經由電容元件C1電容耦接至輸出端子O1，源線SLL經由電容元件C3電容耦接至運算放大器A1之非反相輸入端子，以及運算放大器A1之非反相輸入端子經由電容元件C4電容耦接至輸出端子O2，運算放大器A1從而經配置作為放大器。
在第二可操作模式中的讀出操作之量測狀態期間，電壓VSIG1與電壓VSIG2之電壓位準差致使運算放大器 A1基於電容元件C1~C4之電容位準而產生電壓VSIGH及電壓VSIGL。基於電壓VSIG1與電壓VSIG2之電壓位準的預期範圍，電容元件C1~C4之電容位準用以致使運算放大器A1在訊號線VSH上產生電壓VSIGH，其相對於訊號線VSL上產生之電壓VSIGL具有目標電壓位準範圍。在一些實施例中，目標電壓位準範圍用以匹配ADC(例如，上文關於記憶體電路100及第1圖論述之ADC 160)之輸入電壓範圍。
可配置放大器600由此用以產生電壓VSIGH及電壓VSIGL，電壓VSIGH及電壓VSIGL具有指示電壓VSIG1及VSIG2之電壓差，並且由此指示第二可操作模式中的讀出操作中之NVM單元(例如，上文關於記憶體電路100及第1圖論述之NVM單元122)的電阻位準。
可配置放大器600由此經配置使得包括可配置放大器600之記憶體電路(例如，記憶體電路100)產生電壓VSIGH及電壓VSIGL，其指示電流IRO之電流位準及電壓VSGI1及VSIG1之電壓位準兩者，如上文關於第1圖論述，並由此能夠實現上文關於記憶體電路100論述之益處。
第7圖為根據一或更多個實施例的對記憶體電路執行讀出操作之方法700的流程圖。方法700可與記憶體電路，例如上文關於第1圖論述之記憶體電路100一起使用。
其中第7圖中描繪的方法700之操作的順序僅作 說明之用，方法700之操作能夠以不同於第7圖描述之順序的順序執行。在一些實施例中，在第7圖中描繪之操作之前、之間及/或之後執行除在第7圖中描繪之操作之外的操作。在一些實施例中，方法700之操作為配置記憶體電路之方法的操作之子集，例如上文關於第9圖論述之方法900。
在操作710中，選擇耦接至記憶體電路之位元線的OTP單元或耦接至位元線之NVM單元中的一者。選擇OTP單元包括選擇複數個OTP單元之一個OTP單元，以及選擇NVM單元包括選擇複數個NVM單元之一個NVM單元。在一些實施例中，選擇OTP單元包括選擇耦接至位元線SBL之OTP單元112中的一者，以及選擇NVM單元包括選擇耦接至位元線SBL之NVM單元122中的一者，每一者在上文關於記憶體電路100及第1圖論述。
在一些實施例中，選擇OTP單元包括在選定OTP單元處接收一或更多個控制訊號，及藉由響應於一或更多個控制訊號關閉開關元件來將OTP單元耦接至局部位元線。在一些實施例中，接收一或更多個控制訊號包括接收上文關於第1圖及第2圖論述的訊號WLR。
在一些實施例中，選擇耦接至位元線之OTP單元包括使用一或更多個選擇電路，例如上文關於記憶體電路100及第1圖論述之選擇電路114，將選定OTP單元耦接至位元線。
選擇NVM單元包括選擇耦接至源線之NVM單元。 在一些實施例中，選擇OTP單元包括在選定NVM單元處接收一或更多個控制訊號，及藉由響應於一或更多個控制訊號關閉一或更多個開關元件來將NVM單元耦接至局部位元線或局部源線中之一者或兩者。在一些實施例中，選擇NVM單元包括選擇耦接至源線SSL之NVM單元122中的一者，如上文關於記憶體電路100及第1圖論述。在一些實施例中，接收一或更多個控制訊號包括接收上文關於第1圖及第3圖論述的訊號WL。
在一些實施例中，選擇耦接至位元線之NVM單元包括：使用一或更多個選擇電路，例如選擇電路124A，將選定NVM單元耦接至位元線，及使用一或更多個選擇電路，例如選擇電路124B，將選定NVM單元耦接至源線，每一者在上文關於記憶體電路100及第1圖論述。
在一些實施例中，選擇OTP單元或NVM單元中之一者包括使用控制電路產生一或更多個控制訊號，例如，使用控制電路170產生上文關於記憶體電路100及第1圖論述之控制訊號CTRL的一或更多者。
在操作720處，基於選定記憶體單元之邏輯狀態，放大器用於響應於位元線上之訊號來產生類比訊號。響應於訊號包括基於選定記憶體單元之邏輯狀態來在位元線上產生訊號。
在一些實施例中，選定單元為OTP單元並在位元線上產生訊號包括從OTP單元接收閘極電流，閘極電流表示OTP單元之邏輯狀態。接收閘極電流包括將電壓施加至 OTP單元以產生閘極電流。在一些實施例中，選定單元為OTP單元112，以及接收閘極電流包括將訊號WLP施加至OTP單元112以在位元線SBL上產生電流IRO，如上文關於記憶體電路100及第1圖論述。
在一些實施例中，選定單元為NVM單元，及在位元線上產生訊號包括從NVM單元接收電壓差，電壓差包括位元線電壓及源線電壓並表示NVM單元之邏輯狀態。接收電壓差包括將電流施加至NVM單元以產生電壓差。在一些實施例中，選定單元為NVM單元122，以及接收電壓差包括將電流IRN施加至NVM單元122以產生位元線SBL上的電壓VSIG1與源線SSL上的電壓VSIG2之間的電壓差，如上文關於記憶體電路100及第1圖論述。
使用放大器產生類比訊號包括配置放大器以在第一可操作模式中操作或在第二可操作模式中操作，第一可操作模式對應於選擇OTP單元，第二可操作模式對應於選擇NVM單元。
在一些實施例中，選定單元為OTP單元，並配置放大器以在第一可操作模式中操作包括配置放大器以積分模式操作。在一些實施例中，配置放大器以積分模式操作包括配置可配置放大器150以在如上文關於第1圖及第6圖論述之第一可操作模式中操作。
在一些實施例中，配置放大器以積分模式操作包括在放大器之輸入端子處提供虛擬接地電壓。在一些實施例 中，在放大器之輸入端子處提供虛擬接地電壓包括在運算放大器A1之非反相輸入端子處提供電壓VCMI，如上文關於可配置放大器600及第6圖論述。
在一些實施例中，選定單元為NVM單元，並配置放大器以在第二可操作模式中操作包括配置放大器以放大模式操作。在一些實施例中，配置放大器以放大模式操作包括配置可配置放大器150以在如上文關於第1圖及第6圖論述之第二可操作模式中操作。
產生類比訊號包括產生具有量值之類比訊號，此量值指示位元線上訊號之量值。在一些實施例中，選定單元為OTP單元，及產生類比訊號包括產生具有量值之類比訊號，此量值指示位元線上閘極電流(例如，上文關於記憶體電路100及第1圖論述之電流IRO)之電流位準。在一些實施例中，選定單元為NVM單元，及產生類比訊號包括產生具有量值之類比訊號，此量值指示電壓位準差，例如上文關於記憶體電路100及第1圖論述之電壓VSIG1與電壓VSIG2之間的電壓差。
產生類比訊號包括在一或更多個訊號線上輸出類比訊號。在各種實施例中，輸出類比訊號包括在訊號線對上輸出差分訊號，或在個別訊號線上輸出個別訊號。在一些實施例中，輸出類比訊號包括在訊號線VSH上輸出電壓VSIGH及在訊號線VSL上輸出電壓VSIGL，如上文關於第1圖及第6圖論述。
在操作730處，使用ADC基於類比訊號產生數 位輸出訊號。基於類比訊號產生數位輸出訊號包括在一或更多個訊號線上接收類比訊號，及產生指示類比訊號量值之數位輸出訊號。
產生數位輸出訊號包括產生具有預定數目之位元的數位輸出訊號。在各種實施例中，產生數位輸出訊號包括產生具有固定數目之位元的數位輸出訊號，或產生具有可變數目位元之選定一者的數位輸出訊號。
在一些實施例中，產生數位輸出訊號包括在數位匯流排上產生數位輸出訊號。在一些實施例中，產生數位輸出訊號包括在數位輸出訊號匯流排BDOUT上產生數位輸出訊號DOUT，如上文關於記憶體電路100及第1圖論述。
在一些實施例中，產生數位輸出訊號包括接收一或更多個控制訊號，例如上文關於第1圖論述之控制訊號CTRL中的一或更多者；以及響應於一或更多個控制訊號對類比訊號執行數位化操作。
在一些實施例中，產生數位輸出訊號包括在控制電路處接收數位輸出訊號作為確定一或更多個數位閾值位準的部分。在各種實施例中，確定一或更多個數位閾值位準包括：響應於對複數個程式化至第一邏輯狀態的OTP單元、複數個程式化至第二邏輯狀態之OTP單元、複數個程式化至第一邏輯狀態之NVM單元、或複數個程式化至第二邏輯狀態的NVM單元來執行複數個讀出操作中的一或更多者，來在控制電路處接收數位輸出訊號。
在一些實施例中，確定一或更多個數位閾值位準包括使用控制電路以將一或更多個數位閾值位準儲存於儲存元件，例如，上文關於記憶體電路100及第1圖論述之OTP區段110或NVM區段120中。
在操作740處，在一些實施例中，將數位輸出訊號與數位閾值位準進行比較。比較數位輸出訊號與數位閾值位準包括在數位比較器處接收數位輸出訊號及數位閾值位準，及使用數位比較器執行比較。在一些實施例中，在數位比較器處接收數位輸出訊號及數位閾值位準及使用數位比較器執行比較包括：使用如上文關於記憶體電路100及第1圖論述之數位比較器180。
在數位比較器處接收數位輸出訊號及數位閾值位準包括在數位匯流排，例如上文關於第1圖論述之數位輸出訊號匯流排BDOUT上接收數位輸出訊號；及在數位訊號匯流排，例如上文關於第1圖論述之數位閾值匯流排BTHLD上接收數位閾值位準。
在一些實施例中，比較數位輸出訊號與數位閾值位準包括：基於選定單元為OTP單元還是NVM單元，來從複數個數位閾值位準來選擇數位閾值位準。在一些實施例中，從複數個數位閾值位準選擇數位閾值位準包括：當選定單元為OTP單元112時選擇數位閾值THLD1，以及當選定單元為NVM單元122時選擇數位閾值THLD2，如上文關於記憶體電路100及第1圖論述。
在一些實施例中，從複數個數位閾值位準選擇數位 閾值位準包括：基於記憶體電路之操作情況，例如，選定單元之操作溫度及位置，選擇數位閾值。
在一些實施例中，在數位比較器處接收數位閾值位準包括：在控制電路處接收第一數位閾值位準，更改第一數位閾值位準，例如基於記憶體電路之操作溫度，以產生第二數位閾值位準，以及將第二數位閾值位準輸出至數位比較器。
在各種實施例中，比較數位輸出訊號與數位閾值位準包括比較數位輸出訊號及具有相同或不同數目位元之數位閾值位準。在各種實施例中，比較數位輸出訊號與數位閾值位準包括比較數位輸出訊號或數位閾值位準中一者或兩者之位元總數的整體或子集。
在操作750處，在一些實施例中，資料位元是指示數位輸出訊號與閾值位準之比較結果的輸出。輸出資料位元包括使用數位比較器以產生資料位元。在一些實施例中，使用數位比較器包括使用數位比較器180以在輸出端子BT上產生輸出位元BR，如上文關於記憶體電路100及第1圖論述。
在一些實施例中，輸出資料位元為輸出對應於串聯執行之複數個讀出操作的複數個資料位元的部分。
藉由執行方法700之操作的一些或全部，執行讀出操作，其中OTP單元在位元線上產生電流訊號或者NVM單元在位元線上產生電壓訊號，基於任一個位元線訊號類型放大器產生類比電壓，以及ADC產生表示選定 OTP或NVM單元之邏輯狀態的數位輸出訊號，從而獲得上文關於記憶體電路100論述之益處。
第8圖為根據一些實施例的記憶體電路操作參數的表示。第8圖包括表示電阻值之X軸，表示記憶體單元具有對應於電阻值之電阻位準之相對頻率的Y軸，以及電阻分佈D1及D2。
電阻分佈D1及D2中每一者包括兩組相對大頻率，其表示上文關於第1圖至第7圖論述之第一及第二記憶體單元電阻位準。閾值位準T1表示兩組電阻分佈D1之間的電阻值，以及閾值位準T2表示兩組電阻分佈D2之間的電阻值。
在一些實施例中，電阻分佈D1對應於複數個OTP單元(例如上文關於第1圖論述之OTP單元112)或複數個NVM單元(例如上文關於第1圖論述之NVM單元122)中之一者，以及電阻分佈D2對應於複數個OTP單元或複數個NVM單元中之另一者。在一些實施例中，閾值位準T1對應於數位閾值位準THLD1或THLD2之一者，以及閾值位準T2對應於數位閾值位準THLD1或THLD2之另一者，每一者在上文關於第1圖論述。
在各種實施例中，電阻分佈D1及D2在不同操作情況中，例如不同操作溫度、單元位置、或給定時段或使用程度上，對應於記憶體電路的複數個OTP單元或複數個NVM單元中之單個一者。在此種實施例中，閾值位準T1及T2表示操作參數轉變，其對應於基於如上文關於方法 700及第7圖論述之操作情況選擇閾值位準，以及基於如下文關於方法900及第9圖論述之操作情況確定閾值位準。
第9圖為根據一些實施例的配置記憶體電路之方法900的流程圖。方法900可與記憶體電路，例如上文關於第1圖論述之記憶體電路100一起使用。方法900之操作的一些或全部藉由如控制電路的控制器來執行，該控制電路諸如上文關於第1圖論述之記憶體電路100之控制電路170及/或除記憶體電路外部之控制器。在一些實施例中，方法900之一或更多個操作是藉由記憶體電路之使用者，例如經由控制電路介面來執行。
其中第9圖中描繪的方法900之操作順序僅作說明之用，方法900之操作能夠以不同於第9圖描述之順序的順序執行。在一些實施例中，在第9圖中描繪之操作之前、之間、期間及/或之後執行除在第9圖中描繪之操作之外的操作。在一些實施例中，方法900之操作為操作記憶體電路之方法的操作的子集。
在操作910處，獲得記憶體電路之複數個NVM單元的電阻分佈。獲得電阻分佈包括對複數個NVM單元執行複數個讀出操作，從而獲得對應複數個電阻值。在一些實施例中，獲得複數個NVM單元之電阻分佈包括獲得上文關於記憶體電路100及第1圖論述之NVM單元122的電阻分佈。
獲得複數個NVM單元之電阻分佈包括利用程式 化至第一邏輯狀態(對應於第一電阻位準)之複數個NVM單元執行第一複數個讀出操作，以及利用程式化至第二邏輯狀態(對應於第二電阻位準)之複數個NVM單元執行第二複數個讀出操作。
在一些實施例中，獲得複數個NVM單元之電阻分佈包括對複數個NVM單元執行一或更多個寫入操作，從而將複數個NVM單元中之每個NVM單元程式化至第一或第二邏輯狀態中之一者或兩者。
在各種實施例中，獲得複數個NVM單元之電阻分佈包括複數個NVM單元為記憶體電路之NVM單元的整體或子集。
在一些實施例中，獲得複數個NVM單元之電阻分佈包括在第一操作情況下，例如，第一操作溫度、單元位置、時間、或使用程度，執行第一複數個讀出操作；以及在一或更多個附加操作情況下，例如，一或更多個附加操作溫度、單元位置、時間、或使用程度，執行一或更多個附加複數個讀出操作。
在一些實施例中，獲得複數個NVM單元之電阻分佈包括獲得上文關於第8圖論述之電阻分佈D1或D2中的一者或兩者。
在各種實施例中，獲得複數個NVM單元之電阻分佈包括使用記憶體電路之控制電路，例如上文關於第1圖論述之控制電路170，記憶體電路外部之電路，或控制電路與外部電路的組合。
在操作920處，定義基於電阻分佈之第一數位閾值位準。定義第一數位閾值位準包括定義對應於第一數位閾值位準之電阻值使得複數個NVM單元之電阻分佈的複數個電阻值被分成第一組及第二組，第一組對應於第一電阻位準及第一邏輯狀態，第二組對應於第二電阻位準及第二邏輯狀態。在一些實施例中，定義第一數位閾值位準包括定義上文關於記憶體電路100及第1圖論述之數位閾值位準THLD2。
在一些實施例中，第一組與第二組重疊，以及定義能夠將電阻分佈分成第一及第二組的電阻值包括藉由從電阻分佈去除複數個NVM單元之一或更多個NVM單元的量測值來分離重疊的分組。在一些實施例中，定義第一數位閾值位準包括使具有從電阻分佈去除之量測值的一或更多個NVM單元在對記憶體電路進行讀出及寫入操作期間停用。
在一些實施例中，定義第一數位閾值位準包括在第一操作情況下定義第一數位閾值位準，及在一或更多個額外操作情況下定義一或更多個額外數位閾值位準。
在一些實施例中，定義第一數位閾值位準包括定義上文關於第8圖論述之閾值位準T1或T2中的一者或兩者。
在各種實施例中，定義第一數位閾值位準包括使用記憶體電路之控制電路，例如，上文關於第1圖論述之控制電路170，記憶體電路外部的電路，或控制電路與外部 電路的組合。
在一些實施例中，定義第一數位閾值位準包括例如經由控制電路介面從記憶體電路使用者接收第一數位閾值位準。
在操作930處，獲得記憶體電路之複數個OTP單元的漏電分佈。獲得漏電分佈包括對複數個OTP單元執行複數個讀出操作，從而獲得對應複數個漏電值。在一些實施例中，獲得複數個OTP單元之漏電分佈包括獲得上文關於記憶體電路100及第1圖論述之OTP單元112的漏電分佈。
獲得複數個OTP單元之漏電分佈包括利用具有初始邏輯狀態(對應於第一漏電位準)之複數個OTP單元執行第一複數個讀出操作，以及利用程式化至永久改變的第二邏輯狀態(對應於第二漏電位準)之複數個OTP單元執行第二複數個讀出操作。
獲得複數個OTP單元之漏電分佈包括複數個OTP單元為記憶體電路之OTP單元的第一子集，以及執行第二複數個讀出操作包括對OTP單元之子集執行第二複數個讀出操作。在各種實施例中，對複數個OTP單元執行第一複數個讀出操作包括對OTP單元之第一子集、記憶體電路之OTP單元的全部、或記憶體電路之OTP單元的第二子集執行第一複數個讀出操作。
在一些實施例中，獲得複數個OTP單元之漏電分佈包括對複數個OTP單元執行寫入操作，從而將複數個 OTP單元中之每個OTP單元程式化至第二邏輯狀態。
在一些實施例中，獲得複數個OTP單元之漏電分佈包括執行類似於上文關於操作910中量測複數個NVM單元之電阻分佈論述的操作的額外操作，並且因此不重複額外細節。
在操作940處，定義基於漏電分佈之第二數位閾值位準。在一些實施例中，定義第二數位閾值位準包括定義上文關於記憶體電路100及第1圖論述之數位閾值位準THLD1。
定義第二數位閾值是以類似於定義上文關於操作920論述之第一數位閾值位準的方式的方式執行；因此，不再重複進一步描述。
在操作950處，將第一及第二數位閾值位準儲存於儲存元件中。在各種實施例中，儲存第一及第二數位閾值位準包括將第一及第二數位閾值位準儲存在記憶體電路之OTP單元、記憶體電路之NVM單元、或與OTP及NVM單元分開之儲存元件中的一或更多種。在一些實施例中，儲存第一及第二數位閾值位準包括：將第一及第二數位閾值位準儲存於上文關於第1圖論述之記憶體電路100之OTP單元112或NVM單元122中的一者或兩者。
在一些實施例中，用於獲得漏電分佈之記憶體電路之複數個OTP單元為第一複數個OTP單元，以及將第一及第二閾值位準儲存於儲存元件中包括將第一及第二閾值位準儲存於第二複數個OTP單元。
在一些實施例中，儲存第一及第二數位閾值位準包括儲存對應於第一操作情況之第一及第二數位閾值位準，及儲存對應於一或更多個額外操作情況之一或更多個額外數位閾值位準。在一些實施例中，儲存第一及第二數位閾值位準包括將第一及第二數位閾值位準儲存於記憶體電路之OTP單元中，以及儲存一或更多個額外數位閾值位準包括將一或更多個額外數位閾值位準儲存於記憶體電路之NVM單元中。
在一些實施例中，儲存第一及第二數位閾值位準為製造操作之部分，其中配置記憶體電路或包括記憶體電路之系統，例如，確定OTP及/或NVM單元之數目。在一些實施例中，儲存第一及第二數位閾值位準包括在記憶體電路之OTP單元中，儲存除了製造資訊，例如，如序列號之識別符、電路佈置或修整資料等之外的第一及第二數位閾值位準。
在一些實施例中，儲存第一及第二數位閾值位準為對記憶體電路或包括記憶體電路之系統執行更新(例如，校準)操作的部分。
在操作960處，在一些實施例中，在讀出操作中對記憶體電路施加第一及第二數位閾值位準。在一些實施例中，在讀出操作中施加第一及第二數位閾值位準包括執行上文關於第7圖論述之方法700的一些或全部。
藉由執行方法900之操作的一些或全部，記憶體電路用以能夠執行讀出操作，其中數位輸出訊號表示選定 OTP或NVM單元之邏輯狀態，從而獲得上文關於記憶體電路100論述之益處。此外，藉由執行方法900之操作的一些或全部，記憶體電路用於確定及儲存OTP及NVM單元類型中每一者的至少一個閾值位準。相比於其中使用預定閾值位準之方法，記憶體電路由此藉由基於所量測記憶體單元參數設置閾值位準來提高準確度及產率，所量測記憶體單元參數可隨著溫度、時間、及製造製程容差而改變。
在一些實施例中，電路包括OTP單元、NVM單元、耦接至OTP單元及NVM單元之位元線、包括耦接至位元線之第一輸入端子的放大器、ADC及比較器，放大器用以基於位元線上之訊號產生輸出電壓，ADC用以基於輸出電壓產生數位輸出訊號，比較器包括耦接至ADC之輸出埠之第一輸入埠，其中比較器用以響應於數位輸出訊號與在第二輸入埠處接收到之閾值位準的比較結果而輸出資料位元。在一些實施例中，放大器之第一輸入端子經由與電容元件並聯之開關元件而耦接至位元線。在一些實施例中，放大器包括經由開關元件耦接至虛擬接地電壓源的第二輸入端子。在一些實施例中，放大器之第二輸入端子經由電容元件進一步耦接至源線，並且源線耦接至NVM單元。在一些實施例中，電路包括用以儲存閾值位準之儲存元件。在一些實施例中，電路包括用以產生並儲存閾值位準於儲存元件的控制電路。在一些實施例中，儲存元件包括複數個OTP單元，以及OTP單元為複數個OTP單元中之一個OTP單元。在一些實施例中，NVM單元包括MTJ。
在一些實施例中，對記憶體電路執行讀出操作之方法包括：選擇耦接至位元線之OTP單元或耦接至位元線之NVM單元中之一者，基於選定OTP或NVM單元之邏輯狀態，使用放大器以響應於位元線上之訊號產生類比訊號，以及使用ADC以基於類比訊號產生數位輸出訊號。在一些實施例中，選擇OTP單元或NVM單元中之一者包括選擇OTP單元，及使用放大器以響應於位元線上之訊號產生類比訊號包括：從OTP單元接收閘極電流及配置放大器以積分模式操作。在一些實施例中，配置放大器以積分模式操作包括在放大器之輸入端子處提供虛擬接地電壓。在一些實施例中，選擇OTP單元或NVM單元中之一者包括選擇NVM單元，及使用放大器以響應於位元線上之訊號產生類比訊號包括：從NVM單元接收電壓差及配置放大器以放大模式操作。在一些實施例中，方法包括以下步驟：比較數位輸出訊號與數位閾值位準，及輸出表示數位輸出訊號與數位閾值位準之比較結果的資料位元。在一些實施例中，比較數位輸出訊號與數位閾值位準包括：基於選擇OTP單元或NVM單元中之一者，來從複數個數位閾值位準來選擇數位閾值位準。
在一些實施例中，配置記憶體電路之方法包括：獲得記憶體電路之複數個MTJ記憶體單元的電阻分佈，基於電阻分佈定義第一數位閾值位準，獲得記憶體電路之複數個OTP單元的漏電分佈，基於漏電分佈定義第二數位閾值位準，以及將第一及第二數位閾值位準儲存於儲存元件中。 在一些實施例中，獲得電阻分佈包括：基於複數個MTJ記憶體單元之每個MTJ記憶體單元的第一程式化狀態獲得第一電阻分佈，以及基於複數個MTJ記憶體單元之每個MTJ記憶體單元的第二程式化狀態獲得第二電阻分佈。在一些實施例中，獲得漏電分佈包括：基於複數個OTP單元之每個OTP記憶體單元的非程式化狀態獲得非第一漏電分佈，以及基於複數個OTP單元之子集的程式化狀態獲得第二電阻分佈。在一些實施例中，記憶體電路之複數個OTP單元為第一複數個OTP單元，以及將第一及第二數位閾值位準儲存於儲存元件中包括將第一及第二數位閾值位準儲存於第二複數個OTP單元中。在一些實施例中，獲得複數個MTJ記憶體單元之電阻分佈及獲得複數個OTP單元之漏電分佈中之每一者在第一操作情況下執行，以及方法包括：在第二操作情況下獲得複數個MTJ記憶體單元之另一電阻分佈，基於另一電阻分佈定義第三數位閾值位準，在第二操作情況下獲得複數個OTP單元之另一漏電分佈，基於另一漏電分佈定義第四數位閾值位準，以及將第三及第四數位閾值位準儲存於儲存元件中。在一些實施例中，第一操作方案包括第一溫度，以及第二操作方案包括不同於第一溫度之第二溫度。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例的相同目的及/或實現相 同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案的精神及範疇，且可在不脫離本揭示案的精神及範疇的情況下進行本文的各種變化、替代及更改。
100:記憶體電路/記憶體讀出電路
110:OTP區段
112:OTP單元
114:選擇電路
120:NVM區段
122:NVM單元
124A:選擇電路
124B:選擇電路
130:可配置電流源
140:可配置電壓源
150:可配置放大器
160:類比數位轉換器(ADC)
170:控制電路
180:數位比較器

Claims (7)

  1. 一種記憶體電路，包括：一單次可程式化單元；一非揮發性記憶體單元；一位元線，耦接至該單次可程式化單元及該非揮發性記憶體單元；一放大器，包括耦接至該位元線之一第一輸入端子，該放大器用以基於該位元線上之一訊號而產生一輸出電壓；一類比數位轉換器，用以基於該輸出電壓而產生一數位輸出訊號；以及一比較器，包括耦接至該類比數位轉換器之一輸出埠之一第一輸入埠，其中該比較器用以響應於該數位輸出訊號與在一第二輸入埠處接收到之一閾值位準的一比較結果而輸出一資料位元。
  2. 如請求項1所述之記憶體電路，其中該放大器包括經由一開關元件耦接至一虛擬接地電壓源的一第二輸入端子，其中該放大器之該第二輸入端子經由一電容元件而進一步耦接至一源線，及該源線耦接至該非揮發性記憶體單元。
  3. 如請求項1所述之記憶體電路，進一步包括用以儲存該閾值位準之一儲存元件，其中 該儲存元件包括複數個單次可程式化單元，及該單次可程式化單元為該些單次可程式化單元中之一個單次可程式化單元。
  4. 一種對一記憶體電路執行一讀出操作之方法，該方法包括：選擇一單次可程式化單元及一非揮發性記憶體單元中的一者，其中該單次可程式化單元及該非揮發性記憶體單元耦接至一位元線；基於選定的該單次可程式化單元或該非揮發性記憶體單元之一邏輯狀態，使用一放大器以響應於該位元線上之一訊號來產生一類比訊號；以及使用一類比數位轉換器以基於該類比訊號來產生一數位輸出訊號。
  5. 如請求項4所述之方法，其中：選擇該單次可程式化單元或該非揮發性記憶體單元中之該一者包括選擇該單次可程式化單元，及使用該放大器以響應於該位元線上之該訊號來產生該類比訊號包括：從該單次可程式化單元接收一閘極電流；以及配置該放大器以一積分模式操作。
  6. 如請求項4所述之方法，其中： 選擇該單次可程式化單元或該非揮發性記憶體單元中之該一者包括選擇該非揮發性記憶體單元，及使用該放大器以響應於該位元線上之該訊號來產生該類比訊號包括：從該非揮發性記憶體單元接收一電壓差；以及配置該放大器以一放大模式操作。
  7. 如請求項4所述之方法，進一步包括：比較該數位輸出訊號與一數位閾值位準；以及輸出一資料位元，該資料位元表示比較該數位輸出訊號與該數位閾值位準之一結果，其中比較該數位輸出訊號與該數位閾值位準包括：基於選擇該單次可程式化單元或該非揮發性記憶體單元中之該一者，從複數個數位閾值位準選擇該數位閾值位準。
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