TWI757371B - 記憶體系統及其操作方法 - Google Patents

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TWI757371B TW106140172A TW106140172A TWI757371B TW I757371 B TWI757371 B TW I757371B TW 106140172 A TW106140172 A TW 106140172A TW 106140172 A TW106140172 A TW 106140172A TW I757371 B TWI757371 B TW I757371B
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Abstract

本發明關於一種記憶體系統，其包括：記憶體裝置，其包括第一記憶 體塊和具有同時可控制的第二記憶體塊的超級記憶體塊；以及控制器，其包括記憶體，並且適於將對應於命令的數據儲存在記憶體中，判定命令的類型和數據的類型，並且基於命令的類型和數據的類型控制記憶體裝置以將數據寫入第一記憶體塊或超級記憶體塊中。

Description

記憶體系統及其操作方法
本發明的示例性實施例關於一種記憶體系統，且更特別地，關於一種包括用於處理數據的記憶體裝置的記憶體系統以及該記憶體系統的操作方法。
電腦環境典範已經變為可在任何時間和任何地點使用的普遍計算系統。由於這個事實，諸如行動電話、數位相機和筆記型電腦的便攜式電子裝置的使用已經迅速增加。這些便攜式電子裝置通常使用具有一個或多個記憶體裝置的記憶體系統來儲存數據。記憶體系統可作為便攜式電子裝置的主記憶體裝置或輔助記憶體裝置。
由於記憶體系統沒有移動部件，所以它們提供優良的穩定性、耐用性、高的資訊存取速度以及低功耗。具有這種優點的記憶體系統的示例包括通用序列匯流排(USB)記憶體裝置、具有各種介面的記憶卡以及固態硬碟(SSD)。
相關申請案的交叉引用：
本申請案請求於2017年1月12日向韓國智慧財產局(KIPO)提交的申請號為10-2017-0005057的韓國專利申請案的優先權，其全部公開內容透過引用併入本文。
各個實施例關於一種控制器及其操作方法，其能夠最小化記憶體系統的複雜性和性能的劣化並最大化記憶體裝置的使用效率，從而快速且穩定地針對記憶體裝置處理數據。
根據本發明的實施例，記憶體系統包括：記憶體裝置，其包括第一記憶體塊和具有同時可控制的第二記憶體塊的超級記憶體塊；以及控制器，其包括記憶體，並且適於將對應於命令的數據儲存在記憶體中，判定命令的類型和數據的類型，並且基於命令的類型和數據的類型控制記憶體裝置以將數據寫入第一記憶體塊或超級記憶體塊中。
當命令的類型是快取記憶體沖回(cache flush)命令時，控制器可以控制記憶體裝置以將數據寫入超級記憶體塊中。
當命令的類型是寫入命令和強制單元存取(Force Unit Access,FUA)命令時，控制器可以控制記憶體裝置以將數據寫入第一記憶體塊中。
當命令的類型是寫入命令且數據的類型是隨機數據時，控制器可以控制記憶體裝置以將數據寫入第一記憶體塊中。
當命令的類型是寫入命令且數據的類型是序列數據時，控制器可以控制記憶體裝置以將數據寫入超級記憶體塊中。
控制器可以透過以交錯方法控制記憶體裝置來控制記憶體裝置以將數據同時寫入超級記憶體塊中。
控制器可以控制記憶體裝置以利用數據執行單觸發編程操作，使得數據被編程在第二記憶體塊中。
當數據的大小小於超級記憶體塊的儲存容量時，控制器可以控制記憶體裝置以將具有虛擬數據的數據寫入超級記憶體塊中。
當數據的大小小於超級記憶體塊的儲存容量時，控制器可以控制記憶體裝置以將具有記憶體的另一數據的數據寫入超級記憶體塊中。
包括在第一記憶體塊和超級記憶體塊中的每一個記憶體單元可以儲存2位元或更多位元。
根據本發明的另一實施例，提供一種記憶體和記憶體裝置的操作方法，該記憶體裝置包括第一記憶體塊和具有同時可控制的第二記憶體塊的超級記憶體塊，該方法可以包括：將對應於命令的數據儲存在記憶體中；判定命令的類型和數據的類型；並基於命令的類型和數據的類型控制記憶體裝置以將數據寫入第一記憶體塊或超級記憶體塊中。
在控制器控制記憶體裝置中，當命令的類型是快取記憶體沖回命令時，可以執行對記憶體裝置的控制以將數據寫入超級記憶體塊中。
在控制器控制記憶體裝置中，當命令的類型是寫入命令和強制單元存取(FUA)命令時，可以執行對記憶體裝置的控制以將數據寫入第一記憶體塊中。
在控制器控制記憶體裝置中，當命令的類型是寫入命令且數據的類型是隨機數據時，可以執行對記憶體裝置的控制以將數據寫入第一記憶體塊中。
在控制器控制記憶體裝置中，當命令的類型是寫入命令且數據的類型是序列數據時，可以執行對記憶體裝置的控制以將數據寫入超級記憶體塊中。
在控制器控制記憶體裝置中，可以透過交錯方法執行對記憶體裝置的控制以將數據同時寫入超級記憶體塊中。
在控制器控制記憶體裝置中，可以執行對記憶體裝置的控制以利用數據執行單觸發編程操作，使得數據被編程在第二記憶體塊中。
在控制器控制記憶體裝置中，當數據的大小小於超級記憶體塊的儲存容量時，可以執行對記憶體裝置的控制以將具有虛擬數據的數據寫入超級記憶體塊中。
在控制器控制記憶體裝置中，當數據的大小小於超級記憶體塊的儲存容量時，可以執行對記憶體裝置的控制以將具有記憶體的另一數據的數據寫入超級記憶體塊中。
包括在第一記憶體塊和超級記憶體塊中的每一個記憶體單元可以儲存2位元或更多位元。
100:數據處理系統
102:主機
110:記憶體系統
130:控制器
132:主機介面單元
134:處理器
138:錯誤校正碼
140:電源管理單元
142:NFC
144:記憶體
150:記憶體裝置
152:記憶體塊
154:記憶體塊
156:記憶體塊
310:電壓供應單元
320:讀取/寫入電路
322:頁面緩衝器
324:頁面緩衝器
326:頁面緩衝器
330:記憶體塊
340:單元串
511:記憶體晶粒
512:記憶體晶粒
513:記憶體晶粒
514:記憶體晶粒
520:超級記憶體塊
6100:記憶卡系統
6110:連接器
6120:記憶體控制器
6130:記憶體裝置
6200:數據處理系統
6210:主機
6220:記憶體控制器
6221:CPU
6222:RAM
6223:ECC電路
6224:主機介面
6225:NVM介面
6230:記憶體裝置
6300:SSD
6310:主機
6320:控制器
6321:處理器
6322:ECC電路
6324:主機介面
6325:緩衝記憶體
6326:非揮發性記憶體介面
6340:記憶體裝置
6400:嵌入式多媒體卡
6410:主機
6430:控制器
6431:主機介面
6432:核心
6433:NAND介面
6440:記憶體裝置
6500:UFS系統
6510:主機
6520:UFS裝置
6530:UFS卡
6600:UFS系統
6610:主機
6620:UFS裝置
6630:UFS卡
6640:交換模組
6700:UFS系統
6710:主機
6720:UFS裝置
6730:UFS卡
6740:交換模組
6800:UFS系統
6810:主機
6820:UFS裝置
6830:UFS卡
6900:使用者系統
6910:使用者介面
6920:記憶體模組
6930:應用處理器
6940:網路模組
6950:儲存模組
S610:步驟
S620:步驟
S630:步驟
S640:步驟
S650:步驟
S660:步驟
S670:步驟
BL0~BLm-1:位元線
BLK0~BLKN-1:記憶體塊
BLOCK0~BLOCKN-1:記憶體塊
CH1~Chi:通道
DST:汲極選擇電晶體
ECC:錯誤校正碼
LBA0~LBA11:數據
LBA17:數據
LBA57:數據
LBA77:數據
MC0~MCn-1:記憶體單元電晶體
PB:頁面緩衝器
SST:源極選擇電晶體
UFS:通用快閃記憶體儲存
WL0~WLn-1:字元線
圖1是說明根據本發明的實施例的數據處理系統的方塊圖。
圖2是說明在圖1所示的記憶體系統中採用的記憶體裝置的示意圖。
圖3是說明圖2所示的記憶體裝置中的記憶體塊的記憶體單元陣列的示例性配置的電路圖。
圖4是說明圖2的記憶體裝置的示例性3-D結構的示意圖。
圖5說明圖1的記憶體系統。
圖6是說明根據本發明的實施例的記憶體系統的處理器單元的操作方法的流程圖。
圖7說明根據本發明的實施例的對記憶體塊的編程操作。
圖8說明根據本發明的實施例的對超級記憶體塊的編程操作。
圖9至圖17是說明根據本發明的各個實施例的圖1的數據處理系統的應用示例的簡圖。
以下參照附圖更詳細地描述本發明的各個實施例。然而，注意到的是，本發明可以不同的其他實施例、形式及其變型實施，且不應被解釋為限於本文所闡述的實施例。相反，提供所描述的實施例使得本發明將完整和全面並將本發明充分地傳達給本發明所屬領域的技術人員。在整個本發明中，相同的附圖標記在本發明的各個附圖和實施例中表示相同的部件。
將理解的是，雖然可在本文中使用術語「第一」、「第二」、「第三」等來描述各個元件，但是這些元件不受這些術語的限制。這些術語用於將一個元件與另一個元件區分開。因此，在不脫離本發明的精神和範圍的情況下，以下描述的第一元件也可被稱為第二元件或第三元件。
附圖不一定按比例繪製，並且在一些情況下，為了清楚地說明實施例的特徵，比例可能已經被誇大。
將進一步理解的是，當元件被稱為「連接至」或「耦接到」另一元件時，它可直接在其它元件上、連接至或耦接到其它元件，或者可存在一個或多個中間元件。此外，還將理解的是，當元件被稱為在兩個元件「之間」時，其可以是這兩個元件之間的唯一元件，或者也可存在一個或多個中間元件。
本文使用的術語僅是為了描述特定實施例的目的，並不旨在限制本發明。
如本文所使用的，除非上下文另有明確說明，否則單數形式也旨在包括複數形式。
將進一步理解的是，當在本說明書中使用術語「包括」、「包括有」、「包含」和「包含有」時，其說明所陳述元件的存在，並不排除一個或多個其它元件的存在或添加。如本文所使用的，術語「和/或」包括一個或多個相關所列項目的任何和全部組合。
除非另有定義，否則本文使用的包括技術術語和科學術語的所有術語具有與本發明所屬領域的普通技術人員基於本發明所通常理解的含義相同的含義。將進一步理解的是，諸如在常用字典中定義的那些術語的術語應當被解釋為具有與其在本發明和相關技術語境中的含義一致的含義，並且將不以理想化或過於正式的意義來解釋，除非本文中明確地這樣定義。
在下面的描述中，為了提供對本發明的全面理解，描述了大量具體細節。本發明可在沒有一些或全部這些具體細節的情況下被實施。在 其它情況下，為了避免不必要地模糊本發明，未詳細地描述公眾知悉的進程結構和/或進程。
還注意的是，在一些情況下，如對於相關領域的技術人員顯而易見的是，除非另有明確說明，否則結合一個實施例所描述的特徵或元件可單獨使用或與另一個實施例的其它特徵或元件組合使用。
圖1是說明根據本發明的實施例的數據處理系統100的方塊圖。
參照圖1，數據處理系統100可包括被可操作地耦接至記憶體系統110的主機102。
主機102可包括諸如行動電話、MP3播放機和膝上型電腦的便攜式電子裝置或諸如桌上型電腦、遊戲機、TV和投影機的非便攜式電子裝置。
記憶體系統110可回應於主機102的請求操作以為主機102儲存數據。記憶體系統110的非限制性示例可包括固態硬碟(SSD)、多媒體卡(MMC)、安全數位(SD)卡、通用儲存匯流排(USB)裝置、通用快閃記憶體儲存(UFS)裝置、標準快閃記憶體(CF)卡、智慧媒體卡(SMC)、國際個人電腦記憶卡協會(PCMCIA)卡和記憶棒。MMC可包括嵌入式MMC(eMMC)、縮小尺寸的MMC(RS-MMC)和微型MMC，SD卡可包括迷你-SD卡和微型-SD卡。
記憶體系統110可透過各種類型的儲存裝置實施。包括在記憶體系統110中的儲存裝置的非限制性示例可包括諸如DRAM動態隨機存取記憶體(DRAM)和靜態RAM(SRAM)的揮發性記憶體裝置和諸如以 下的非揮發性記憶體裝置：唯讀記憶體(ROM)、掩模ROM(MROM)、可編程ROM(PROM)、可擦除可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、鐵電RAM(FRAM)、相變RAM(PRAM)、磁阻RAM(MRAM)、電阻式RAM(RRAM)和快閃記憶體。快閃記憶體可具有三維(3D)堆疊結構。
記憶體系統110可包括記憶體裝置150和控制器130。記憶體裝置150可為主機120儲存數據，並且控制器130可控制將數據儲存到記憶體裝置150中。
控制器130和記憶體裝置150可被集成到單個半導體裝置中，單個半導體裝置可被包括在如上所例示的各種類型的記憶體系統中。
記憶體系統110的非限制性應用示例可包括電腦、超行動PC(UMPC)、工作站、小筆電、個人數位助理(PDA)、便攜式電腦、網路平板、平板電腦、無線電話、行動電話、智慧型手機、電子書、便攜式多媒體播放機(PMP)、便攜式遊戲機、導航系統、黑盒、數位相機、數位多媒體廣播(DMB)播放機、立體電視、智慧電視、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位視訊記錄器、數位視訊播放機、構成數據中心的儲存裝置、能夠在無線環境下傳輸/接收資訊的裝置、構成家用網路的各種電子裝置之一、構成電腦網路的各種電子裝置之一、構成遠端資訊處理網路的各種電子裝置之一、射頻識別(RFID)裝置或構成計算系統的各種部件之一。
記憶體裝置150可以是非揮發性記憶體裝置，並且即使不供應電力，其也可保留其中儲存的數據。記憶體裝置150可透過寫入操作來儲 存從主機102提供的數據，並且透過讀取操作將儲存在其中的數據提供給主機102。記憶體裝置150可包括多個記憶體晶粒(未示出)，每個記憶體晶粒包括多個平面(未示出)，每個平面包括多個記憶體塊152~156，記憶體塊152~156中的每一個可包括多個頁面，並且每個頁面可包括耦接到字元線的多個記憶體單元。
控制器130可回應於來自主機102的請求控制記憶體裝置150。例如，控制器130可將從記憶體裝置150讀取的數據提供給主機102，並將從主機102提供的數據儲存至記憶體裝置150中。對於該操作，控制器130可控制記憶體裝置150的讀取操作、寫入操作、編程操作和擦除操作。
控制器130可包括主機介面(I/F)單元132、處理器134、錯誤校正碼(ECC)單元138、電源管理單元(PMU)140、NAND快閃記憶體控制器(NFC)142以及記憶體144，其全部透過內部匯流排可操作地耦接。
主機介面單元132可被配置成處理主機102的命令和數據，並可透過諸如以下的各種介面協定中的一種或多種與主機102通訊：通用序列匯流排(USB)、多媒體卡(MMC)、高速周邊元件連接(PCI-E)、小型電腦系統介面(SCSI)、序列式SCSI(SAS)、序列先進技術附件(SATA)、平行先進技術附件(PATA)、增強型小型磁碟介面(ESDI)以及整合裝置電路(IDE)。
ECC單元138可檢測並校正包括在從記憶體裝置150讀取的數據中的錯誤。換言之，ECC單元138可透過在ECC編碼進程期間使用的 ECC代碼對從記憶體裝置150讀取的數據執行錯誤校正解碼進程。根據錯誤校正解碼進程的結果，ECC單元138可輸出信號，例如錯誤校正成功/失敗信號。當錯誤位元的數量大於可校正錯誤位元的閾值時，ECC單元138不校正錯誤位元，並且可輸出錯誤校正失敗信號。
ECC單元138可透過諸如以下的編碼調製執行錯誤校正：低密度同位元(LDPC)碼、博斯-查德胡裡-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)碼、渦輪碼、里德-所羅門(Reed-Solomon)碼、卷積碼、遞迴系統碼(RSC)、網格編碼調製(TCM)以及分組編碼調製(BCM)。然而，ECC單元138不限於此。ECC單元138可包括用於錯誤校正的所有電路、模組、系統或裝置。
PMU140可提供和管理控制器130的電力。
NFC142可作為記憶體/儲存介面，其用於介面連接控制器130和記憶體裝置150使得控制器130回應於來自主機102的請求來控制記憶體裝置150。當記憶體裝置150是快閃記憶體或具體地是NAND快閃記憶體時，NFC142可在處理器134的控制下產生用於記憶體裝置150的控制信號並處理待被提供給記憶體裝置150的數據。NFC142可作為處理控制器130和記憶體裝置150之間的命令和數據的介面(例如，NAND快閃記憶體介面)。具體地，NFC142可支援控制器130和記憶體裝置150之間的數據傳輸。
記憶體144可作為記憶體系統110和控制器130的工作記憶體，並且儲存用於驅動記憶體系統110和控制器130的數據。控制器130可控制記憶體裝置150執行回應於來自主機102的請求之讀取操作、寫入操 作、編程操作和擦除操作。控制器130可將從記憶體裝置150讀取的數據提供給主機102並可將從主機102提供的數據儲存到記憶體裝置150中。記憶體144可儲存控制器130和記憶體裝置150執行這些操作所需的數據。
記憶體144可透過揮發性記憶體來實施。例如，記憶體144可透過靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)來實施。記憶體144可設置在控制器130內部或外部。圖1例示了設置在控制器130內部的記憶體144。在實施例中，記憶體144可透過具有在記憶體144和控制器130之間傳輸數據的記憶體介面的外部揮發性記憶體來實施。
處理器134可控制記憶體系統110的全部操作。處理器134可驅動韌體來控制記憶體系統110的全部操作。韌體可被稱為快閃記憶體轉換層(FTL)。
控制器130的處理器134可包括用於執行記憶體裝置150的壞塊管理操作的管理單元(未示出)。管理單元可執行壞塊管理操作，其用於檢查被包括在記憶體裝置150中的多個記憶體塊152~156中在編程操作期間由於NAND快閃記憶體的特性發生編程失敗的壞塊。管理單元可將壞塊的編程失敗數據寫入到新的記憶體塊。在具有3D堆疊結構的記憶體裝置150中，壞塊管理操作可能降低記憶體裝置150的使用效率和記憶體系統110的可靠性。因此，需要更可靠地執行壞塊管理操作。
圖2是說明記憶體裝置150的示意圖。
參照圖2，記憶體裝置150可包括多個記憶體塊0~N-1，並且塊0~N-1中的每一個可包括多個頁面，例如2M個頁面，頁面的數量可根據電路設計而變化。包括在各個記憶體塊0~N-1中的記憶體單元可以是下列中 的一個或多個：儲存1位元數據的單層單元(SLC)、儲存2位元數據的多層單元(MLC)、儲存3位元數據的三層單元(TLC)、儲存4位元數據的四層單元(QLC)、儲存5位元或更多位元數據的多層單元等。
圖3是說明記憶體裝置150中的記憶體塊的記憶體單元陣列的示例性配置的電路圖。
參照圖3，可對應於記憶體系統110的記憶體裝置150中包括的多個記憶體塊152~156中的任一個的記憶體塊330可包括耦接到多個相應位元線BL0~BLm-1的多個單元串340。每列單元串340可包括一個或多個汲極選擇電晶體DST和一個或多個源極選擇電晶體SST。多個記憶體單元MC0~MCn-1可以串聯地耦接在汲極選擇電晶體DST和源極選擇電晶體SST之間。在實施例中，記憶體單元MC0至MCn-1中的每一個可透過能夠儲存多位元數據資訊的MLC來實施。單元串340中的每一個可被電耦接到多個位元線BL0~BLm-1中的對應位元線。例如，如圖3所示，第一單元串被耦接到第一位元線BL0，最後的單元串被耦接到最後的位元線BLm-1。
雖然圖3示出了NAND快閃記憶體單元，但是本發明不限於此。應注意的是，記憶體單元可以是NOR快閃記憶體單元，或包括組合在其中的兩種或更多種記憶體單元的混合快閃記憶體單元。還應注意的是，記憶體裝置150可以是包括作為電荷儲存層的導電浮閘的快閃記憶體裝置，或者包括作為電荷儲存層的絕緣層的電荷擷取快閃(CTF)記憶體裝置。
記憶體裝置150可進一步包括提供字元線電壓的電壓供應單元310，字元線電壓包括根據操作模式供應至字元線的編程電壓、讀取電壓和通過電壓。電壓供應單元310的電壓產生操作可透過控制電路(未示出) 來控制。在控制電路的控制下，電壓供應單元310可選擇記憶體單元陣列的記憶體塊(或磁區)中的一個、選擇被選擇的記憶體塊的字元線中的一個以及將字元線電壓提供給被選擇的字元線和未選擇的字元線。
記憶體裝置150可包括由控制電路控制的讀取/寫入電路320。在驗證/正常讀取操作期間，讀取/寫入電路320可作為讀出放大器，其用於從記憶體單元陣列讀取數據。在編程操作期間，讀取/寫入電路320可作為根據待被儲存在記憶體單元陣列中的數據驅動位元線的寫入驅動器。在編程操作期間，讀取/寫入電路320可從緩衝器(未示出)接收待被儲存到記憶體單元陣列中的數據，並根據接收的數據驅動位元線。讀取/寫入電路320可包括分別對應於列(或位元線)或列對(或位元線對)的多個頁面緩衝器322~326，並且頁面緩衝器322~326中的每一個可包括多個鎖存器(未示出)。
圖4是說明記憶體裝置150的示例性3D結構的示意圖。
記憶體裝置150可透過2D或3D記憶體裝置來實施。具體地，如圖4所示，記憶體裝置150可透過具有3D堆疊結構的非揮發性記憶體裝置來實施。當記憶體裝置150具有3D結構時，記憶體裝置150可包括多個記憶體塊BLK0~BLKN-1，記憶體塊中的每一個具有3D結構(或垂直結構)。
圖5說明記憶體系統110。
記憶體系統110可以包括控制器130和記憶體裝置150。控制器130可以包括處理器單元134和記憶體單元144。
處理器單元134可以單獨地控制或同時控制記憶體裝置150的記憶體塊。另外，處理器單元134可以透過將記憶體裝置150的記憶體塊分組成記憶體塊組來管理它們，每個記憶體塊組包括被同時控制的超級記憶體塊。圖5示例性地示出記憶體系統，其中處理器單元134單獨控制記憶體裝置150的記憶體晶粒511~514的第一記憶體塊BLK0~BLK3，並且同時控制作為單個超級記憶體塊520的記憶體裝置150的記憶體晶粒511~514的第二記憶體塊BLK4~BLK7。
當數據被寫入第二記憶體塊BLK4~BLK7或超級記憶體塊520中時，處理器單元134可以透過諸如下列的交錯方法同時控制第二記憶體塊BLK4~BLK7：通道交錯方法、記憶體晶粒交錯方法，記憶體晶片交錯方法和路徑(way)交錯方法。
處理器單元134可以透過使用控制器130的記憶體單元144來處理主機102的命令。具體來說，當從主機102提供命令時，處理器單元134可將對應於命令的數據儲存在記憶體單元144中，並將數據寫入記憶體裝置150的記憶體晶片511~514的第一記憶體塊BLK0~BLK3或超級記憶體塊520中。
處理器單元134可以能夠透過單觸發編程操作將對應於命令的數據共同寫入第一記憶體塊BLK0~BLK3或超級記憶體塊520中。具體地說，例如，處理器單元134可以將對應於被接收的命令的數據同時寫入第一記憶體塊BLK0的3個頁面中。另外，處理器單元134可以將對應於被接收的命令的數據同時寫入超級記憶體塊520的12個頁面中。雖然圖5說明一個記憶體塊包括3個頁面且一個超級記憶體塊包括4個記憶體塊，但是這只 是一個實施例，並且包括在一個記憶體塊中的頁面的數量和包括在一個超級記憶體塊中的記憶體塊的數量並不限於此。
另外，當對應於被接收的命令的數據的大小小於第一參考大小(例如，等於或小於第一記憶體塊BLK0的三個頁面的儲存容量的數據大小)時，處理器單元134可以向對應於命令的數據添加虛擬數據，所添加的虛擬數據之數量等同於對應於命令的數據的大小與預定大小之差，然後處理器單元134可在第一記憶體塊BLK0中利用添加虛擬的數據執行單觸發編程操作。例如，當對應於命令的數據可被儲存在2個頁面中時，處理器單元134可以向數據添加對應於1個頁面的大小的虛擬數據，然後在第一記憶體塊BLK0中利用添加虛擬的數據執行單觸發編程操作。
類似地，處理器單元134可以向對應於命令的數據添加虛擬數據，所添加的虛擬數據之數量等同於對應於命令的數據的大小與預定大小之差，然後處理器134單元可在超級記憶體塊520中利用添加虛擬的數據執行單觸發編程操作。例如，當對應於命令的數據可被儲存在8個頁面中時，處理器單元134可以向數據添加對應於4個頁面的大小的虛擬數據，然後在超級記憶體塊520中利用添加虛擬的數據執行單觸發編程操作。
另外，在對超級記憶體塊520的寫入操作期間，處理器單元134可以等待直到第二參考大小的數據被儲存在記憶體單元144中，然後利用第二參考大小的數據對超級記憶體塊520執行單觸發編程操作，使得儲存在記憶體單元144中的第二參考大小的數據被編程在超級記憶體塊520中。
如上所述，本發明提供了與現有系統相關聯的問題的簡潔的解決方案，但是當處理器單元將大小較小的數據寫入超級記憶體塊中時，該 解決方案存在可能浪費地使用記憶體裝置的儲存空間的問題。另外，由於數據必須被儲存在控制器的記憶體單元中很長時間以便處理器單元將記憶體單元的儲存數據寫入到超級記憶體塊中，所以處理器單元可能不能充分利用記憶體單元。由於該原因，現有記憶體系統的性能可能會劣化。另外，當本發明的處理器單元134將數據寫入第一記憶體塊BLK0~BLK3中時，因為儲存在第一記憶體塊BLK0~BLK3中的數據可透過交錯方法被讀取，所以記憶體系統110的讀取操作性能得到改善。因此，需要在第一記憶體塊BLK0~BLK3和超級記憶體塊520之間選擇待用於儲存數據的記憶體塊，並將數據寫入選擇的記憶體塊中。
根據本發明的實施例，記憶體系統110的處理器單元134可以基於從主機102提供的命令的類型以及對應於該命令的數據的類型在第一記憶體塊BLK0~BLK3和超級記憶體塊520之間選擇至少一個，並將數據寫入選擇的記憶體塊中。
例如，命令可以是強制單元存取(FUA)命令，並且處理器單元134可以將對應於FUA命令的數據寫入第一記憶體塊BLK0~BLK3中。FUA命令可以是用於將數據立即寫入記憶體裝置150中的命令。
在另一示例中，當從主機102傳輸的命令是快取記憶體沖回命令時，處理器單元134可以將對應於快取記憶體沖回命令的數據寫入超級記憶體塊520中。此處，快取記憶體沖回命令可以是用於將記憶體單元144的數據寫入記憶體裝置150中的命令。
隨後，關於與命令對應的數據的類型，當與命令對應的數據是隨機數據時，處理器單元134可將數據寫入第一記憶體塊BLK0~BLK3中。此處，隨機數據可以是其邏輯塊位址不連續的數據。
另外，關於與命令對應的數據的類型，當數據是序列數據時，處理器單元134可以將與命令對應的數據寫入超級記憶體塊520中。此處，序列數據可以是其邏輯塊位址連續的數據。
在下文中，假設該命令是寫入命令而不是FUA命令。
圖6是說明根據本發明的實施例的記憶體系統110的處理器單元134的操作方法的流程圖。
圖7說明根據本發明的實施例的對記憶體系統110中的第一記憶體塊BLOCK0的編程操作。
圖8說明根據本發明的實施例的對記憶體系統110中的超級記憶體塊520的編程操作。
參照圖6，例如，處理器單元134可以在步驟S610中判定從主機102接收的命令是否是寫入命令(「數據命令」)。當命令是寫入命令(步驟S610中為「是」)時，處理器單元134可以進行步驟S620。當命令不是寫入命令(步驟S610中為「否」)時，處理器單元134可以進行步驟S660。
例如，參照圖7，因為對應於命令的數據是對應於邏輯塊位址17、邏輯塊位址57和邏輯塊位址77的數據LBA17、LBA57和LBA77(下文中，對應於邏輯塊位址的數據被稱為「邏輯塊數據」)，所以處理器單元134可以判定該命令為寫入命令，並且進行步驟S620。
另外，例如，參照圖8，因為對應於命令的數據是邏輯塊數據LBA0~LBA11，所以處理器單元134可以判定該命令為寫入命令，並進行步驟S620。
然而，例如，當命令是快取記憶體沖回命令時，處理器單元134可以判定該命令不是寫入命令，並且進行步驟S660。
在步驟S620中，判定該命令是否為FUA命令。當命令是FUA命令(步驟S620中為「是」)時，處理器單元134可以進行步驟S630。當命令不是FUA命令(步驟S620中為「否」)時，處理器單元134可以進行步驟S640。簡而言之，處理器單元134可以在步驟S620中判定對應於從主機102傳輸的命令的數據是否為將被立即寫入記憶體裝置150中的數據。
在步驟S630中，處理器單元134可以將對應於命令的數據寫入記憶體裝置150的第一記憶體塊BLK0~BLK3中。
參照圖7，處理器單元134可以將儲存在記憶體單元144中的對應於命令的邏輯塊數據LBA17、邏輯塊數據LBA57和邏輯塊數據LBA77寫入第一記憶體塊BLK0中。
在步驟S640中，判定對應於命令的數據是否是序列數據。當對應於命令的數據是序列數據(步驟S640中為「是」)時，處理器單元134可以進行步驟650。當對應於命令的數據不是序列數據(步驟S640中為「否」)時，處理器單元134可以進行步驟630。
參照圖8，因為儲存在記憶體單元144中的對應於命令的邏輯塊數據LBA0~LBA11是序列數據，所以處理器單元134可以進行步驟 S650。然而，如圖7所示，因為儲存在記憶體單元144中的對應於命令的邏輯塊數據LBA17、邏輯塊數據LBA57和邏輯塊數據LBA77是隨機數據，所以處理器單元134可以進行步驟S630並且邏輯塊數據LBA17、邏輯塊數據LBA57和邏輯塊數據LBA77可被寫入第一記憶體塊BLK0中。
在步驟S650中，處理器單元134可以將對應於命令的數據寫入記憶體裝置150的超級記憶體塊520中。
如圖8所示，處理器單元134可以將儲存在記憶體單元144中的對應於命令的邏輯塊數據LBA0~LBA11寫入超級記憶體塊BLK4~BLK7中。
在步驟S660中，判定該命令是否是快取記憶體沖回命令。當命令是快取記憶體沖回命令(步驟S660中為「是」)時，處理器單元134可以進行步驟S650。否則，當命令不是快取記憶體沖回命令(步驟S660中為「否」)時，處理器單元134可以進行步驟S670。
在步驟S670中，處理器單元134可以向記憶體裝置150發出命令。換句話說，由於在步驟S670中判定該命令既不是寫入命令也不是快取記憶體沖回命令，所以處理器單元134可以向記憶體裝置150發出從主機102提供的命令以便控制記憶體裝置150執行回應於發出的命令之操作。
由於根據本發明的實施例的記憶體系統110基於預定的條件在第一記憶體塊BLK0~BLK3和超級記憶體塊520之間選擇記憶體塊，並將數據寫入選擇的記憶體單元中，所以可以增加記憶體裝置150的效率。簡而言之，可以減小儲存在記憶體裝置150中的虛擬數據的大小。
此外，因為根據本發明的實施例的記憶體系統110將序列數據儲存在超級記憶體塊520中，所以可以提高記憶體裝置150的讀取操作性能。
圖9至圖17是說明數據處理系統100的應用示例的示意圖。
圖9是示意性說明包括根據本實施例的記憶體系統的數據處理系統的另一示例的簡圖。圖9示意性說明了應用根據本實施例的記憶體系統的記憶卡系統。
參照圖9，記憶卡系統6100可包括記憶體控制器6120、記憶體裝置6130和連接器6110。
更具體地，記憶體控制器6120可被連接至透過非揮發性記憶體實施的記憶體裝置6130，並被配置成存取記憶體裝置6130。例如，記憶體控制器6120可被配置成控制記憶體裝置6130的讀取操作、寫入操作、擦除操作和後臺操作。記憶體控制器6120可被配置成提供記憶體裝置6130和主機之間的介面並驅動韌體以控制記憶體裝置6130。也就是說，記憶體控制器6120可對應於參照圖1和圖5描述的記憶體系統110的控制器130，並且記憶體裝置6130可對應於參照圖1和圖5描述的記憶體系統110的記憶體裝置150。
因此，記憶體控制器6120可包括RAM、處理單元、主機介面、記憶體介面和錯誤校正單元。記憶體控制器6120可進一步包括圖5所示的元件。
記憶體控制器6120可透過連接器6110與例如圖1的主機102的外部裝置通訊。例如，如參照圖1所述，記憶體控制器6120可被配置成 透過諸如以下的各種通訊協定中的一種或多種與外部裝置通訊：通用序列匯流排(USB)、多媒體卡(MMC)、嵌入式MMC(eMMC)、周邊元件連接(PCI)、高速PCI(PCIe)、先進技術附件(ATA)、序列式ATA、平行ATA、小型電腦系統介面(SCSI)、增強型小型磁碟介面(EDSI)、整合裝置電路(IDE)、火線、通用快閃記憶體儲存(UFS)、WIFI以及藍牙。因此，根據本實施例的記憶體系統和數據處理系統可應用於有線/無線電子裝置，或者特別是行動電子裝置。
記憶體裝置6130可透過非揮發性記憶體來實施。例如，記憶體裝置6130可透過諸如以下的各種非揮發性記憶體裝置來實施：可擦除可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、NAND快閃記憶體、NOR快閃記憶體、相變RAM(PRAM)、電阻式RAM(ReRAM)、鐵電RAM(FRAM)以及自旋轉移力矩磁性RAM(STT-MRAM)。記憶體裝置6130可包括如圖5的記憶體裝置150中的多個晶粒。
記憶體控制器6120和記憶體裝置6130可被集成至單個半導體裝置中。例如，記憶體控制器6120和記憶體裝置6130可透過集成至單個半導體裝置中構成固態硬碟(SSD)。另外，記憶體控制器6120以及記憶體裝置6130可構成諸如以下的記憶卡：PC卡(PCMCIA：國際個人電腦記憶卡協會)、標準快閃記憶體(CF)卡、智慧媒體卡(例如，SM和SMC)、記憶棒、多媒體卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用快閃記憶體儲存(UFS)。
圖10是示意性說明包括根據本實施例的記憶體系統的數據處理系統的另一示例的簡圖。
參照圖10，數據處理系統6200可包括具有一個或多個非揮發性記憶體的記憶體裝置6230和用於控制記憶體裝置6230的記憶體控制器6220。圖10所示的數據處理系統6200可作為如參照圖1所描述的諸如記憶卡(CF、SD、微型SD等)或USB裝置的儲存媒介。記憶體裝置6230可對應於圖1和圖5所示的記憶體系統110中的記憶體裝置150，並且記憶體控制器6220可對應於圖1和圖5所示的記憶體系統110中的控制器130。
記憶體控制器6220可控制在記憶體裝置6230上的讀取操作、寫入操作或擦除操作，前述操作係回應於主機6210的請求，並且記憶體控制器6220可包括一個或多個CPU6221、諸如RAM6222的緩衝記憶體、ECC電路6223、主機介面6224以及諸如NVM介面6225的記憶體介面。
CPU6221可控制對記憶體裝置6230的全部操作，例如讀取操作、寫入操作、檔案系統管理操作和壞頁面管理操作。RAM6222可根據CPU6221的控制來操作且作為工作記憶體、緩衝記憶體或高速緩衝記憶體。當RAM6222作為工作記憶體時，透過CPU6221處理的數據可被臨時儲存在RAM6222中。當RAM6222作為緩衝記憶體時，RAM6222可用於緩衝從主機6210傳輸到記憶體裝置6230的數據或從記憶體裝置6230傳輸到主機6210的數據。當RAM6222作為高速緩衝記憶體時，RAM6222可輔助低速記憶體裝置6230以高速運行。
ECC電路6223可對應於圖1所示的控制器130的ECC單元138。如參照圖1所述，ECC電路6223可產生用於校正從記憶體裝置6230提供的數據的失效位元或錯誤位元的ECC(錯誤校正碼)。ECC電路6223可對提供給記憶體裝置6230的數據執行錯誤校正編碼，從而形成具有同位檢查位元的數據。同位檢查位元可被儲存在記憶體裝置6230中。ECC電路6223可對從記憶體裝置6230輸出的數據執行錯誤校正解碼。此時，ECC電路6223可使用同位檢查位元來校正錯誤。例如，如參照圖1所述，ECC電路6223可使用LDPC碼、BCH碼、渦輪碼、里德-所羅門碼、卷積碼、RSC或諸如TCM或BCM的編碼調製來校正錯誤。
記憶體控制器6220可透過主機介面6224向主機6210傳輸數據/接收來自主機6210的數據，並透過NVM介面6225向記憶體裝置6230傳輸數據/接收來自記憶體裝置6230的數據。主機介面6224可透過PATA匯流排、SATA匯流排、SCSI、USB、PCIe或NAND介面連接至主機6210。記憶體控制器6220可利用諸如WiFi或長期演進技術(LTE)的行動通訊協定而具有無線通訊功能。記憶體控制器6220可連接至外部裝置，例如主機6210或另一個外部裝置，然後向外部裝置傳輸數據/接收來自外部裝置的數據。特別地，由於記憶體控制器6220被配置成透過各種通訊協定中的一種或多種與外部裝置通訊，因此根據本實施例的記憶體系統和數據處理系統可被應用於有線/無線電子裝置或特別是行動電子裝置。
圖11是示意性說明包括根據本實施例的記憶體系統的數據處理系統的方塊圖。圖11示意性示出應用根據本實施例的記憶體系統的SSD。
參照圖11，SSD6300可包括控制器6320和包括多個非揮發性記憶體的記憶體裝置6340。控制器6320可對應於圖1和圖5的記憶體系統110中的控制器130，並且記憶體裝置6340可對應於圖1和圖5的記憶體系統中的記憶體裝置150。
更具體地，控制器6320可透過多個通道CH1~CHi連接至記憶體裝置6340。控制器6320可包括一個或多個處理器6321、緩衝記憶體6325、ECC電路6322、主機介面6324以及諸如非揮發性記憶體介面6326的記憶體介面。
緩衝記憶體6325可臨時儲存從主機6310提供的數據或從包括在記憶體裝置6340中的多個快閃記憶體NVM提供的數據，或者臨時儲存多個快閃記憶體NVM的元數據(meta data)，例如，包括映射表的映射數據。緩衝記憶體6325可透過諸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的揮發性記憶體或諸如FRAM、ReRAM、STT-MRAM和PRAM的非揮發性記憶體來實施。為便於描述，圖11說明緩衝記憶體6325存在於控制器6320中。然而，緩衝記憶體6325可存在於控制器6320的外部。
ECC電路6322可在編程操作期間計算待被編程到記憶體裝置6340的數據的ECC值，在讀取操作期間基於ECC值對從記憶體裝置6340讀取的數據執行錯誤校正操作，並在失效數據恢復操作期間對從記憶體裝置6340恢復的數據執行錯誤校正操作。
主機介面6324可提供諸如主機6310的外部裝置的介面功能，並且非揮發性記憶體介面6326可提供透過多個通道連接的記憶體裝置6340的介面功能。
此外，可提供應用了圖1和圖5的記憶體系統110的多個SSD6300來實施數據處理系統，例如，RAID(獨立磁碟冗餘陣列)系統。此時，RAID系統可包括多個SSD6300和用於控制多個SSD6300的RAID控制器。當RAID控制器回應於從主機6310提供的寫入命令執行編程操作時，RAID控制器可根據多個RAID級別，即，從主機6310提供的寫入命令的RAID級別資訊，在SSD6300中選擇一個或多個記憶體系統或SSD6300，並將對應於寫入命令的數據輸出到選擇的SSD6300。此外，當RAID控制器回應於從主機6310提供的讀取命令執行讀取操作時，RAID控制器可根據多個RAID級別，即，從主機6310提供的讀取命令的RAID級別資訊，在SSD6300中選擇一個或多個記憶體系統或SSD6300，並將從所選擇的SSD6300讀取的數據提供給主機6310。
圖12是示意性說明包括根據本實施例的記憶體系統的數據處理系統的另一示例的簡圖。圖12示意性說明應用了根據本實施例的記憶體系統的嵌入式多媒體卡(eMMC)。
參照圖12，eMMC6400可包括控制器6430和透過一個或多個NAND快閃記憶體實施的記憶體裝置6440。控制器6430可對應於圖1至圖8的記憶體系統110中的控制器130，並且記憶體裝置6440可對應於圖1和圖8的記憶體系統110中的記憶體裝置150。
更具體地，控制器6430可透過多個通道連接至記憶體裝置6440。控制器6430可包括一個或多個核心6432、主機介面6431和諸如NAND介面6433的記憶體介面。
核心6432可控制eMMC6400的全部操作，主機介面6431可提供控制器6430和主機6410之間的介面功能，並且NAND介面6433可提供記憶體裝置6440和控制器6430之間的介面功能。例如，主機介面6431可作為平行介面，例如參照圖1所描述的MMC介面。此外，主機介面6431可作為序列介面，例如超高速介面(UHS-I/UHS-II)。
圖13至圖16是示意性說明包括根據本實施例的記憶體系統的數據處理系統的簡圖。圖13至圖16示意性說明應用根據本實施例的記憶體系統的UFS(通用快閃記憶體儲存)系統。
參照圖13至圖16，UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800可分別包括主機6510、主機6610、主機6710和主機6810，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830。主機6510、主機6610、主機6710和主機6810可作為有線/無線電子裝置或特別是行動電子裝置的應用處理器，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820可作為嵌入式UFS裝置，並且UFS卡6530、6630、6730和6830可作為外部嵌入式UFS裝置或可移除UFS卡。
各個UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800中的主機6510、主機6610、主機6710和主機6810，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、 UFS卡6630、UFS卡6730和UFS卡6830可透過UFS協定與諸如有線/無線電子裝置或特別是行動電子裝置的外部裝置通訊，並且UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可透過圖1至圖5所示的記憶體系統110來實施。例如，在UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800中，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820可以參照圖10至圖12描述的數據處理系統6200、SSD6300或eMMC6400的形式來實施，並且UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可以參照圖9描述的記憶卡系統6100的形式來實施。
此外，在UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800中，主機6510、主機6610、主機6710和主機6810，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可透過UFS介面，例如，行動產業處理器介面(MIPI)中的MIPI M-PHY和MIPI統一協定(UniPro)彼此通訊。此外，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820與UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可透過除了UFS協定以外的各種協定，例如，UFD、MMC、SD、迷你SD和微型SD彼此通訊。
在圖13所示的UFS系統6500中，主機6510、UFS裝置6520以及UFS卡6530中的每一個可包括UniPro。主機6510可執行交換操作，以便與UFS裝置6520和UFS卡6530通訊。特別地，主機6510可透過例如UniPro處的L3交換的鏈路層交換與UFS裝置6520或UFS卡6530通 訊。此時，UFS裝置6520和UFS卡6530可透過主機6510的UniPro處的鏈路層交換來彼此通訊。在本實施例中，為便於描述，已經例示了其中一個UFS裝置6520和一個UFS卡6530連接至主機6510的配置。然而，多個UFS裝置和UFS卡可並聯或以星型形式連接至主機6510，並且多個UFS卡可並聯或以星型形式連接至UFS裝置6520，或者串聯或以鏈型形式連接至UFS裝置6520。
在圖14所示的UFS系統6600中，主機6610、UFS裝置6620和UFS卡6630中的每一個可包括UniPro，並且主機6610可透過執行交換操作的交換模組6640，例如，透過在UniPro處執行鏈路層交換例如L3交換的交換模組6640，與UFS裝置6620或UFS卡6630通訊。UFS裝置6620和UFS卡6630可透過UniPro處的交換模組6640的鏈路層交換來彼此通訊。在本實施例中，為便於描述，已經例示了其中一個UFS裝置6620和一個UFS卡6630連接至交換模組6640的配置。然而，多個UFS裝置和UFS卡可並聯或以星型形式連接至交換模組6640，並且多個UFS卡可串聯或以鏈型形式連接至UFS裝置6620。
在圖15所示的UFS系統6700中，主機6710、UFS裝置6720和UFS卡6730中的每一個可包括UniPro，並且主機6710可透過執行交換操作的交換模組6740，例如透過在UniPro處執行鏈路層交換例如L3交換的交換模組6740，與UFS裝置6720或UFS卡6730通訊。此時，UFS裝置6720和UFS卡6730可透過UniPro處的交換模組6740的鏈路層交換來彼此通訊，並且交換模組6740可在UFS裝置6720內部或外部與UFS裝置6720整合成為一個模組。在本實施例中，為便於描述，已經例示了其中一 個UFS裝置6720和一個UFS卡6730連接至交換模組6740的配置。然而，其中每個都包括交換模組6740和UFS裝置6720的多個模組可並聯或以星型形式連接至主機6710，或者串聯或以鏈型形式彼此連接。此外，多個UFS卡可並聯或以星型形式連接至UFS裝置6720。
在圖16所示的UFS系統6800中，主機6810、UFS裝置6820和UFS卡6830中的每一個可包括M-PHY和UniPro。UFS裝置6820可執行交換操作，以便與主機6810和UFS卡6830通訊。特別地，UFS裝置6820可透過用於與主機6810通訊的M-PHY和UniPro模組和用於與UFS卡6830通訊的M-PHY和UniPro模組之間的交換操作，例如透過目標ID(識別符號)交換操作，來與主機6810或UFS卡6830通訊。此時，主機6810和UFS卡6830可透過UFS裝置6820的M-PHY和UniPro模組之間的目標ID交換來彼此通訊。在本實施例中，為便於描述，已經例示了其中一個UFS裝置6820連接至主機6810且一個UFS卡6830連接至UFS裝置6820的配置。然而，多個UFS裝置可並聯或以星型形式連接至主機6810，或串聯或以鏈型形式連接至主機6810，並且多個UFS卡可並聯或以星型形式連接至UFS裝置6820，或串聯或以鏈型形式連接至UFS裝置6820。
圖17是示意性說明包括根據實施例的記憶體系統的數據處理系統的另一示例的簡圖。圖17是示意性說明應用了根據本實施例的記憶體系統的使用者系統的簡圖。
參照圖17，使用者系統6900可包括應用處理器6930、記憶體模組6920、網路模組6940、儲存模組6950和使用者介面6910。
更具體地，應用處理器6930可驅動包括在諸如OS的使用者系統6900中的元件，並且包括控制包括在使用者系統6900中的元件的控制器、介面和圖形引擎。應用處理器6930可作為系統單晶片(SoC)被提供。
記憶體模組6920可作為使用者系統6900的主記憶體、工作記憶體、緩衝記憶體或高速緩衝記憶體。記憶體模組6920可包括諸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM或LPDDR3 SDRAM的揮發性RAM，或諸如PRAM、ReRAM、MRAM或FRAM的非揮發性RAM。例如，可基於堆疊式封裝(POP)封裝和安裝應用處理器6930和記憶體模組6920。
網路模組6940可與外部裝置通訊。例如，網路模組6940不僅可支援有線通訊，而且可支援各種無線通訊協定，諸如碼分多址(CDMA)、全球行動通訊系統(GSM)、寬頻CDMA(WCDMA)、CDMA-2000、時分多址(TDMA)、長期演進技術(LTE)、全球微波互通存取(WiMAX)、無線區域網(WLAN)、超寬頻(UWB)、藍牙、無線顯示(WI-DI)，從而與有線/無線電子裝置或特別是行動電子裝置通訊。因此，根據本發明的實施例的記憶體系統和數據處理系統可應用於有線/無線電子裝置。網路模組6940可被包括在應用處理器6930中。
儲存模組6950可儲存數據，例如從應用處理器6930提供的數據，然後可將所儲存的數據傳輸到應用處理器6930。儲存模組6950可透過諸如相變RAM(PRAM)、磁性RAM(MRAM)、電阻式RAM(ReRAM)、NAND快閃記憶體、NOR快閃記憶體儲存和3D NAND快閃 記憶體的非揮發性半導體記憶體裝置來實施，並且可被提供為諸如使用者系統6900的記憶卡或外部驅動器的可移除儲存媒介。儲存模組6950可對應於參照圖1至圖8描述的記憶體系統110。此外，儲存模組6950可被實施為如上參照圖11至圖16所述的SSD、eMMC和UFS。
使用者介面6910可包括用於向應用處理器6930輸入數據或命令或者用於將數據輸出到外部裝置的介面。例如，使用者介面6910可包括諸如鍵盤、小鍵盤、按鈕、觸控式面板、觸控式螢幕、觸控板、觸控球、攝影機、麥克風、陀螺儀感測器、震動感測器和壓電元件的使用者輸入介面，以及諸如液晶顯示器(LCD)、有機發光二極體(OLED)顯示裝置、主動矩陣OLED(AMOLED)顯示裝置、LED、揚聲器和電動機的使用者輸出介面。
此外，當圖1至圖8的記憶體系統110應用於使用者系統6900的行動電子裝置時，應用處理器6930可控制行動電子裝置的全部操作，並且網路模組6940可作為用於控制與外部裝置的有線/無線通訊的通訊模組。使用者介面6910可在行動電子裝置的顯示/觸控模組上顯示透過處理器6930處理的數據或支援從觸控面板接收數據的功能。
根據本發明的實施例，記憶體系統和記憶體系統的操作方法能夠透過使用記憶體裝置快速且穩定地處理數據同時最小化記憶體系統的複雜性和性能的劣化並最大化使用記憶體裝置的效率。
雖然已經針對具體實施例描述了本發明，但是對於本領域技術人員顯而易見的是，在不脫離如所附申請專利範圍所限定的本發明的精神和範圍的情況下，可進行各種改變和修改。
100:數據處理系統
102:主機
110:記憶體系統
132:主機介面單元
130:控制器
134:處理器
138:錯誤校正碼
140:電源管理單元
142:NFC
144:記憶體
150:記憶體裝置
152:記憶體塊
154:記憶體塊
156:記憶體塊
ECC:錯誤校正碼

Claims (8)

  1. 一種記憶體系統，其包括：記憶體裝置，其包括第一記憶體塊和具有第二記憶體塊的超級記憶體塊；以及控制器，其包括記憶體，並且適於將對應於命令的數據儲存在所述記憶體中，判定所述命令的類型和所述數據的類型，並且基於所述命令的類型和所述數據的類型控制所述記憶體裝置以將所述數據以單觸發編程操作寫入所述第一記憶體塊或以交錯方法同時將所述數據編程至所述超級記憶體塊中，其中當所述命令的類型是強制單元存取(Force Unit Access,FUA)命令或所述數據的類型為是隨機數據時，所述控制器控制所述記憶體裝置將所述數據以所述單觸發編程操作寫入所述第一記憶體塊中，其中當所述命令的類型是快取記憶體沖回命令或所述數據的類型為是序列數據時，所述控制器控制所述記憶體裝置將所述數據以所述交錯方法同時編程至所述超級記憶體塊中。
  2. 如請求項1所述的記憶體系統，其中當所述數據的大小小於所述超級記憶體塊的儲存容量時，所述控制器控制所述記憶體裝置以將具有虛擬數據的所述數據寫入所述超級記憶體塊中。
  3. 如請求項1所述的記憶體系統，其中當所述數據的大小小於所述超級記憶體塊的儲存容量時，所述控制器控制所述記憶體裝置以將具有所述記憶體的另一數據的所述數據寫入所述超級記憶體塊中。
  4. 如請求項1所述的記憶體系統，其中包括在所述第一記憶體塊和所述超級記憶體塊中的每個記憶體單元儲存2位元或更多位元。
  5. 一種記憶體和記憶體裝置的操作方法，所述記憶體裝置包括第一記憶體塊和具有第二記憶體塊的超級記憶體塊，所述方法包括：將對應於命令的數據儲存在所述記憶體中；判定所述命令的類型和所述數據的類型；以及基於所述命令的類型和所述數據的類型，控制所述記憶體裝置以將所述數據以單觸發編程操作寫入所述第一記憶體塊或以交錯方法同時編程至所述超級記憶體塊中，其中，當所述命令的類型是強制單元存取(Force Unit Access,FUA)命令或所述數據的類型為是隨機數據時，所述記憶體裝置被控制以將所述數據以所述單觸發編程操作寫入所述第一記憶體塊中，其中，當所述命令的類型是快取記憶體沖回命令或所述數據的類型為是序列數據時，所述記憶體裝置被控制以將所述數據以所述交錯方法編程至所述超級記憶體塊中。
  6. 如請求項5所述的方法，其中當所述數據的大小小於所述超級記憶體塊的儲存容量時，執行對所述記憶體裝置的控制以將具有虛擬數據的所述數據寫入所述超級記憶體塊中。
  7. 如請求項5所述的方法，其中當所述數據的大小小於所述超級記憶體塊的儲存容量時，執行對所述記憶體裝置的控制以將具有所述記憶體的另一數據的所述數據寫入所述超級記憶體塊中。
  8. 如請求項5所述的方法，其中包括在所述第一記憶體塊和所述超級記憶體塊中的每個記憶體單元儲存2位元或更多位元。
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