TWI750245B - 控制器及其操作方法 - Google Patents

Abstract

本發明關於一種控制器的操作方法，其包括：透過使用預定讀取電壓，在記憶體系統突然斷電（sudden power off, SPO）之後通電時耦接到記憶體裝置的第一開放記憶體塊的字元線中，搜尋耦接到具有預定編程狀態的記憶體單元的有效字元線；以及從耦接到有效字元線的記憶體單元讀取數據，並將讀取數據寫入到第二開放記憶體塊中。

Description

控制器及其操作方法

本發明的示例性實施例關於一種控制器，且更特別地，關於一種能夠處理記憶體裝置的數據的控制器及其操作方法。

電腦環境典範已經變為可在任何時間和任何地點使用的普適計算系統。由於這個事實，諸如行動電話、數位相機和筆記型電腦的便攜式電子裝置的使用已經迅速增加。這些便攜式電子裝置通常使用具有一個或多個記憶體裝置的記憶體系統來儲存數據。記憶體系統可作為便攜式電子裝置的主記憶體裝置或輔助記憶體裝置。

由於記憶體系統沒有行動部件，所以它們提供優良的穩定性、耐用性、高的資訊存取速度以及低功耗。具有這種優點的記憶體系統的示例包括通用序列匯流排（USB）記憶體裝置、具有各種介面的記憶卡以及固態硬碟（SSD）。

相關申請案的交叉引用： 本申請案請求於2017年3月31日提交的申請號為10-2017-0041688的韓國專利申請案的優先權，其全部內容透過引用併入本文。

各個實施例關於一種能夠減少由於突然斷電（sudden power off, SPO）而造成的恢復操作所需的時間的控制器及其操作方法。

在本發明的示例性實施例中，控制器的操作方法可包括：透過使用預定讀取電壓，在記憶體系統突然斷電（SPO）之後通電時耦接到記憶體裝置的第一開放記憶體塊的字元線中，搜尋耦接到具有預定編程狀態的記憶體單元的有效字元線；以及從耦接到有效字元線的記憶體單元讀取數據，並將讀取數據寫入到第二開放記憶體塊中。

預定編程狀態可以是最高編程狀態。

預定讀取電壓可區分最高編程狀態和其它狀態。

可透過將預定讀取電壓以與第一記憶體塊的編程順序相反的順序依序施加到耦接到第一記憶體塊的字元線中的每一個來搜尋有效字元線，直到發現有效字元線。

有效字元線的搜尋可包括當搜尋到第一有效字元線時，將編程順序早於第一有效字元線的編程順序的字元線確定為有效。

在將預定讀取電壓以相反的順序施加到耦接到第一開放記憶體塊的字元線的同時，第一有效字元線可以被首先確定為有效。

可透過將有效字元線的讀取數據中的有效數據寫入到第二開放記憶體塊來將讀取數據寫入到第二記憶體塊中。

有效數據可以是錯誤可校正的數據。

預定編程狀態可以是最低編程狀態。

預定讀取電壓可區分最低編程狀態和其它狀態。

在本發明的示例性實施例中，控制器可包括：搜尋單元，其適於透過使用預定讀取電壓，在記憶體系統突然斷電（SPO）之後通電時耦接到記憶體裝置的第一開放記憶體塊的字元線中，搜尋耦接到具有預定編程狀態的記憶體單元的有效字元線；讀取單元，其適於從耦接到有效字元線的記憶體單元讀取數據；以及寫入單元，其適於將讀取數據寫入到第二開放記憶體塊中。

預定編程狀態可以是最高編程狀態。

預定讀取電壓可區分最高編程狀態和其它狀態。

搜尋單元可透過將預定讀取電壓以與第一記憶體塊的編程順序相反的順序施加到耦接到第一記憶體塊的字元線來搜尋有效字元線。

搜尋單元可透過在搜尋第一有效字元線時，將一個或多個其編程順序早於第一有效字元線的編程順序的一個或多個字元線確定為有效來搜尋有效字元線。

在將預定讀取電壓以相反的順序施加到耦接到第一記憶體塊的字元線的同時，第一有效字元線可以首先被確定為有效。

寫入單元可透過將有效字元線的讀取數據中的有效數據寫入到第二記憶體塊來將讀取數據寫入到第二記憶體塊。

有效數據可以是錯誤可校正的數據。

預定編程狀態可以是最低編程狀態。

預定讀取電壓可區分最低編程狀態和其它狀態。

根據本發明的各個實施例，可減少由於突然斷電（SPO）而造成的恢復操作所需的時間。

以下參照附圖更詳細地描述本發明的各個實施例。然而，注意到的是，本發明可以不同的其它實施例、形式及其變型實施，且不應被解釋為限於本文所闡述的實施例。相反，提供所描述的實施例使得本發明將完整和全面並將本發明充分地傳達給本發明所屬領域的技術人員。在整個本發明中，相同的附圖標記在本發明的各個附圖和實施例中表示相同的部件。

將理解的是，雖然可在本文中使用術語「第一」、「第二」、「第三」等來描述各個元件，但是這些元件不受這些術語的限制。這些術語用於將一個元件與另一個元件區分開。因此，在不脫離本發明的精神和範圍的情況下，以下描述的第一元件也可被稱為第二元件或第三元件。

附圖不一定按比例繪製，並且在一些情況下，為了清楚地說明實施例的特徵，比例可能已經被誇大。

將進一步理解的是，當元件被稱為「連接至」或「耦接到」另一元件時，它可直接在其它元件上、連接至或耦接到其它元件，或者可存在一個或多個中間元件。此外，還將理解的是，當元件被稱為在兩個元件「之間」時，其可以是這兩個元件之間的唯一元件，或者也可存在一個或多個中間元件。

本文使用的術語僅是為了描述特定實施例的目的，並不旨在限制本發明。

如本文所使用的，除非上下文另有明確說明，否則單數形式也旨在包括複數形式。

將進一步理解的是，當在本說明書中使用術語「包括」、「包括有」、「包含」和「包含有」時，其說明所陳述元件的存在，並不排除一個或多個其它元件的存在或添加。如本文所使用的，術語「和/或」包括一個或多個相關所列項目的任何和全部組合。

除非另有定義，否則本文使用的包括技術術語和科學術語的所有術語具有與本發明所屬領域的普通技術人員基於本發明所通常理解的含義相同的含義。將進一步理解的是，諸如在常用辭典中定義的那些術語的術語應當被解釋為具有與其在本發明和相關技術語境中的含義一致的含義，並且將不以理想化或過於正式的意義來解釋，除非本文中明確地這樣定義。

在下面的描述中，為了提供對本發明的全面理解，描述了大量具體細節。本發明可在沒有一些或全部這些具體細節的情況下被實施。在其它情況下，沒有詳細地描述公眾知悉的加工結構和/或加工過程以避免不必要地模糊本發明。

還注意的是，在一些情況下，如對於相關領域的技術人員顯而易見的是，除非另有明確說明，否則結合一個實施例所描述的特徵或元件可單獨使用或與另一個實施例的其它特徵或元件組合使用。

圖1是說明根據本發明的實施例的數據處理系統100的方塊圖。

參照圖1，數據處理系統100可包括被可操作地耦接至記憶體系統110的主機102。

主機102可包括諸如行動電話、MP3播放機和膝上型電腦的便攜式電子裝置或諸如桌上型電腦、遊戲機、TV和投影機的非便攜式電子裝置。

記憶體系統110可回應於主機102的請求操作以為主機102儲存數據。記憶體系統110的非限制性示例可包括固態硬碟（SSD）、多媒體卡（MMC）、安全數位（SD）卡、通用儲存匯流排（USB）裝置、通用快閃記憶體儲存（UFS）裝置、標準快閃記憶體（CF）卡、智慧媒體卡（SMC）、國際個人電腦記憶卡協會（PCMCIA）卡和記憶棒。MMC可包括嵌入式MMC（eMMC）、縮小尺寸的MMC（RS-MMC）和微型MMC，SD卡可包括迷你-SD卡和微型-SD卡。

記憶體系統110可透過各種類型的儲存裝置實施。包括在記憶體系統110中的儲存裝置的非限制性示例可包括諸如DRAM動態隨機存取記憶體（DRAM）和靜態RAM（SRAM）的揮發性記憶體裝置和諸如以下的非揮發性記憶體裝置：唯讀記憶體（ROM）、掩模ROM（MROM）、可編程ROM（PROM）、可擦除可編程ROM（EPROM）、電可擦除可編程ROM（EEPROM）、鐵電RAM（FRAM）、相變RAM（PRAM）、磁阻RAM（MRAM）、電阻式RAM（RRAM）和快閃記憶體。快閃記憶體可具有三維（3D）堆疊結構。

記憶體系統110可包括記憶體裝置150和控制器130。記憶體裝置150可為主機120儲存數據，並且控制器130可控制將數據儲存到記憶體裝置150中。

控制器130和記憶體裝置150可被集成到單個半導體裝置中，單個半導體裝置可被包括在如上所例示的各種類型的記憶體系統中。

記憶體系統110的非限制性應用示例可包括電腦、超行動PC（UMPC）、工作站、小筆電、個人數位助理（PDA）、便攜式電腦、網路平板、平板電腦、無線電話、行動電話、智慧型手機、電子書、便攜式多媒體播放機（PMP）、便攜式遊戲機、導航系統、黑盒、數位相機、數位多媒體廣播（DMB）播放機、三維電視、智慧電視、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位視訊記錄器、數位視訊播放機、構成數據中心的儲存裝置、能夠在無線環境下傳輸/接收資訊的裝置、構成家用網路的各種電子裝置之一、構成電腦網路的各種電子裝置之一、構成遠端資訊處理網路的各種電子裝置之一、射頻識別（RFID）裝置或構成計算系統的各種部件之一。

記憶體裝置150可以是非揮發性記憶體裝置，並且即使不供應電力，其也可保留其中儲存的數據。記憶體裝置150可透過寫入操作來儲存從主機102提供的數據，並且透過讀取操作將儲存在其中的數據提供給主機102。記憶體裝置150可包括多個記憶體晶粒（未示出），每個記憶體晶粒包括多個平面（未示出），每個平面包括多個記憶體塊152~156，記憶體塊152~156中的每一個可包括多個頁面，並且每個頁面可包括耦接到字元線的多個記憶體單元。

控制器130可回應於來自主機102的請求控制記憶體裝置150。例如，控制器130可將從記憶體裝置150讀取的數據提供給主機102，並將從主機102提供的數據儲存至記憶體裝置150中。對於該操作，控制器130可控制記憶體裝置150的讀取操作、寫入操作、編程操作和擦除操作。

控制器130可包括主機介面（I/F）單元132、處理器134、錯誤校正碼（ECC）單元138、電源管理單元（PMU）140、NAND快閃記憶體控制器（NFC）142以及記憶體144，其全部透過內部匯流排可操作地耦接。

主機介面單元132可被配置成處理主機102的命令和數據，並可透過諸如以下的各種介面協定中的一種或多種與主機102通訊：通用序列匯流排（USB）、多媒體卡（MMC）、高速週邊元件互連（PCI-E）、小型電腦系統介面（SCSI）、序列式SCSI（SAS）、序列先進技術附件（SATA）、平行先進技術附件（PATA）、增強型小型磁碟介面（ESDI）以及整合裝置電路（IDE）。

ECC單元138可檢測並校正包括在從記憶體裝置150讀取的數據中的錯誤。換言之，ECC單元138可透過在ECC編碼程序期間使用的ECC代碼對從記憶體裝置150讀取的數據執行錯誤校正解碼程序。根據錯誤校正解碼程序的結果，ECC單元138可輸出信號，例如錯誤校正成功/失敗信號。當錯誤位元的數量大於可校正錯誤位元的閾值時，ECC單元138不校正錯誤位元，並且可輸出錯誤校正失敗信號。

ECC單元138可透過諸如以下的編碼調製執行錯誤校正：低密度同位檢查（LDPC）碼、博斯-查德胡里-霍昆格姆（Bose-Chaudhri-Hocquenghem，BCH）碼、渦輪碼、里德-所羅門（Reed-Solomon）碼、卷積碼、遞迴系統碼（RSC）、網格編碼調製（TCM）以及分組編碼調製（BCM）。然而，ECC單元138不限於此。ECC單元138可包括用於錯誤校正的所有電路、模組、系統或裝置。

PMU 140可提供和管理控制器130的電力。

NFC 142可作為記憶體/儲存介面，其用於介面連接控制器130和記憶體裝置150，使得控制器130回應於來自主機102的請求來控制記憶體裝置150。當記憶體裝置150是快閃記憶體或具體地是NAND快閃記憶體時，NFC 142可在處理器134的控制下產生用於記憶體裝置150的控制信號並處理待被提供給記憶體裝置150的數據。NFC 142可作為處理控制器130和記憶體裝置150之間的命令和數據的介面（例如，NAND快閃記憶體介面）。具體地，NFC 142可支援控制器130和記憶體裝置150之間的數據傳輸。

記憶體144可作為記憶體系統110和控制器130的工作記憶體，並且儲存用於驅動記憶體系統110和控制器130的數據。控制器130可回應於來自主機102的請求控制記憶體裝置150執行讀取操作、寫入操作、編程操作和擦除操作。控制器130可將從記憶體裝置150讀取的數據提供給主機102並可將從主機102提供的數據儲存到記憶體裝置150中。記憶體144可儲存供控制器130和記憶體裝置150執行這些操作所需的數據。

記憶體144可透過揮發性記憶體來實施。例如，記憶體144可透過靜態隨機存取記憶體（SRAM）或動態隨機存取記憶體（DRAM）來實施。記憶體144可設置在控制器130內部或外部。圖1例示了設置在控制器130內部的記憶體144。在實施例中，記憶體144可透過具有在記憶體144和控制器130之間傳輸數據的記憶體介面的外部揮發性記憶體來實施。

處理器134可控制記憶體系統110的全部操作。處理器134可驅動韌體來控制記憶體系統110的全部操作。韌體可被稱為快閃記憶體轉換層（FTL）。

控制器130的處理器134可包括用於執行記憶體裝置150的壞塊管理操作的管理單元（未示出）。管理單元可執行壞塊管理操作，其用於檢查被包括在記憶體裝置150中的多個記憶體塊152~156中且在編程操作期間由於NAND快閃記憶體的特性發生編程失敗的壞塊。管理單元可將壞塊的編程失敗數據寫入到新的記憶體塊。在具有3D堆疊結構的記憶體裝置150中，壞塊管理操作可能降低記憶體裝置150的使用效率和記憶體系統110的可靠性。因此，需要更可靠地執行壞塊管理操作。

圖2是說明記憶體裝置150的示例性配置的示意圖。

參照圖2，記憶體裝置150可包括多個記憶體塊BLOCK 0~BLOCK N-1，並且塊0~N-1中的每一個可包括多個頁面，例如2^M 個頁面，頁面的數量可根據電路設計而變化。包括在各個記憶體塊0~N-1中的記憶體單元可以是下列中的一個或多個：儲存1位元數據的單層單元（SLC）、儲存2位元數據的多層單元（MLC）、儲存3位元數據的三層單元（TLC）、儲存4位元數據的四層單元（QLC）、儲存5位元或更多位元數據的多層單元等。

圖3是說明記憶體裝置150中的記憶體塊的記憶體單元陣列的示例性配置的電路圖。

參照圖3，可對應於記憶體系統110的多個記憶體塊152~156中的任一個的記憶體塊330可包括耦接到多個相應位元線BL0~BLm-1的多個單元串340。每列單元串340可包括一個或多個汲極選擇電晶體DST和一個或多個源極選擇電晶體SST。多個記憶體單元MC0~MCn-1可串聯地被耦接在汲極選擇電晶體DST和源極選擇電晶體SST之間。在實施例中，記憶體單元電晶體MC0~MCn-1中的每一個可透過能夠儲存多位元數據資訊的MLC來實施。單元串340中的每一個可被電耦接到多個位元線BL0~BLm-1中的對應位元線。例如，如圖3所示，第一單元串被耦接到第一位元線BL0，最後的單元串被耦接到最後的位元線BLm-1。

雖然圖3示出了NAND快閃記憶體單元，但是本發明不限於此。應注意的是，記憶體單元可以是NOR快閃記憶體單元，或包括組合在其中的兩種或更多種記憶體單元的混合快閃記憶體單元。還應注意的是，記憶體裝置150可以是包括作為電荷儲存層的導電浮閘的快閃記憶體裝置，或者包括作為電荷儲存層的絕緣層的電荷擷取快閃（CTF）記憶體裝置。

記憶體裝置150可進一步包括提供字元線電壓的電壓供應單元310，字元線電壓包括根據操作模式供應至字元線的編程電壓、讀取電壓和通過電壓。電壓供應單元310的電壓產生操作可透過控制電路（未示出）來控制。在控制電路的控制下，電壓供應單元310可選擇記憶體單元陣列的記憶體塊（或扇磁區）中的一個、選擇被選擇的記憶體塊的字元線中的一個以及將字元線電壓提供給被選擇的字元線和未選擇的字元線。

記憶體裝置150可包括由控制電路控制的讀取/寫入電路320。在驗證/正常讀取操作期間，讀取/寫入電路320可作為讀出放大器，其用於從記憶體單元陣列讀取數據。在編程操作期間，讀取/寫入電路320可作為根據待被儲存在記憶體單元陣列中的數據驅動位元線的寫入驅動器。在編程操作期間，讀取/寫入電路320可從緩衝器（未示出）接收待被儲存到記憶體單元陣列中的數據，並根據接收的數據驅動位元線。讀取/寫入電路320可包括分別對應於列（或位元線）或列對（或位元線對）的多個頁面緩衝器322~326，並且頁面緩衝器322~326中的每一個可包括多個鎖存器（未示出）。

圖4是說明記憶體裝置150的示例性3D結構的示意圖。

記憶體裝置150可透過2D或3D記憶體裝置來實施。具體地，如圖4所示，記憶體裝置150可透過具有3D堆疊結構的非揮發性記憶體裝置來實施。當記憶體裝置150具有3D結構時，記憶體裝置150可包括多個記憶體塊BLK0~BLKN-1，記憶體塊中的每一個具有3D結構（或垂直結構）。

在下文中，將參照圖5A至圖6C描述用於將數據編程到記憶體裝置150的任意字元線的控制器130及其操作方法。

圖5A是說明耦接到完成了擦除操作的字元線的記憶體單元的閾值電壓分佈的簡圖。

圖5B是說明耦接到完成了編程操作的字元線的記憶體單元的閾值電壓分佈的簡圖。

記憶體單元可具有閾值電壓Vth，並且根據閾值電壓Vth的位準可具有擦除狀態和編程狀態中的一種。

SLC記憶體單元的閾值電壓Vth可透過單個讀取電壓（例如，第一讀取電壓RV1）來識別，並且可具有擦除狀態E和單個編程狀態PV1中的一種。2位元MLC記憶體單元的閾值電壓Vth可透過三（3）個讀取電壓（例如，第一讀取電壓RV1至第三讀取電壓RV3）來識別，並且可具有擦除狀態E和三（3）個編程狀態PV1~PV3中的一種。可透過七（7）個讀取電壓（例如，第一讀取電壓RV1至第七讀取電壓RV7）來識別TLC記憶體單元的閾值電壓Vth，並且可具有擦除狀態E和七（7）個編程狀態PV1~PV7中的一種。假設下文中記憶體單元是TLC。 參照圖5A，因為耦接到完成了擦除操作的字元線的記憶體單元510的閾值電壓低於第一讀取電壓RV1，所以該記憶體單元510可被評估為具有擦除狀態E。

控制器130可透過對完成了擦除操作的字元線執行編程操作來將數據寫入到耦接到該字元線的記憶體單元510中。由於對記憶體單元510的編程操作，記憶體單元510的狀態可從擦除狀態E改變為擦除狀態E和編程狀態PV1~PV7中的一種。

參照圖5B，耦接到完成了編程操作的字元線的記憶體單元可具有擦除狀態E和七（7）個編程狀態PV1~PV7中的一種。

如圖5B所示，可將具有低於第一讀取電壓RV1的閾值電壓Vth的記憶體單元520評估為具有擦除狀態E。具有第一讀取電壓RV1和第二讀取電壓RV2之間的閾值電壓Vth的記憶體單元521可被評估為具有第一編程狀態PV1。具有第二讀取電壓RV2和第三讀取電壓RV3之間的閾值電壓Vth的記憶體單元522可被評估為具有第二編程狀態PV2。以類似的方式，可透過第三讀取電壓RV3至第七讀取電壓RV7來將記憶體單元523~527評估為具有第三編程狀態PV3至第七編程狀態PV7中的一種。

控制器130可對字元線執行編程操作，使得具有各個擦除狀態E和編程狀態PV1~PV7的記憶體單元520~527的數量彼此基本相同。在完成了對字元線的編程操作的情況下，具有擦除狀態E的記憶體單元520的數量可與具有第一編程狀態PV1的記憶體單元521的數量基本相同，並且具有第一編程狀態PV1的記憶體單元521的數量可與具有第二編程狀態PV2的記憶體單元522的數量基本相同。類似地，具有第二編程狀態PV2的記憶體單元522的數量可與具有第三編程狀態PV3至第七編程狀態PV7中的任何一種的記憶體單元的數量基本相同。

圖6A至圖6C是說明耦接到正在執行編程操作的字元線的記憶體單元的閾值電壓分佈的簡圖。

圖6A至圖6C分別示出了在編程操作的開始階段、中間階段和結束階段的記憶體單元的閾值電壓分佈。圖6A至圖6C示出了根據編程操作的時間流的記憶體單元的閾值電壓分佈。

如圖6A至圖6C所示，當控制器130正對字元線執行編程操作時，記憶體單元610~614的閾值電壓可能上升。

如圖6A所示，當控制器130正在對完成了擦除操作的字元線執行編程操作時，記憶體單元610和記憶體單元611的閾值電壓可能上升。根據閾值上升的量，記憶體單元610可被評估為具有擦除狀態E，並且記憶體單元611可被評估為具有擦除狀態E、第一編程狀態PV1至第三編程狀態PV3中的一種。

如圖6B所示，當控制器130正在對完成了擦除操作的字元線執行編程操作時，記憶體單元612和記憶體單元613的閾值電壓可能上升，但具有目標閾值電壓的記憶體單元620的閾值電壓可能不再上升。因此，記憶體單元620可被評估為具有擦除狀態E，同時記憶體單元612和記憶體單元613可根據其閾值電壓被評估為具有擦除狀態E、第一編程狀態PV1至第四編程狀態PV4中的一種。

如圖6C所示，當控制器130正在對完成了擦除操作的字元線執行編程操作時，記憶體單元614的閾值電壓可能上升，但具有目標閾值電壓的記憶體單元620~624的閾值電壓可能不再上升。因此，記憶體單元620~624可根據其閾值電壓而被評估為具有擦除狀態E、第一編程狀態PV1至第四編程狀態PV4中的一種，同時記憶體單元614可根據其閾值電壓被評估為具有第四編程狀態PV4至第六編程狀態PV6中的一種。在編程操作完成時，記憶體單元614可根據其閾值電壓而具有第五編程狀態PV5至第七編程狀態PV7中的一種。

當控制器130正在對開放記憶體塊或空閒記憶體塊執行編程操作的同時，記憶體系統110中發生突然斷電（sudden power off, SPO）時，耦接到與開放記憶體塊耦接的字元線的一部分的記憶體塊的閾值電壓分佈可與圖6A至圖6C中示出的相同。類似地，耦接到與開放記憶體塊耦接的字元線的另一部分的記憶體塊的閾值電壓分佈可與圖5A中例示的相同，並且耦接到與開放記憶體塊耦接的字元線的剩餘部分的記憶體塊的閾值電壓分佈可與圖5B中例示的相同。

也就是說，當控制器130正對開放記憶體塊執行編程操作的同時，記憶體系統110中發生SPO時，耦接到開放記憶體塊的字元線可包括完成了擦除操作的字元線、完成了編程操作的字元線以及正在執行編程操作的字元線。

當記憶體系統110在SPO之後通電時，儲存在耦接到開放記憶體塊的字元線中的且在SPO時正在執行編程操作的字元線的記憶體單元中的數據可被評估為無效。另一方面，當記憶體系統110在SPO之後通電時，被儲存在耦接到開放記憶體塊的字元線中的且在SPO之前完成了編程操作的字元線的記憶體單元中的數據可被評估為有效。

當記憶體系統110在SPO之後通電時，控制器130可執行恢復操作。具體地，控制器130可透過將被儲存於在SPO時正在執行SPO編程操作的開放記憶體塊中的數據中的有效數據複製到另一開放記憶體塊中來執行恢復操作。

對於恢復操作，控制器130可在耦接到在SPO時正在執行SPO編程操作的開放記憶體塊的字元線中，執行搜尋其中記憶體單元被耦接以儲存有效數據的字元線的搜尋操作。在下文中，耦接到儲存有效數據的記憶體單元的字元線被稱為有效字元線，耦接到儲存無效數據的記憶體單元的字元線被稱為無效字元線。

為了確定目標字元線是否為有效字元線，控制器130可從耦接到目標字元線的3個任意頁面讀取數據，並確定讀取數據是否有效。因此，當耦接到目標字元線的記憶體單元為TLC時，為了確定目標字元線是否為有效字元線，應當至少七（7）次將讀取電壓施加到字元線以讀取數據，應當對讀取數據執行ECC解碼操作，並且當ECC解碼操作失敗時，應當對目標字元線額外施加改變的讀取電壓。

因此，由於搜尋有效字元線所需的大量時間，所以恢復操作可能需要相當長的時間。

在下文中，將參照圖7和圖8描述根據本發明的實施例的記憶體系統110的恢復操作。

圖7是示例性地示出其中在對第一記憶體塊的編程操作期間發生SPO的記憶體系統110的簡圖。

圖8是示例性地示出在SPO之後執行恢復操作的記憶體系統110的簡圖。

參照圖7，根據本發明的實施例，記憶體系統110可包括控制器130和記憶體裝置150。控制器130可包括ECC單元138、記憶體144、搜尋單元710、讀取單元720和寫入單元730。

記憶體裝置150可包括多個記憶體塊740和記憶體塊750。記憶體塊740和記憶體塊750的每一個可耦接到多個字元線WL~WL8，並且字元線WL~WL8中的每一個可耦接到包括LSB頁面、CSB頁面和MSB頁面中的一個或多個的多個頁面。如圖7所示，當記憶體塊740和記憶體塊750的記憶體單元為TLC時，字元線WL~WL8中的每一個可耦接到三（3）個頁面（即，LSB頁面、CSB頁面和MSB頁面）。

圖7例示了當控制器130的寫入單元730正在對第一記憶體塊740執行寫入操作時發生了SPO。特別地，圖7示出了當寫入單元730在完成了對第一字元線WL1至第四字元線WL4的寫入操作之後，對第五字元線WL5執行寫入操作時發生SPO的情況。

搜尋單元710可回應於來自控制器130的搜尋命令來搜尋耦接到記憶體塊740和記憶體塊750的字元線中的有效字元線。特別地，當記憶體系統110在SPO之後通電時，搜尋單元710可搜尋耦接到在SPO時正在執行編程操作的第一記憶體塊740的有效字元線。

當搜尋耦接到第一記憶體塊740的有效字元線時，搜尋單元710可透過以字元線WL~WL8的編程順序的相反方向進行搜尋來檢測有效字元線。例如，當編程順序是從第一字元線WL1至第八字元線WL8的升序時，相反的順序是從第八字元線WL8至第一字元線WL1的降序。例如，當以從第一字元線WL1至第八字元線WL8的上升順序對第一記憶體塊740執行編程操作時，搜尋單元710可以從第八字元線WL8至第一字元線WL1的下降順序搜尋第一記憶體塊740來檢測有效字元線。如上所述，當搜尋單元710確定耦接到字元線的記憶體單元儲存有效數據時，搜尋單元710可以確定字元線有效。

當在搜尋操作期間檢測到第一有效字元線時，搜尋單元710還可確定具有比首先檢測到的有效字元線更早的編程順序的字元線有效。例如，當第四字元線WL4被檢測為有效時，搜尋單元710還可確定具有比第四字元線WL4更早的編程順序的第一字元線WL1至第三字元線WL3為有效。因此，當第一字元線WL4首先被檢測為有效時，第一字元線WL1至第四字元線WL4可被確定為有效。

搜尋單元710可透過將預定讀取電壓施加到字元線WL~WL8來確定耦接到字元線WL~WL8的記憶體單元的狀態。預定讀取電壓可以是第一讀取電壓RV1至第七讀取電壓RV7中的一個。例如，預定讀取電壓可以是第七讀取電壓RV7，以區分最高編程狀態（即，第七編程狀態PV7）和其它狀態（即，擦除狀態E、第一編程狀態PV1至第六編程狀態PV6）。例如，預定讀取電壓可以是第一讀取電壓RV1，以區分最低編程狀態（即，擦除狀態E）和其它狀態（即，第一編程狀態PV1至第七編程狀態PV7）。

搜尋單元710可透過將預定讀取電壓施加到字元線WL~WL8並從耦接到字元線WL~WL8的記憶體單元讀取數據來確定耦接到字元線WL~WL8的記憶體單元的狀態。在下文中，假設從閾值電壓低於預定讀取電壓的記憶體單元讀取的數據為零（0），同時從閾值電壓超過預定讀取電壓的記憶體單元讀取的數據為一（1）。當從記憶體單元讀取的數據為零（0）時，記憶體單元的狀態可能較低，而當從記憶體單元讀取數據為一（1）時，記憶體單元的狀態可能較高。例如，當預定讀取電壓為第四讀取電壓RV4時，較高狀態可以是第四編程狀態PV4至第七編程狀態PV7中的一種，並且較低狀態可以是擦除狀態E、第一編程狀態PV1至第三編程狀態PV3中的一種。也就是說，當記憶體單元的閾值電壓超過預定讀取電壓時，記憶體單元可具有較高的狀態，而當記憶體單元的閾值電壓低於預定讀取電壓時，記憶體單元可具有較低的狀態。

搜尋單元710可基於耦接到字元線的記憶體單元的狀態來確定字元線是否為有效字元線。特別地，當字元線耦接到被確定為具有較高狀態的記憶體單元時，搜尋單元710可將該字元線確定為有效。

例如，當預定讀取電壓為第七讀取電壓RV7時，因為耦接到第五字元線WL5至第八字元線WL8的記憶體單元具有等於或低於第六編程狀態PV6的狀態，所以耦接到第五字元線WL5至第八字元線WL8的記憶體單元可被確定為具有較低的狀態。因此，搜尋單元710可將第五字元線WL5至第八字元線WL8確定為無效。

另一方面，當預定讀取電壓為第七讀取電壓RV7時，因為耦接到第四字元線WL4的一部分的記憶體單元具有第七編程狀態PV7，所以耦接到第四字元線WL4的一部分的記憶體單元可被確定為具有較高的狀態。因此，搜尋單元710可將第四字元線WL4確定為有效。進一步地，因為第四字元線WL4被確定為有效，所以搜尋單元710可將具有比第四字元線WL4更早的編程順序的第一字元線WL1至第三字元線WL3確定為有效。

例如，當預定讀取電壓為第一讀取電壓RV1時，因為耦接到第六字元線WL6至第八字元線WL8的記憶體單元具有擦除狀態E，所以耦接到第六字元線WL6至第八字元線WL8的記憶體單元可被確定為具有較低的狀態。因此，搜尋單元710可將第六字元線WL6至第八字元線WL8確定為無效。

另一方面，當預定讀取電壓為第一讀取電壓RV1時，因為耦接到第五字元線WL5的一部分的記憶體單元具有第一編程狀態PV1，所以耦接到第五字元線WL5的一部分的記憶體單元可被確定為具有較高的狀態。因此，搜尋單元710可將第五字元線WL5確定為有效。進一步地，因為第五字元線WL5被確定為有效，所以搜尋單元710可將具有比第五字元線WL5更早的編程順序的第一至第四字元線WL1至WL4確定為有效。

讀取單元720可回應於來自控制器130的讀取命令從記憶體塊740和記憶體塊750讀取數據並將讀取的數據儲存到記憶體144中。特別地，當記憶體系統110在SPO之後通電時，讀取單元720可將從耦接到被搜尋單元710確定為有效的字元線的記憶體單元中讀取的數據儲存到記憶體144中。

例如，當搜尋單元710根據第七讀取電壓RV7將第一字元線WL1至第四字元線WL4確定為有效時，讀取單元720可從耦接到第一字元線WL1至第四字元線WL4的第一記憶體塊740的各個LSB頁面、CSB頁面和MSB頁面讀取數據，並將讀取數據儲存到記憶體144中。

例如，當搜尋單元710根據第一讀取電壓RV1將第一字元線WL1至第五字元線WL5確定為有效時，讀取單元720可從耦接到第一字元線WL1至第五字元線WL5的第一記憶體塊740的各個LSB頁面、CSB頁面和MSB頁面讀取數據，並將讀取數據儲存到記憶體144中。

讀取單元720可透過將讀取電壓RV1~RV7施加到有效字元線來從耦接到有效字元線的各個LSB頁面、CSB頁面和MSB頁面讀取數據。

ECC單元138可檢測和校正被儲存在記憶體144中的數據的錯誤。此外，當數據具有的錯誤位元的數量等於或小於可校正的錯誤位元的預定數量時，ECC單元138可將該數據確定為有效，但在數據具有的錯誤位元的數量大於可校正的錯誤位元的預定數量時，ECC單元138可將該數據確定為無效。

例如，當讀取單元720將從第四字元線WL4的MSB頁面讀取的第十二數據DATA 12儲存到記憶體144中，並且ECC單元138從第十二數據DATA 12檢測出錯誤數量大於可校正的錯誤位元的預定數量時，ECC單元138可將第十二數據DATA 12確定為無效。

例如，當讀取單元720將從第五字元線WL5的記憶體單元讀取的數據儲存到記憶體144中，並且ECC單元138從讀取數據檢測出錯誤數量大於可校正的錯誤位元的預定數量時，ECC單元138可將讀取數據確定為無效。

寫入單元730可回應於來自控制器130的編程命令將記憶體144的數據寫入到記憶體塊740和記憶體塊750中。特別地，寫入單元730可將被儲存在記憶體144的數據中的被ECC單元138確定為有效的數據寫入到記憶體塊740和記憶體塊750中。

如圖8所示，寫入單元730將除了被ECC單元138確定為無效的第十二數據DATA 12以外的第一數據DATA 1至第十一數據DATA 11寫入到第二記憶體塊750中。

當記憶體144的儲存容量小於開放記憶體塊的儲存容量時，寫入單元730可在將來自記憶體144的有效數據寫入到開放記憶體塊中的同時，將虛擬數據寫入到開放記憶體塊中。如圖8所示，寫入單元730可將第一數據DATA 1至第十一數據DATA 11寫入到耦接到第一字元線WL1至第三字元線WL3的第二記憶體塊750的記憶體單元中，並寫入到耦接到第四字元線WL4的第二記憶體塊750的LSB頁面和CSB頁面中，並且可將虛擬數據寫入到第二記憶體塊750的剩餘儲存空間中（即，第四字元線WL4的MSB頁面以及耦接到第五字元線WL5至第八字元線WL8的記憶體單元）。

在將記憶體144的數據寫入到記憶體塊740和記憶體塊750的同時，寫入單元730可將數據寫入到另一開放記憶體塊。另一開放記憶體塊被定義為除了在SPO時正在執行編程操作的記憶體塊以外的開放記憶體塊。如圖8所示，第一記憶體塊740為在SPO時正在執行編程操作的開放記憶體塊，第二記憶體塊750為另一開放記憶體塊。

因此，寫入單元730可將從第一記憶體塊740讀取並被儲存在記憶體144中的數據寫入到第二記憶體塊750。

圖9是說明記憶體系統110的操作的流程圖。該操作包括執行根據本發明的實施例的如下操作：在SPO時正在執行編程操作的記憶體塊中搜尋有效字元線，一旦找到有效字元線，則將有效字元線的數據寫入到另一開放記憶體塊。

參照圖9，在步驟S910中，控制器130可確定在對開放記憶體塊執行編程操作時是否發生了SPO。

當控制器130確定T，即在對開放記憶體塊進行編程操作時確實發生SPO時，控制器130可繼續進行至步驟S920（步驟S910為「是」），並且當控制器130確定在對開放記憶體塊進行編程操作時未發生SPO時（步驟S910為「否」），可返回至步驟S910。

在步驟S920中，控制器130可在耦接到在SPO時正在執行編程操作的開放記憶體塊的字元線中搜尋具有與其耦接且被編程為預定編程位準的記憶體單元的字元線。

在步驟S930中，控制器130可將耦接到搜尋到的字元線的記憶體單元的數據寫入到另一開放記憶體塊中。

如上所述，根據本發明的實施例，記憶體系統110可透過使用單個讀取電壓來搜尋在SPO時正常完成了編程操作的字元線。因此，可顯著減少在SPO之後的恢復操作期間搜尋有效字元線所需的時間。

在下文中，將參照圖10至圖18描述根據本發明的實施例的數據處理系統和電子設備。數據處理系統和電子設備可包括上面參照圖1至圖9描述的記憶體系統110。

圖10至圖18是說明包括記憶體系統110的數據處理系統的各個實施例的示意圖。

圖10是示意性地說明包括記憶體系統110的數據處理系統的實施例的簡圖。圖10示意性地說明應用了記憶體系統110的記憶卡系統6100。

參照圖10，記憶卡系統6100可包括記憶體控制器6120、記憶體裝置6130和連接器6110。

更具體地，記憶體控制器6120可被連接至透過非揮發性記憶體實施的記憶體裝置6130，並被配置成存取記憶體裝置6130。例如，記憶體控制器6120可被配置成控制記憶體裝置6130的讀取操作、寫入操作、擦除操作和後臺操作。記憶體控制器6120可被配置成提供記憶體裝置6130和主機之間的介面並驅動韌體以控制記憶體裝置6130。也就是說，記憶體控制器6120可對應於參照圖1至圖9描述的記憶體系統110的控制器130，並且記憶體裝置6130可對應於參照圖1至圖9描述的記憶體系統110的記憶體裝置150。

因此，記憶體控制器6120可包括RAM、處理單元、主機介面、記憶體介面和錯誤校正單元。記憶體控制器6120可進一步包括圖5所示的元件。

記憶體控制器6120可透過連接器6110與例如圖1的主機102的外部裝置通訊。例如，如參照圖1所述，記憶體控制器6120可被配置成透過諸如以下的各種通訊協定中的一種或多種與外部裝置通訊：通用序列匯流排（USB）、多媒體卡（MMC）、嵌入式MMC（eMMC）、週邊元件互連（PCI）、高速PCI（PCIe）、先進技術附件（ATA）、序列式ATA、平行ATA、小型電腦系統介面（SCSI）、增強型小型磁碟介面（EDSI）、整合裝置電路（IDE）、火線、通用快閃記憶體儲存（UFS）、WIFI以及藍牙。因此，根據本實施例的記憶體系統和數據處理系統可應用於有線/無線電子裝置，或者特別是行動電子裝置。

記憶體裝置6130可透過非揮發性記憶體來實施。例如，記憶體裝置6130可透過諸如以下的各種非揮發性記憶體裝置來實施：可擦除可編程ROM（EPROM）、電可擦除可編程ROM（EEPROM）、NAND快閃記憶體、NOR快閃記憶體、相變RAM（PRAM）、電阻式RAM（ReRAM）、鐵電RAM（FRAM）以及自旋轉移力矩磁性RAM（STT-MRAM）。

記憶體控制器6120和記憶體裝置6130可被集成至單個半導體裝置中。例如，記憶體控制器6120和記憶體裝置6130可透過集成至單個半導體裝置中構成固態硬碟（SSD）。另外，記憶體控制器6120以及記憶體裝置6130可構成諸如以下的記憶卡：PC卡（PCMCIA：國際個人電腦記憶卡協會）、標準快閃記憶體（CF）卡、智慧媒體卡（例如，SM和SMC）、記憶棒、多媒體卡（例如，MMC、RS-MMC、微型MMC和eMMC）、SD卡（例如，SD、迷你SD、微型SD和SDHC）以及通用快閃記憶體儲存（UFS）。

圖11是示意性說明包括記憶體系統110的數據處理系統6200的另一實施例的簡圖。

參照圖11，數據處理系統6200可包括具有一個或多個非揮發性記憶體的記憶體裝置6230和用於控制記憶體裝置6230的記憶體控制器6220。圖11所示的數據處理系統6200可作為如參照圖1所描述的諸如記憶卡（CF、SD、微型SD等）或USB裝置的儲存媒介。記憶體裝置6230可對應於圖1至圖9所示的記憶體系統110中的記憶體裝置150，並且記憶體控制器6220可對應於圖1至圖9所示的記憶體系統110中的控制器130。

記憶體控制器6220可回應於主機6210的請求控制對記憶體裝置6230的讀取操作、寫入操作或擦除操作，並且記憶體控制器6220可包括一個或多個CPU 6221、諸如RAM 6222的緩衝記憶體、ECC電路6223、主機介面6224以及諸如NVM介面6225的記憶體介面。

CPU 6221可控制對記憶體裝置6230的全部操作，例如讀取操作、寫入操作、檔案系統管理操作和壞頁面管理操作。RAM 6222可根據CPU 6221的控制來操作且作為工作記憶體、緩衝記憶體或高速緩衝記憶體。當RAM 6222作為工作記憶體時，透過CPU 6221處理的數據可被臨時儲存在RAM 6222中。當RAM 6222作為緩衝記憶體時，RAM 6222可用於緩衝從主機6210傳輸到記憶體裝置6230的數據或從記憶體裝置6230傳輸到主機6210的數據。當RAM 6222作為高速緩衝記憶體時，RAM 6222可輔助低速記憶體裝置6230以高速運行。

ECC電路6223可對應於圖1所示的控制器130的ECC單元138。如參照圖1所述，ECC電路6223可產生用於校正從記憶體裝置6230提供的數據的失效位元或錯誤位元的錯誤校正碼（ECC）。ECC電路6223可對提供給記憶體裝置6230的數據執行錯誤校正編碼，從而形成具有同位檢查位元的數據。同位檢查位元可被儲存在記憶體裝置6230中。ECC電路6223可對從記憶體裝置6230輸出的數據執行錯誤校正解碼。此時，ECC電路6223可使用同位檢查位元來校正錯誤。例如，如參照圖1所述，ECC電路6223可使用LDPC碼、BCH碼、渦輪碼、里德-所羅門碼、卷積碼、RSC或諸如TCM或BCM的編碼調製來校正錯誤。

記憶體控制器6220可透過主機介面6224向主機6210傳輸數據/接收來自主機6210的數據，並透過NVM介面6225向記憶體裝置6230傳輸數據/接收來自記憶體裝置6230的數據。主機介面6224可透過PATA匯流排、SATA匯流排、SCSI、USB、PCIe或NAND介面連接至主機6210。記憶體控制器6220可利用諸如WiFi或長期演進技術（LTE）的行動通訊協定而具有無線通訊功能。記憶體控制器6220可連接至外部裝置，例如主機6210或另一個外部裝置，然後向外部裝置傳輸數據/接收來自外部裝置的數據。特別地，由於記憶體控制器6220被配置成透過各種通訊協定中的一種或多種與外部裝置通訊，因此根據本實施例的記憶體系統和數據處理系統可被應用於有線/無線電子裝置或特別是行動電子裝置。

圖12是示意性地說明包括記憶體系統110的數據處理系統的另一實施例的簡圖。圖12示意性地說明應用了記憶體系統110的SSD 6300。

參照圖12，SSD 6300可包括控制器6320和包括多個非揮發性記憶體的記憶體裝置6340。控制器6320可對應於圖1至圖9的記憶體系統110中的控制器130，並且記憶體裝置6340可對應於圖1至圖9的記憶體系統中的記憶體裝置150。

更具體地，控制器6320可透過多個通道CH1~CHi連接至記憶體裝置6340。控制器6320可包括一個或多個處理器6321、緩衝記憶體6325、ECC電路6322、主機介面6324以及諸如非揮發性記憶體介面6326的記憶體介面。

緩衝記憶體6325可臨時儲存從主機6310提供的數據或從包括在記憶體裝置6340中的多個快閃記憶體NVM提供的數據，或者臨時儲存多個快閃記憶體NVM的中繼數據，例如，包括映射表的映射數據。緩衝記憶體6325可透過諸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的揮發性記憶體或諸如FRAM、ReRAM、STT-MRAM和PRAM的非揮發性記憶體來實施。為便於描述，圖12說明緩衝記憶體6325被設置在控制器6320中。然而，緩衝記憶體6325可被設置在控制器6320的外部。

ECC電路6322可在編程操作期間計算待被編程到記憶體裝置6340的數據的ECC值，在讀取操作期間基於ECC值對從記憶體裝置6340讀取的數據執行錯誤校正操作，並在失效數據恢復操作期間對從記憶體裝置6340恢復的數據執行錯誤校正操作。

主機介面6324可提供與諸如主機6310的外部裝置的介面功能，並且非揮發性記憶體介面6326可提供與透過多個通道連接的記憶體裝置6340的介面功能。

此外，可提供應用了圖1和圖9的記憶體系統110的多個SSD 6300來實施數據處理系統，例如，獨立磁碟冗餘陣列（RAID）系統。此時，RAID系統可包括多個SSD 6300和用於控制多個SSD 6300的RAID控制器。當RAID控制器回應於從主機6310提供的寫入命令執行編程操作時，RAID控制器可根據多個RAID級別，即，從主機6310提供的寫入命令的RAID級別資訊，在SSD 6300中選擇一個或多個記憶體系統或SSD 6300，並將對應於寫入命令的數據輸出到選擇的SSD 6300。此外，當RAID控制器回應於從主機6310提供的讀取命令執行讀取操作時，RAID控制器可根據多個RAID級別，即，從主機6310提供的讀取命令的RAID級別資訊，在SSD 6300中選擇一個或多個記憶體系統或SSD 6300，並將從所選擇的SSD 6300讀取的數據提供給主機6310。

圖13是示意性地說明包括記憶體系統110的數據處理系統的另一實施例的簡圖。圖13示意性地說明應用了記憶體系統110的嵌入式多媒體卡（eMMC）6400。

參照圖13，eMMC 6400可包括控制器6430和透過一個或多個NAND快閃記憶體實施的記憶體裝置6440。控制器6430可對應於圖1至圖9的記憶體系統110中的控制器130，並且記憶體裝置6440可對應於圖1至圖9的記憶體系統110中的記憶體裝置150。

更具體地，控制器6430可透過多個通道連接至記憶體裝置6440。控制器6430可包括一個或多個核心6432、主機介面6431和諸如NAND介面6433的記憶體介面。

核心6432可控制eMMC 6400的全部操作，主機介面6431可提供控制器6430和主機6410之間的介面功能，並且NAND介面6433可提供記憶體裝置6440和控制器6430之間的介面功能。例如，主機介面6431可作為平行介面，例如參照圖1所描述的MMC介面。此外，主機介面6431可作為序列介面，例如超高速（UHS-I/UHS-II）介面。

圖14至圖17是示意性地說明包括記憶體系統110的數據處理系統的其它實施例的簡圖。圖14至圖17示意性地說明應用了記憶體系統110的通用快閃記憶體儲存（UFS）系統。

參照圖14至圖17，UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800可分別包括主機6510、主機6610、主機6710和主機6810，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830。主機6510、主機6610、主機6710和主機6810可作為有線/無線電子裝置或特別是行動電子裝置的應用處理器，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820可作為嵌入式UFS裝置，並且UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可作為外部嵌入式UFS裝置或可移除UFS卡。

各個UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800中的主機6510、主機6610、主機6710和主機6810，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可透過UFS協定與諸如有線/無線電子裝置或特別是行動電子裝置的外部裝置通訊，並且UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可透過圖1和圖5中所示的記憶體系統110來實施。例如，在UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800中，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820可以參照圖11至圖13描述的數據處理系統6200、SSD 6300或eMMC 6400的形式來實施，並且UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可以參照圖10描述的記憶卡系統6100的形式來實施。

此外，在UFS系統6500、UFS系統6600、UFS系統6700和UFS系統6800中，主機6510、主機6610、主機6710和主機6810，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820以及UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可透過UFS介面，例如，行動產業處理器介面（MIPI）中的MIPI M-PHY和MIPI統一協定（UniPro）彼此通訊。此外，UFS裝置6520、UFS裝置6620、UFS裝置6720和UFS裝置6820與UFS卡6530、UFS卡6630、UFS卡6730和UFS卡6830可透過除UFS協定以外的各種協定，例如，UFD、MMC、SD、迷你SD和微型SD彼此通訊。

在圖14所示的UFS系統6500中，主機6510、UFS裝置6520以及UFS卡6530中的每一個可包括UniPro。主機6510可執行交換操作，以便與UFS裝置6520和UFS卡6530通訊。特別地，主機6510可透過例如UniPro處的L3交換的鏈路層交換與UFS裝置6520或UFS卡6530通訊。此時，UFS裝置6520和UFS卡6530可透過主機6510的UniPro處的鏈路層交換來彼此通訊。在本實施例中，為便於描述，已經例示了其中一個UFS裝置6520和一個UFS卡6530連接至主機6510的配置。然而，多個UFS裝置和UFS卡可並聯或以星型形式連接至主機6510，並且多個UFS卡可並聯或以星型形式連接至UFS裝置6520，或者串聯或以鏈型形式連接至UFS裝置6520。

在圖15所示的UFS系統6600中，主機6610、UFS裝置6620和UFS卡6630中的每一個可包括UniPro，並且主機6610可透過執行交換操作的交換模組6640，例如，透過在UniPro處執行鏈路層交換例如L3交換的交換模組6640，與UFS裝置6620或UFS卡6630通訊。UFS裝置6620和UFS卡6630可透過UniPro處的交換模組6640的鏈路層交換來彼此通訊。在本實施例中，為便於描述，已經例示了其中一個UFS裝置6620和一個UFS卡6630連接至交換模組6640的配置。然而，多個UFS裝置和UFS卡可並聯或以星型形式連接至交換模組6640，並且多個UFS卡可串聯或以鏈型形式連接至UFS裝置6620。

在圖16所示的UFS系統6700中，主機6710、UFS裝置6720和UFS卡6730中的每一個可包括UniPro，並且主機6710可透過執行交換操作的交換模組6740，例如透過在UniPro處執行鏈路層交換例如L3交換的交換模組6740，與UFS裝置6720或UFS卡6730通訊。此時，UFS裝置6720和UFS卡6730可透過UniPro處的交換模組6740的鏈路層交換來彼此通訊，並且交換模組6740可在UFS裝置6720內部或外部與UFS裝置6720集成為一個模組。在本實施例中，為便於描述，已經例示了其中一個UFS裝置6720和一個UFS卡6730連接至交換模組6740的配置。然而，每個都包括交換模組6740和UFS裝置6720的多個模組可並聯或以星型形式連接至主機6710，或者串聯或以鏈型形式彼此連接。此外，多個UFS卡可並聯或以星型形式連接至UFS裝置6720。

在圖17所示的UFS系統6800中，主機6810、UFS裝置6820和UFS卡6830中的每一個可包括M-PHY和UniPro。UFS裝置6820可執行交換操作，以便與主機6810和UFS卡6830通訊。特別地，UFS裝置6820可透過用於與主機6810通訊的M-PHY和UniPro模組和用於與UFS卡6830通訊的M-PHY和UniPro模組之間的交換操作，例如透過目標ID（識別符號）交換操作，來與主機6810或UFS卡6830通訊。此時，主機6810和UFS卡6830可透過UFS裝置6820的M-PHY和UniPro模組之間的目標ID交換來彼此通訊。在本實施例中，為便於描述，已經例示了其中一個UFS裝置6820連接至主機6810且一個UFS卡6830連接至UFS裝置6820的配置。然而，多個UFS裝置可並聯或以星型形式連接至主機6810，或串聯或以鏈型形式連接至主機6810，並且多個UFS卡可並聯或以星型形式連接至UFS裝置6820，或串聯或以鏈型形式連接至UFS裝置6820。

圖18是說明包括記憶體系統110的數據處理系統的另一實施例的簡圖。圖18示意性地說明應用了根據實施例的記憶體系統的使用者系統6900。

參照圖18，使用者系統6900可包括應用處理器6930、記憶體模組6920、網路模組6940、儲存模組6950和使用者介面6910。

應用處理器6930可驅動包括在使用者系統6900中的部件和作業系統（OS）。例如，應用處理器6930可包括用於控制包括在使用者系統6900中的部件的控制器、介面、圖形引擎等。應用處理器6930可透過系統單晶片（SoC）提供。

記憶體模組6920可作為使用者系統6900的主記憶體、工作記憶體、緩衝記憶體或高速緩衝記憶體。記憶體模組6920可包括諸如動態隨機存取記憶體（DRAM）、同步動態隨機存取記憶體（SDRAM）、雙倍數據速率（DDR）SDRAM、DDR2 SDRAM、DDR3 SDRAM、低功率雙倍數據速率（LPDDR）SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM的揮發性隨機存取記憶體，或者諸如相變隨機存取記憶體（PRAM）、電阻式隨機存取記憶體（ReRAM）、磁性隨機存取記憶體（MRAM）和鐵電隨機存取記憶體（FRAM）的非揮發性隨機存取記憶體。例如，可透過基於堆疊式封裝（POP）封裝來安裝應用處理器6930和記憶體模組6920。

網路模組6940可與外部裝置通訊。例如，網路模組6940不僅可支援有線通訊，而且可支援各種無線通訊協定，諸如碼分多址（CDMA）、全球行動通訊系統（GSM）、寬頻CDMA（WCDMA）、CDMA-2000、時分多址（TDMA）、長期演進技術（LTE）、全球互通微波存取（WiMAX）、無線區域網路（WLAN）、超寬頻（UWB）、藍牙、無線顯示（WI-DI）等，從而可與例如行動電子設備的有線/無線電子設備通訊。基於此，根據實施例的記憶體系統和數據處理系統可被應用於有線/無線電子設備。網路模組6940可被包括在應用處理器6930中。

儲存模組6950可儲存數據，例如從應用處理器6530接收數據，然後將儲存在其中的數據傳輸到應用處理器6530。儲存模組6950可透過諸如相變RAM（PRAM）、磁性RAM（MRAM）、電阻式RAM（ReRAM）、NAND快閃記憶體、NOR快閃記憶體和3D NAND快閃記憶體的非揮發性半導體記憶體裝置來實施。儲存模組6950可被提供為諸如使用者系統6900的記憶卡或外部驅動器的可移動儲存媒介。儲存模組6950可對應於參照圖1描述的記憶體系統110，並且可利用參照圖12至圖17描述的SSD、eMMC以及UFS實施。

使用者介面6910可包括用於向應用處理器6930輸入數據或命令或者用於將數據輸出到外部裝置的介面。例如，使用者介面6910可包括諸如鍵盤、小鍵盤、按鈕、觸控式面板、觸控式螢幕、觸控板、觸控球、攝影機、麥克風、陀螺儀感測器、震動感測器和壓電元件的使用者輸入介面，以及諸如液晶顯示器（LCD）、有機發光二極體（OLED）顯示裝置、主動矩陣OLED（AMOLED）顯示裝置、發光二極體（LED）、揚聲器和電動機的使用者輸出介面。

在上述參照圖1所述的記憶體系統110被應用於根據實施例的使用者系統6900的行動電子設備的情況下，應用處理器6930可控制行動電子設備的操作，並且如上所述，作為通訊模組的網路模組6940可控制與外部裝置的有線/無線通訊。作為行動電子設備的顯示/觸摸模組的使用者介面6910顯示由應用處理器6930處理的數據或支援從觸摸面板輸入數據。

雖然已經針對具體實施例描述了本發明，但是對於本領域技術人員顯而易見的是，在不脫離如所附申請專利範圍所限定的本發明的精神和範圍的情況下，可進行各種改變和修改。

100‧‧‧數據處理系統102‧‧‧主機110‧‧‧記憶體系統130‧‧‧控制器132‧‧‧主機介面單元134‧‧‧處理器138‧‧‧錯誤校正碼單元140‧‧‧電源管理單元142‧‧‧NAND快閃記憶體控制器144‧‧‧記憶體150‧‧‧記憶體裝置152~156‧‧‧記憶體塊310‧‧‧電壓供應單元320‧‧‧讀取/寫入電路322~326‧‧‧頁面緩衝器330‧‧‧記憶體塊340‧‧‧單元串510‧‧‧記憶體單元520~527‧‧‧記憶體單元610~614‧‧‧記憶體單元620~624‧‧‧記憶體單元6100‧‧‧記憶卡系統6110‧‧‧連接器6120‧‧‧記憶體控制器6130‧‧‧記憶體裝置6200‧‧‧數據處理系統6210‧‧‧主機6220‧‧‧記憶體控制器6221‧‧‧CPU6222‧‧‧RAM6223‧‧‧ECC電路6224‧‧‧主機介面6225‧‧‧NVM介面6230‧‧‧記憶體裝置6300‧‧‧SSD6310‧‧‧主機6320‧‧‧控制器6321‧‧‧處理器6322‧‧‧ECC電路6324‧‧‧主機介面6325‧‧‧緩衝存儲器記憶體6326‧‧‧非揮發性記憶體介面6340‧‧‧記憶體裝置6400‧‧‧嵌入式多媒體卡6410‧‧‧主機6430‧‧‧控制器6431‧‧‧主機介面6432‧‧‧核心6433‧‧‧NAND介面6440‧‧‧記憶體裝置6500‧‧‧UFS系統6510‧‧‧主機6520‧‧‧UFS裝置6530‧‧‧UFS卡6600‧‧‧UFS系統6610‧‧‧主機6620‧‧‧UFS裝置6630‧‧‧UFS卡6640‧‧‧交換模組6700‧‧‧UFS系統6710‧‧‧主機6720‧‧‧UFS裝置6730‧‧‧UFS卡6740‧‧‧交換模組6800‧‧‧UFS系統6810‧‧‧主機6820‧‧‧UFS裝置6830‧‧‧UFS卡6900‧‧‧使用者系統6910‧‧‧使用者介面6920‧‧‧記憶體模組6930‧‧‧應用處理器6940‧‧‧網路模組6950‧‧‧儲存模組710‧‧‧搜尋單元720‧‧‧讀取單元730‧‧‧寫入單元740‧‧‧記憶體塊750‧‧‧記憶體塊BL0~BLm-1‧‧‧位元線BLK0~BLKN-1‧‧‧記憶體塊BLOCK 0~BLOCK‧‧‧N-1記憶體塊CH1~Chi‧‧‧通道CSB‧‧‧頁面DATA 1~ DATA‧‧‧第一數據~第十二數據DST‧‧‧汲極選擇電晶體E‧‧‧擦除狀態ECC‧‧‧錯誤校正碼I/F‧‧‧介面LSB‧‧‧頁面MC0~MCn-1‧‧‧記憶體單元電晶體MSB‧‧‧頁面NFC‧‧‧NAND快閃記憶體控制器NVM‧‧‧快閃記憶體PMU‧‧‧電源管理單元PV1~PV7‧‧‧編程狀態RV1~RV7‧‧‧第一讀取電壓至第七讀取電壓SPO‧‧‧突然斷電S910~S930‧‧‧步驟SST‧‧‧源極選擇電晶體Vth‧‧‧閾值電壓WL1~WL8‧‧‧字元線

從下面參照附圖的詳細描述，本發明的這些和其它特徵與優點對於本發明所屬領域技術人員將變得顯而易見，其中： 圖1是說明根據本發明的實施例的數據處理系統的方塊圖； 圖2是說明圖1的記憶體系統中採用的記憶體裝置的示例性配置的示意圖； 圖3是說明圖1的記憶體裝置中的記憶體塊的記憶體單元陣列的示例性配置的電路圖； 圖4是說明圖1的記憶體裝置的示例性3D結構的示意圖； 圖5A是說明耦接到完成了擦除操作的字元線的記憶體單元的閾值電壓分佈的簡圖； 圖5B是說明耦接到完成了編程操作的字元線的記憶體單元的閾值電壓分佈的簡圖； 圖6A至圖6C是說明耦接到正在執行編程操作的字元線的記憶體單元的閾值電壓分佈的簡圖； 圖7是示例性地說明其中在對第一記憶體塊的編程操作期間發生（sudden power off, SPO）的記憶體系統的簡圖； 圖8是示例性地說明在SPO之後執行恢復操作的記憶體系統的簡圖； 圖9是說明根據本發明的實施例的搜尋有效字元線並將搜尋到的有效字元線的數據寫入到開放記憶體塊的記憶體系統操作的流程圖；並且 圖10至圖18是說明包括根據圖1至圖9的記憶體系統的數據處理系統的各個實施例的示意圖。

無

100‧‧‧數據處理系統

102‧‧‧主機

110‧‧‧記憶體系統

130‧‧‧控制器

132‧‧‧主機介面單元

134‧‧‧處理器

138‧‧‧錯誤校正碼單元

140‧‧‧電源管理單元

142‧‧‧NAND快閃記憶體控制器

144‧‧‧記憶體

152~156‧‧‧記憶體塊

150‧‧‧記憶體裝置

ECC‧‧‧錯誤校正碼

I/F‧‧‧介面

NFC‧‧‧NAND快閃記憶體控制器

PMU‧‧‧電源管理單元

Claims (20)

1. 一種控制器的操作方法，其包括： 透過使用預定讀取電壓，在記憶體系統突然斷電（sudden power off, SPO）之後通電時，耦接到記憶體裝置的第一開放記憶體塊的字元線中搜尋耦接到具有預定編程狀態的記憶體單元的有效字元線；以及 從耦接到所述有效字元線的所述記憶體單元讀取數據，並將讀取數據寫入到第二開放記憶體塊中。
2. 如請求項1所述的操作方法，其中所述預定編程狀態為最高編程狀態。
3. 如請求項2所述的操作方法，其中所述預定讀取電壓為被選擇用以區分所述最高編程狀態和其它狀態的電壓。
4. 如請求項1所述的操作方法，其中透過將所述預定讀取電壓以與所述第一記憶體塊的編程順序相反的順序依序施加到耦接到所述第一記憶體塊的字元線中的每一個來搜尋所述有效字元線，直到發現所述有效字元線。
5. 如請求項4所述的操作方法，其中當發現第一有效字元線時，將編程順序早於所述第一有效字元線的編程順序的字元線確定為有效。
6. 如請求項5所述的操作方法，其中在將所述預定讀取電壓以相反的順序施加到耦接到所述第一開放記憶體塊的字元線的同時，所述第一有效字元線首先被確定為有效。
7. 如請求項3所述的操作方法，其中透過將所述有效字元線的讀取數據中的有效數據寫入到所述第二記憶體塊來將所述讀取數據寫入到所述第二記憶體塊。
8. 如請求項1所述的操作方法，其中所述有效數據為錯誤可校正的數據。
9. 如請求項1所述的操作方法，其中所述預定編程狀態為最低編程狀態。
10. 如請求項9所述的操作方法，其中所述預定讀取電壓區分所述最低編程狀態和其它狀態。
11. 一種控制器，其包括： 搜尋單元，其適於透過使用預定讀取電壓，在記憶體系統突然斷電（sudden power off, SPO）之後通電時，耦接到記憶體裝置的第一開放記憶體塊的字元線中搜尋耦接到具有預定編程狀態的記憶體單元的有效字元線； 讀取單元，其適於從耦接到所述有效字元線的所述記憶體單元讀取數據；及 寫入單元，其適於將讀取數據寫入到第二開放記憶體塊中。
12. 如請求項11所述的控制器，其中所述預定編程狀態為最高編程狀態。
13. 如請求項12所述的控制器，其中所述預定讀取電壓區分所述最高編程狀態和其它狀態。
14. 如請求項13所述的控制器，其中所述搜尋單元透過將所述預定讀取電壓以與所述第一記憶體塊的編程順序相反的順序施加到耦接到所述第一記憶體塊的字元線來搜尋所述有效字元線。
15. 如請求項14所述的控制器，其中所述搜尋單元透過在搜尋第一有效字元線時，將一個或多個編程順序早於所述第一有效字元線的編程順序的一個或多個字元線確定為有效來搜尋所述有效字元線。
16. 如請求項15所述的控制器，其中在將所述預定讀取電壓以相反的順序施加到耦接到所述第一記憶體塊的字元線的同時，所述第一有效字元線首先被確定為有效。
17. 如請求項13所述的控制器，其中所述寫入單元透過將所述有效字元線的讀取數據中的有效數據寫入到所述第二記憶體塊來將所述讀取數據寫入到所述第二記憶體塊。
18. 如請求項17所述的控制器，其中所述有效數據為錯誤可校正的數據。
19. 如請求項11所述的控制器，其中所述預定編程狀態為最低編程狀態。
20. 如請求項19所述的控制器，其中所述預定讀取電壓區分所述最低編程狀態和其它狀態。

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