CN108694970B

CN108694970B - 控制器及其操作方法

Info

Publication number: CN108694970B
Application number: CN201711427969.7A
Authority: CN
Inventors: 丁元镇
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2017-03-31
Filing date: 2017-12-26
Publication date: 2022-03-15
Anticipated expiration: 2037-12-26
Also published as: US10049754B1; KR20180111157A; CN108694970A; TWI750245B; TW201903617A

Abstract

本发明涉及一种控制器的操作方法，其包括：通过使用预定读取电压，在存储器系统突然断电(SPO)之后通电时联接到存储器装置的第一开放存储块的字线中搜索联接到具有预定编程状态的存储器单元的有效字线；以及从联接到有效字线的存储器单元读取数据，并将读取数据写入到第二开放存储块中。

Description

控制器及其操作方法

相关申请的交叉引用

本申请要求于2017年3月31日提交的申请号为10-2017-0041688的韩国专利申请的优先权，其全部内容通过引用并入本文。

技术领域

本发明的示例性实施例涉及一种控制器，且更特别地，涉及一种能够处理存储器装置的数据的控制器及其操作方法。

背景技术

计算机环境范例已经变为可在任何时间和任何地点使用的普适计算系统。由于这个事实，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。存储器系统可用作便携式电子装置的主存储器装置或辅助存储器装置。

由于存储器系统没有移动部件，所以它们提供优良的稳定性、耐用性、高的信息存取速度以及低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。

发明内容

各个实施例涉及一种能够减少由于突然断电(SPO)而造成的恢复操作所需的时间的控制器及其操作方法。

在本发明的示例性实施例中，控制器的操作方法可包括：通过使用预定读取电压，在存储器系统突然断电(SPO)之后通电时联接到存储器装置的第一开放存储块的字线中搜索联接到具有预定编程状态的存储器单元的有效字线；以及从联接到有效字线的存储器单元读取数据，并将读取数据写入到第二开放存储块中。

预定编程状态可以是最高编程状态。

预定读取电压可区分最高编程状态和其它状态。

可通过将预定读取电压以与第一存储块的编程顺序相反的顺序依次施加到联接到第一存储块的字线的每一个来搜索有效字线，直到发现有效字线。

有效字线的搜索可包括当搜索到第一有效字线时，将编程顺序早于第一有效字线的编程顺序的字线确定为有效。

在将预定读取电压以相反的顺序施加到联接到第一开放存储块的字线的同时，第一有效字线可以被首先确定为有效。

可通过将有效字线的读取数据中的有效数据写入到第二开放存储块来将读取数据写入到第二存储块中。

有效数据可以是错误可校正的数据。

预定编程状态可以是最低编程状态。

预定读取电压可区分最低编程状态和其它状态。

在本发明的示例性实施例中，控制器可包括：搜索单元，其适于通过使用预定读取电压，在存储器系统突然断电(SPO)之后通电时联接到存储器装置的第一开放存储块的字线中搜索联接到具有预定编程状态的存储器单元的有效字线；读取单元，其适于从联接到有效字线的存储器单元读取数据；以及写入单元，其适于将读取数据写入到第二开放存储块中。

预定编程状态可以是最高编程状态。

预定读取电压可区分最高编程状态和其它状态。

搜索单元可通过将预定读取电压以与第一存储块的编程顺序相反的顺序施加到联接到第一存储块的字线来搜索有效字线。

搜索单元可通过在搜索第一有效字线时，将一个或多个编程顺序早于第一有效字线的编程顺序的一个或多个字线确定为有效来搜索有效字线。

在将预定读取电压以相反的顺序施加到联接到第一存储块的字线的同时，第一有效字线可以首先被确定为有效。

写入单元可通过将有效字线的读取数据中的有效数据写入到第二存储块来将读取数据写入到第二存储块。

有效数据可以是错误可校正的数据。

预定编程状态可以是最低编程状态。

预定读取电压可区分最低编程状态和其它状态。

根据本发明的各个实施例，可减少由于突然断电(SPO)而造成的恢复操作所需的时间。

附图说明

从下面参照附图的详细描述，本发明的这些和其它特征与优点对于本发明所属领域技术人员将变得显而易见，其中：

图1是说明根据本发明的实施例的数据处理系统的框图；

图2是说明图1的存储器系统中采用的存储器装置的示例性配置的示意图；

图3是说明图1的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图；

图4是说明图1的存储器装置的示例性3D结构的示意图；

图5A是说明联接到完成了擦除操作的字线的存储器单元的阈值电压分布的简图；

图5B是说明联接到完成了编程操作的字线的存储器单元的阈值电压分布的简图；

图6A至图6C是说明联接到正在执行编程操作的字线的存储器单元的阈值电压分布的简图；

图7是示例性地说明其中在对第一存储块的编程操作期间发生SPO的存储器系统的简图；

图8是示例性地说明在SPO之后执行恢复操作的存储器系统的简图；

图9是说明根据本发明的实施例的搜索有效字线并将搜索到的有效字线的数据写入到开放存储块的存储器系统操作的流程图；并且

图10至图18是说明包括根据图1至图9的存储器系统的数据处理系统的各个实施例的示意图。

具体实施方式

以下参照附图更详细地描述本发明的各个实施例。然而，注意到的是，本发明可以不同的其它实施例、形式及其变型实施，且不应被解释为限于本文所阐述的实施例。相反，提供所描述的实施例使得本公开将完整和全面并将本发明充分地传达给本发明所属领域的技术人员。在整个本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。

将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。

附图不一定按比例绘制，并且在一些情况下，为了清楚地说明实施例的特征，比例可能已经被夸大。

将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。

本文使用的术语仅是为了描述特定实施例的目的，并不旨在限制本发明。

如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。

将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。

除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。

在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，没有详细地描述公知的进程结构和/或进程以避免不必要地模糊本发明。

还注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有明确说明，否则结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用。

图1是说明根据本发明的实施例的数据处理系统100的框图。

参照图1，数据处理系统100可包括被可操作地联接至存储器系统110的主机102。

主机102可包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式电脑、游戏机、TV和投影仪的非便携式电子装置。

存储器系统110可响应于主机102的请求操作以为主机102存储数据。存储器系统110的非限制性示例可包括固态驱动器(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用存储总线(USB)装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可包括嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型MMC，SD卡可包括迷你-SD卡和微型-SD卡。

存储器系统110可通过各种类型的存储装置实施。包括在存储器系统110中的存储装置的非限制性示例可包括诸如DRAM动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置和诸如以下的非易失性存储器装置：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器。闪速存储器可具有三维(3D)堆叠结构。

存储器系统110可包括存储器装置150和控制器130。存储器装置150可为主机120存储数据，并且控制器130可控制将数据存储到存储器装置150中。

控制器130和存储器装置150可被集成到单个半导体装置中，单个半导体装置可被包括在如上所例示的各种类型的存储器系统中。

存储器系统110的非限制性应用示例可包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储装置、能够在无线环境下传输/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或构成计算系统的各种部件之一。

存储器装置150可以是非易失性存储器装置，并且即使不供应电力，其也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供给主机102。存储器装置150可包括多个存储器管芯(未示出)，每个存储器管芯包括多个平面(未示出)，每个平面包括多个存储块152至156，存储块152至156中的每一个可包括多个页面，并且每个页面可包括联接到字线的多个存储器单元。

控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供给主机102，并将从主机102提供的数据存储至存储器装置150中。对于该操作，控制器130可控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。

控制器130可包括主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、NAND闪速控制器(NFC)142以及存储器144，其全部通过内部总线可操作地联接。

主机接口单元132可被配置成处理主机102的命令和数据，并可通过诸如以下的各种接口协议中的一种或多种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。

ECC单元138可检测并校正包括在从存储器装置150读取的数据中的错误。换言之，ECC单元138可通过在ECC编码进程期间使用的ECC代码对从存储器装置150读取的数据执行错误校正解码进程。根据错误校正解码进程的结果，ECC单元138可输出信号，例如错误校正成功/失败信号。当错误位的数量大于可校正错误位的阈值时，ECC单元138不校正错误位，并且可输出错误校正失败信号。

ECC单元138可通过诸如以下的编码调制执行错误校正：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)。然而，ECC单元138不限于此。ECC单元138可包括用于错误校正的所有电路、模块、系统或装置。

PMU 140可提供和管理控制器130的电力。

NFC 142可用作存储器/存储接口，其用于接口连接控制器130和存储器装置150使得控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器或具体地是NAND闪速存储器时，NFC 142可在处理器134的控制下生成用于存储器装置150的控制信号并处理待被提供给存储器装置150的数据。NFC 142可用作处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，NFC 142可支持控制器130和存储器装置150之间的数据传输。

存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150执行读取操作、写入操作、编程操作和擦除操作。控制器130可将从存储器装置150读取的数据提供给主机102并可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。

存储器144可通过易失性存储器来实施。例如，存储器144可通过静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。存储器144可设置在控制器130内部或外部。图1例示了设置在控制器130内部的存储器144。在实施例中，存储器144可通过具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器来实施。

处理器134可控制存储器系统110的全部操作。处理器134可驱动固件来控制存储器系统110的全部操作。固件可被称为闪存转换层(FTL)。

控制器130的处理器134可包括用于执行存储器装置150的坏块管理操作的管理单元(未示出)。管理单元可执行坏块管理操作，其用于检查被包括在存储器装置150中的多个存储块152至156中在编程操作期间由于NAND闪速存储器的特性发生编程失败的坏块。管理单元可将坏块的编程失败数据写入到新的存储块。在具有3D堆叠结构的存储器装置150中，坏块管理操作可能降低存储器装置150的使用效率和存储器系统110的可靠性。因此，需要更可靠地执行坏块管理操作。

图2是说明存储器装置150的示例性配置的示意图。

参照图2，存储器装置150可包括多个存储块BLOCK 0至BLOCK N-1，并且块0至N-1中的每一个可包括多个页面，例如2^M个页面，页面的数量可根据电路设计而变化。包括在各个存储块0至N-1中的存储器单元可以是下列中的一个或多个：存储1位数据的单层单元(SLC)、存储2位数据的多层单元(MLC)、存储3位数据的三层单元(TLC)、存储4位数据的四层单元(QLC)、存储5位或更多位数据的多层单元等。

图3是说明存储器装置150中的存储块的存储器单元阵列的示例性配置的电路图。

参照图3，可对应于存储器系统110的多个存储块152至156中的任一个的存储块330可包括联接到多个相应位线BL0至BLm-1的多个单元串340。每列单元串340可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元MC0至MCn-1可串联地被联接在漏极选择晶体管DST和源极选择晶体管SST之间。在实施例中，存储器单元晶体管MC0至MCn-1中的每一个可通过能够存储多位数据信息的MLC来实施。单元串340中的每一个可被电联接到多个位线BL0至BLm-1中的对应位线。例如，如图3所示，第一单元串被联接到第一位线BL0，最后的单元串被联接到最后的位线BLm-1。

虽然图3示出了NAND闪速存储器单元，但是本发明不限于此。应注意的是，存储器单元可以是NOR闪速存储器单元，或包括组合在其中的两种或更多种存储器单元的混合闪速存储器单元。还应注意的是，存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置，或者包括作为电荷存储层的绝缘层的电荷撷取闪速(CTF)存储器装置。

存储器装置150可进一步包括提供字线电压的电压供应单元310，字线电压包括根据操作模式供应至字线的编程电压、读取电压和通过电压。电压供应单元310的电压生成操作可通过控制电路(未示出)来控制。在控制电路的控制下，电压供应单元310可选择存储器单元阵列的存储块(或扇区)中的一个、选择被选择的存储块的字线中的一个以及将字线电压提供给被选择的字线和未选择的字线。

存储器装置150可包括由控制电路控制的读取/写入电路320。在验证/正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取数据。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。

图4是说明存储器装置150的示例性3D结构的示意图。

存储器装置150可通过2D或3D存储器装置来实施。具体地，如图4所示，存储器装置150可通过具有3D堆叠结构的非易失性存储器装置来实施。当存储器装置150具有3D结构时，存储器装置150可包括多个存储块BLK0至BLKN-1，存储块中的每一个具有3D结构(或垂直结构)。

在下文中，将参照图5A至图6C描述用于将数据编程到存储器装置150的任意字线的控制器130及其操作方法。

图5A是说明联接到完成了擦除操作的字线的存储器单元的阈值电压分布的简图。

图5B是说明联接到完成了编程操作的字线的存储器单元的阈值电压分布的简图。

存储器单元可具有阈值电压Vth，并且根据阈值电压Vth的电平可具有擦除状态和编程状态中的一种。

SLC存储器单元的阈值电压Vth可通过单个读取电压(例如，第一读取电压RV1)来识别，并且可具有擦除状态E和单个编程状态PV1中的一种。2位MLC存储器单元的阈值电压Vth可通过三(3)个读取电压(例如，第一至第三读取电压RV1至RV3)来识别，并且可具有擦除状态E和三(3)个编程状态PV1至PV3中的一种。可通过七(7)个读取电压(例如，第一至第七读取电压RV1至RV7)来识别TLC存储器单元的阈值电压Vth，并且可具有擦除状态E和七(7)个编程状态PV1至PV7中的一种。假设下文中存储器单元是TLC。

参照图5A，因为联接到完成了擦除操作的字线的存储器单元510的阈值电压低于第一读取电压RV1，所以该存储器单元510可被评估为具有擦除状态E。

控制器130可通过对完成了擦除操作的字线执行编程操作来将数据写入到联接到该字线的存储器单元510中。由于对存储器单元510的编程操作，存储器单元510的状态可从擦除状态E改变为擦除状态E和编程状态PV1至PV7中的一种。

参照图5B，联接到完成了编程操作的字线的存储器单元可具有擦除状态E和七(7)个编程状态PV1至PV7中的一种。

如图5B所示，可将具有低于第一读取电压RV1的阈值电压Vth的存储器单元520评估为具有擦除状态E。具有第一和第二读取电压RV1和RV2之间的阈值电压Vth的存储器单元521可被评估为具有第一编程状态PV1。具有第二和第三读取电压RV2和RV3之间的阈值电压Vth的存储器单元522可被评估为具有第二编程状态PV2。以类似的方式，可通过第三至第七读取电压RV3至RV7来将存储器单元523至527评估为具有第三至第七编程状态PV3至PV7中的一种。

控制器130可对字线执行编程操作，使得具有各个擦除状态E和编程状态PV1至PV7的存储器单元520至527的数量彼此基本相同。在完成了对字线的编程操作的情况下，具有擦除状态E的存储器单元520的数量可与具有第一编程状态PV1的存储器单元521的数量基本相同，并且具有第一编程状态PV1的存储器单元521的数量可与具有第二编程状态PV2的存储器单元522的数量基本相同。类似地，具有第二编程状态PV2的存储器单元522的数量可与具有第三至第七编程状态PV3至PV7中的任何一种的存储器单元的数量基本相同。

图6A至图6C是说明联接到正在执行编程操作的字线的存储器单元的阈值电压分布的简图。

图6A至图6C分别示出了在编程操作的开始阶段、中间阶段和结束阶段的存储器单元的阈值电压分布。图6A至图6C示出了根据编程操作的时间流的存储器单元的阈值电压分布。

如图6A至图6C所示，当控制器130正对字线执行编程操作时，存储器单元610至614的阈值电压可能上升。

如图6A所示，当控制器130正对完成了擦除操作的字线执行编程操作时，存储器单元610和611的阈值电压可能上升。根据阈值上升的量，存储器单元610可被评估为具有擦除状态E，并且存储器单元611可被评估为具有擦除状态E、第一至第三编程状态PV1至PV3中的一种。

如图6B所示，当控制器130正在对完成了擦除操作的字线执行编程操作时，存储器单元612和613的阈值电压可能上升，但具有目标阈值电压的存储器单元620的阈值电压可能不再上升。因此，存储器单元620可被评估为具有擦除状态E，同时存储器单元612和613可根据其阈值电压被评估为具有擦除状态E、第一至第四编程状态PV1至PV4中的一种。

如图6C所示，当控制器130正在对完成了擦除操作的字线执行编程操作时，存储器单元614的阈值电压可能上升，但具有目标阈值电压的存储器单元620至624的阈值电压可能不再上升。因此，存储器单元620至624可根据其阈值电压而被评估为具有擦除状态E、第一至第四编程状态PV1至PV4中的一种，同时存储器单元614可根据其阈值电压被评估为具有第四至第六编程状态PV4至PV6中的一种。在编程操作完成时，存储器单元614可根据其阈值电压而具有第五至第七编程状态PV5至PV7中的一种。

当控制器130正对开放存储块或空闲存储块执行编程操作的同时，存储器系统110中发生突然断电(SPO)时，联接到与开放存储块联接的字线的一部分的存储块的阈值电压分布可与图6A至图6C中示出的相同。类似地，联接到与开放存储块联接的字线的另一部分的存储块的阈值电压分布可与图5A中例示的相同，并且联接到与开放存储块联接的字线的剩余部分的存储块的阈值电压分布可与图5B中例示的相同。

也就是说，当控制器130正对开放存储块执行编程操作的同时，存储器系统110中发生SPO时，联接到开放存储块的字线可包括完成了擦除操作的字线、完成了编程操作的字线以及正在执行编程操作的字线。

当存储器系统110在SPO之后通电时，存储在联接到开放存储块的字线中的、在SPO时正在执行编程操作的字线的存储器单元中的数据可被评估为无效。另一方面，当存储器系统110在SPO之后通电时，被存储在联接到开放存储块的字线中的、在SPO之前完成了编程操作的字线的存储器单元中的数据可被评估为有效。

当存储器系统110在SPO之后通电时，控制器130可执行恢复操作。具体地，控制器130可通过将被存储在SPO时正在执行SPO编程操作的开放存储块中的数据中的有效数据复制到另一开放存储块中来执行恢复操作。

对于恢复操作，控制器130可在联接到在SPO时正在执行SPO编程操作的开放存储块的字线中，执行搜索存储器单元联接以存储有效数据的字线的搜索操作。在下文中，联接到存储有效数据的存储器单元的字线被称为有效字线，联接到存储无效数据的存储器单元的字线被称为无效字线。

为了确定目标字线是否为有效字线，控制器130可从联接到目标字线的3个任意页面读取数据，并确定读取数据是否有效。因此，当联接到目标字线的存储器单元为TLC时，为了确定目标字线是否为有效字线，应当至少七(7)次将读取电压施加到字线以读取数据，应当对读取数据执行ECC解码操作，并且当ECC解码操作失败时，应当对目标字线额外施加改变的读取电压。

因此，由于搜索有效字线所需的大量时间，所以恢复操作可能需要相当长的时间。

在下文中，将参照图7和图8描述根据本发明的实施例的存储器系统110的恢复操作。

图7是示例性地示出其中在对第一存储块的编程操作期间发生SPO的存储器系统110的简图。

图8是示例性地示出在SPO之后执行恢复操作的存储器系统110的简图。

参照图7，根据本发明的实施例，存储器系统110可包括控制器130和存储器装置150。控制器130可包括ECC单元138、存储器144、搜索单元710、读取单元720和写入单元730。

存储器装置150可包括多个存储块740和750。存储块740和750的每一个可联接到多个字线WL1至WL8，并且字线WL1至WL8中的每一个可联接到包括LSB、CSB和MSB页面中的一个或多个的多个页面。如图7所示，当存储块740和750的存储器单元为TLC时，字线WL1至WL8中的每一个可联接到三(3)个页面(即，LSB、CSB和MSB页面)。

图7例示了当控制器130的写入单元730正对第一存储块740执行写入操作时发生了SPO。特别地，图7示出了当写入单元730在完成了对第一至第四字线WL1至WL4的写入操作之后对第五字线WL5执行写入操作时发生SPO的情况。

搜索单元710可响应于来自控制器130的搜索命令来搜索联接到存储块740和750的字线中的有效字线。特别地，当存储器系统110在SPO之后通电时，搜索单元710可搜索联接到在SPO时正在执行编程操作的第一存储块740的有效字线。

当搜索联接到第一存储块740的有效字线时，搜索单元710可通过以字线WL1至WL8的编程顺序的相反方向进行搜索来检测有效字线。例如，当编程顺序是从第一字线WL1至第八字线WL8的升序时，相反的顺序是从第八字线WL8至第一字线WL1的降序。例如，当以从第一字线WL1至第八字线WL8的升序对第一存储块740执行编程操作时，搜索单元710可以从第八字线WL8至第一字线WL1的降序搜索第一存储块740来检测有效字线。如上所述，当搜索单元710确定联接到字线的存储器单元存储有效数据时，搜索单元710可以确定字线有效。

当在搜索操作期间检测到第一有效字线时，搜索单元710还可确定具有比首先检测到的有效字线更早的编程顺序的字线有效。例如，当第四字线WL4被检测为有效时，搜索单元710还可确定具有比第四字线WL4更早的编程顺序的第一至第三字线WL1至WL3为有效。因此，当第一字线WL4首先被检测为有效时，第一至第四字线WL1至WL4可被确定为有效。

搜索单元710可通过将预定读取电压施加到字线WL1至WL8来确定联接到字线WL1至WL8的存储器单元的状态。预定读取电压可以是第一至第七读取电压RV1至RV7中的一个。例如，预定读取电压可以是第七读取电压RV7，以区分最高编程状态(即，第七编程状态PV7)和其它状态(即，擦除状态E、第一至第六编程状态PV1至PV6)。例如，预定读取电压可以是第一读取电压RV1，以区分最低编程状态(即，擦除状态E)和其它状态(即，第一至第七编程状态PV1至PV7)。

搜索单元710可通过将预定读取电压施加到字线WL1至WL8并从联接到字线WL1至WL8的存储器单元读取数据来确定联接到字线WL1至WL8的存储器单元的状态。在下文中，假设从阈值电压低于预定读取电压的存储器单元读取的数据为零(0)，同时从阈值电压超过预定读取电压的存储器单元读取的数据为一(1)。当从存储器单元读取的数据为零(0)时，存储器单元的状态可能较低，而当从存储器单元读取数据为一(1)时，存储器单元的状态可能较高。例如，当预定读取电压为第四读取电压RV4时，较高状态可以是第四至第七编程状态PV4至PV7中的一种，并且较低状态可以是擦除状态E、第一至第三编程状态PV1至PV3中的一种。也就是说，当存储器单元的阈值电压超过预定读取电压时，存储器单元可具有较高的状态，而当存储器单元的阈值电压低于预定读取电压时，存储器单元可具有较低的状态。

搜索单元710可基于联接到字线的存储器单元的状态来确定字线是否为有效字线。特别地，当字线联接到被确定为具有较高状态的存储器单元时，搜索单元710可将该字线确定为有效。

例如，当预定读取电压为第七读取电压RV7时，因为联接到第五至第八字线WL5至WL8的存储器单元具有等于或低于第六编程状态PV6的状态，所以联接到第五至第八字线WL5至WL8的存储器单元可被确定为具有较低的状态。因此，搜索单元710可将第五至第八字线WL5至WL8确定为无效。

另一方面，当预定读取电压为第七读取电压RV7时，因为联接到第四字线WL4的一部分的存储器单元具有第七编程状态PV7，所以联接到第四字线WL4的一部分的存储器单元可被确定为具有较高的状态。因此，搜索单元710可将第四字线WL4确定为有效。进一步地，因为第四字线WL4被确定为有效，所以搜索单元710可将具有比第四字线WL4更早的编程顺序的第一至第三字线WL1至WL3确定为有效。

例如，当预定读取电压为第一读取电压RV1时，因为联接到第六至第八字线WL6至WL8的存储器单元具有擦除状态E，所以联接到第六至第八字线WL6至WL8的存储器单元可被确定为具有较低的状态。因此，搜索单元710可将第六至第八字线WL6至WL8确定为无效。

另一方面，当预定读取电压为第一读取电压RV1时，因为联接到第五字线WL5的一部分的存储器单元具有第一编程状态PV1，所以联接到第五字线WL5的一部分的存储器单元可被确定为具有较高的状态。因此，搜索单元710可将第五字线WL5确定为有效。进一步地，因为第五字线WL5被确定为有效，所以搜索单元710可将具有比第五字线WL5更早的编程顺序的第一至第四字线WL1至WL4确定为有效。

读取单元720可响应于来自控制器130的读取命令从存储块740和750读取数据并将读取的数据存储到存储器144中。特别地，当存储器系统110在SPO之后通电时，读取单元720可将从联接到被搜索单元710确定为有效的字线的存储器单元读取的数据存储到存储器144中。

例如，当搜索单元710根据第七读取电压RV7将第一至第四字线WL1至WL4确定为有效时，读取单元720可从联接到第一至第四字线WL1至WL4的第一存储块740的各个LSB、CSB和MSB页面读取数据，并将读取数据存储到存储器144中。

例如，当搜索单元710根据第一读取电压RV1将第一至第五字线WL1至WL5确定为有效时，读取单元720可从联接到第一至第五字线WL1至WL5的第一存储块740的各个LSB、CSB和MSB页面读取数据，并将读取数据存储到存储器144中。

读取单元720可通过将读取电压RV1至RV7施加到有效字线来从联接到有效字线的各个LSB、CSB和MSB页面读取数据。

ECC单元138可检测和校正被存储在存储器144中的数据的错误。此外，当数据具有的错误位的数量等于或小于可校正的错误位的预定数量时，ECC单元138可将该数据确定为有效，但在数据具有的错误位的数量大于可校正的错误位的预定数量时，ECC单元138可将该数据确定为无效。

例如，当读取单元720将从第四字线WL4的MSB页面读取的第十二数据DATA 12存储到存储器144中，并且ECC单元138从第十二数据DATA 12检测出错误数量大于可校正的错误位的预定数量时，ECC单元138可将第十二数据DATA 12确定为无效。

例如，当读取单元720将从第五字线WL5的存储器单元读取的数据存储到存储器144中，并且ECC单元138从读取数据检测出错误数量大于可校正的错误位的预定数量时，ECC单元138可将读取数据确定为无效。

写入单元730可响应于来自控制器130的编程命令将存储器144的数据写入到存储块740和750中。特别地，写入单元730可将被存储在存储器144的数据中的被ECC单元138确定为有效的数据写入到存储块740和750中。

如图8所示，写入单元730将除被ECC单元138确定为无效的第十二数据DATA 12以外的第一至第十一数据DATA 1至DATA 11写入到第二存储块750中。

当存储器144的存储容量小于开放存储块的存储容量时，写入单元730可在将来自存储器144的有效数据写入到开放存储块中的同时，将虚拟数据写入到开放存储块中。如图8所示，写入单元730可将第一至第十一数据DATA 1至DATA 11写入到联接到第一至第三字线WL1至WL3的第二存储块750的存储器单元中，并写入到联接到第四字线WL4的第二存储块750的LSB和CSB页面中，并且可将虚拟数据写入到第二存储块750的剩余存储空间中(即，第四字线WL4的MSB页面以及联接到第五至第八字线WL5至WL8的存储器单元)。

在将存储器144的数据写入到存储块740和750的同时，写入单元730可将数据写入到另一开放存储块。另一开放存储块被定义为除了在SPO时正在执行编程操作的存储块以外的开放存储块。如图8所示，第一存储块740为在SPO时正在执行编程操作的开放存储块，第二存储块750为另一开放存储块。

因此，写入单元730可将从第一存储块740读取并被存储在存储器144中的数据写入到第二存储块750。

图9是说明存储器系统110的操作的流程图。该操作包括执行根据本发明的实施例的如下操作：在SPO时正在执行编程操作的存储块中搜索有效字线，一旦找到有效字线，则将有效字线的数据写入到另一开放存储块。

参照图9，在步骤S910中，控制器130可确定在对开放存储块执行编程操作时是否发生了SPO。

当控制器130确定T，即在对开放存储块进行编程操作时确实发生SPO时，控制器130可继续进行至步骤S920(步骤S910为“是”)，并且当控制器130确定在对开放存储块进行编程操作时未发生SPO时(步骤S910为“否”)，可返回至步骤S910。

在步骤S920中，控制器130可在联接到在SPO时正在执行编程操作的开放存储块的字线中搜索具有与其联接且被编程为预定编程电平的存储器单元的字线。

在步骤S930中，控制器130可将联接到搜索到的字线的存储器单元的数据写入到另一开放存储块中。

如上所述，根据本发明的实施例，存储器系统110可通过使用单个读取电压来搜索在SPO时正常完成了编程操作的字线。因此，可显著减少在SPO之后的恢复操作期间搜索有效字线所需的时间。

在下文中，将参照图10至图18描述根据本发明的实施例的数据处理系统和电子设备。数据处理系统和电子设备可包括上面参照图1至图9描述的存储器系统110。

图10至图18是说明包括存储器系统110的数据处理系统的各个实施例的示意图。

图10是示意性地说明包括存储器系统110的数据处理系统的实施例的简图。图10示意性地说明应用了存储器系统110的存储卡系统6100。

参照图10，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。

更具体地，存储器控制器6120可被连接至通过非易失性存储器实施的存储器装置6130，并被配置成访问存储器装置6130。例如，存储器控制器6120可被配置成控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机之间的接口并驱动固件以控制存储器装置6130。也就是说，存储器控制器6120可对应于参照图1至图9描述的存储器系统110的控制器130，并且存储器装置6130可对应于参照图1至图9描述的存储器系统110的存储器装置150。

因此，存储器控制器6120可包括RAM、处理单元、主机接口、存储器接口和错误校正单元。存储器控制器6120可进一步包括图5所示的元件。

存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WIFI以及蓝牙。因此，根据本实施例的存储器系统和数据处理系统可应用于有线/无线电子装置，或者特别是移动电子装置。

存储器装置6130可通过非易失性存储器来实施。例如，存储器装置6130可通过诸如以下的各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。

存储器控制器6120和存储器装置6130可被集成至单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过集成至单个半导体装置中构成固态驱动器(SSD)。另外，存储器控制器6120以及存储器装置6130可构成诸如以下的存储卡：PC卡(PCMCIA：个人计算机存储卡国际协会)、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪存(UFS)。

图11是示意性说明包括存储器系统110的数据处理系统6200的另一实施例的简图。

参照图11，数据处理系统6200可包括具有一个或多个非易失性存储器的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。图11所示的数据处理系统6200可作为如参照图1所描述的诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质。存储器装置6230可对应于图1至图9所示的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于图1至图9所示的存储器系统110中的控制器130。

存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括一个或多个CPU 6221、诸如RAM 6222的缓冲存储器、ECC电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。

CPU 6221可控制对存储器装置6230的全部操作，例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，通过CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传输到存储器装置6230的数据或从存储器装置6230传输到主机6210的数据。当RAM6222用作高速缓冲存储器时，RAM 6222可辅助低速存储器装置6230以高速运行。

ECC电路6223可对应于图1所示的控制器130的ECC单元138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的错误校正码(ECC)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，从而形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。此时，ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用LDPC码、BCH码、turbo码、里德-所罗门码、卷积码、RSC或诸如TCM或BCM的编码调制来校正错误。

存储器控制器6220可通过主机接口6224向主机6210传输数据/接收来自主机6210的数据，并通过NVM接口6225向存储器装置6230传输数据/接收来自存储器装置6230的数据。主机接口6224可通过PATA总线、SATA总线、SCSI、USB、PCIe或NAND接口连接至主机6210。存储器控制器6220可利用诸如WiFi或长期演进(LTE)的移动通信协议具有无线通信功能。存储器控制器6220可连接至外部装置，例如主机6210或另一个外部装置，然后向外部装置传输数据/接收来自外部装置的数据。特别地，由于存储器控制器6220被配置成通过各种通信协议中的一种或多种与外部装置通信，因此根据本实施例的存储器系统和数据处理系统可被应用于有线/无线电子装置或特别是移动电子装置。

图12是示意性地说明包括存储器系统110的数据处理系统的另一实施例的简图。图12示意性地说明应用了存储器系统110的SSD 6300。

参照图12，SSD 6300可包括控制器6320和包括多个非易失性存储器的存储器装置6340。控制器6320可对应于图1至图9的存储器系统110中的控制器130，并且存储器装置6340可对应于图1至图9的存储器系统中的存储器装置150。

更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、缓冲存储器6325、ECC电路6322、主机接口6324以及诸如非易失性存储器接口6326的存储器接口。

缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可通过诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器来实施。为便于描述，图12说明缓冲存储器6325被设置在控制器6320中。然而，缓冲存储器6325可被设置在控制器6320的外部。

ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的ECC值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。

主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。

此外，可提供应用了图1和图9的存储器系统110的多个SSD 6300来实施数据处理系统，例如，独立磁盘冗余阵列(RAID)系统。此时，RAID系统可包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的写入命令的RAID级别信息，在SSD 6300中选择一个或多个存储器系统或SSD 6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的读取命令的RAID级别信息，在SSD 6300中选择一个或多个存储器系统或SSD 6300，并将从所选择的SSD 6300读取的数据提供给主机6310。

图13是示意性地说明包括存储器系统110的数据处理系统的另一实施例的简图。图13示意性地说明应用了存储器系统110的嵌入式多媒体卡(eMMC)6400。

参照图13，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1至图9的存储器系统110中的控制器130，并且存储器装置6440可对应于图1至图9的存储器系统110中的存储器装置150。

更具体地，控制器6430可通过多个通道连接至存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口6431和诸如NAND接口6433的存储器接口。

内核6432可控制eMMC 6400的全部操作，主机接口6431可提供控制器6430和主机6410之间的接口功能，并且NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可用作并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可用作串行接口，例如超高速(UHS-I/UHS-II)接口。

图14至图17是示意性地说明包括存储器系统110的数据处理系统的其它实施例的简图。图14至图17示意性地说明应用了存储器系统110的通用闪存(UFS)系统。

参照图14至图17，UFS系统6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作有线/无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置，并且UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。

各个UFS系统6500、6600、6700和6800中的主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与诸如有线/无线电子装置或特别是移动电子装置的外部装置通信，并且UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过图1和图5中所示的存储器系统110来实施。例如，在UFS系统6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可以参照图11至图13描述的数据处理系统6200、SSD6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图10描述的存储卡系统6100的形式来实施。

此外，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS接口，例如，移动行业处理器接口(MIPI)中的MIPI M-PHY和MIPI统一协议(UniPro)彼此通信。此外，UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过除UFS协议以外的各种协议，例如，UFD、MMC、SD、迷你SD和微型SD彼此通信。

在图14所示的UFS系统6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以便与UFS装置6520和UFS卡6530通信。特别地，主机6510可通过例如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。此时，UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6520和一个UFS卡6530连接至主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至主机6510，并且多个UFS卡可并联或以星型形式连接至UFS装置6520，或者串联或以链型形式连接至UFS装置6520。

在图15所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行交换操作的交换模块6640，例如，通过在UniPro处执行链路层交换例如L3交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过UniPro处的交换模块6640的链路层交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6620和一个UFS卡6630连接至交换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至交换模块6640，并且多个UFS卡可串联或以链型形式连接至UFS装置6620。

在图16所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro，并且主机6710可通过执行交换操作的交换模块6740，例如通过在UniPro处执行链路层交换例如L3交换的交换模块6740，与UFS装置6720或UFS卡6730通信。此时，UFS装置6720和UFS卡6730可通过UniPro处的交换模块6740的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在本实施例中，为便于描述，已经例示了其中一个UFS装置6720和一个UFS卡6730连接至交换模块6740的配置。然而，每个都包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接至主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接至UFS装置6720。

在图17所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作，以便与主机6810和UFS卡6830通信。特别地，UFS装置6820可通过用于与主机6810通信的M-PHY和UniPro模块和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标ID(标识符)交换操作，来与主机6810或UFS卡6830通信。此时，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6820连接至主机6810且一个UFS卡6830连接至UFS装置6820的配置。然而，多个UFS装置可并联或以星型形式连接至主机6810，或串联或以链型形式连接至主机6810，并且多个UFS卡可并联或以星型形式连接至UFS装置6820，或串联或以链型形式连接至UFS装置6820。

图18是说明包括存储器系统110的数据处理系统的另一实施例的简图。图18示意性地说明应用了根据实施例的存储器系统的用户系统6900。

参照图18，用户系统6900可包括应用处理器6930、存储器模块6920、网络模块6940、存储模块6950和用户接口6910。

应用处理器6930可驱动包括在用户系统6900中的部件和操作系统(OS)。例如，应用处理器6930可包括用于控制包括在用户系统6900中的部件的控制器、接口、图形引擎等。应用处理器6930可通过片上系统(SoC)提供。

存储器模块6920可作为用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、低功率双倍数据速率(LPDDR)SDRAM、LPDDR2SDRAM和LPDDR3SDRAM的易失性随机存取存储器，或者诸如相变随机存取存储器(PRAM)、电阻式随机存取存储器(ReRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)的非易失性随机存取存储器。例如，可通过基于堆叠式封装(POP)封装来安装应用处理器6930和存储器模块6920。

网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且可支持各种无线通信协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)等，从而可与例如移动电子设备的有线/无线电子设备通信。基于此，根据实施例的存储器系统和数据处理系统可被应用于有线/无线电子设备。网络模块6940可被包括在应用处理器6930中。

存储模块6950可存储数据，例如从应用处理器6530接收的数据，然后将存储在其中的数据传输到应用处理器6530。存储模块6950可通过诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪速存储器、NOR闪速存储器和3D NAND闪速存储器的非易失性半导体存储器装置来实施。存储模块6950可被提供为诸如用户系统6900的存储卡或外部驱动器的可移动存储介质。存储模块6950可对应于参照图1描述的存储器系统110，并且可利用参照图12至图17描述的SSD、eMMC以及UFS实施。

用户接口6910可包括用于向应用处理器6930输入数据或命令或者用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和电动机的用户输出接口。

在上述参照图1所述的存储器系统110被应用于根据实施例的用户系统6900的移动电子设备的情况下，应用处理器6930可控制移动电子设备的操作，并且如上所述，作为通信模块的网络模块6940可控制与外部装置的有线/无线通信。作为移动电子设备的显示/触摸模块的用户接口6910显示由应用处理器6930处理的数据或支持从触摸面板输入数据。

虽然已经针对具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims

1.一种控制器的操作方法，其包括：

通过使用预定读取电压，在存储器系统突然断电，即SPO之后通电时联接到存储器装置的第一开放存储块的字线中搜索联接到具有预定编程状态的存储器单元的有效字线；以及

从联接到所述有效字线的所述存储器单元读取数据，并将读取数据写入到第二开放存储块中，

其中通过将所述预定读取电压以与所述第一开放存储块的编程顺序相反的顺序依次施加到联接到所述第一开放存储块的字线的每一个来搜索所述有效字线，直到发现所述有效字线。

2.根据权利要求1所述的操作方法，其中所述预定编程状态为最高编程状态。

3.根据权利要求2所述的操作方法，其中所述预定读取电压为被选择用以区分所述最高编程状态和其它状态的电压。

4.根据权利要求1所述的操作方法，其中当发现第一有效字线时，将编程顺序早于所述第一有效字线的编程顺序的字线确定为有效。

5.根据权利要求4所述的操作方法，其中在将所述预定读取电压以相反的顺序施加到联接到所述第一开放存储块的字线的同时，所述第一有效字线首先被确定为有效。

6.根据权利要求3所述的操作方法，其中通过将所述有效字线的读取数据中的有效数据写入到所述第二开放存储块来将所述读取数据写入到所述第二开放存储块。

7.根据权利要求6所述的操作方法，其中所述有效数据为错误可校正的数据。

8.根据权利要求1所述的操作方法，其中所述预定编程状态为最低编程状态。

9.根据权利要求8所述的操作方法，其中所述预定读取电压区分所述最低编程状态和其它状态。

10.一种控制器，其包括：

搜索单元，其适于通过使用预定读取电压，在存储器系统突然断电，即SPO之后通电时联接到存储器装置的第一开放存储块的字线中搜索联接到具有预定编程状态的存储器单元的有效字线；

读取单元，其适于从联接到所述有效字线的所述存储器单元读取数据，以及

写入单元，其适于将读取数据写入到第二开放存储块中，

其中所述搜索单元通过将所述预定读取电压以与所述第一开放存储块的编程顺序相反的顺序施加到联接到所述第一开放存储块的字线来搜索所述有效字线。

11.根据权利要求10所述的控制器，其中所述预定编程状态为最高编程状态。

12.根据权利要求11所述的控制器，其中所述预定读取电压区分所述最高编程状态和其它状态。

13.根据权利要求10所述的控制器，其中所述搜索单元通过在搜索第一有效字线时，将一个或多个编程顺序早于所述第一有效字线的编程顺序的一个或多个字线确定为有效来搜索所述有效字线。

14.根据权利要求13所述的控制器，其中在将所述预定读取电压以相反的顺序施加到联接到所述第一开放存储块的字线的同时，所述第一有效字线首先被确定为有效。

15.根据权利要求12所述的控制器，其中所述写入单元通过将所述有效字线的读取数据中的有效数据写入到所述第二开放存储块来将所述读取数据写入到所述第二开放存储块。

16.根据权利要求15所述的控制器，其中所述有效数据为错误可校正的数据。

17.根据权利要求10所述的控制器，其中所述预定编程状态为最低编程状态。

18.根据权利要求17所述的控制器，其中所述预定读取电压区分所述最低编程状态和其它状态。