CN111176555B - 存储器系统及其操作方法 - Google Patents

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Abstract

本发明涉及一种存储器系统，包括：存储器装置，该存储器装置包括多个源管芯，其中多个源管芯中的每个包括多个存储块；以及控制器，该控制器适于通过在多个源管芯中的每个中选择最大可擦除计数值为最低的存储块来配置超级块。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2018年11月9日向韩国知识产权局提交的申请号为10-2018-0137523的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本发明的各个实施例涉及一种存储器系统。特别地，实施例涉及一种包括非易失性存储器装置和控制器的存储器系统，以及该存储器系统的操作方法。
背景技术
计算机环境范例已经转变为使得计算系统可以被随时随地使用的普适计算。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经迅速增长。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统，其中存储器装置用于存储数据。存储器系统可以用作便携式电子装置的主存储器装置或辅助存储器装置。
由于存储器系统不具有移动部件，因此存储器系统提供诸如优异的稳定性和耐用性、高信息访问速度以及低功耗的优点。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本发明的各个实施例涉及一种在考虑存储器装置的耐用性的情况下存储数据的存储器系统和该存储器系统的操作方法。
根据本发明的实施例，一种存储器系统包括：包括多个源管芯的存储器装置，其中多个源管芯中的每个包括多个存储块；以及控制器，该控制器通过在多个管芯中的每个中选择最大可擦除计数值为最低的存储块来配置超级块。
根据本发明的实施例，一种存储器系统的操作方法，该方法包括：在多个源管芯中的每个中选择最大可擦除计数值为最低的存储块，其中多个源管芯中的每个包括多个存储块；并且利用所选择的存储块来配置超级块。
根据本发明的实施例，一种存储器系统包括：多个存储器装置，每个存储器装置包括多个存储块；以及控制器，该控制器被配置为：配置多个超级块，每个超级块包括存储块之中的部分存储块，在存储器装置内以可变最大可擦除计数(VMEC)值的升序来分别选择该部分存储块，每个超级块对应于配置该超级块的该部分存储块的VMEC值至中的最小VMEC值；控制存储器装置以将热数据优先存储在对应于较大VMEC值的超级块中；控制存储器装置以将冷数据优先存储在对应于较小VMEC值的超级块。
根据以下结合附图的详细描述，本发明的这些特征和其他特征以及优点对于本领域技术人员将变得显而易见。
附图说明
图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的框图。
图2是示出根据本发明的实施例的VMEC表146的结构的示图。
图3是示出根据本发明的实施例的SB表148的结构的示图。
图4是示出根据实施例的包括图1的存储器系统中采用的多个存储块的存储器装置的配置的示意图。
图5是示出根据实施例的图1所示的存储器装置中的存储块的存储器单元阵列的配置的电路图。
图6是示出根据实施例的图4所示的存储器装置的三维结构的框图。
图7A示出根据本发明公开的实施例的存储器系统110的操作。
图7B是根据本发明公开的实施例的存储器系统110的操作过程的流程图。
图8A是示出根据本发明公开的实施例的数据处理系统100的操作的示图。
图8B是根据本发明公开的实施例的数据处理系统100的操作过程的流程图。
图9至图17是示意性地示出根据本发明的各个实施例的数据处理系统的应用示例的示图。
具体实施方式
下面参照附图更详细地描述本发明的各种实施例。然而，根据本公开，对于本领域技术人员显而易见的是，本发明的各个元件和特征可以以与所描述的实施例中所示的方式不同地配置或布置。因此，本发明不限于在本文中阐述的实施例。相反，提供所描述的实施例，使得本公开是彻底和完整的，并且将本发明充分传达给本发明所属领域的技术人员。
此外，对“一个实施例”的引用不一定意味着仅一个实施例，并且对“一个实施例”的不同引用不一定针对相同的实施例。遍及本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。
附图不一定按比例绘制，并且在某些情况下，比例可能已经被放大，以便清楚地示出所公开实施例的各种特征。
将进一步理解的是，当一个元件被称为“连接到”或“联接到”另一个元件时，该元件可以直接在其它元件上，直接连接到或联接到其他元件，或者可存在一个或多个中间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。
在下面的描述中，阐述了许多具体细节以提供对本发明的透彻理解。可以在没有某些或所有这些具体细节的情况下实践本发明。在其他情况下，公知的进程结构和/或进程没有被详细描述，以免不必要地模糊本发明。
还应当注意的是，在某些情况下，对相关领域技术人员显而易见的是，结合一个实施例描述的特征或元件可以单独地或与另一实施例的其他特征或元件组合使用，除非另有明确指明。
将参照附图详细描述本发明的各个实施例。
图1是示出根据本发明的实施例的数据处理系统100的框图。
参照图1，数据处理系统100可以包括操作地联接到存储器系统110的主机102。
主机102可以包括诸如移动电话、MP3播放器和笔记本计算机的各种便携式电子装置中的任何一种，或者诸如台式计算机、游戏机、电视(TV)和投影仪的各种非便携式电子装置中的任何一种。
主机102可以包括至少一个操作系统(OS)，OS可以管理和控制主机102的全部功能和操作，并且在主机102和使用数据处理系统100或存储器系统110的用户之间提供操作。OS可以支持与用户的使用、目的和用途相对应的功能和操作。
存储器系统110可以响应于主机102的请求而操作以存储用于主机102的数据。存储器系统110的非限制性示例可以包括固态驱动器(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用串行总线(USB)装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可以包括嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型MMC。SD卡可以包括迷你-SD卡和微型-SD卡。
存储器系统110可以由各种类型的存储装置来实现。这些存储装置的示例可以包括，但不限于，诸如DRAM动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置，以及诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)、电阻式RAM(RRAM或ReRAM)和闪速存储器的非易失性存储器装置。闪速存储器可以具有三维(3D)堆叠结构。
存储器系统110可以包括控制器130和存储器装置150。
控制器130和存储器装置150可以集成在单个半导体装置中，该单个半导体装置可以被包括在如上所例示的各种类型的存储器系统中。例如，控制器130和存储器装置150可以集成为一个半导体装置以构成固态驱动器(SSD)。当存储器系统110用作SSD时，可以提高连接到存储器系统110的主机102的操作速度。另外，控制器130和存储器装置150可以集成为一个半导体装置以构成存储卡。例如，控制器130和存储器装置150可以构成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒、包括尺寸减小的MMC(RS-MMC)和微型MMC的多媒体卡(MMC)、包括迷你-SD，微型-SD和SDHC的安全数字(SD)卡、或通用闪存(UFS)装置。
存储器装置150可以是非易失性存储器装置，并且即使没有电力供应也可以保留所存储的数据。存储器装置150可以通过写入操作来存储从主机102提供的数据，并且可以通过读取操作来将所存储的数据提供给主机102。存储器装置150可以包括经由多个通道CH1至CHm而操作联接至控制器130的多个管芯。如图1所示，在每个通道中可以布置n个管芯。每个管芯可以包括多个存储块210、220、230、……240(以下称为“存储块210至240”)，每个存储块可以包括多个页面，并且每个页面可以包括联接到字线的多个存储器单元(图4和图5)。在实施例中，存储器装置150可以是闪速存储器。闪速存储器可以具有三维(3D)堆叠结构。
稍后将参照图4至图6更详细地描述包括3D堆叠结构的存储器装置150的结构。
控制器130可以响应于来自主机102的请求而控制存储器装置150。例如，控制器130可以将从存储器装置150读取的数据提供给主机102，并且将从主机102提供的数据存储到存储器装置150。对于该操作，控制器130可以控制存储器装置150的读取、编程和擦除操作。
控制器130可以包括主机接口(I/F)132、处理器134、诸如NAND闪速控制器(NFC)的存储器接口(I/F)142以及存储器144，它们全部经由内部总线而可操作地联接。控制器130还可以包括未在图1中示出的公知的组件，诸如错误校正码(ECC)电路和电源管理单元(PMU)。
主机接口132可以被配置为处理主机102的命令和数据，并且可以通过诸如以下的各种接口协议中的一种或多种来与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)。
存储器接口I/F 142可以用作接口连接控制器130和存储器装置150的存储器/存储接口，使得控制器130响应于来自主机102的请求而控制存储器装置150。
存储器144可以用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。
存储器144可以由易失性存储器来实现。例如，存储器144可以由静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实现。存储器144可以设置在控制器130内部或外部。图1例示了设置在控制器130内部的存储器144。在实施例中，存储器144可以由具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器来实现。存储器144可以包括可变最大擦除计数(VMEC)表146和超级块(SB)表148，将在下面详细描述VMEC表146和SB表148。
处理器134可以响应于来自主机102的写入请求或读取请求来控制存储器系统110的一般操作，特别是存储器装置150的编程操作或读取操作。处理器134可以驱动被称为闪存转换层(FTL)的固件，来控制存储器系统110的一般操作。处理器134可以通过微处理器或中央处理单元(CPU)来实现。
处理器134可以管理包括在存储器装置150中的多个存储块。处理器134可以将多个存储块配置为多个超级块。每个超级块可以由分别包括在多个管芯中的预定存储块来配置。例如，当每个超级块可由第一至第四管芯中包括的存储块来配置时，处理器134可以将分别包括在第一至第四管芯中的第一存储块配置为一个超级块。
特别地，处理器134可以基于VMEC表146来配置超级块。处理器134可以加载存储在存储器装置150中的VMEC表146，并且可以将所加载的VMEC表146存储在存储器144中。下面将参照图2描述VMEC表146。
图2是示出根据本发明公开的实施例的VMEC表146的结构的示图。在图2中，第一至第四管芯联接至多个通道中的每一个。每个管芯包括第一至第m存储块。此外，假定VMEC值可以包括1000、2000或3000。应当注意的是，这些值用作示例，并且本公开不限于此。
可以将包括在存储器装置150中的所有存储块的VMEC值记录在VMEC表146中。即，每个存储块可以具有VMEC值。VMEC值表示存储块的限定擦除计数或者最大可擦除计数值。当设计存储器装置150时，可以确定VMEC值。如果存储块的擦除计数超过VMEC值，则相应存储块的数据可靠性可能无法被确保。
参照图2，联接到第一通道CH1的第一管芯的第一存储块的VMEC值为1000。联接到第一通道CH1的第二管芯的第一存储块的VMEC值为2000。换句话说，与联接到第一通道CH1的第一管芯的第一存储块相比，联接到第一通道CH1的第二管芯的第一存储块可以承受相对更高的擦除计数。即，在耐久性方面，联接到第一通道CH1的第二管芯的第一存储块优于联接到第一通道CH1的第一管芯的第一存储块。
超级块的VMEC值可以是包括在超级块中的存储块的VMEC值之中的最低值。这是因为，如果不能确保包括在超级块中的存储块之中的任何一个存储块的可靠性，则不能正确地使用超级块。因此，如果联接到第一通道CH1的第一管芯的第一存储块和联接到第一通道CH1的第二管芯的第一存储块被共同配置为一个超级块，则所配置的超级块的VMEC值被设置为1000。在这方面，可能引起的问题是，虽然第二管芯的第一存储块具有比第一管芯的第一存储块相对更高的限定擦除计数，但是第二管芯的第一存储块可能会由于第一管芯的第一存储块而不能被充分利用。根据本发明的实施例，处理器134可以通过将每个超级块配置为包括具有相对相似VMEC值的存储块来防止该问题。
再次参照图1，处理器134可以将所配置的超级块记录在超级块(SB)表148中。在下文中，将参照图3描述SB表148的示例。
图3是示出根据本发明公开的实施例的SB表148的结构的示图。类似于图2，第一至第四管芯可以联接至多个通道中的每一个并且每个管芯可以包括第一至第m存储块。
如上所述，处理器134可以基于VMEC表146配置超级块，以确保每个超级块包括具有相似VMEC值的存储块。处理器134可以通过将每个超级块中包括的各个存储块的编号记录在每个SB索引(超级块索引)中，来将所配置的超级块记录在SB表148中。
因此，例如参照图3，在第一通道CH1的第一SB索引中，记录了第一管芯的第一存储块、第二管芯的第一存储块、第三管芯的第一存储块和第四管芯的第一存储块。即，根据SB表148，可以由处理器134将第一管芯的第一存储块、第二管芯的第一存储块、第三管芯的第一存储块和第四管芯的第一存储块配置为一个超级块。
以相同的原理，根据SB表148，可以由处理器134将第一管芯的第二存储块、第二管芯的第二存储块、第三管芯的第二存储块和第四管芯的第二存储块配置为一个超级块。
处理器134可将SB表148存储在存储器144中。此外，处理器134可在特定时间将SB表148存储在存储器装置150中。例如，当系统关闭时，处理器134可以将SB表148存储在存储器装置150中。然后，当系统启动时，处理器134可以从存储器装置150中加载SB表148，并且将所加载的SB表148存储在存储器144中。
返回参照图1，控制器130可以通过实现为微处理器或CPU的处理器134来执行主机102所请求的操作。即，控制器130可以执行与从主机102接收的命令相对应的命令操作。控制器130可以执行作为与从主机102接收的命令相对应的命令操作的前台操作。例如，控制器130可以执行与写入命令相对应的编程操作、与读取命令相对应的读取操作、与擦除命令相对应的擦除操作以及与设置参数命令或设置特征命令相对应的参数设置操作。
尽管在附图中未示出，但是控制器130可以进一步包括错误校正码(ECC)组件和电源管理单元(PMU)。
ECC组件可以检测并校正从存储器装置150读取的数据中包含的错误。ECC组件可以通过在ECC编码过程中使用的ECC码来对从存储器装置150读取的数据执行错误校正解码处理。根据错误校正解码处理的结果，ECC组件可以输出信号，例如错误校正成功/失败信号。当错误位的数量大于可校正错误位的阈值时，ECC组件可不校正错误位并且可输出错误校正失败信号。
ECC组件可以通过诸如以下的编码调制来执行错误校正：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)和分组编码调制(BCM)。然而，ECC组件138不限于任何特定结构。ECC组件可以包括用于错误校正的所有电路、模块、系统或装置。
PMU140可以提供和管理控制器130的电力。
参照图4至图6详细描述了根据本发明实施例的存储器系统的存储器装置。
图4是示出存储器装置150的示意图，图5是示出存储器装置150中的存储块的存储器单元阵列的配置的电路图，图6是示出存储器装置150的3D结构的示意图。
参照图4，存储器装置150可以包括多个存储块BLOCK0至BLOCKN-1，例如BLOCK0(210)、BLOCK1(220)、BLOCK2(230)和BLOCKN-1(240)。存储块210、220、230和240中的每一个可以包括多个页面，例如2M个页面，页面的数量可以根据电路设计而不同。例如在一些应用中，每个存储块可以包括M个页面。每个页面可以包括联接到多条字线WL的多个存储器单元。
此外，存储器装置150可以包括多个存储块，多个存储块可以包括存储1位数据的单层单元(SLC)存储块和/或存储2位数据的多层单元(MLC)存储块。SLC存储块可以包括由在一个存储器单元中存储一位数据的存储器单元实现的多个页面。SLC存储块可以具有快速的数据操作性能和较高的耐用性。另一方面，MLC存储块可以包括由在一个存储器单元中存储多位数据(例如，两位或更多位数据)的存储器单元实现的多个页面。MLC存储块可以具有比SLC存储块更大的数据存储空间。换句话说，MLC存储块可以被高度集成。特别地，存储器装置150不仅可以包括MLC存储块，还可以包括三层单元(TLC)存储块、四层单元(QLC)存储块和/或多层单元存储块等等，其中MLC存储块中的每个包括由能够在一个存储器单元中存储两位数据的存储器单元实现的多个页面，TLC存储块中的每个包括由能够在一个存储器单元中存储三位数据的存储器单元实现的多个页面，QLC存储块中的每个包括由能够在一个存储器单元中存储四位数据的存储器单元实现的多个页面，以及多层单元存储块中的每个包括由能够在一个存储器单元中存储五位或更多位数据的存储器单元实现的多个页面。
根据本发明的实施例，存储器装置150被描述为非易失性存储器，诸如闪速存储器，例如NAND闪速存储器。然而，存储器装置150可以实现为相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM或ReRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩磁性随机存取存储器(STT-RAM或STT-MRAM)中的任何一种。
存储块210、220、230和240可以通过编程操作来存储从主机102传输的数据，并且可以通过读取操作来将所存储的数据传输至主机102。
参照图5，与存储器系统110的存储器装置150中包括的多个存储块210至240中的任何一个相对应的存储块330可以包括联接到多个相应位线BL0至BLm-1的多个单元串340。每一列的单元串340可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。在漏极选择晶体管DST和源极选择晶体管DST之间，可以串联联接多个存储器单元MC0至MCn-1。在实施例中，每个存储器单元晶体管MC0至MCn-1可以由能够存储多个位的数据信息的MLC来实现。每个单元串340可以电联接到多个位线BL0至BLm-1之中的相应位线。例如，如图5所示，第一单元串联接到第一位线BL0，最后单元串联接到最后位线BLm-1。作为参考，在图5中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示公共源极线。
尽管图5示出了NAND闪速存储器单元，但是本发明不限于此。应当注意的是，存储器单元可以是NOR闪速存储器单元，或者是包括组合在其中的两种或更多种类型的存储器单元的混合闪速存储器单元。此外，应当注意的是，存储器装置150可以是包括导电浮栅作为电荷存储层的闪速存储器装置或包括绝缘层作为电荷存储层的电荷捕获闪速(CTF)存储器装置。
存储器装置150可以进一步包括电压供应单元310，该电压供应单元310根据操作模式来将包括编程电压、读取电压和通过电压的字线电压提供到字线。电压供应单元310的电压生成操作可以由控制电路(未示出)控制。在控制电路的控制下，电压供应单元310可以选择存储器单元阵列的存储块(或扇区)中的一个，选择所选择存储块的字线中的一个，并且根据需要将字线电压提供给所选择字线和未选择字线。
存储器装置150可以包括由控制电路控制的读取和写入(读取/写入)电路320。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储器单元阵列读取数据的感测放大器。在编程操作期间，读取/写入电路320可以用作根据待存储在存储器单元阵列中的数据来驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可以从缓冲器(未示出)接收待存储到存储器单元阵列中的数据，并且根据接收到的数据来驱动位线。读取/写入电路320可以包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可以包括多个锁存器(未示出)。
存储器装置150可以由二维(2D)或三维(3D)存储器装置来实现。特别地，如图6所示，存储器装置150可以由具有3D堆叠结构的非易失性存储器装置来实现。当存储器装置150具有3D结构时，存储器装置150可以包括多个存储块BLOCK0至BLOCKN-1。图6是示出图1所示的存储器装置150的存储块210至240的框图。存储块210至240中的每一个可以以3D结构(或垂直结构)实现。例如，存储块210至240可以是尺寸在第一至第三方向，例如x轴方向、y轴方向和z轴方向上延伸的三维结构。
包括在存储器装置150中的每个存储块330可以包括在第二方向上延伸的多个NAND串NS，以及在第一方向和第三方向上延伸的多个NAND串NS(未示出)。每个NAND串NS可以联接到位线BL、至少一个源极选择线SSL、至少一个漏极选择线DSL、多个字线WL、至少一个虚拟字线DWL(未示出)以及公共源级线CSL，并且每个NAND串NS可包括多个晶体管结构TS(未示出)。
简而言之，存储器装置150的存储块210至240之中的每个存储块330可以联接到多个位线BL、多个源极选择线SSL、多个漏极选择线DSL、多个字线WL、多个虚拟字线DWL和多个公共源极线CSL，并且每个存储块330可以包括多个NAND串NS。此外，在每个存储块330中，一个位线BL可以联接到多个NAND串NS以在一个NAND串NS中实现多个晶体管。此外，每个NAND串NS的漏极选择晶体管DST可以联接到相应的位线BL，并且每个NAND串NS的源极选择晶体管SST可以联接到公共源极线CSL。可以在每个NAND串NS的源极选择晶体管SST和漏极选择晶体管DST之间设置存储器单元MC。即，可以在存储器装置150的多个存储块中的每个存储块330中实现多个存储器单元。
以下，将参照图7A和7B描述配置超级块的操作。
图7A示出了根据本发明公开的实施例的存储器系统110的操作。特别地，图7A示出了基于VMEC表146中的VMEC值来配置超级块的操作。
为了方便起见，在图7A中仅考虑第一通道CH1，第一至第四管芯联接至第一通道CH1，并且多个管芯中的每一个包括第一至第五存储块。此外，作为示例，假设VMEC值可以包括1000、2000或3000。而且，在该示例中，基于第一至第四管芯中的存储块的VMEC值，处理器134可以优先配置具有低VMEC值的存储块作为超级块。然而，这仅是示例，并且应当注意的是本公开不限于此。
参照图1和图2，处理器134可以基于VMEC表146配置超级块。为了高效地使用存储器装置150，处理器134可以通过利用具有相对相似VMEC值的存储块来配置每个超级块。
参照图7A，例如，第一管芯的第一存储块的VMEC值为1000。第二管芯的第五存储块的VMEC值为1000，第三管芯的第一存储块的VMEC值为1000，第四管芯的第三存储块的VMEC值为1000。基于VMEC表146，处理器134可以通过利用第一管芯的第一存储块、第二管芯的第五存储块、第三管芯的第一存储块和第四管芯的第三存储块来配置一个超级块。处理器134可以将多个管芯的各自块编号记录在SB表148的第一SB索引中。因此，在该示例中，记录在第一SB索引中的超级块的VMEC值为1000。
对于另一示例，第一管芯的第五存储块的VMEC值为1000。然而，在第二管芯的剩余存储块中不存在VMEC值为1000的存储块。处理器134可以在第二管芯中的尚未被用来配置超级块的剩余存储块之中，选择VMEC值为相对相似于1000的2000的存储块。第二管芯的第一存储块的VMEC值为2000。第三管芯的第二存储块的VMEC值为1000，并且第四管芯的第四存储块的VMEC值为1000。基于VMEC表146，处理器134可以通过利用第一管芯的第五存储块、第二管芯的第一存储块、第三管芯的第二存储块和第四管芯的第四存储块来配置一个超级块。处理器134可以将多个管芯的各自块编号记录在SB表148的第二SB索引中。因此，在该示例中，记录在第二SB索引中的超级块的VMEC值为1000。
对于另一示例，第一管芯的第二存储块的VMEC值为2000。第二管芯的第二存储块的VMEC值为2000。然而，在第三管芯的剩余存储块之中不存在VMEC值为2000的存储块。处理器134可以在第三管芯的尚未被用来配置超级块的剩余存储块之中，选择VMEC值为相对相似于2000的3000的存储块。第三管芯的第三存储块的VMEC值为3000。第四管芯的第五存储块的VMEC值为2000。基于VMEC表146，处理器134可以通过利用第一管芯的第二存储块、第二管芯的第二存储块、第三管芯的第三存储块和第四管芯的第五存储块来配置一个超级块。处理器134可以将多个管芯的各自块编号记录在SB表148的第三SB索引中。记录在第三SB索引中的超级块的VMEC值为2000。
对于再一示例，第一管芯的第四存储块的VMEC值为2000。第二管芯的第四存储块的VMEC值为2000。然而，在第三管芯的剩余存储块之中不存在VMEC值为2000的存储块。处理器134可以在第三管芯的尚未被用来配置超级块的剩余存储块之中，选择VMEC值为相对相似于2000的3000的存储块。第三管芯的第四存储块的VMEC值为3000。第四管芯的第二存储块的VMEC值为2000。基于VMEC表146，处理器134可以通过利用第一管芯的第四存储块、第二管芯的第四存储块、第三管芯的第四存储块和第四管芯的第二存储块来配置一个超级块。处理器134可以将多个管芯的各自块编号记录在SB表148的第四SB索引中。记录在第四SB索引中的超级块的VMEC值为2000。
对于又一个示例，第一管芯的第三存储块的VMEC值为3000。第二管芯的第三存储块的VMEC值为3000，第三管芯的第五存储块的VMEC值是3000，第四管芯的第一存储块的VMEC值为3000。基于VMEC表146，处理器134可以通过利用第一芯片的第三存储块、第二芯片的第三存储块、第三管芯的第五存储块和第四管芯的第一存储块来配置一个超级块。处理器134可以将多个管芯的各自块编号记录在SB表148的第五SB索引中。记录在第五SB索引中的超级块的VMEC值是3000。
在通过仅使用相同的块编号而不使用VMEC表146来配置超级块的情况下，所有超级块的VMEC值将为1000。因此，根据本公开的实施例的存储器系统110可以通过利用VMEC表146而高效地使用存储器装置150。
图7B是根据本发明公开的实施例的存储器系统110的操作进程的流程图。特别地，图7B是示出配置超级块的操作进程的流程图。为了方便起见，处理器134选择VMEC值低的存储块来配置超级块。此外，处理器134在多个管芯的每一个中选择一个存储块来配置超级块。
首先，在步骤S701中，处理器134可以将存储在存储器装置150中的VMEC表146加载到存储器144中。
在步骤S703中，可以设置作为配置超级块的目标的通道的初始值和SB索引的初始值。
在步骤S705中，基于VMEC表146，处理器134可以从包括在多个管芯中的并且尚未用于配置超级块的存储块之中，选择VMEC值最低的存储块。
在步骤S707中，处理器134可以将多个所选择的存储块记录在SB表148的第i SB索引中。
在步骤S709中，处理器134可以检查“i”是否为最后编号。即，处理器134可以检查是否针对一个通道配置了所有超级块。例如，在多个管芯的每一个中包括总共“m”个存储块的情况下，“i”的最后编号是“m”。
如果“i”不是最后编号(在步骤S709中为“否”)，则在步骤S711中，可以将“i”的值增加1。然后，处理器134可以重复步骤S705至S709。
相反，如果“i”是最后编号(在步骤S709中为“是”)，则在步骤S713，处理器134可以检查“j”是否是最后编号。即，处理器134可以检查是否针对所有通道配置了所有超级块。
如果“j”不是最后编号(在步骤S713中为“否”)，则在步骤S715中，可以将“j”的值增加1。然后，处理器134可以重复步骤S705至S713。
相反，如果“j”是最后编号(在步骤S713中为“是”)，则存储器系统110的用于配置超级块的操作可以结束。
在下文中，将参照图8A和8B描述存储器系统110的通过利用所配置的超级块来处理数据的操作。
图8A是示出根据本发明公开的实施例的数据处理系统100的操作的示图。为了方便起见，将利用图7A中所配置的超级块。记录在第一SB索引至第五SB索引中的超级块被称为第一超级块至第五超级块。
首先，主机102可以将写入数据与写入命令一起提供给控制器130。另外，主机102可以向控制器130提供读取命令以从存储器装置150读取目标数据。
在向控制器130提供写入命令的情况下，处理器134可以将从主机102提供的数据临时存储在存储器144中。另外，在向控制器130提供读取命令的情况下，处理器134可以从存储器装置150加载数据并且将该数据临时存储在存储器144中。
处理器134可以确定从主机102提供的数据类型。即，处理器134可以确定与从主机102提供的命令相对应的数据是热数据还是冷数据。例如，处理器134可以将每单位时间主机102的访问计数(例如，对数据的写入和读取操作的次数)等于或大于预设阈值的数据确定为热数据。相反，处理器134可以将每单位时间主机102的访问计数小于预设阈值的数据确定为冷数据。对于另一示例，处理器134可以通过参照从主机102提供的逻辑块地址，即LBA，来将与被从主机102提供的次数等于或大于预设阈值的LBA相对应的数据确定为热数据。相反，处理器134可以将与被从主机102提供的次数小于预设阈值的LBA相对应的数据确定为冷数据。然而，这仅是示例，并且应当注意的是本公开不限于此。
根据所确定的数据类型，处理器134可以通过参照SB表148来处理数据。具体地，处理器134可以将热数据优先存储在VMEC值相对较高的超级块中。因为在移动方面，与冷数据相比，热数据相对活跃，所以可以将热数据优先存储在VMEC值较高的超级块中。相反，处理器134可以将冷数据优先存储在VMEC值相对较低的超级块中。因为在移动方面，与热数据相比，冷数据相对不活跃，所以可以将冷数据优先存储在VMEC值较低的超级块中。
例如，在从主机102向控制器130提供用于热数据的写入命令的情况下，处理器134可以将热数据优先存储在第五超级块中。如果在第五超级块中不能再存储数据，处理器134可以将热数据存储在第四超级块中。此外，如果即使在第四超级块中也不能再存储数据，处理器134可以将热数据存储在第一超级块至第三超级块之中的至少一个中的存储块中。
相反，在从主机102向控制器130提供用于冷数据的写入命令的情况下，处理器134可以将冷数据优先存储在第一超级块至第三超级块之中的至少一个中的存储块中。如果在第一至第三超级块中不能再存储数据，处理器134可以将冷数据存储在第四超级块中。此外，如果即使在第四超级块中也不能再存储数据，处理器134可以将冷数据存储在第五超级块中。
此外，在通过后台操作而发生数据移动的情况下，可以将热数据优先存储在VMEC值相对较高的超级块中，并且可以将冷数据优先存储在VMEC值相对较低的超级块中。例如，在充满数据的第五超级块由于垃圾收集而具有空白空间的情况下，可以将存储在第四超级块中的热数据移动到第五超级块。相反，在充满数据的第一至第三超级块由于垃圾收集而具有空白空间的情况下，可以将存储在第五超级块中的冷数据移动到第一至第三超级块之中的至少一个中的存储块中。然而，这仅是示例，并且应当注意的是本公开不限于此。
图8B是根据本发明公开的实施例的数据处理系统100的操作进程的流程图。在图8B中，主机102向存储器系统110提供写入命令。
首先，在步骤S801中，主机102可以将写入数据与写入命令一起提供给存储器系统110。
在步骤S803中，存储器系统110中的处理器134可以确定从主机102提供的数据类型。即，处理器134可以确定从主机102提供的数据是热数据还是冷数据。
如果从主机102提供的写入数据是冷数据(步骤S805中为“否”)，则在步骤S807中，处理器134可以将冷数据优先存储在VMEC值相对较低的超级块中。
相反，如果从主机102提供的写入数据是热数据(步骤S805中为“是”)，则在步骤S809中，处理器134可以将热数据优先存储在VMEC值相对较高的超级块中。
然后，在步骤S811中，存储器系统110可以将写入数据的存储完成信号提供给主机102。
图9至图17是示意性示出根据各个实施例的图1至图8的数据处理系统的应用示例的示图。
图9是示意性示出根据实施例的包括存储器系统的数据处理系统的示图。图9示意性地示出应用了根据实施例的存储器系统的存储卡系统6100。
参照图9，存储卡系统6100可以包括存储器控制器6120、存储器装置6130和连接器6110。
具体地，存储器控制器6120可以连接到由非易失性存储器(NVM)实施的存储器装置6130，并且被配置用于访问存储器装置6130。例如，存储器控制器6120可以被配置用于控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可以被配置用于提供存储器装置6130和主机(未示出)之间的接口，并且驱动固件以控制存储器装置6130。即，存储器控制器6120可以对应于参照图1描述的存储器系统110的控制器130，存储器装置6130可以对应于参照图1描述的存储器系统110的存储器装置150。
因此，如图1所示，存储器控制器6120可以包括随机存取存储器(RAM)、处理器、主机接口、存储器接口和错误校正组件。
存储器控制器6120可以通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所描述的，存储器控制器6120可以被配置为通过诸如以下的各种通信协议中的一种或多种来与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、无线保真(Wi-Fi或WiFi)和蓝牙。因此，根据实施例的存储器系统和数据处理系统可以应用于有线和/或无线电子装置，特别是移动电子装置。
存储器装置6130可以由非易失性存储器实现。例如，存储器装置6130可以由诸如可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、变换RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转移力矩磁性RAM(STT-MRAM)的各种非易失性存储器装置中的任何一种来实现。
存储器控制器6120和存储器装置6130可以集成到单个半导体装置中。例如，存储器控制器6120和存储器装置6130可以集成以形成固态驱动器(SSD)。此外，存储器控制器6120和存储器装置6130可以形成诸如以下的的存储卡：PC卡(例如国际个人计算机内存联合会(PCMCIA)卡)、紧凑型闪存(CF)卡、智能媒体卡(例如SM和SMC)、记忆棒、多媒体卡(例如MMC、RS-MMC、微型MMC和eMMC)、安全数字(SD)卡(例如SD、迷你SD、微型SD和SDHC)和通用闪存(UFS)。
图10是示意性示出根据实施例的包括存储器系统的数据处理系统6200的示图。
参照图10，数据处理系统6200可以包括具有一个或多个非易失性存储器(NVM)的存储器装置6230和控制存储器装置6230的存储器控制器6220。如参照图1所描述的，数据处理系统6200可以用作诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质。存储器装置6230可以对应于图1所示的存储器系统110中的存储器装置150，存储器控制器6220可以对应于图1所示的存储器系统110中的控制器130。
存储器控制器6220可以响应于来自主机6210的请求而控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可以包括一个或多个中央处理单元(CPU)6221、诸如随机存取存储器(RAM)6222的缓冲存储器、错误校正码(ECC)电路6223、主机接口6224和诸如NVM接口6225的存储器接口。
CPU 6221可以控制存储器装置6230的全部操作，例如读取操作、写入操作、文件系统管理和坏页面管理操作。可以根据CPU6221的控制来操作RAM 6222，并且可以将RAM 6222用作工作存储器、缓冲存储器或缓存存储器。当RAM 6222用作工作存储器时，可以将CPU6221处理的数据临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可以用于缓冲从主机6210传输到存储器装置6230的数据或者从存储器装置6230传输到主机6210的数据。当将RAM 6222用作高速缓存存储器时，RAM 6222可以辅助存储器装置6230以高速运行。
ECC电路6223可以对应于控制器130的ECC组件。如参照图1所描述的，ECC电路6223可以生成用于对从存储器装置6230提供的数据的失败位或错误位进行错误校正的错误校正码(ECC)。ECC电路6223可以对提供给存储器装置6230的数据执行错误校正编码，从而形成具有奇偶校验位的数据。奇偶校验位可以存储在存储器装置6230中。ECC电路6223可以对从存储器装置6230输出的数据执行错误校正解码。ECC电路6223可以使用奇偶校验位来校正错误。例如，如参照图1所描述的，ECC电路6223可以使用低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)或诸如网格编码调制(TCM)或分组编码调制(BCM)的编码调制来校正错误。
存储器控制器6220可以通过主机接口6224向主机6210发送数据和/或从主机6210接收数据，并且通过NVM接口6225向存储器装置6230发送数据和/或从存储器装置6230接收数据。主机接口6224可以通过并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、外围组件高速互连(PCIe)或NAND接口而连接到主机6210。存储器控制器6220可以具有诸如无线保真(WiFi)或长期演进(LTE)的移动通信协议的无线通信功能。存储器控制器6220可以连接到诸如主机6210或其他外部装置的外部装置，然后向该外部装置发送数据和/或从该外部装置接收数据。特别地，由于存储器控制器6220被配置为通过各种通信协议中的一种或多种来与外部装置通信，所以根据实施例的存储器系统和数据处理系统可以应用于有线和/或无线电子装置，特别是移动电子装置。
图11是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图11示意性地示出应用了存储器系统的固态驱动器(SSD)6300。
参照图11，SSD 6300可以包括控制器6320和包括多个非易失性存储器(NVM)的存储器装置6340。控制器6320可以对应于图1的存储器系统110中的控制器130，存储器装置6340可以对应于图1的存储器系统110中的存储器装置150。
更具体地，控制器6320可以通过多个通道CH1至CHi连接到存储器装置6340。控制器6320可以包括一个或多个处理器6321、错误校正码(ECC)电路6322、主机接口6324、缓冲存储器6325和诸如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可以临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可以由诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、低功率DDR(LPDDR)SDRAM和图形RAM(GRAM)的易失性存储器或诸如铁电RAM(FRAM)、电阻RAM(RRAM或ReRAM)、自旋转移力矩磁性RAM(STT-MRAM)和相变RAM(PRAM)的非易失性存储器来实现。为了便于描述，图10示出了位于控制器6320中的缓冲存储器6325。但是，缓冲存储器6325可以位于控制器6320的外部。
在编程操作期间，ECC电路6322可以计算待被编程到存储器装置6340的数据的错误校正码(ECC)值。在读取操作期间，ECC电路6322可以基于ECC值对从存储器装置6340读取的数据执行错误校正操作，在失败数据恢复操作期间，ECC电路6322可以对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可以提供与例如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可以提供与通过多个通道而连接的存储器装置6340的接口功能。
此外，可以配置应用了图1的存储器系统110的多个SSD 6300以实现例如独立磁盘冗余阵列(RAID)系统的数据处理系统。RAID系统可以包括多个SSD 6300和控制多个SSD6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令而执行编程操作时，根据多个RAID级别，即从主机6310提供的写入命令的RAID级别信息，RAID控制器可以在SSD6300中选择一个或多个存储器系统或SSD 6300，并且将与该写入命令相对应的数据输出到所选择的SSD 6300。另外，当RAID控制器响应于从主机6310提供的读取命令而执行读取操作时，根据多个RAID级别，即主机6310提供的读取命令的RAID级别信息，RAID控制器可以在SSD 6300中选择一个或多个存储器系统或SSD 6300，并且将从所选择的SSD 6300中读取的数据提供给主机6310。
图12是示意性示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图12示意性地示出应用了存储器系统的嵌入式多媒体卡(eMMC)6400。
参照图12，eMMC 6400可以包括控制器6430和由一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可以对应于图1的存储器系统110中的控制器130，存储器装置6440可以对应于图1的存储器系统110中的存储器装置150。
具体地，控制器6430可以通过多个通道连接到存储器装置6440。控制器6430可以包括一个或多个内核6432、主机接口(I/F)6431和例如NAND接口(I/F)6433的存储器接口。
内核6432可以控制eMMC6400的全部操作，主机接口6431可以提供控制器6430和主机6410之间的接口功能，并且NAND接口6433可以提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可以用作并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可以用作串行接口，例如超高速(UHS)-I和UHS-II接口。
图13至图16是示意性示出根据一个或多个实施例的包括存储器系统的数据处理系统的其他示例的示图。图13至图16示意性地示出可以应用存储器系统的通用闪存(UFS)系统。
参照图13至图16，UFS系统6500、6600、6700和6800可以分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可以用作有线和/或无线电子装置，特别是移动电子装置的应用处理器，并且UFS装置6520、6620、6720和6820可以用作嵌入式UFS装置。UFS卡6530、6630、6730和6830可以用作外部嵌入式UFS装置或可移动UFS卡。
各个UFS系统6500、6600、6700和6800中的主机6510、6610、6710和6810、UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以通过UFS协议与例如有线和/或无线电子装置，特别是移动电子装置的外部装置进行通信。UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以被实现为图1所示的存储器系统110。例如，在UFS系统6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可以参照图10至图12描述的数据处理系统6200、SSD 6300或eMMC 6400的形式实现，并且UFS卡6530、6630、6730和6830可以参照图9描述的存储卡系统6100的形式来实现。
此外，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以通过UFS接口，诸如MIPI(移动行业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)相互通信。此外，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以通过除UFS协议之外的、例如通用串行总线(USB)闪存驱动(UFD)、多媒体卡(MMC)、安全数字(SD)、迷你SD和微型SD的各种协议互相通信。
在图13所示的UFS系统6500中，主机6510、UFS装置6520和UFS卡6530中的每一个可以包括UniPro。主机6510可以执行交换操作来与UFS装置6520和UFS卡6530进行通信。特别地，主机6510可以在UniPro处，通过例如L3交换的链路层交换与UFS装置6520或UFS卡6530进行通信。UFS装置6520和UFS卡6530可以在主机6510的UniPro处，通过链路层交换而互相通信。在实施例中，为了便于描述，例示出了一个UFS装置6520和一个UFS卡6530连接到主机6510的配置。然而，多个UFS装置和UFS卡可以以并联或以星形的形式连接到主机6510，多个UFS卡可以以并联或以星形的形式连接到UFS装置6520或者以串联或以链式的形式连接到UFS装置6520。
在图14所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可以包括UniPro，主机6610可以通过执行交换操作的交换模块6640，例如通过在UniPro处执行诸如L3交换的链路层交换的交换模块6640，与UFS装置6620或UFS卡6630进行通信。UFS装置6620和UFS卡6630可以通过交换模块6640在UniPro处的链路层交换来互相通信。在实施例中，为了便于描述，例示了一个UFS装置6620和一个UFS卡6630连接到交换模块6640的配置。但是，多个UFS装置和UFS卡可以以并联或以星形的形式连接到交换模块6640，并且多个UFS卡可以串联或以链式的形式连接到UFS装置6620。
在图15所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可以包括UniPro。主机6710可以通过执行交换操作的交换模块6740，例如通过在UniPro处执行诸如L3交换的链路层交换的交换模块6740，与UFS装置6720或UFS卡6730进行通信。UFS装置6720和UFS卡6730可以通过交换模块6740在UniPro处的链路层交换互相通信，并且交换模块6740可以在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在实施例中，为了便于描述，例示了一个UFS装置6720和一个UFS卡6730连接到交换模块6740的配置。然而，各自包括交换模块6740和UFS装置6720的多个模块可以以并联或以星形的形式连接到主机6710，或者可以以串联或以链式的形式彼此连接。此外，多个UFS卡可以以并联或以星形的形式连接到UFS装置6720。
在图16所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可以包括M-PHY和UniPro。UFS装置6820可以执行交换操作以与主机6810和UFS卡6830进行通信。特别地，UFS装置6820可以通过用于与主机6810通信的M-PHY和UniPro模块之间的交换操作与和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标识别符(ID)交换操作，来与主机6810或UFS卡6830进行通信。主机6810和UFS卡6830可以通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来互相通信。在实施例中，为了便于描述，例示了一个UFS装置6820连接到主机6810并且一个UFS卡6830连接到UFS装置6820的配置。然而，多个UFS装置可以以并联或以星形的形式连接到主机6810，或者可以以串联或以链式的形式连接到主机6810，并且多个UFS卡可以以并联或以星形的形式连接到UFS装置6820，或者可以以串联或以链式的形式连接到UFS装置6820。
图17是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图17是示意性地示出可以应用存储器系统的用户系统6900的示图。
参照图17，用户系统6900可以包括用户接口6910、存储器模块6920、应用处理器6930、网络模块6940和存储模块6950。
具体地，应用处理器6930可以驱动包括在例如操作系统(OS)的用户系统6900中的组件，并且包括控制包括在用户系统6900中的组件的控制器、接口和图形引擎。应用处理器6930可以被设置为片上系统(SoC)。
存储器模块6920可以用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块6920可以包括诸如动态RAM(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2SDRAM或LPDDR3 SDRAM的易失性随机存取存储器(RAM)，或诸如相变RAM(PRAM)、电阻性RAM(ReRAM)、磁阻RAM(MRAM)或铁电RAM(FRAM)的非易失性RAM。例如，可以基于层叠封装(PoP)来封装和安装应用处理器6930和存储器模块6920。
网络模块6940可以与外部装置通信。例如，网络模块6940不仅可以支持有线通信，而且可以支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、微波接入全球互通性(Wimax)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)的各种无线通信协议，从而与有线/无线电子装置，特别是移动电子装置进行通信。因此，根据本发明实施例的存储器系统和数据处理系统可以应用于有线/无线电子装置。网络模块6940可以被包括在应用处理器6930中。
存储模块6950可以存储数据，例如从应用处理器6930接收的数据，然后可以将所存储的数据发送到应用处理器6930。存储模块6950可以由非易失性半导体存储器装置实现，诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻性RAM(ReRAM)、NAND闪速存储器、NOR闪速存储器和3D NAND闪速存储器，并且可被设置为可移动存储介质，诸如用户系统6900的存储卡或外部驱动器。存储模块6950可以对应于参照图1描述的存储器系统110。此外，存储模块6950可以被实现为以上参照图10至图15描述的SSD、eMMC和UFS。
用户接口6910可以包括用于将数据或命令输入到应用处理器6930或用于将数据输出到外部装置的接口。例如，用户接口6910可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、照相机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器的用户输出接口。
此外，当将图1的存储器系统110应用于用户系统6900的移动电子装置时，应用处理器6930可以控制移动电子装置的全部操作，并且网络模块6940可以用作控制与外部装置进行有线和/或无线通信的通信模块。用户接口6910可以在移动电子装置的显示/触摸模块上显示由应用处理器6930处理的数据，或者支持从触摸面板接收数据的功能。
根据本发明的实施例，通过将存储器系统的复杂性和性能劣化最小化并且将存储器装置的使用效率最大化，存储器系统和该存储器系统的操作方法能够快速并且稳定地利用存储器装置处理数据。
尽管已经针对特定实施例描述了本发明，但是根据本公开，对于本领域技术人员而言显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (21)

1.一种存储器系统，包括：
存储器装置，包括多个源管芯，其中所述多个源管芯中的每个包括多个存储块，并且所述存储器装置存储存储块耐用性值，所述存储块耐用性值中的每一个在设计所述存储器装置时针对所述多个存储块中的每一个被确定；
存储器，其存储从所述存储器装置加载的所述存储块耐用性值；以及
处理器，从所述多个源管芯之中的第一管芯中选择具有第一存储块耐用性值的第一存储块；从所述多个源管芯之中的第二管芯中选择第二存储块，所述第二存储块具有第二存储块耐用性值，在所述第二管芯中没有值与所述第一存储块耐用性值相同的存储块的情况下，在所述第二管芯中包括的其他存储块的其他存储块耐用性值之中，所述第二存储块耐用性值最接近所述第一存储块耐用性值；生成包括所述第一存储块和所述第二存储块的超级块；基于所述第一存储块耐用性值和所述第二存储块耐用性值中的最小者来确定所述超级块的超级块耐用性值；并且基于所述超级块耐用性值分配所述超级块以用于存储目标数据，
其中所述存储块耐用性值包括可变最大擦除计数即VMEC。
2.根据权利要求1所述的存储器系统，其中所述处理器进一步在所述第二管芯中具有值与所述第一存储块耐用性值相同的存储块的情况下，从所述多个源管芯之中的所述第二管芯中选择该存储块作为所述第二存储块。
3.根据权利要求2所述的存储器系统，其中所述第一存储块耐用性值是所述多个源管芯之中的所述第一管芯中的其他存储块耐用性值中的最低值。
4.根据权利要求1所述的存储器系统，其中所述处理器将所述超级块耐用性值存储在所述存储器中。
5.根据权利要求1所述的存储器系统，其中所述处理器通过利用所选择的超级块来处理所述目标数据。
6.根据权利要求1所述的存储器系统，其中所述处理器确定目标数据的类型，并且根据所述目标数据的类型来将所述目标数据存储在所述存储器装置中。
7.根据权利要求6所述的存储器系统，其中所述处理器通过参考存储器，将作为热数据的所述目标数据优先存储在具有相对高的超级块耐用性值的超级块中。
8.根据权利要求6所述的存储器系统，其中所述处理器通过参考存储器，将作为冷数据的所述目标数据优先存储在具有相对低的超级块耐用性值的超级块中。
9.根据权利要求6所述的存储器系统，其中所述处理器基于每单位时间内与所述目标数据相对应的命令的访问计数来确定所述目标数据的类型。
10.根据权利要求6所述的存储器系统，其中所述处理器基于与所述目标数据相对应的逻辑块地址，即LBA被提供的次数来确定所述目标数据的类型。
11.一种操作存储器系统的方法，所述存储器系统，包括存储器装置，所述存储器装置包括多个源管芯，其中所述多个源管芯中的每个包括多个存储块，所述方法包括：
从所述存储器装置加载存储块耐用性值，其中所述存储块耐用性值中的每一个在设计所述存储器装置时针对所述多个存储块中的每一个被确定，
从所述多个源管芯之中的第一管芯中选择具有第一存储块耐用性值的第一存储块；
从所述多个源管芯之中的第二管芯中选择第二存储块，其中所述第二存储块具有第二存储块耐用性值，在所述第二管芯中没有值与所述第一存储块耐用性值相同的存储块的情况下，在所述第二管芯中包括的其他存储块的其他存储块耐用性值之中，所述第二存储块耐用性值最接近所述第一存储块耐用性值；
生成包括所述第一存储块和所述第二存储块的超级块；
基于所述第一存储块耐用性值和所述第二存储块耐用性值中的最小者来确定所述超级块的超级块耐用性值；以及
基于所述超级块耐用性值分配所述超级块以用于存储目标数据，
其中所述存储块耐用性值包括可变最大擦除计数即VMEC。
12.根据权利要求11所述的方法，进一步包括：
将所述超级块耐用性值存储在所述存储器系统中包括的存储器中。
13.根据权利要求12所述的方法，进一步包括在所述第二管芯中具有值与所述第一存储块耐用性值相同的存储块的情况下，从所述多个源管芯之中的所述第二管芯中选择该存储块作为所述第二存储块。
14.根据权利要求11所述的方法，进一步包括：
通过使用所配置的超级块来处理目标数据。
15. 根据权利要求14所述的方法，其中处理所述目标数据包括：
确定所述目标数据的类型；以及
基于所述目标数据的类型将所述目标数据存储在存储器装置中。
16. 根据权利要求15所述的方法，
其中所述目标数据为热数据，并且
其中存储所述目标数据包括将所述目标数据优先存储在超级块耐用性值相对高的超级块中。
17. 根据权利要求15所述的方法，
其中所述目标数据为冷数据，并且
其中存储所述目标数据包括将所述目标数据优先存储在超级块耐用性值相对低的超级块中。
18.根据权利要求15所述的方法，其中确定所述目标数据的类型包括基于每单位时间内与所述目标数据相对应的命令的访问计数来确定所述目标数据的类型。
19.根据权利要求15所述的方法，其中确定所述目标数据的类型包括基于与所述目标数据相对应的逻辑块地址，即LBA被提供的次数来确定所述目标数据的类型。
20.一种存储器系统，包括：
多个存储器管芯，每个存储器管芯包括多个存储块，每个存储块具有在设计存储器装置时被确定的存储块耐用性值，
存储器，存储从所述多个存储器管芯加载的存储块耐用性值；以及
控制器，从所述多个存储器管芯之中的第一管芯中选择具有第一存储块耐用性值的第一存储块；从所述多个存储器管芯之中的第二管芯中选择第二存储块，所述第二存储块具有第二存储块耐用性值，在所述第二管芯中没有值与所述第一存储块耐用性值相同的存储块的情况下，在所述第二管芯中包括的其他存储块的其他存储块耐用性值之中，所述第二存储块耐用性值最接近所述第一存储块耐用性值；生成包括所述第一存储块和所述第二存储块的超级块；基于所述第一存储块耐用性值和所述第二存储块耐用性值中的最小者来确定所述超级块的超级块耐用性值；并且基于所述超级块耐用性值分配所述超级块以用于存储目标数据，
其中所述存储块耐用性值包括可变最大擦除计数即VMEC。
21.根据权利要求20所述的存储器系统，其中所述控制器进一步在所述第二管芯中具有值与所述第一存储块耐用性值相同的存储块的情况下，从所述多个存储器管芯之中的所述第二管芯中选择该存储块作为所述第二存储块。
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