TWI755479B - 非晶質氧化物半導體膜、氧化物燒結體、薄膜電晶體、濺鍍靶、電子機器及非晶質氧化物半導體膜之製造方法 - Google Patents

非晶質氧化物半導體膜、氧化物燒結體、薄膜電晶體、濺鍍靶、電子機器及非晶質氧化物半導體膜之製造方法 Download PDF

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日本商出光興產股份有限公司
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Abstract

本發明之氧化物燒結體含有In2O3結晶、及於下述(A)~(F)所規定之藉由X射線(Cu-Kα射線)繞射測定所觀測之入射角(2θ)之範圍內具有繞射波峰之結晶A。
31.0°~34.0°‧‧‧(A)
36.0°~39.0°‧‧‧(B)
50.0°~54.0°‧‧‧(C)
53.0°~57.0°‧‧‧(D)
9.0°~11.0°‧‧‧(E)
19.0°~21.0°‧‧‧(F)

Description

非晶質氧化物半導體膜、氧化物燒結體、薄膜電晶體、濺鍍靶、電子機器及非晶質氧化物半導體膜之製造方法
本發明係關於一種非晶質氧化物半導體膜、氧化物燒結體、及薄膜電晶體。
用於薄膜電晶體之非晶質(amorphous)氧化物半導體與通用之非晶矽(a-Si)相比，具有較高之載子遷移率，光學帶隙較大，可於低溫下成膜，因此期待將其應用於要求大型、高解像度、高速驅動之下一代顯示器或耐熱性較低之樹脂基板等。於形成上述氧化物半導體(膜)時，可適宜地使用濺鍍濺鍍靶之濺鍍法。其原因在於：藉由濺鍍法形成之薄膜與藉由離子鍍敷法或真空蒸鍍法、電子束蒸鍍法形成之薄膜相比，膜面方向(膜面內)之成分組成或膜厚等面內均一性優異，可形成成分組成與濺鍍靶相同之薄膜。
於文獻1(日本專利特開2004-008924號公報)中例示有含有GaAlO3化合物之陶瓷體，但並無關於氧化物半導體之記載。
於文獻2(WO2010/032431號公報)中有關於具有於氧化銦中含有正三價金屬氧化物之結晶性氧化物半導體膜之薄膜電晶體的記載。
於文獻3(WO2010/032422號公報)中有如下記載：鎵固溶於氧化銦中，原子比Ga/(Ga+In)為0.001~0.12，且添加有選自氧化釔、氧化鈧、氧化鋁及氧化硼中之1種或2種以上之氧化物。
於文獻4(日本專利特開2011-146571號公報)中有關於原子比Ga/(Ga +In)為0.10~0.15之氧化物燒結體之記載。
於文獻5(日本專利特開2012-211065號公報)中有含有氧化鎵與氧化鋁之氧化銦之氧化物燒結體的記載。此時鎵元素及鋁元素相對於全部金屬元素之含量係0.01~0.08、及0.0001~0.03。
於文獻6(日本專利特開2013-067855號公報)中有關於氧化物燒結體之記載，該氧化物燒結體含有摻雜有Ga之氧化銦，相對於Ga與銦之合計而含有超過100原子ppm且為700原子ppm以下之表現出正四價原子價之金屬，上述摻雜有Ga之氧化銦之原子比Ga/(Ga+In)為0.001~0.15，結晶結構實質上包含氧化銦之方鐵錳礦結構。
於文獻7(日本專利特開2014-098211號公報)中有關於氧化物燒結體之記載，該氧化物燒結體中，鎵固溶於氧化銦中，原子比Ga/(Ga+In)為0.001~0.08，銦與鎵相對於全部金屬原子之含有率為80原子%以上，具有In2O3之方鐵錳礦結構，且添加有選自氧化釔、氧化鈧、氧化鋁及氧化硼中之1種或2種以上之氧化物。
於文獻8(WO2016/084636號公報)中有關於氧化物燒結體之記載，該氧化物燒結體係含有氧化銦、氧化鎵、氧化鋁之燒結體，上述鎵之含量以Ga/(In+Ga)原子數比計為0.15以上且0.49以下，上述鋁之含量以Al/(In+Ga+Al)原子數比計為0.0001以上且未達0.25，且包含方鐵錳礦型結構之In2O3相、作為In2O3相以外之生成相之β-Ga2O3型結構之GaInO3相、或β-Ga2O3型結構之GaInO3相及(Ga,In)2O3相。
另一方面，業界強烈要求更高性能之TFT(thin-film transistor，薄膜電晶體)，對高遷移率且CVD(chemical vapor deposition，化學氣相沈積)等引起之特性變化較小之材料的期待較大。
本發明之目的在於提供一種可製成具有較高之遷移率之薄膜電晶體之非晶質氧化物半導體膜。
本發明之另一目的在於提供一種可形成上述非晶質氧化物半導體膜、實現穩定之濺鍍之濺鍍靶、及作為該濺鍍靶之材料之氧化物燒結體。
根據本發明，提供以下之氧化物燒結體。
[1].一種氧化物燒結體，其含有In2O3結晶、及於下述(A)~(F)所規定之藉由X射線(Cu-Kα射線)繞射測定所觀測之入射角(2θ)之範圍內具有繞射波峰之結晶A，31.0°~34.0°‧‧‧(A)
36.0°~39.0°‧‧‧(B)
50.0°~54.0°‧‧‧(C)
53.0°~57.0°‧‧‧(D)
9.0°~11.0°‧‧‧(E)
19.0°~21.0°‧‧‧(F)。
[2].如[1]所記載之氧化物燒結體，其中上述In2O3結晶之晶格常數為10.105×10-10m以上且10.114×10-10m以下。
[3].如[1]或[2]所記載之氧化物燒結體，其含有銦元素(In)、鎵元素(Ga)及鋁元素(Al)，且上述銦元素、鎵元素及鋁元素滿足下述式(1)至(3)所記載之原子比，0.08≦Ga/(In+Ga+Al)≦0.30‧‧‧(1)
0.05<Al/(In+Ga+Al)<0.20‧‧‧(2)
0.40≦In/(In+Ga+Al)≦0.87‧‧‧(3)
(式中，In、Al、Ga分別表示氧化物燒結體中之銦元素、鋁元素及鎵元素之原子數)。
[4].如[1]或[2]所記載之氧化物燒結體，其含有銦元素(In)、鎵元素(Ga)及鋁元素(Al)，且上述銦元素、鎵元素及鋁元素滿足下述式(4)至(7)所記載之原子比，0.08≦Ga/(In+Ga+Al)≦0.30‧‧‧(4)
0.05≦Al/(In+Ga+Al)≦0.30‧‧‧(5)
0.40≦In/(In+Ga+Al)≦0.87‧‧‧(6)
Ga/(In+Ga)<0.15‧‧‧(7)
(式中，In、Al、Ga分別表示氧化物燒結體中之銦元素、鋁元素及鎵元素之原子數)。
[5].如[1]或[2]所記載之氧化物燒結體，其含有銦元素(In)、鎵元素(Ga)及鋁元素(Al)，且上述銦元素、鎵元素及鋁元素於In-Ga-Al三元系組成圖中，以原子比計，處於由In：Ga：Al=0.51：0.30：0.19‧‧‧(R1)
In：Ga：Al=0.73：0.08：0.19‧‧‧(R2)
In：Ga：Al=0.87：0.08：0.05‧‧‧(R3)
In：Ga：Al=0.88：0.10：0.02‧‧‧(R4)
In：Ga：Al=0.78：0.20：0.02‧‧‧(R5)
所界定之組成範圍內。
[6].如[1]至[5]中任一項所記載之氧化物燒結體，其相對密度為95%以上，體電阻為10mΩcm以下。
根據本發明，提供以下之濺鍍靶。
[7].一種濺鍍靶，其係將如[1]至[6]中任一項所記載之氧化物燒結體接合於背襯板而成。
根據本發明，提供以下之半導體膜之製造方法。
[8].一種非晶質氧化物半導體膜之製造方法，其係使用如[7]所記載之濺鍍靶而成膜薄膜，於上述薄膜上形成保護膜，於形成上述保護膜後進行加熱處理。
[9].如[8]所記載之非晶質氧化物半導體膜之製造方法，其係於大氣下、250℃~400℃之條件下進行上述加熱處理。
[10].一種非晶質氧化物半導體膜，其係含有氧化銦、氧化鎵及氧化鋁作為主成分者，且滿足下述式(8)至(10)所記載之原子比，0.08≦Ga/(In+Ga+Al)≦0.30‧‧‧(8)
0.05<Al/(In+Ga+Al)<0.20‧‧‧(9)
0.40≦In/(In+Ga+Al)≦0.87‧‧‧(10)
(式中，In、Al、Ga分別表示非晶質氧化物半導體膜中之銦元素、鋁元素及鎵元素之原子數)。
[11].一種非晶質氧化物半導體膜，其係含有氧化銦、氧化鎵及氧化鋁作為主成分者，且銦元素(In)、鎵元素(Ga)及鋁元素(Al)之原子比於In-Ga-Al三元系組成圖中處於由In：Ga：Al=0.51：0.30：0.19‧‧‧(R1)
In：Ga：Al=0.73：0.08：0.19‧‧‧(R2)
In：Ga：Al=0.87：0.08：0.05‧‧‧(R3)
In：Ga：Al=0.88：0.10：0.02‧‧‧(R4)
In：Ga：Al=0.78：0.20：0.02‧‧‧(R5)
所界定之組成範圍內。
根據本發明，提供以下之薄膜電晶體。
[12].一種薄膜電晶體，其含有如[10]或[11]所記載之非晶質氧化物半導體膜。
[13].如[12]所記載之薄膜電晶體，其飽和遷移率為5cm2/V‧s以上。
[14].如[12]或[13]所記載之薄膜電晶體，其On/Off比為1×106以上。
[15].如[12]至[14]中任一項所記載之薄膜電晶體，其斷態電流為1×10-11A以下。
根據本發明，提供以下之電子機器。
[16].一種電子機器，其具有如[12]至[15]中任一項所記載之薄膜電晶體。
根據本發明，可獲得實現穩定之濺鍍之靶，由該靶獲得之薄膜可提供TFT之遷移率較高而優異之非晶質氧化物半導體膜。
1:氧化物燒結體
1A:氧化物燒結體
1B:氧化物燒結體
1C:氧化物燒結體
3:背襯板
20:矽晶圓
30:閘極絕緣膜
40:氧化物半導體薄膜
50:源極電極
60:汲極電極
70:層間絕緣膜
70A:層間絕緣膜
70B:層間絕緣膜
100:薄膜電晶體
100A:薄膜電晶體
300:基板
301:像素部
302:第1掃描線驅動電路
303:第2掃描線驅動電路
304:信號線驅動電路
310:電容配線
312:閘極配線
313:閘極配線
314:源極電極或汲極電極
316:電晶體
317:電晶體
318:第1液晶元件
319:第2液晶元件
320:像素部
321:開關用電晶體
322:驅動用電晶體
501:量子穿隧場效電晶體
501A:量子穿隧場效電晶體
503:p型半導體層
505:氧化矽層
505A:絕緣膜
505B:接觸孔
507:n型半導體層
509:閘極絕緣膜
511:閘極電極
513:源極電極
515:汲極電極
519:層間絕緣膜
519A:接觸孔
519B:接觸孔
3002:光電二極體
3004:傳輸電晶體
3006:重置電晶體
3008:放大電晶體
3010:信號電荷儲存部
3100:電源線
3110:重置電源線
3120:垂直輸出線
圖1係以In-Ga-Al三元系組成圖表示本發明之一實施形態之氧化物燒結體的組成範圍之較佳之例的圖。
圖2A係表示本發明之一實施形態之靶之形狀的立體圖。
圖2B係表示本發明之一實施形態之靶之形狀的立體圖。
圖2C係表示本發明之一實施形態之靶之形狀的立體圖。
圖2D係表示本發明之一實施形態之靶之形狀的立體圖。
圖3係表示本發明之一實施形態之薄膜電晶體的縱剖視圖。
圖4係表示本發明之一實施形態之薄膜電晶體的縱剖視圖。
圖5係表示本發明之一實施形態之量子穿隧場效電晶體的縱剖視圖。
圖6係表示量子穿隧場效電晶體之另一實施形態之縱剖視圖。
圖7係圖6中於p型半導體層與n型半導體層之間形成有氧化矽層之部分之TEM照片。
圖8A係用以說明量子穿隧場效電晶體之製造順序之縱剖視圖。
圖8B係用以說明量子穿隧場效電晶體之製造順序之縱剖視圖。
圖8C係用以說明量子穿隧場效電晶體之製造順序之縱剖視圖。
圖8D係用以說明量子穿隧場效電晶體之製造順序之縱剖視圖。
圖8E係用以說明量子穿隧場效電晶體之製造順序之縱剖視圖。
圖9A係表示使用本發明之一實施形態之薄膜電晶體之顯示裝置的上表面圖。
圖9B係表示可應用於VA型液晶顯示裝置之像素之像素部之電路的圖。
圖9C係表示使用有機EL元件之顯示裝置之像素部之電路的圖。
圖10係表示使用本發明之一實施形態之薄膜電晶體的固體攝像元件之像素部之電路的圖。
圖11係表示實施例1中獲得之氧化物燒結體之XRD圖的圖。
圖12係表示實施例2中獲得之氧化物燒結體之XRD圖的圖。
圖13係表示實施例3中獲得之氧化物燒結體之XRD圖的圖。
圖14A係從圖11之XRD圖中去除In2O3之波峰後之波峰(1)之放大圖。
圖14B係從圖11之XRD圖中去除In2O3之波峰後之波峰(2)之放大圖。
圖14C係從圖11之XRD圖中去除In2O3之波峰後之波峰(3)之放大圖。
圖14D係從圖11之XRD圖中去除In2O3之波峰後之波峰(4)之放大圖。
圖14E係從圖11之XRD圖中去除In2O3之波峰後之波峰(5)之放大圖。
圖14F係從圖11之XRD圖中去除In2O3之波峰後之波峰(6)之放大圖。
圖15A係從圖12之XRD圖中去除In2O3之波峰後之波峰(1)之放大圖。
圖15B係從圖12之XRD圖中去除In2O3之波峰後之波峰(2)之放大圖。
圖15C係從圖12之XRD圖中去除In2O3之波峰後之波峰(3)之放大圖。
圖15D係從圖12之XRD圖中去除In2O3之波峰後之波峰(4)之放大圖。
圖15E係從圖12之XRD圖中去除In2O3之波峰後之波峰(5)之放大圖。
圖15F係從圖12之XRD圖中去除In2O3之波峰後之波峰(6)之放大圖。
圖16A係從圖13之XRD圖中去除In2O3之波峰後之波峰(1)之放大圖。
圖16B係從圖13之XRD圖中去除In2O3之波峰後之波峰(2)之放大圖。
圖16C係從圖13之XRD圖中去除In2O3之波峰後之波峰(3)之放大圖。
圖16D係從圖13之XRD圖中去除In2O3之波峰後之波峰(4)之放大圖。
圖16E係從圖13之XRD圖中去除In2O3之波峰後之波峰(5)之放大圖。
圖16F係從圖13之XRD圖中去除In2O3之波峰後之波峰(6)之放大圖。
圖17A係表示於玻璃基板上形成有氧化物半導體薄膜之狀態之縱剖視圖。
圖17B係表示於圖17A之氧化物半導體薄膜上形成有SiO2膜之狀態之圖。
[氧化物燒結體]
本發明之一實施形態之氧化物燒結體含有In2O3結晶、及具有下述(A)~(F)所規定之藉由X射線(Cu-Kα射線)繞射測定所觀測之入射角(2θ)之 繞射波峰的結晶A。
31.0°~34.0°‧‧‧(A)
36.0°~39.0°‧‧‧(B)
50.0°~54.0°‧‧‧(C)
53.0°~57.0°‧‧‧(D)
9.0°~11.0°‧‧‧(E)
19.0°~21.0°‧‧‧(F)
本發明之一實施形態之氧化物燒結體藉由含有In2O3結晶，可獲得導電性優異、機械強度亦較高、即便以大功率進行成膜亦不存在破裂或異常放電之濺鍍靶。
於氧化物燒結體中含有於XRD(X ray diffraction，X射線繞射)圖之2θ為31~34°、36~39°、50~54°、53~57°、9.0°~11.0°及19.0°~21.0°處具有波峰之結晶及In2O3結晶可藉由X射線繞射(XRD)測定確認。
藉由JADE6對在XRD圖之2θ為31~34°、36~39°、50~54°、53~57°、9~11°及19~21°處具有波峰之結晶進行分析，結果判明與已知之化合物並不相符，為未知之結晶相。為含有該等未知之化合物之氧化物燒結體。
氧化物燒結體所含之In2O3結晶之晶格常數較佳為10.105×10-10m以上且10.114×10-10m以下。
於In2O3結晶之晶格常數為10.105×10-10m以上之情形時，可防止以下情況：氧化銦結晶內部之應變變小，而於燒結過程中產生破裂，或於藉由研削研磨等修整為靶之形狀時產生破裂，或於接合於背襯板時因熱應變而破裂。另一方面，藉由In2O3結晶之晶格常數為10.114×10-10m以下，可 防止如下情況：氧化銦結晶內部之應變變大而存在破裂之情形，或於製成薄膜電晶體之情形時遷移率降低。
In2O3結晶之晶格常數更佳為10.108×10-10m以上且10.114×10-10m以下，進而較佳為10.110×10-10m以上且10.114×10-10m以下。
In2O3結晶本身之晶格常數為10.114×10-10m。藉由氧化物燒結體含有GaAlO3結晶，可使氧化物燒結體所含之In2O3結晶之晶格常數小於In2O3結晶本身之晶格常數。藉由使氧化物燒結體所含之In2O3結晶之晶格常數小於In2O3結晶本身之晶格常數，銦離子彼此之原子間距離變短，S軌道之重疊變大，於將由該氧化物燒結體獲得之半導體膜用於薄膜電晶體之情形時，可增大遷移率。
又，藉由氧化物燒結體析出結晶A，具有防止In2O3結晶之晶格常數變得未達10.105×10-10m之效果。於所添加之氧化鎵、氧化鋁固溶於氧化銦中而不析出結晶A之情形時，存在In2O3結晶之晶格常數變得未達10.105×10-10m，導致靶破裂之情形。
氧化物燒結體所含之In2O3結晶之晶格常數可藉由根據由X射線繞射測定(XRD)所獲得之XRD圖案，利用結晶結構解析軟體進行全譜擬合(WPF)解析而算出。
本發明之一實施形態之氧化物燒結體較佳為包含含有銦元素(In)、鎵元素(Ga)及鋁元素(Al)之氧化物，且銦元素、鎵元素及鋁元素滿足下述式(1)至(3)所記載之原子比。
0.08≦Ga/(In+Ga+Al)≦0.30‧‧‧(1)
0.05<Al/(In+Ga+Al)<0.20‧‧‧(2)
0.40≦In/(In+Ga+Al)≦0.87‧‧‧(3)
(式中，In、Al、Ga分別表示氧化物燒結體中之銦元素、鋁元素及鎵元素之原子數)
藉由滿足式(1)之下限，而防止使用該燒結體所成膜之氧化物膜中之氧化銦的過度結晶化，存在載子過度減少而成為絕緣體而非半導體之情形，防止作為TFT而不作動、或遷移率降低、或光透過性未如期待那般提高。藉由滿足式(1)之上限，而防止氧化物膜成為絕緣體。
藉由滿足式(2)之下限，而提高使用該燒結體所成膜之氧化物膜之光線透過率，TFT之穩定性、尤其是於藉由化學氣相沈積(CVD)處理而成膜層間絕緣膜等SiO2或SiNx等之薄膜之情形時，防止導通化。藉由滿足式(2)之上限，而防止氧化物膜絕緣體化。
藉由滿足式(3)之下限，而防止該燒結體絕緣體化。又，存在由該等獲得之氧化物膜之載子過度減少而成為絕緣體而非半導體之情形，作為TFT而不作動，或即便作為半導體作動，遷移率亦變小而並不實用。藉由滿足式(3)之上限，而防止氧化物膜中之載子增加而成為導電膜。
上述原子比可藉由感應電漿發光分析裝置(ICP-AES)進行測定。
本發明之一實施形態之氧化物燒結體較佳為滿足下述式(1X)所記載之原子比。
0.08≦Ga/(In+Ga)<0.15‧‧‧(1X)
本發明之一實施形態之氧化物燒結體更佳為滿足下述式(1A)至(3A)所記載之原子比，0.10≦Ga/(In+Ga+Al)≦0.15‧‧‧(1A)
0.05<Al/(In+Ga+Al)<0.20‧‧‧(2A)
0.60≦In/(In+Ga+Al)≦0.85‧‧‧(3A)
進而較佳為滿足下述原子比。
0.10≦Ga/(In+Ga+Al)≦0.15‧‧‧(1B)
0.07≦Al/(In+Ga+Al)<0.20‧‧‧(2B)
0.60≦In/(In+Ga+Al)≦0.83‧‧‧(3B)
(式中，In、Al、Ga分別表示氧化物燒結體中之銦元素、鋁元素及鎵元素之原子數)
本發明之一實施形態之氧化物燒結體較佳為含有銦元素(In)、鎵元素(Ga)及鋁元素(Al)，上述銦元素、鎵元素及鋁元素滿足下述式(4)至(7)所記載之原子比。
0.08≦Ga/(In+Ga+Al)≦0.30‧‧‧(4)
0.05≦Al/(In+Ga+Al)≦0.30‧‧‧(5)
0.40≦In/(In+Ga+Al)≦0.87‧‧‧(6)
(式中，In、Al、Ga分別表示氧化物燒結體中之銦元素、鋁元素及鎵元素之原子數)
Ga/(In+Ga)<0.15‧‧‧(7)
於滿足下述式(4)至(7)之情形時，更佳為滿足下述式(4A)至(6A)所記載之原子比，0.08≦Ga/(In+Ga+Al)≦0.30‧‧‧(4A)
0.05≦Al/(In+Ga+Al)≦0.25‧‧‧(5A)
0.45≦In/(In+Ga+Al)≦0.80‧‧‧(6A)
進而較佳為滿足下述原子比。
0.10≦Ga/(In+Ga+Al)≦0.25‧‧‧(4B)
0.07≦Al/(In+Ga+Al)≦0.25‧‧‧(5B)
0.50≦In/(In+Ga+Al)≦0.78‧‧‧(6B)
(式中，In、Al、Ga分別表示氧化物燒結體中之銦元素、鋁元素及鎵元素之原子數)
本發明之一實施形態之氧化物燒結體較佳為含有銦元素(In)、鎵元素(Ga)及鋁元素(Al)，銦元素、鎵元素及鋁元素之原子比於圖1所示之In-Ga-Al三元系組成圖中，處於由In：Ga：Al=0.51：0.30：0.19‧‧‧(R1)
In：Ga：Al=0.73：0.08：0.19‧‧‧(R2)
In：Ga：Al=0.87：0.08：0.05‧‧‧(R3)
In：Ga：Al=0.88：0.10：0.02‧‧‧(R4)
In：Ga：Al=0.78：0.20：0.02‧‧‧(R5)
所界定之範圍R內。
此處所謂範圍R意指於圖1中將組成比R1、R2、R3、R4、R5視為多邊形之頂點而以直線連結而成之範圍。
本發明之一實施形態之氧化物燒結體可含有不可避免之雜質。所謂不可避免之雜質意指刻意地不添加而因原料或製造步驟混入之元素。以下之說明亦相同。作為不可避免之雜質之例，可列舉鹼金屬、及鹼土金屬(Li、Na、K、Rb、Mg、Ca、Sr、Ba等等)，10ppm以下、較佳為1ppm以下、進而較佳為100ppb以下為宜。雜質濃度可藉由ICP(inductively coupled plasma，感應耦合電漿)或SIMS(secondary ion mass spectroscopy，二次離子質譜)進行測定。又，除了鹼金屬或鹼土金屬以外，亦存在含有氫或氮、及鹵素原子之情形。於該情形時，於利用SIMS之測定中5ppm以下、較佳為1ppm以下、進而較佳為100ppb以下為宜。
本發明之一實施形態之氧化物燒結體較佳為相對密度為95%以上，更佳為96%以上，進而較佳為97%以上，尤佳為98%以上。
藉由氧化物燒結體之相對密度為95%以上，所獲得之靶之強度變大，可防止以大功率成膜時靶破裂、或發生異常放電。又，可防止所獲得之氧化物膜之膜密度不提高，TFT特性劣化，或成為不具有穩定性之TFT。
相對密度可藉由實施例所記載之方法進行測定。
本發明之一實施形態之氧化物燒結體較佳為體電阻為10mΩcm以下。
藉由氧化物燒結體之體電阻為10mΩcm以下，所獲得之靶之電阻變低，產生穩定之電漿。又，變得不易引起被稱為火球放電之電弧放電，可防止使靶表面熔融、或產生破裂。
體電阻可藉由實施例所記載之方法進行測定。
本發明之一實施形態之氧化物燒結體所含的金屬元素之含量可設為與由該氧化物燒結體獲得之本發明之一實施形態之非晶質氧化物半導體膜的金屬元素之含量相同。
[氧化物燒結體之製造方法]
本發明之一實施形態之氧化物燒結體可藉由將原料粉末混合、成形、燒結而製造。
作為原料，可列舉銦化合物、鎵化合物、鋁化合物，作為該等化合物，較佳為氧化物。即較佳為使用氧化銦(In2O3)、氧化鎵(Ga2O3)及氧化鋁(Al2O3)。
氧化銦粉並無特別限定，可使用工業上所市售者，較佳為高純度、 例如4N(0.9999)以上。又，不僅可使用氧化物，而且亦可使用氯化物、硝酸鹽、乙酸鹽等銦鹽。
氧化鎵粉並無特別限定，可使用工業上所市售者，較佳為高純度、例如4N(0.9999)以上。又，不僅可使用氧化物，而且亦可使用氯化物、硝酸鹽、乙酸鹽等鎵鹽。
氧化鋁粉並無特別限定，可使用工業上所市售者，較佳為高純度、例如4N(0.9999)以上。又，不僅可使用氧化物，而且亦可使用氯化物、硝酸鹽、乙酸鹽等鋁鹽。
所使用之原料粉末較佳為以滿足下述式(1)至(3)所記載之原子比之方式進行混合。
0.08≦Ga/(In+Ga+Al)≦0.30‧‧‧(1)
0.05<Al/(In+Ga+Al)<0.20‧‧‧(2)
0.40≦In/(In+Ga+Al)≦0.87‧‧‧(3)
(式中，In、Al、Ga分別表示所使用之原料粉末之銦元素、鋁元素及鎵元素之原子數)
所使用之原料粉末更佳為以滿足下述式(4)至(7)所記載之原子比之方式進行混合。
0.15≦Ga/(In+Ga+Al)≦0.30‧‧‧(4)
0.05≦Al/(In+Ga+Al)≦0.30‧‧‧(5)
0.40≦In/(In+Ga+Al)≦0.87‧‧‧(6)
Ga/(In+Ga)<0.15‧‧‧(7)
(式中，In、Al、Ga分別表示所使用之原料粉末之銦元素、鋁元素及鎵元素之原子數)
或所使用之原料粉末較佳為銦元素、鎵元素及鋁元素之原子比於圖1所示之In-Ga-Al三元系組成圖中，處於由In：Ga：Al=0.51：0.30：0.19‧‧‧(R1)
In：Ga：Al=0.73：0.08：0.19‧‧‧(R2)
In：Ga：Al=0.87：0.08：0.05‧‧‧(R3)
In：Ga：Al=0.88：0.10：0.02‧‧‧(R4)
In：Ga：Al=0.78：0.20：0.02‧‧‧(R5)
所界定之範圍R內。
混合步驟並無特別限制，可將原料粉末1次或分為2次以上混合粉碎而進行。混合粉碎裝置例如可使用球磨機、珠磨機、噴射磨機或超音波裝置等公知之裝置。
藉由利用公知之方法將上述混合步驟中所製備之原料進行成形、燒結而製成氧化物燒結體。
於成形步驟中，將混合步驟中獲得之混合粉例如加壓成形而製成成形體。藉由該步驟，而成形為製品之形狀(例如適宜作為濺鍍靶之形狀)。
作為成形處理，例如可列舉模具成形、澆鑄成形、射出成形等，為了獲得燒結密度較高之氧化物燒結體，較佳為藉由冷均壓(CIP)等進行成形。
於成形處理時，可使用聚乙烯醇或甲基纖維素、聚乙烯蠟、油酸等成形助劑。
於燒結步驟中，將成形步驟中獲得之成形體進行燒成。
作為燒結條件，於大氣壓下、氧氣環境或氧氣加壓下，通常於1200~1550℃下通常燒結30分鐘~360小時、較佳為8~180小時、更佳為12~ 96小時。若燒結溫度未達1200℃，則有靶之密度難以提高、或燒結過度花費時間之虞。另一方面，若超過1550℃，則有因成分之氣化導致組成發生偏差、或爐受損之虞。
若燃燒時間未達30分鐘，則靶之密度難以提高，若長於360小時，則過度花費製造時間，成本變高，因此實用上並不採用。若為上述範圍內，則可提高相對密度，降低體電阻。
[濺鍍靶]
可使用本發明之一實施形態之氧化物燒結體而製成濺鍍靶。具體而言，可藉由將氧化物燒結體進行切削、研磨加工並接合於背襯板而製成濺鍍靶。
與背襯板之接合率較佳為95%以上。接合率可藉由X射線CT(Computed Tomography，電腦斷層攝影)進行確認。
本發明之一實施形態之濺鍍靶(以下稱為本發明之靶)包含上述本發明之一實施形態之氧化物燒結體(以下並稱為本發明之氧化物燒結體)與背襯板。本發明之一實施形態之濺鍍靶較佳為包含上述本發明之氧化物燒結體與視需要設置於氧化物燒結體之背襯板等冷卻及保持用之構件。
由於構成本發明之靶之氧化物燒結體(靶材)係對上述本發明之氧化物燒結體實施研削加工而成者，因此靶材作為物質與本發明之氧化物燒結體相同。因此，關於本發明之氧化物燒結體之說明亦直接適合於靶材。
氧化物燒結體之形狀並無特別限定，可為如圖2A之符號1所示之板狀，亦可為如圖2B之符號1A所示之圓筒狀。於板狀之情形時，平面形狀可為如圖2A之符號1所示之矩形，亦可如圖2C之符號1B所示般為圓形。氧化物燒結體可一體成型，亦可如圖2D所示般，為將分割為複數個之氧 化物燒結體(符號1C)分別固定於背襯板3之多分割式。
背襯板3係氧化物燒結體之保持或冷卻用之構件。材料較佳為銅等導熱性優異之材料。
濺鍍靶例如係藉由以下之步驟所製造。
將氧化物燒結體之表面進行研削之步驟(研削步驟)。
將氧化物燒結體接合於背襯板之步驟(接合步驟)。
以下，對各步驟進行具體說明。
<研削步驟>
於研削步驟中，將燒結體切削加工為適於安裝於濺鍍裝置中之形狀。
燒結體表面多數情況存在高氧化狀態之燒結部，或面為凹凸，又，需要切斷加工為特定之尺寸。
燒結體之表面較佳為研削0.3mm以上。所研削之深度較佳為研削0.5mm以上，尤佳為2mm以上。藉由研削0.3mm以上，可將表面附近之結晶結構之變動部分去除。
較佳為例如藉由平面研削盤研削氧化物燒結體而製成平均表面粗糙度Ra為5μm以下之素材。亦可進而對濺鍍靶之濺鍍面實施鏡面加工，使平均表面粗糙度Ra成為1000×10-10m以下。鏡面加工(研磨)可使用機械研磨、化學研磨、及機械化學研磨(機械研磨與化學研磨之併用)等公知之研磨技術。例如，可藉由固定研磨粒拋光儀(拋光液為水)拋光為#2000號以上，亦可藉由游離研磨粒精研機(研磨材為SiC膏等)磨削後將研磨材變更為鑽石膏而進行磨削。研磨方法並不限定於該等方法。研磨材可列舉#200號、或#400號、進而#800號者。
研削步驟後之氧化物燒結體較佳為藉由鼓風或流水清洗等加以清潔。於藉由鼓風去除異物時，若從噴嘴之對側藉由集塵機進行吸氣，則可更有效地去除。再者，由於藉由鼓風或流水清洗清潔力有限，因此亦可進而進行超音波清洗等。超音波清洗中有效的是於頻率為25kHz以上且300kHz以下之間多重振動而進行之方法。例如可於頻率為25kHz以上且300kHz之間，以25kHz為間隔多重振動12種頻率，而進行超音波清洗。
<接合步驟>
於接合步驟中，藉由金屬銦等低熔點金屬將研削後之燒結體接合於背襯板。
以上為濺鍍靶之說明。
[非晶質氧化物半導體膜]
本發明之一實施形態之非晶質氧化物半導體膜含有氧化銦、氧化鎵及氧化鋁作為主成分。
由於非晶質氧化物半導體膜為非晶質，因此通常於帶隙內形成較多之能階。因此，發生帶端之吸收，尤其吸收短波長之光，由此導致產生載子，或形成空位，該等作用導致於使用非晶質氧化物半導體膜之薄膜電晶體(TFT)中有臨限電壓(Vth)發生變動，TFT特性明顯地劣化，或作為電晶體而不作動之虞。
於本發明之一實施形態之非晶質氧化物半導體膜中，藉由同時含有氧化銦、氧化鎵及氧化鋁，吸收端轉移至短波長側，於可見光範圍變得不具有光吸收，可增加光穩定性。又，藉由含有離子半徑小於銦之鎵離子、鋁離子，正離子間之距離變小，可提高TFT之遷移率。又，藉由同時含有氧化銦、氧化鎵及氧化鋁，可製成遷移率較高、透明性較高之光穩定性優 異之非晶質氧化物半導體膜。
本發明中所謂「含有氧化銦、氧化鎵及氧化鋁作為主成分」意指構成氧化物膜之氧化物之50質量%以上為氧化銦、氧化鎵及氧化鋁，較佳為70質量%以上，更佳為80質量%以上，進而較佳為90質量%以上。
於氧化銦、氧化鎵及氧化鋁未達氧化物之50質量%之情形時，存在構成薄膜電晶體之情形時之飽和遷移率降低之情形。
本發明中所謂「非晶質」於對氧化物膜進行X射線繞射測定之情形時無法確認到明確之波峰，可藉由獲得較寬之圖案而加以確認。
藉由為非晶質，膜之表面之均一性良好，可減少TFT特性之面內之不均。
本發明之一實施形態之非晶質氧化物半導體膜滿足下述原子比。
0.08≦Ga/(In+Ga+Al)≦0.30‧‧‧(8)
0.05<Al/(In+Ga+Al)<0.20‧‧‧(9)
0.40≦In/(In+Ga+Al)≦0.87‧‧‧(10)
(式中，In、Al、Ga分別表示非晶質氧化物半導體膜中之銦元素、鋁元素及鎵元素之原子數)
非晶質氧化物半導體膜中之鎵元素之含量為0.08≦Ga/(In+Ga+Al)≦0.30。若Ga/(In+Ga+Al)未達0.08，則存在氧化物膜中之氧化銦結晶化之情形，存在載子過度減少而成為絕緣體而非半導體之情形，存在作為TFT而不作動、或遷移率降低、或光透過性未如期待那般提高之情形。另一方面，若Ga/(In+Ga+Al)超過0.30，則存在氧化物膜成為絕緣體而非半導體之情形，存在作為TFT而不作動之情形。
鎵元素之含量較佳為滿足下述原子比。
0.08≦Ga/(In+Ga+Al)≦0.25‧‧‧(8X)
進而較佳為滿足下述原子比。
0.10≦Ga/(In+Ga+Al)≦0.25‧‧‧(8Y)
非晶質氧化物半導體膜中之鋁元素之含量為0.05<Al/(In+Ga+Al)<0.20。若Al/(In+Ga+Al)為0.05以下，則無法期待光線透過率之提高，或不會成為非晶質膜，或TFT之穩定性、尤其是於藉由化學氣相沈積(CVD)處理成膜層間絕緣膜等SiO2或SiNx等薄膜之情形時，存在被還原、導通化而作為TFT不發揮作用之情形。另一方面，若Al/(In+Ga+Al)為0.20以上，則存在氧化物膜成為絕緣體而非半導體之情形，存在作為TFT而不作動之情形。
鋁元素之含量較佳為滿足下述原子比。
0.06≦Al/(In+Ga+Al)<0.20‧‧‧(9X)
本發明之一實施形態之非晶質氧化物半導體膜較佳為滿足下述式(7X)所記載之原子比。
0.08≦Ga/(In+Ga)<0.15‧‧‧(7X)
本發明之一實施形態之非晶質氧化物半導體膜較佳為滿足下述式(8A)至(10A)所記載之原子比。
0.08≦Ga/(In+Ga+Al)≦0.15‧‧‧(8A)
0.05<Al/(In+Ga+Al)<0.20‧‧‧(9A)
0.60≦In/(In+Ga+Al)≦0.85‧‧‧(10A)
本發明之一實施形態之非晶質氧化物半導體膜進而較佳為滿足下述原子比。
0.08≦Ga/(In+Ga+Al)≦0.15‧‧‧(8B)
0.06≦Al/(In+Ga+Al)≦0.19‧‧‧(9B)
0.60≦In/(In+Ga+Al)≦0.83‧‧‧(10B)
(式中，In、Al、Ga分別表示氧化物燒結體中之銦元素、鋁元素及鎵元素之原子數)
本發明之其他實施形態之非晶質氧化物半導體膜係含有氧化銦、氧化鎵及氧化鋁作為主成分者，且銦元素(In)、鎵元素(Ga)及鋁元素(Al)之原子比於圖1所示之In-Ga-Al三元系組成圖中，處於由In：Ga：Al=0.51：0.30：0.19‧‧‧(R1)
In：Ga：Al=0.73：0.08：0.19‧‧‧(R2)
In：Ga：Al=0.87：0.08：0.05‧‧‧(R3)
In：Ga：Al=0.88：0.10：0.02‧‧‧(R4)
In：Ga：Al=0.78：0.20：0.02‧‧‧(R5)
所界定之範圍R內。
此處所謂範圍R意指於圖1中將組成比R1、R2、R3、R4、R5視為多邊形之頂點而以直線連結而成之範圍。
上述原子比可藉由感應電漿發光分析裝置(ICP-AES)、或XRF(X-Ray Fluorescence，X射線螢光)測定對各元素之存在量進行測定而求出。ICP測定可使用感應電漿發光分析裝置。XRF測定可使用薄膜螢光X射線分析裝置(AZX400，Rigaku公司製造)。
又，使用扇區型動態二次離子質譜儀SIMS分析亦可以與感應電漿發光分析相同之精度分析氧化物半導體薄膜中之各金屬元素之含量(原子比)。藉由感應電漿發光分析裝置或薄膜螢光X射線分析裝置測得之金屬元素之原子比係將於已知之標準氧化物薄膜之上表面將與TFT元件相同之材 料以通道長度形成源極、汲極電極而成者作為標準材料，藉由扇區型動態二次離子質譜儀SIMS(IMS 7f-Auto，AMETEK公司製造)進行氧化物半導體層之分析而獲得各元素之質譜強度，製作已知之元素濃度與質譜強度之校準曲線。繼而，對於實際TFT元件之氧化物半導體膜部分，若根據利用扇區型動態二次離子質譜儀SIMS分析獲得之質譜強度，使用上述校準曲線算出原子比，則可確認所算出之原子比為另行藉由薄膜螢光X射線分析裝置或感應電漿發光分析裝置測得之氧化物半導體膜之原子比之2原子%以內。
本發明之一實施形態之非晶質氧化物半導體膜所含之金屬元素只要為銦、鎵及鋁即可，亦可為本質上包含銦、鎵及鋁。於該情形時，亦可含有不可避免之雜質。本發明之一實施形態之非晶質氧化物半導體膜所含的金屬元素之80原子%以上、90原子%以上、95原子%以上、96原子%以上、97原子%以上、98原子%以上、或99原子%以上可包含銦、鎵及鋁。又，本發明之一實施形態之非晶質氧化物半導體膜所含之金屬元素可僅由銦、鎵及鋁所構成。
[非晶質氧化物半導體膜之成膜方法]
本發明之一實施形態之非晶質氧化物半導體膜可藉由利用濺鍍法將由本發明之一實施形態及其他實施形態之氧化物燒結體獲得之濺鍍靶進行成膜而獲得(參照圖17A)。
非晶質氧化物半導體膜之成膜除了濺鍍法以外，例如亦可藉由蒸鍍法、離子鍍敷法、脈衝雷射蒸鍍法等實施。
本發明之一實施形態之非晶質氧化物半導體膜之原子組成通常與成膜所使用之濺鍍靶(氧化物燒結體)之原子組成相同。
以下，對將由本發明之一實施形態及其他實施形態之氧化物燒結體獲得之濺鍍靶進行濺鍍而於基板上成膜非晶質氧化物半導體膜之情形進行說明。
作為濺鍍，可應用DC(direct current，直流)濺鍍法、RF(radio frequency，射頻)濺鍍法、AC(alternating current，交流)濺鍍法、脈衝DC濺鍍法等，任一方法均可實現無異常放電之濺鍍。
作為濺鍍氣體，可使用氬氣與氧化性氣體之混合氣體，作為氧化性氣體，可列舉O2、CO2、O3、H2O等。
即便於對藉由濺鍍成膜之基板上之薄膜進行退火處理之情形時，只要為下述條件，薄膜亦可維持非晶質狀態，而獲得良好之半導體特性。
退火處理溫度例如為500℃以下，較佳為100℃以上且500℃以下，進而較佳為150℃以上且400℃以下，尤佳為250℃以上且400℃以下。退火時間通常為0.01~5.0小時，較佳為0.1~3.0小時，更佳為0.5~2.0小時。
退火處理時之加熱環境並無特別限定，就載子控制性之觀點而言，較佳為大氣環境或氧氣流通環境，更佳為大氣環境。於退火處理中，可於存在氧或不存在氧之情況下使用燈退火裝置、雷射退火裝置、熱電漿裝置、熱風加熱裝置、接觸加熱裝置等。
上述退火處理(加熱處理)較佳為於以覆蓋基板上之薄膜之方式形成保護膜後實施(參照圖17B)。
作為上述保護膜，例如可使用SiO2、SiON、Al2O3、Ta2O5、TiO2、MgO、ZrO2、CeO2、K2O、Li2O、Na2O、Rb2O、Sc2O3、Y2O3、Hf2O3、CaHfO3、PbTiO3、BaTa2O6、SrTiO3等膜。該等中，較佳為SiO2、SiON、Al2O3、Y2O3、Hf2O3、CaHfO3，更佳為SiO2、Al2O3。該 等氧化物之氧數可未必與化學計量比一致(例如可為SiO2亦可為SiOx)。該等可作為保護絕緣膜發揮功能。
保護膜可使用電漿CVD法或濺鍍法而形成，較佳為於含有氧氣之稀有氣體環境下藉由濺鍍法成膜。
保護膜之膜厚適當設定即可，例如為50~500nm。
[薄膜電晶體]
本發明之一實施形態之非晶質氧化物半導體膜可用於薄膜電晶體，適宜作為薄膜電晶體之通道層。
本發明之一實施形態之薄膜電晶體只要具有本發明之一實施形態之非晶質氧化物半導體膜作為通道層，則其他元件構成並無特別限定，可採用公知者。本發明之薄膜電晶體可適宜地用於液晶顯示器或有機EL(Electroluminescence，電致發光)顯示器等顯示裝置。
本發明之一實施形態之薄膜電晶體中的通道層之膜厚通常為10~300nm，較佳為20~250nm。
本發明之一實施形態之薄膜電晶體中之通道層通常於N型區域使用，可與P型Si系半導體、P型氧化物半導體、P型有機半導體等各種P型半導體組合而用於PN接合型電晶體等各種半導體設備。
本發明之一實施形態之薄膜電晶體亦可應用於場效型電晶體、邏輯電路、記憶電路、差動放大電路等各種積體電路。進而，除了場效型電晶體以外，亦可應對於電致型電晶體、肖特基能障(Schottky barrier)型電晶體、肖特基二極體、電阻元件。
本發明之一實施形態之薄膜電晶體之構成可無限制地採用底閘極、底部接觸、頂部接觸等公知之構成。
尤其是底閘極構成與非晶矽或ZnO之薄膜電晶體相比可獲得較高之性能，因此較有利。底閘極構成由於容易減少製造時之遮罩片數，容易降低大型顯示器等用途之製造成本，故而較佳。
本發明之一實施形態之薄膜電晶體可適宜地用於顯示裝置。
作為大面積之顯示器用途，尤佳為通道蝕刻型之底閘極構成之薄膜電晶體。通道蝕刻型之底閘極構成之薄膜電晶體於光微影步驟時之光罩數量較少，可以低成本製造顯示器用面板。其中，通道蝕刻型之底閘極構成及頂部接觸構成之薄膜電晶體由於遷移率等特性良好且容易工業化，故而尤佳。
將具體之薄膜電晶體之例示於圖3及圖4。
如圖3所示，薄膜電晶體100具備矽晶圓20、閘極絕緣膜30、氧化物半導體薄膜40、源極電極50、汲極電極60、及層間絕緣膜70、70A。
矽晶圓20為閘極電極。閘極絕緣膜30係阻斷閘極電極與氧化物半導體薄膜40之導通之絕緣膜，且設置於矽晶圓20上。
氧化物半導體薄膜40為通道層，且設置於閘極絕緣膜30上。氧化物半導體薄膜40可使用本發明之一實施形態之氧化物半導體薄膜。
源極電極50及汲極電極60係用以使源極電流及汲極電流於氧化物半導體薄膜40中流通之導電端子，分別以與氧化物半導體薄膜40之兩端附近接觸之方式設置。
層間絕緣膜70係將源極電極50及汲極電極60與氧化物半導體薄膜40之間之接觸部分以外之導通阻斷之絕緣膜。
層間絕緣膜70A係將源極電極50及汲極電極60與氧化物半導體薄膜40之間之接觸部分以外之導通阻斷之絕緣膜。層間絕緣膜70A亦為將源極 電極50與汲極電極60之間之導通阻斷之絕緣膜。層間絕緣膜70A亦為通道層保護層。
如圖4所示，薄膜電晶體100A之結構與薄膜電晶體100相同，但於將源極電極50及汲極電極60以與閘極絕緣膜30及氧化物半導體薄膜40之兩者接觸之方式設置之方面不同。於以覆蓋閘極絕緣膜30、氧化物半導體薄膜40、源極電極50、及汲極電極60之方式一體地設置有層間絕緣膜70B之方面亦不同。
形成汲極電極60、源極電極50及閘極電極之材料並無特別限制，可任意地選擇通常所使用之材料。於圖3及圖4所列舉之例中，使用矽晶圓作為基板，矽晶圓亦作為電極而發揮作用，但電極材料並不限定於矽。
例如，可使用氧化銦錫(ITO)、氧化銦鋅(IZO)、ZnO、及SnO2等透明電極或Al、Ag、Cu、Cr、Ni、Mo、Au、Ti、及Ta等金屬電極、或含有該等之合金之金屬電極或積層電極。
又，於圖3及圖4中，亦可於玻璃等基板上形成閘極電極。
形成層間絕緣膜70、70A、70B之材料亦無特別限制，可任意地選擇通常所使用之材料。作為形成層間絕緣膜70、70A、70B之材料，具體而言，例如可使用SiO2、SiNx、Al2O3、Ta2O5、TiO2、MgO、ZrO2、CeO2、K2O、Li2O、Na2O、Rb2O、Sc2O3、Y2O3、HfO2、CaHfO3、PbTiO3、BaTa2O6、SrTiO3、Sm2O3、及AlN等化合物。
於本發明之一實施形態之薄膜電晶體為反向通道蝕刻型(底閘極型)之情形時，較佳為於汲極電極、源極電極及通道層上設置保護膜。藉由設置保護膜，即便於長時間驅動TFT之情形時耐久性亦變得容易提高。再者，於頂部閘極型之TFT之情形時，例如成為於通道層上形成有閘極絕緣膜之 結構。
保護膜或絕緣膜例如可藉由CVD形成，但此時存在成為利用高溫度之工藝之情形。又，保護膜或絕緣膜於剛成膜後含有雜質氣體之情況較多，較佳為進行加熱處理(退火處理)。藉由利用加熱處理去除雜質氣體，成為穩定之保護膜或絕緣膜，變得容易形成耐久性較高之TFT元件。
藉由使用本發明之一實施形態之氧化物半導體薄膜，變得不易受到CVD工藝中之溫度之影響、及其後之加熱處理造成之影響，因此即便於形成保護膜或絕緣膜之情形時，亦可提高TFT特性之穩定性。
於電晶體特性中，開/關(On/Off)特性係決定顯示器之顯示性能之要素。於用作液晶之開關之情形時，On/Off比較佳為6位數以上。於OLED(organic light emitting diode，有機發光二極體)之情形時，由於為電流驅動，因此重要的是On電流，關於On/Off比，同樣較佳為6位數以上。
本發明之一實施形態之薄膜電晶體較佳為On/Off比為1×106以上。
on-off比係藉由以Vg=-10V之Id之值作為Off電流值，以Vg=20V之Id之值作為On電流值，確定比[On電流值/Off電流值]而求出。
又，本發明之一實施形態之TFT之遷移率較佳為5cm2/Vs以上，較佳為10cm2/Vs以上。
飽和遷移率可由施加20V汲極電壓之情形時之轉移特性而求出。具體而言，製作轉移特性Id-Vg之曲線圖，算出各Vg之跨導(Gm)，藉由飽和區域之式求出飽和遷移率，藉此可算出。Id係源極、汲極電極間之電流，Vg係於源極、汲極電極間施加電壓Vd時之閘極電壓。
閾值電壓(Vth)較佳為-3.0V以上且3.0V以下，更佳為-2.0V以上且 2.0V以下，進而較佳為-1.0V以上且1.0V以下。若閾值電壓(Vth)為-3.0V以上，則可形成高遷移率之薄膜電晶體。若閾值電壓(Vth)為3.0V以下，則斷態電流較小，可形成開關比較大之薄膜電晶體。
閾值電壓(Vth)可根據轉移特性之曲線圖，以Id=10-9A之Vg進行定義。
on-off比較佳為106以上且1012以下，更佳為107以上且1011以下，進而較佳為108以上且1010以下。若on-off比為106以上，則可實現液晶顯示器之驅動。若on-off比為1012以下，則可實現對比度較大之有機EL之驅動。又，可使斷態電流成為10-11A以下，於用於CMOS(complementary metal oxide semiconductor，互補金氧半導體)影像感測器之傳輸電晶體或重置電晶體之情形時，可延長圖像之保持時間、或提高感度。
<量子穿隧場效電晶體>
本發明之一實施形態之氧化物半導體薄膜亦可用於量子穿隧場效電晶體(FET)。
將一實施形態之量子穿隧場效電晶體(FET)之模式圖(縱剖視圖)示於圖5。
量子穿隧場效電晶體501具備p型半導體層503、n型半導體層507、閘極絕緣膜509、閘極電極511、源極電極513、及汲極電極515。
p型半導體層503、n型半導體層507、閘極絕緣膜509、及閘極電極511係依序積層。
源極電極513係設置於p型半導體層503上。汲極電極515係設置於n型半導體層507上。
p型半導體層503係p型之IV族半導體層，此處為p型矽層。
n型半導體層507於此處為上述實施形態之n型之氧化物半導體薄膜。源極電極513及汲極電極515為導電膜。
雖然於圖5中並未圖示，但亦可於p型半導體層503上形成絕緣層。於該情形時，p型半導體層503與n型半導體層507係經由作為將絕緣層局部開口之區域之接觸孔而連接。雖然於圖5中並未圖示，但量子穿隧場效電晶體501亦可具備覆蓋其上表面之層間絕緣膜。
量子穿隧場效電晶體501係藉由閘極電極511之電壓控制將由p型半導體層503與n型半導體層507所形成之能量障壁進行穿隧之電流之進行電流開關之量子穿隧場效電晶體(FET)。藉由該結構，構成n型半導體層507之氧化物半導體之帶隙變大，可減小斷態電流。
將其他實施形態之量子穿隧場效電晶體501A之模式圖(縱剖視圖)示於圖6。
量子穿隧場效電晶體501A之構成與量子穿隧場效電晶體501相同，但於在p型半導體層503與n型半導體層507之間形成有氧化矽層505之方面不同。藉由具有氧化矽層，可減小斷態電流。
氧化矽層505之厚度較佳為10nm以下。藉由設為10nm以下，可防止不流通穿隧電流、或難以形成所形成之能量障壁、或障壁高度發生變化，可防止穿隧電流降低或發生變化。較佳為8nm以下，更佳為5nm以下，進而較佳為3nm以下，進而更佳為1nm以下。
將於p型半導體層503與n型半導體層507之間形成有氧化矽層505之部分之TEM(Transmission Electron Microscopy，穿透式電子顯微鏡)照片示於圖7。
量子穿隧場效電晶體501及501A中n型半導體層507亦為n型氧化物半 導體。
構成n型半導體層507之氧化物半導體可為非晶質。藉由為非晶質，可藉由草酸等有機酸進行蝕刻，與其他層之蝕刻速度之差變大，亦不存在對配線等金屬層之影響，而可良好地蝕刻。
構成n型半導體層507之氧化物半導體亦可為結晶質。藉由為結晶質，與非晶質之情形相比帶隙變大，可減小斷態電流。功函數亦可增大，因此變得容易控制將由p型之IV族半導體材料與n型半導體層507所形成之能量障壁進行穿隧之電流。
量子穿隧場效電晶體501之製造方法並無特別限定，可例示以下之方法。
首先，如圖8A所示，於p型半導體層503上形成絕緣膜505A，藉由蝕刻等將絕緣膜505A之一部分開口而形成接觸孔505B。
其次，如圖8B所示，於p型半導體層503及絕緣膜505A上形成n型半導體層507。此時，經由接觸孔505B將p型半導體層503與n型半導體層507連接。
其次，如圖8C所示，依序於n型半導體層507上形成閘極絕緣膜509及閘極電極511。
其次，如圖8D所示，以覆蓋絕緣膜505A、n型半導體層507、閘極絕緣膜509及閘極電極511之方式設置層間絕緣膜519。
其次，如圖8E所示，將p型半導體層503上之絕緣膜505A及層間絕緣膜519之一部分開口而形成接觸孔519A，於接觸孔519A設置源極電極513。
進而，如圖8E所示，將n型半導體層507上之閘極絕緣膜509及層間 絕緣膜519之一部分開口而形成接觸孔519B，於接觸孔519B形成汲極電極515。
藉由以上之順序可製造量子穿隧場效電晶體501。
再者，於p型半導體層503上形成n型半導體層507後，於150℃以上且600℃以下之溫度下進行熱處理，藉此可於p型半導體層503與n型半導體層507之間形成氧化矽層505。藉由追加該步驟，可製造量子穿隧場效電晶體501A。
本發明之一實施形態之薄膜電晶體較佳為通道摻雜型薄膜電晶體。所謂通道摻雜型電晶體係藉由n型摻雜而非對於環境或溫度等外界之刺激容易變動之氧缺陷來適當地控制通道之載子之電晶體，可獲得同時實現高遷移率與高可靠性之效果。
<薄膜電晶體之用途>
本發明之一實施形態之薄膜電晶體亦可應用於場效型電晶體、邏輯電路、記憶電路、及差動放大電路等各種積體電路，可將該等應用於電子機器等。進而，本發明之一實施形態之薄膜電晶體除了場效型電晶體以外，亦可應對於電致型電晶體、肖特基能障型電晶體、肖特基二極體、及電阻元件。
本發明之一實施形態之薄膜電晶體可適宜地用於顯示裝置及固體攝像元件等。
以下，對將本發明之一實施形態之薄膜電晶體用於顯示裝置及固體攝像元件之情形進行說明。
首先，參照圖9對將本發明之一實施形態之薄膜電晶體用於顯示裝置之情形進行說明。
圖9A係本發明之一實施形態之顯示裝置的上表面圖。圖9B係用以對將液晶元件應用於本發明之一實施形態之顯示裝置之像素部的情形時之像素部之電路進行說明之電路圖。又，圖9B係用以對將有機EL元件應用於本發明之一實施形態之顯示裝置之像素部的情形時之像素部之電路進行說明之電路圖。
配置於像素部之電晶體可使用本發明之一實施形態之薄膜電晶體。本發明之一實施形態之薄膜電晶體容易製成n通道型，因此將可由n通道型電晶體構成之驅動電路之一部分與像素部之電晶體形成於同一基板上。藉由將本實施形態所示之薄膜電晶體用於像素部或驅動電路，可提供可靠性較高之顯示裝置。
將主動矩陣型顯示裝置之上表面圖之一例示於圖9A。於顯示裝置之基板300上形成像素部301、第1掃描線驅動電路302、第2掃描線驅動電路303、信號線驅動電路304。複數條信號線從信號線驅動電路304延伸而配置於像素部301，複數條掃描線從第1掃描線驅動電路302、及第2掃描線驅動電路303延伸而配置於像素部301。於掃描線與信號線之交叉區域分別以矩陣狀設置具有顯示元件之像素。顯示裝置之基板300經由FPC(Flexible Printed Circuit，可撓性印刷電路)等連接部而連接於時序控制電路(亦稱為控制器、控制IC(integrated circuit，積體電路))。
於圖9A中，第1掃描線驅動電路302、第2掃描線驅動電路303、信號線驅動電路304係與像素部301同樣地形成於基板300上。因此，設置於外部之驅動電路等零件之數減少，因此可實現成本之降低。又，於將驅動電路設置於基板300外部之情形時，需要將配線延伸，配線間之連接數增加。於將驅動電路設置於相同之基板300上之情形時，可減少該配線間之 連接數，而可實現可靠性之提高、或良率之提高。
又，將像素之電路構成之一例示於圖9B。此處表示可應用於VA(Vertical Aligned，垂直配向)型液晶顯示裝置之像素部之像素部之電路。
該像素部之電路可應用於一個像素中具有複數個像素電極之構成。各像素電極係連接於不同之電晶體，各電晶體係以可以不同之閘信號驅動之方式構成。藉此，可獨立控制對經多疇設計之像素之各個像素電極施加之信號。
以可對電晶體316之閘極配線312與電晶體317之閘極配線313提供不同之閘信號之方式將該等電晶體分離。另一方面，作為資料線發揮功能之源極電極或汲極電極314可於電晶體316與電晶體317中共通使用。電晶體316與電晶體317可使用本發明之一實施形態之電晶體。藉此，可提供可靠性較高之液晶顯示裝置。
將第1像素電極電性連接於電晶體316，將第2像素電極電性連接於電晶體317。將第1像素電極與第2像素電極分離。第1像素電極與第2像素電極之形狀並無特別限定。例如，第1像素電極設為V字狀即可。
將電晶體316之閘極電極與閘極配線312連接，將電晶體317之閘極電極與閘極配線313連接。對閘極配線312與閘極配線313提供不同之閘信號，使電晶體316與電晶體317之動作時序不同，而可控制液晶之配向。
又，亦可於電容配線310、作為介電體發揮功能之閘極絕緣膜、及與第1像素電極或第2像素電極電性連接之電容電極之間形成保持電容。
多疇結構於一像素中具備第1液晶元件318與第2液晶元件319。第1液晶元件318包含第1像素電極、對向電極及該等間之液晶層，第2液晶元件 319包含第2像素電極、對向電極及該等間之液晶層。
像素部並不限定於圖9B所示之構成。亦可對圖9B所示之像素部追加開關、電阻元件、電容元件、電晶體、感測器、或邏輯電路。
將像素之電路構成之另一例示於圖9C。此處表示使用有機EL元件之顯示裝置之像素部的結構。
圖9C係表示可應用之像素部320之電路之一例的圖。此處表示1個像素中使用2個n通道型之電晶體之例。本發明之一實施形態之氧化物半導體膜可用於n通道型之電晶體之通道形成區域。該像素部之電路可應用數位時間灰階驅動。
開關用電晶體321及驅動用電晶體322可使用本發明之一實施形態之薄膜電晶體。藉此，可提供可靠性較高之有機EL顯示裝置。
像素部之電路之構成並不限定於圖9C所示之構成。可對圖9C所示之像素部之電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路。
以上係將本發明之一實施形態之薄膜電晶體用於顯示裝置之情形之說明。
繼而，參照圖10對將本發明之一實施形態之薄膜電晶體用於固體攝像元件之情形進行說明。
CMOS(Complementary Metal Oxide Semiconductor)影像感測器係將電位保持於信號電荷儲存部中，經由放大電晶體將該電位沿垂直輸出線輸出之固體攝像元件。若於CMOS影像感測器所含之重置電晶體、及/或傳輸電晶體中存在漏電流，則該漏電流引起充電或放電，信號電荷儲存部之電位發生變化。若信號電荷儲存部之電位發生變化，則放大電晶體之電 位亦變化，成為偏離本來之電位之值，所拍攝之影像劣化。
對將本發明之一實施形態之薄膜電晶體應用於CMOS影像感測器之重置電晶體、及傳輸電晶體之情形時之動作之效果進行說明。放大電晶體可應用薄膜電晶體或塊狀電晶體之任一者。
圖10係表示CMOS影像感測器之像素構成之一例的圖。像素包含作為光電轉換元件之光電二極體3002、傳輸電晶體3004、重置電晶體3006、放大電晶體3008及各種配線，以矩陣狀配置複數個而構成感測器。亦可設置與放大電晶體3008電性連接之選擇電晶體。記載於電晶體記號之「OS」表示氧化物半導體(Oxide Semiconductor)，「Si」表示矽，表示應用於各電晶體而較佳之材料。後文之圖式亦相同。
光電二極體3002係連接於傳輸電晶體3004之源極側，於傳輸電晶體3004之汲極側形成信號電荷儲存部3010(亦稱為FD(Floating Diffusion，浮動擴散部))。於信號電荷儲存部3010連接有重置電晶體3006之源極、及放大電晶體3008之閘極。作為其他構成，亦可刪除重置電源線3110。例如，有將重置電晶體3006之汲極連接於電源線3100或垂直輸出線3120而非重置電源線3110之方法。
再者，又，光電二極體3002可使用本發明之一實施形態之氧化物半導體膜，可使用與傳輸電晶體3004、重置電晶體3006所使用之氧化物半導體膜相同之材料。
以上係將本發明之一實施形態之薄膜電晶體用於固體攝像元件之情形之說明。
實施例
以下，使用實施例及比較例對本發明進行說明。然而，本發明並不 限定於該等實施例。
[氧化物燒結體之製造] (實施例1至實施例3)
以成為表1所示之原子比之方式稱量氧化鎵粉末、氧化鋁粉末、氧化銦粉末，裝入聚乙烯製之罐中，藉由乾式球磨機混合粉碎72小時，而製作混合粉末。
將該混合粉末裝入模具中，於500kg/cm2之壓力下製成加壓成型體。於2000kg/cm2之壓力下藉由CIP(cold isostatic pressing，冷均壓)對該成型體進行緻密化。繼而，將該成型體設置於大氣壓燒成爐，於350℃下保持3小時。其後，以100℃/小時進行升溫，於1450℃下燒結32小時，放置冷卻而獲得氧化物燒結體。
對所獲得之氧化物燒結體進行以下之評價。將結果示於表1。
[氧化物燒結體之特性評價] (1-1)XRD之測定
藉由X射線繞射測定裝置Smartlab，於以下之條件下，對所獲得之氧化物燒結體測定氧化物燒結體之X射線繞射(XRD)。藉由JADE6分析所獲得之XRD圖，確認氧化物燒結體中之結晶相。
‧裝置：Smartlab(Rigaku股份有限公司製造)
‧X射線：Cu-Kα射線(波長1.5418×10-10m)
‧2θ-θ反射法、連續掃描(2.0°/分鐘)
‧採樣間隔：0.02°
‧狹縫DS(divergence slit，發散狹縫)、SS(scattering slit，散射狹縫)、RS(receiving slit，受光狹縫)：1mm
將實施例1至實施例3中獲得之氧化物燒結體之XRD圖示於圖11~圖13。
根據圖11~圖13確認到所獲得之氧化物燒結體具有In2O3結晶相及無法以In2O3表示之不明之結晶相。從該不明之結晶相之較大之波峰中選擇6個波峰(1)(2)(3)(4)(5)(6)，將其2θ值示於表1及圖14A~圖16F。判明為按照較大波峰之順序依序於2θ為31~34°、36~39°、50~54°、53~57°、9~11°、19°~21°處具有特徵性之波峰之化合物。
(1-2)晶格常數
使用JADE6對上述獲得之XRD圖案進行全譜擬合(WPF)解析，特定出XRD圖案所含之各結晶成分，算出所獲得之氧化物燒結體中之In2O3結晶相之晶格常數。
(2)相對密度
對於所獲得之氧化物燒結體，算出相對密度。
此處所謂「相對密度」意指藉由阿基米德法測定之氧化物燒結體之實測密度除以氧化物燒結體之理論密度所獲得之值之百分率。於本發明中，理論密度係以如下方式算出者。
理論密度=用於氧化物燒結體之原料粉末之總重量/用於氧化物燒結體之原料粉末之總體積
例如，於使用氧化物A、氧化物B、氧化物C、氧化物D作為氧化物燒結體之原料粉末之情形時，若將氧化物A、氧化物B、氧化物C、氧化物D之使用量(添加量)分別設為a(g)、b(g)、c(g)、d(g)，則理論密度可藉由以如下方式適用下述式而算出。
理論密度=(a+b+c+d)/((a/氧化物A之密度)+(b/氧化物B之密度) +(c/氧化物C之密度)+(d/氧化物D之密度))
再者，各氧化物之密度由於密度及比重大致相同，因此使用化學便覽基礎編I日本化學編改定2版(丸善股份有限公司)所記載之比重之值。
(3)體電阻(mΩ‧cm)
使用電阻率計Loresta(三菱化學股份有限公司製造)，基於四探針法(JISR1637)測定所獲得之氧化物燒結體之體電阻(mΩ‧cm)。
測定部位設為氧化物燒結體之中心及氧化物燒結體之四角與中心之中間點之4點、共計5處，以5處之平均值作為體電阻值。
(4)濺鍍之穩定性
所獲得之氧化物燒結體中，將實施例1之燒結體進行研削研磨，製成4英吋
Figure 107103644-A0305-02-0040-5
×5mmt之濺鍍靶，使用所製作之濺鍍靶連續實施5小時之400W之DC濺鍍。藉由目視確認DC濺鍍後之靶表面之狀況。
將以上之結果示於表1。
Figure 107103644-A0305-02-0040-1
Figure 107103644-A0305-02-0041-2
如表1所示，實施例1係滿足式(4)至(6)之組成，結晶A之波峰(1)至(6)之2θ係滿足式(A)至(F)之範圍。相對密度較高，體電阻較低，濺鍍時不產生破裂或異物。
實施例2及實施例3亦為相同之組成及結晶結構。
[薄膜電晶體之製造] (實施例A)
藉由以下之步驟製造薄膜電晶體。
(1)成膜步驟
將實施例1中製造之氧化物燒結體進行研削研磨，製造4英吋
Figure 107103644-A0305-02-0041-6
×5mmt之濺鍍靶。此時，不存在破裂等，可良好地製造濺鍍靶。使用所製作之濺鍍靶，藉由濺鍍，於表2所示之成膜條件下，介隔金屬罩而於附熱氧化膜(閘極絕緣膜)之矽晶圓20(閘極電極)上形成50nm之薄膜(氧化物半導體層)。此時，使用高純度氬氣及高純度氧氣1%之混合氣體作為濺鍍氣體而進行濺鍍。
又，亦於同樣之條件下同時製造僅將膜厚50nm之氧化物半導體層載置於玻璃基板之樣品。玻璃基板使用日本電氣硝子股份有限公司製造之ABC-G。
(2)源極、汲極電極之形成
繼而，使用源極、汲極之接觸孔形狀之金屬罩對鈦金屬進行濺鍍，成膜鈦電極作為源極、汲極電極。於大氣中在350℃下將所獲得之積層體加熱處理30分鐘，而製造形成保護絕緣膜前之薄膜電晶體。
(3)保護絕緣膜之形成
於基板溫度300℃下，藉由化學蒸鍍法(CVD)於(2)中獲得之形成保護絕緣膜前之薄膜電晶體之半導體膜上形成SiO2膜(保護絕緣膜、層間絕緣膜)。形成SiO2膜後，於大氣中在350℃下加熱處理1小時，而製造具備保護絕緣膜之薄膜電晶體。其後，藉由裝置之探針於源極、汲極部形成接觸孔進行接觸，而製造薄膜電晶體。
對所製造之薄膜電晶體、以及包含玻璃基板及氧化物半導體層之樣品進行下述評價。將結果示於表2。
<半導體膜之特性評價> ‧霍爾效應(Hall effect)測定
對如圖17A所示之包含玻璃基板及氧化物半導體層之樣品進行與表2之半導體膜成膜後之加熱處理條件相同之加熱處理後，切下1cm見方之正方形，使用金屬罩，藉由離子塗佈機於4角將金(Au)以成為約2mm×2mm以下之大小之方式成膜，於Au金屬上載置銦焊料使接觸良好，而製成霍爾效應測定用樣品。
將霍爾效應測定用樣品設置於霍爾效應/比電阻測定裝置 (ResiTest8300型，Toyo Corporation公司製造)，於室溫下評價霍爾效應，求出載子密度及遷移率。將結果示於表2之「藉由半導體膜成膜後之加熱處理獲得之半導體膜之特性」。
又，藉由感應電漿發光分析裝置(ICP-AES，島津製作所公司製造)對所獲得之樣品之氧化物半導體層進行分析，結果確認到所獲得之氧化物半導體膜之原子比與用於氧化物半導體膜之製造之燒結體之原子比相同。
如圖17B所示般，藉由CVD裝置，於基板溫度300℃下進而於進行熱處理而獲得之上述霍爾效應測定用樣品之半導體膜上成膜SiO2膜後，實施與上述相同之霍爾測定。將結果示於表2之「於基板溫度300℃下藉由CVD剛成膜SiO2膜後之半導體膜之特性」。
又，於表2所示之條件下進而對成膜SiO2膜而獲得之樣品進行加熱處理，對所獲得之樣品之半導體膜進行與上述相同之霍爾測定。此時，以測定用針刺紮SiO2膜直至金層，而實現接觸。將結果示於表2之「於基板溫度300℃下藉由CVD成膜SiO2膜、進而進行加熱處理而獲得之半導體膜之特性」。
‧半導體膜之結晶特性
對於包含玻璃基板及氧化物半導體層之樣品，藉由X射線繞射(XRD)測定對濺鍍後(剛沈積膜後)之未加熱之膜及表2之成膜後經加熱處理後之膜之結晶性進行評價，結果加熱前為非晶質，加熱後亦為非晶質。
‧半導體膜之帶隙
對於包含玻璃基板及氧化物半導體層之樣品，測定於表2所示之加熱處理條件下進行熱處理而獲得之樣品之透射光譜，將橫軸之波長轉換為能量(eV)，將縱軸之透過率轉換為 (αhν)2
(此處，α：吸收係數
h：普朗克常數(Planck's constant)
v：振動數)
後，與吸收上升之部分擬合，以將其與基準線相交處之eV值作為半導體膜之帶隙而算出。
<TFT之特性評價>
對形成絕緣保護膜(SiO2膜)前之TFT進行飽和遷移率、閾值電壓、On/Off比、及斷態電流之評價。將結果示於表2之「加熱處理後形成SiO2膜前之TFT之特性」。
進而，對於形成絕緣保護膜(SiO2膜)並進行加熱處理後之TFT之下述特性，以測定用針刺紮SiO2膜直至金屬鈦之層而進行評價。將結果示於表2之「於基板溫度300℃下藉由CVD成膜SiO2膜、進而進行加熱處理而獲得之TFT之特性」。
飽和遷移率係根據汲極電壓施加5V之情形時之轉移特性求出。具體而言，製作轉移特性Id-Vg之曲線圖，算出各Vg之跨導(Gm)，藉由線形區域之式導出飽和遷移率。再者，Gm係由
Figure 107103644-A0305-02-0044-7
(Id)/
Figure 107103644-A0305-02-0044-8
(Vg)表示，Vg係施加-15~25V，將該範圍下之最大遷移率定義為飽和遷移率。於本發明中，只要無特別說明，則飽和遷移率係藉由該方法進行評價。上述Id係源極、汲極電極間之電流，Vg係對源極、汲極電極間施加電壓Vd時之閘極電壓。
閾值電壓(Vth)係根據轉移特性之曲線圖定義為Id=10-9A下之Vg。
on-off比係以Vg=-10V之Id之值作為斷態電流值，以Vg=20V之Id 之值作為通態電流值而確定比[On/Off]。
(實施例B)
於表2所示之條件下，除了不進行實施例A之(2)源極、汲極形成後之加熱處理以外，以與實施例A同樣之方式製造薄膜電晶體並進行評價。將結果示於表2。又，保護絕緣膜之加熱處理後之氧化物半導體層的XRD測定之結果為非晶質。
以與實施例A同樣之方式確認到所獲得之氧化物半導體膜之原子比與用於氧化物半導體膜之製造之燒結體之原子比相同。
將以上之結果示於表2。
Figure 107103644-A0305-02-0045-3
Figure 107103644-A0305-02-0046-4
如表2所示，實施例1中TFT之飽和遷移率為5cm2/V‧s以上，On/Off比為1×106以上，斷態電流為1×10-11A以下，滿足對TFT要求之較佳之要件。
實施例B亦相同，但TFT之飽和遷移率大於實施例A。藉由在低氧狀態下將氧化物半導體成膜並進行CVD成膜，半導體內部之載子密度變高。其後之加熱處理導致載子密度逐漸減少。詳細之機制尚不明確，推測自載子密度較高之半導體膜之表面側起，載子因與氧之反應而逐漸消失，閘極絕緣膜附近之半導體膜之載子完全未消失，因此閘極絕緣膜附近之載子密度變高，由此導致TFT之飽和遷移率變高。

Claims (12)

  1. 一種氧化物燒結體，其含有In2O3結晶、及於下述(A)~(F)所規定之藉由X射線(Cu-Kα射線)繞射測定所觀測之入射角(2θ)之範圍內具有繞射波峰之結晶A，含有銦元素(In)、鎵元素(Ga)及鋁元素(Al)，且上述銦元素、上述鎵元素及上述鋁元素滿足下述式(1)至(3)及(1X)所記載之原子比，31.0°~34.0°‧‧‧(A) 36.0°~39.0°‧‧‧(B) 50.0°~54.0°‧‧‧(C) 53.0°~57.0°‧‧‧(D) 9.0°~11.0°‧‧‧(E) 19.0°~21.0°‧‧‧(F) 0.08≦Ga/(In+Ga+Al)≦0.30‧‧‧(1) 0.05<Al/(In+Ga+Al)<0.20‧‧‧(2) 0.40≦In/(In+Ga+Al)≦0.87‧‧‧(3) 0.08≦Ga/(In+Ga)<0.15‧‧‧(1X)(式中，In、Al、Ga分別表示氧化物燒結體中之銦元素、鋁元素及鎵元素之原子數)。
  2. 如請求項1之氧化物燒結體，其中上述In2O3結晶之晶格常數為10.105×10-10m以上且10.114×10-10m以下。
  3. 如請求項1或2之氧化物燒結體，其相對密度為95%以上，體電阻為10mΩcm以下。
  4. 一種濺鍍靶，其係將如請求項1至3中任一項之氧化物燒結體接合於背襯板而成。
  5. 一種非晶質氧化物半導體膜之製造方法，其係使用如請求項4之濺鍍靶成膜薄膜，於上述薄膜上形成保護膜，且於形成上述保護膜後進行加熱處理。
  6. 如請求項5之非晶質氧化物半導體膜之製造方法，其係於大氣下、250℃~400℃之條件下進行上述加熱處理。
  7. 一種非晶質氧化物半導體膜，其係含有氧化銦、氧化鎵及氧化鋁作為主成分者，且滿足下述式(8)至(10)所記載之原子比，上述非晶質氧化物半導體膜所含的金屬元素之90原子%以上由銦、鎵及鋁構成，0.08≦Ga/(In+Ga+Al)≦0.30‧‧‧(8) 0.05<Al/(In+Ga+Al)<0.20‧‧‧(9) 0.40≦In/(In+Ga+Al)≦0.87‧‧‧(10)(式中，In、Al、Ga分別表示非晶質氧化物半導體膜中之銦元素、鋁 元素及鎵元素之原子數)。
  8. 一種薄膜電晶體，其含有如請求項7之非晶質氧化物半導體膜。
  9. 如請求項8之薄膜電晶體，其飽和遷移率為5cm2/V‧s以上。
  10. 如請求項8或9之薄膜電晶體，其接通/斷開(On/Off)比為1×106以上。
  11. 如請求項8或9之薄膜電晶體，其斷開電流為1×10-11A以下。
  12. 一種電子機器，其具有如請求項8至11中任一項之薄膜電晶體。
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