TWI755016B - 半導體結構、積體晶片及其製造方法 - Google Patents

半導體結構、積體晶片及其製造方法 Download PDF

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Abstract

本揭露的各種實施例涉及一種包括電阻器結構的積體晶片。電阻層上覆在襯底之上。電阻器結構上覆在襯底之上。電阻器結構包括電阻層的電阻器區段及上覆在電阻器區段之上的導電結構。環結構封閉電阻器結構。環結構從導電結構上方的第一點連續延伸到電阻層的底表面下方的第二點。

Description

半導體結構、積體晶片及其製造方法
本揭露是有關於半導體結構、積體晶片及其製造方法。
現代的積體晶片使用各種各樣的裝置來達成各種不同的功能性。一般來說，積體晶片包括主動裝置及被動裝置。主動裝置包括電晶體(例如，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET))，而被動裝置包括電感器、電容器以及電阻器。電阻器廣泛地用於例如電阻器-電容器(resistor-capacitor，RC)電路、功率驅動器(power driver)、功率放大器(power amplifier)、射頻(radio frequency，RF)應用等諸多應用中。
一種積體晶片，包括：襯底；電阻層，上覆在所述襯底之上；電阻器結構，上覆在所述襯底之上，其中所述電阻器結構包括：所述電阻層的電阻器區段；上覆在所述電阻器區段之上的 導電結構；及封閉所述電阻器結構的環結構，其中所述環結構從所述導電結構上方的第一點連續延伸到所述電阻層的底表面下方的第二點。
一種半導體結構，包括：襯底；電阻層，上覆在所述襯底之上；電阻器結構，上覆在所述襯底之上，其中所述電阻器結構包括所述電阻層的電阻器區段、上覆在所述電阻器區段之上的接觸結構及上覆在所述接觸結構之上的介電結構；及隔離結構，連續包繞所述電阻器區段的外周邊，其中所述隔離結構包括導電體及沿著所述導電體的相對側壁延伸的第一襯墊。
一種形成積體晶片的方法，包括：在襯底之上沉積電阻層，其中所述電阻層包含第一材料；在所述電阻層之上形成導電結構，其中所述導電結構包含不同於所述第一材料的第二材料；在所述導電結構之上形成層間介電結構；對所述層間介電結構及所述電阻層進行圖案化以界定多個通孔開口及環結構開口，使得所述環結構開口橫向封閉所述電阻層的電阻器區段，其中所述環結構開口從所述層間介電結構的上表面延伸到所述電阻層下方的點；在所述多個通孔開口中形成多個導通孔；及在所述環結構開口內形成環結構。
100、300:積體晶片
102:襯底
104:第一ILD結構
106:導線
108:導通孔
109:導電體
110:第二襯墊
112:第一絕緣體層
114:電阻層
114p:週邊區
114rs:電阻器區段
115:電阻器結構
116:第二絕緣體層
117:環結構
117c:中心區
117o1:第一外部區
117o2:第二外部區
118:第一襯墊
120:接觸結構/導電結構
122:介電結構
124:第二ILD結構
200、400、500b、600b、700b、800b、900b、1000b、1100b、1200b、1300b:俯視圖
302a:第一電阻器結構
302b:第二電阻器結構
304:半導體裝置
305:內連線結構
306:源極/汲極區
308:閘極介電層
310:側壁間隔件結構
312:閘電極
314:上ILD層
500a、600a、700a、800a、900a、1000a、1100a、1200a、1300a:截面圖
502:接觸層
502us:上表面
504:介電層
1102:環結構開口
1104:通孔開口
1400:方法
1402、1404、1406、1408、1410、1412、1414:動作
A-A’、B-B’、C-C’:線
d1:距離
W1:第一寬度
W2:第二寬度
W3:寬度
結合附圖閱讀以下詳細說明，會最好地理解本揭露的各個方面。注意到，根據本行業中的標準慣例，各種特徵並非按比 例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出積體晶片的一些實施例的截面圖，所述積體晶片具有橫向封閉電阻器結構的環結構。
圖2示出根據線A-A’的圖1的積體晶片的一些替代實施例的俯視圖。
圖3示出積體晶片的一些實施例的截面圖，所述積體晶片具有設置在內連線結構內的電阻器結構。
圖4示出根據線B-B’的圖3的積體晶片的一些替代實施例的俯視圖。
圖5A到圖5B到圖13A到圖13B示出形成積體晶片的方法的一些實施例的一系列各種視圖，所述積體晶片具有上覆在襯底之上的電阻器結構。
圖14示出形成積體晶片的方法的一些實施例的流程圖，所述積體晶片具有上覆在襯底之上的電阻器結構。
本揭露提供用於實施本揭露內容的不同特徵的許多不同實施例或實例。以下闡述元件及佈置的具體實例以簡化本揭露內容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一 特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下”、“在...下方”、“下部”、“在...上方”、“上部”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
積體晶片可具有設置在襯底之上/襯底內的被動裝置。被動裝置可例如包括電感器、電阻器、電容器、二極體等。積體晶片中使用的一種常見類型的電阻器是多晶矽電阻器。然而，多晶矽電阻器可能面臨許多問題，例如擊穿問題。例如，由於多晶矽電阻器的材料，多晶矽電阻器的電阻溫度係數(temperature coefficient of resistance，TCR)相對高(例如，約990ppm/C)。這可能又會導致多晶矽電阻的電阻隨時間的變化，尤其是在高電壓應用中，其中由於高電壓，高熱可能在多晶矽電阻器處積聚。此外，相對高的TCR可導致低擊穿電壓，從而導致積體晶片的裝置故障。
在一些實施例中，電阻器結構可被製作成其包含矽鉻(SiCr)。由於SiCr材料，電阻器結構可具有降低的TCR(例如，小於約50ppm/C)，使得可減輕由於熱引起的電阻變化。然而，形成電阻器結構的方法是複雜的。例如，所述方法可包括在襯底之上形成電阻層，其中電阻層包含SiCr。在電阻層之上形成導電接觸層，並在導電接觸層之上形成介電結構。隨後，在電阻層上執行第一圖案化製程以形成一個或多個電阻器區段，使得所述一個或多個電阻器區段彼此橫向偏移。執行第二圖案化製程以移除導電接觸層及介電結構的一部分。在導電接觸層上執行第三圖案化製程，以在每個電阻器區段上界定一個或多個導電接觸件，從而界定多個電阻器結構。此外，在導電接觸件之上形成導通孔。由於所述方法利用至少三個圖案化製程，與製作相關的時間及成本會不利地增加。
本揭露涉及一種通過減少製作期間利用的圖案化製程的數目來簡化電阻器結構的製作的方法。例如，所述方法可包括：在襯底之上形成電阻層(例如，包含SiCr)，在電阻層之上形成導電接觸層，以及在導電接觸層之上形成介電結構。隨後，執行第一圖案化製程以移除介電結構及導電接觸層的至少一部分。此外，在導電接觸層上執行第二圖案化製程，以在電阻層之上形成多個導電接觸件。在導電接觸件之上形成導通孔，且在襯底之上形成一個或多個環結構。環結構延伸穿過電阻層，從而界定橫向偏移且彼此電隔離的多個電阻器區段。此外，環結構分別環繞對 應的一組導電接觸件，從而界定一個或多個電阻器結構。導通孔及環結構可彼此同時形成。這又會減少用於形成電阻器結構的圖案化製程的數目，從而減少形成電阻器結構的成本及時間。
圖1示出包括電阻器結構115的積體晶片100的一些實施例的截面圖。
電阻器結構115上覆在襯底102之上。第一層間介電(inter-level dielectric，ILD)結構104上覆在襯底102之上。第一絕緣體層112上覆在第一ILD結構104之上，且第二絕緣體層116上覆在第一絕緣體層112之上。此外，電阻層114設置在第一絕緣體層112與第二絕緣體層116之間。第二ILD結構124上覆在第二絕緣體層116之上。多個導線106及多個導通孔108設置在第一ILD結構104和/或第二ILD結構124內，並上覆在襯底102之上。導線106和/或導通孔108被配置成將設置在積體晶片100內的裝置彼此電耦合。在一些實施例中，電阻器結構115可例如用於RC電路、功率驅動器、功率放大器、射頻應用、類比數位轉換器(analog to digital converter，ADC)和/或數位類比轉換器(digital to analog converter，DAC)。
接觸結構120設置在電阻層114之上。介電結構122直接上覆在每個接觸結構120之上。在一些實施例中，電阻器結構115包括接觸結構120及設置在環結構117的側壁之間的電阻層114的電阻器區段114rs。在一些實施例中，電阻層114例如可為或包含矽鉻(SiCr)，使得電阻器結構115的TCR相對低。然而， 用於電阻層114的其他材料也是可接受的。在一些實施例中，上覆在電阻層114之上的一個或多個導通孔108可被第一襯墊118環繞。在進一步的實施例中，第一襯墊118可被配置為隔離襯墊，使得延伸穿過電阻層114的整個厚度的導通孔108與電阻層114電隔離。在一些實施例中，第一襯墊118可例如為或包含原矽酸四乙酯(tetra-ethyl-ortho-silicate，TEOS)(例如，電漿增強型TEOS、低顆粒TEOS等)、氧化物(例如氧化矽、二氧化矽等)、氮化物、另一種合適的介電材料或前述材料的任意組合。在進一步的實施例中，第二襯墊110橫向環繞下伏在電阻器結構115之下的導通孔108。在一些實施例中，第二襯墊110可被配置為導電粘合結構和/或緩衝層。
環結構117(在一些實施例中，被稱為隔離結構)橫向封閉電阻器結構115。在一些實施例中，環結構117可包括導電體109及第一襯墊118。導電體109橫向封閉電阻器結構115，且第一襯墊118圍繞導電體109的側壁設置。在一些實施例中，這會確保導電體109從電阻層114橫向偏移非零距離。因此，第一襯墊118被配置成將導電體109與電阻器結構115電隔離。在進一步的實施例中，環結構117界定電阻層114的電阻器區段114rs的外周邊。在一些實施例中，環結構117的導電體109及第一襯墊118完全延伸穿過電阻層114的厚度。在又一些實施例中，導電體109包含與導通孔108相同的材料。
在一些實施例中，在積體晶片100的形成期間，直接上 覆在接觸結構120之上和/或延伸穿過電阻層114的導通孔108可與環結構117同時形成。通過與導通孔108同時形成環結構117，可降低製作積體晶片100的成本及複雜性。此外，由於環結構117延伸穿過電阻層114的整個厚度，因此其界定電阻器區段114rs的外周邊。另外，由於環形結構117包括第一襯墊118且橫向封閉電阻器區段114rs，電阻器區段114rs可與電阻層114的其他區段和/或週邊區隔離。
圖2示出沿線A-A’截取的圖1的積體晶片100的一些替代實施例的俯視圖200。為清楚起見，在圖2的俯視圖200中省略上覆在電阻層114之上的第二絕緣體層116及第二ILD結構124。
環結構117橫向封閉電阻層114的電阻器區段114rs。因此，電阻器區段114rs被界定在環結構117的內側壁之間。此外，電阻器區段114rs的外周邊由環結構117的內周邊界定。此外，第一襯墊118沿著導電體109的相對側壁設置，使得第一襯墊118可將電阻器區段114rs與導電體109和/或電阻層114的週邊區114p隔離。此外，接觸結構(圖1的120)可設置在每個介電結構122與電阻器區段114rs之間。多個導通孔108可延伸穿過介電結構122的整個厚度，且直接接觸對應的接觸結構(圖1的120)。在一些實施例中，環結構117可具有環形狀，例如矩形形狀、正方形形狀、圓形狀、橢圓形狀或另一對應的形狀，使得環結構117橫向封閉電阻器結構115。在一些實施例中，環結構117包括第一外部區117o1、第二外部區117o2及設置在第一外部區117o1與第 二外部區117o2之間的中心區117c。第一外部區117o1及第二外部區117o2具有第一寬度W1，且中心區117c具有小於第一寬度W1的第二寬度W2。
圖3示出積體晶片300的一些實施例的截面圖，積體晶片300包括設置在內連線結構305內的第一電阻器結構302a。
內連線結構305上覆在襯底102之上。在一些實施例中，襯底102例如可為或包含半導體襯底材料(例如，矽)、塊狀矽襯底(例如，塊狀矽)、絕緣體上矽(silicon-on-insulator，SOI)襯底或另一種合適的襯底材料。內連線結構305包括多個介電層、多個導線106及多個導通孔108。所述多個導線106和/或導通孔108設置在所述多個介電層內。在一些實施例中，所述多個導線106和/或導通孔108可被配置成將設置在襯底102內和/或襯底102之上的裝置彼此電耦合。在一些實施例中，導線106和/或導通孔108例如可為或包含鋁、銅、鎢、另一種合適的導電材料或前述材料的任意組合。
多個半導體裝置304可設置在襯底102內和/或襯底102之上。在一些實施例中，半導體裝置304可被配置為電晶體。在此種實施例中，半導體裝置304各自包括源極/汲極區306、閘極介電層308、閘電極312及側壁間隔件結構310。閘電極312上覆在閘極介電層308之上，且源極/汲極區306設置在閘電極312的相對側的襯底102內。第一層間介電(ILD)結構104上覆在襯底102之上。在一些實施例中，第一ILD結構104例如可為或包含 二氧化矽、低介電常數(k)介電材料、另一種合適的介電材料或前述材料的任意組合。第一絕緣體層112上覆在第一ILD結構104之上。電阻層114上覆在第一絕緣體層112之上，且第二絕緣體層116上覆在電阻層114之上。在一些實施例中，第一絕緣體層112和/或第二絕緣體層116可例如分別是或包含氧化物(例如二氧化矽)或另一種合適的介電材料。第一絕緣體層112和/或第二絕緣體層116可被配置成散逸在積體晶片300的操作期間由第一電阻器結構302a產生的熱量。第二ILD結構124上覆在第二絕緣體層116之上。在一些實施例中，第二ILD結構124例如可為或包含氧化物(例如二氧化矽)、低介電常數介電材料、另一種合適的介電材料或前述材料的任意組合。
接觸結構120設置在電阻層114的電阻器區段114rs之上。在一些實施例中，接觸結構120例如可為或包含氮化鈦、氮化鉭、另一種合適的材料或前述材料的任意組合，和/或可包含不同於電阻層114的材料。在一實施例中，接觸結構120又可稱為導電結構120。介電結構122直接上覆在每個接觸結構120之上。 在一些實施例中，介電結構122例如可為或包含氮氧化矽、碳氧化矽、另一種合適的介電材料或前述材料的任意組合。在一些實施例中，第一電阻器結構302a包括接觸結構120及設置在環結構117的側壁之間的電阻層114的電阻器區段114rs。在一些實施例中，電阻層114例如可為或包含矽鉻(SiCr)，使得第一電阻器結構302a的TCR相對低(例如小於約50ppm/C)。在又一些實施例 中，電阻層114可例如是或包含氮化鈦、矽鉻、鎳鉻鋁、氮化鉭、另一種合適的材料或前述材料的任意組合。在一些實施例中，上覆在電阻層114之上和/或延伸穿過電阻層114的一個或多個導通孔108可被第一襯墊118環繞。在進一步的實施例中，第一襯墊118可被配置為隔離襯墊，使得延伸穿過電阻層114的整個厚度的導通孔108可與電阻層114電隔離。在一些實施例中，第一襯墊118可例如為或包含原矽酸四乙酯(TEOS)(例如，電漿增強型TEOS、低顆粒TEOS等)、氧化物(例如氧化矽、二氧化矽等)、氮化物、另一種合適的介電材料或前述材料的任意組合。在進一步的實施例中，第二襯墊110橫向環繞下伏在第一電阻器結構302a之下的導通孔108。在一些實施例中，第二襯墊110可被配置為導電粘合結構和/或緩衝層。在一些實施例中，第二襯墊110例如可為或包含氮化鈦、氮化鉭、另一種合適的材料或前述材料的任意組合。
環結構117橫向封閉電阻層114的電阻器區段114rs。環結構117包括導電體109及第一襯墊118。導電體109橫向封閉第一電阻器結構302a，且第一襯墊118圍繞導電體109的側壁設置。這會確保導電體109從電阻層114橫向偏移非零距離。因此，第一襯墊118被配置成將導電體109與第一電阻器結構302a電隔離。在進一步的實施例中，環結構117界定電阻層114的電阻器區段114rs的外周邊。在一些實施例中，環結構117的導電體109及第一襯墊118完全延伸穿過電阻層114的厚度。在一些實施例 中，導電體109例如可為或包含鋁、銅、鎢、氮化鈦、氮化鉭、另一種合適的導電材料或前述材料的任意組合。此外，上ILD層314上覆在第二ILD結構124之上。導線106設置在上ILD層314內，且上覆在對應的導通孔108之上。
圖4示出沿線B-B’截取的圖3的積體晶片300的一些替代實施例的俯視圖400。為清楚起見，在圖4的俯視圖400中省略上覆在電阻層114之上的第二絕緣體層116及第二ILD結構124。
如圖4所示，第一電阻器結構302a從第二電阻器結構302b橫向偏移。在一些實施例中，第二電阻器結構302b被配置為第一電阻器結構302a，使得第二電阻器結構302b包括接觸結構120及設置在環結構117的側壁之間的電阻層114的電阻器區段114rs。接觸結構120設置在介電結構與電阻層114之間。
圖5A到圖5B到圖13A到圖13B示出形成積體晶片的方法的一些實施例的一系列各種視圖，所述積體晶片具有上覆在襯底之上的電阻器結構。帶有尾碼“A”的圖示出在各種形成製程期間的積體晶片的截面圖。帶有尾碼“B”的圖示出沿著帶有尾碼“A”的圖的線C-C’截取的相應俯視圖。儘管圖5A到圖5B到圖13A到圖13B中所示的各種視圖是參考形成積體晶片的方法來闡述的，但將理解，圖5A到圖5B到圖13A到圖13B中所示的結構不限於所述形成方法，而是可獨立於所述方法。
如圖5A到圖5B的截面圖500a及俯視圖500b所示，提供襯底102，且在襯底102之上形成第一層間介電(ILD)結構104。 在一些實施例中，襯底102例如可為塊狀襯底(例如，塊狀矽襯底)、絕緣體上矽(SOI)襯底或一些其他合適的襯底。第一層間介電(ILD)結構104可例如通過化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化或另一合適的沉積或生長製程形成。隨後，可在第一ILD結構104內形成導線106。在一些實施例中，導線106可例如通過雙鑲嵌製程或單鑲嵌製程形成。在進一步的實施例中，導線106例如可為或包含鋁、銅、氮化鈦、氮化鉭、鎢、另一種合適的導電材料或前述材料的任意組合。
還如圖5A到圖5B所示，在第一ILD結構104之上形成第一絕緣體層112。在一些實施例中，第一絕緣體層112例如可為或包含氧化物(例如二氧化矽)、另一種合適的介電材料或前述材料的任意組合，和/或可形成為約1000埃的厚度。將理解，第一絕緣體層112的厚度的其他值也在本揭露的範圍內。在第一絕緣體層112之上形成電阻層114。在一些實施例中，電阻層114例如可為或包含矽鉻和/或可形成為約48埃、約50埃或介於約30埃到60埃範圍內的厚度。將理解，電阻層114的厚度的其他值也在本揭露的範圍內。此外，將理解，用於電阻層114的其他合適材料也在本揭露的範圍內。在電阻層114之上形成接觸層502。接觸層502又稱為導電層。在進一步的實施例中，接觸層502例如可為或包含氮化鈦、氮化鉭、另一種合適的材料或前述材料的任意組合， 和/或可形成約750埃的厚度。將理解，接觸層502的厚度的其他值也在本揭露的範圍內。在一些實施例中，接觸層502包含不同於電阻層114的材料。此外，在接觸層502之上形成介電層504。在又一些實施例中，介電層504可例如是或包含氮氧化矽、碳氧化矽、另一種合適的介電材料、或前述材料的任意組合，和/或可形成為約320埃或介於約300到350埃範圍內的厚度。將理解，介電層504的厚度的其他值也在本揭露的範圍內。在一些實施例中，第一絕緣體層112、電阻層114、接觸層502和/或介電層504可例如分別通過CVD、PVD、ALD、熱氧化或另一合適的沉積或生長製程形成。
如圖6A到圖6B的截面圖600a及俯視圖600b所示，在介電層(圖6A的504)及接觸層502上執行第一圖案化製程，從而在電阻層114之上界定介電結構122。在一些實施例中，第一圖案化製程可包括根據罩幕層(未示出)執行乾式蝕刻製程。第一圖案化製程移除接觸層502的至少一部分，使得接觸層502的上表面502us設置在接觸層502的頂表面之下有距離d1。在一些實施例中，距離d1為約250埃。此外，第一圖案化製程界定介電結構122，使得其分別具有寬度W3。在進一步的實施例中，寬度W3為約1.36微米或介於約1.3微米到1.4微米的範圍內。
如圖7A到圖7B的截面圖700a及俯視圖700b所示，在圖6A到圖6B的結構上執行第二圖案化製程，從而界定接觸結構120。在一些實施例中，第二圖案化製程可包括根據介電結構122 (即，介電結構122在第二圖案化製程期間充當罩幕層)將接觸層(圖6A的502)暴露於一種或多種蝕刻劑。在進一步的實施例中，第二圖案化製程可包括執行濕式蝕刻製程、乾式蝕刻製程或另一種合適的蝕刻製程，和/或所述一種或多種蝕刻劑可包括過氧化氫(例如，H2O2)。在第二圖案化製程期間，接觸層(圖6A的502)、介電結構122及電阻層114分別暴露於所述一種或多種蝕刻劑(例如，過氧化氫)。在一些實施例中，所述一種或多種蝕刻劑(例如，過氧化氫)對於接觸層(圖6A的502)具有比介電結構122及電阻層114更高的蝕刻選擇性。例如，在第二圖案化製程期間，接觸層(圖6A的502)可以第一蝕刻速率蝕刻，介電結構122可以第二蝕刻速率蝕刻，且電阻層114可以第三蝕刻速率蝕刻，使得第一蝕刻速率大於第二蝕刻速率及第三蝕刻速率。在一些實施例中，由於濕式蝕刻製程(未示出)，接觸結構120的外側壁可為凹形的。
如圖8A到圖8B的截面圖800a及俯視圖800b所示，在電阻層114之上形成第二絕緣體層116。在一些實施例中，第二絕緣體層116例如可為或包含氧化物(例如二氧化矽)、另一種合適的介電材料或前述材料的任意組合，和/或可形成為約500埃或介於約450埃到550埃範圍內的厚度。將理解，第二絕緣體層116的厚度的其他值也在本揭露的範圍內。在進一步的實施例中，第二絕緣體層116可例如通過CVD、PVD、ALD、熱氧化或另一合適的生長或沉積製程形成。
如圖9A到圖9B的截面圖900a及俯視圖900b所示，在第二絕緣體層116之上形成第二ILD結構124。在一些實施例中，第二ILD結構124例如可為或包含氟矽酸鹽玻璃(fluorosilicate glass，FSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)、一些其他低介電常數介電材料、氧化矽、一些其他合適的介電材料、或前述材料的任何組合，和/或可形成為約5,500埃或介於約5,000埃到6,000埃範圍內的厚度。將理解，第二ILD結構124的厚度的其他值也在本揭露的範圍內。在進一步的實施例中，第二ILD結構124可例如通過CVD、PVD、ALD、電漿增強CVD(plasma enhanced CVD，PECVD)、熱氧化或另一種合適的生長或沉積製程形成。
如圖10A到圖10B的截面圖1000a及俯視圖1000b所示，在第二ILD結構124上執行平坦化製程(例如，化學機械平坦化(chemical mechanical planarization，CMP)製程)，使得第二ILD結構124的頂表面為實質上平坦的。
如圖11A到圖11B的截面圖1100a及俯視圖1100b所示，在圖10A到圖10B的結構上執行第三圖案化製程，從而界定多個環結構開口1102及多個通孔開口1104。在一些實施例中，第三圖案化製程包括根據罩幕層(未示出)執行一個或多個乾式蝕刻製程。此外，第三圖案化製程界定橫向鄰近第二電阻器結構302b的第一電阻器結構302a。在一些實施例中，第一電阻器結構302a及第二電阻器結構302b分別包括電阻層114的電阻器區段114rs及 上覆在對應電阻器區段114rs之上的一個或多個導電結構120。環結構開口1102橫向封閉電阻層114的對應電阻器區段114rs。在一些實施例中，導電結構120可在第三圖案化製程期間用作蝕刻停止層，使得電阻層114的電阻器區段114rs在第三圖案化製程期間不會被損壞。
如圖12A到圖12B的截面圖1200a及俯視圖1200b所示，在所述多個環結構開口1102及所述多個通孔開口1104中的每一個內形成第一襯墊118。在一些實施例中，形成第一襯墊118的製程可包括：在襯底102之上沉積(例如，通過CVD、PVD等)介電材料(例如，原矽酸四乙酯(TEOS)(例如，電漿增強型TEOS、低顆粒TEOS等)、氧化物(例如氧化矽、二氧化矽等)、氮化物、另一種合適的介電材料等)，從而對每個環結構開口1102及每個通孔開口1104的至少一部分進行襯裡；以及執行回蝕製程以從水準表面移除介電材料，從而暴露出接觸結構120和/或導線106的上表面。在又一些實施例中，可在介電材料中執行平坦化製程(例如，CMP製程)，直到到達第二ILD結構124的頂表面。
如圖13A到圖13B的截面圖1300a及俯視圖1300b所示，分別在所述多個通孔開口1104及所述多個環結構開口1102內形成導通孔108及導電體109，從而界定環結構117。因此，在一些實施例中，導通孔108可與環結構117同時形成。在一些實施例中，形成導通孔108和/或導電體109的製程可包括：在環結構開口(圖12A的1102)及通孔開口(圖12A的1104)內沉積(例如， 通過CVD、PVD、濺鍍、電鍍、無電鍍覆或另一種合適的生長或沉積製程)導電材料(例如，鋁、銅、鎢、另一種導電材料或前述的任意組合)；以及在導電材料中執行平坦化製程(例如，CMP製程)，直到到達第二ILD結構124的頂表面。第一襯墊118被配置為將導電體109與電阻層114的對應電阻器區段114rs電隔離。在一些實施例中，導通孔108與環結構117的至少導電體109同時形成。由於形成具有導通孔108的環結構117，可從第一電阻器結構302a及第二電阻器結構302b的製作製程中省略至少一個圖案化製程。這會部分地減少與形成第一電阻器結構302a及第二電阻器結構302b相關的成本及時間。另外，由於環結構117分別包括第一襯墊118並橫向封閉電阻器區段114rs，電阻器區段114rs可與電阻層114的其他區段隔離。
圖14示出形成積體晶片的方法1400，積體晶片具有上覆在襯底之上的電阻器結構。儘管方法1400被示出和/或闡述為一系列事件動作，但將理解，所述方法不限於所示的排序或動作。因此，在一些實施例中，這些動作可以不同於圖示的順序實施，和/或可同時實施。此外，在一些實施例中，圖示的動作或事件可被細分為多個動作或事件，所述動作或事件可在單獨的時間實施或者與其他動作或子動作同時實施。在一些實施例中，可省略一些示出的動作或事件，且可包括其他未示出的動作或事件。
在動作1402中，在襯底之上形成層的堆疊。層的堆疊包括電阻層、介電層及設置在電阻層與介電層之間的接觸層。圖5A 到圖5B示出對應於動作1402的一些實施例的各種視圖。
在動作1404中，在介電層及接觸層上執行第一圖案化製程，以界定多個介電結構並移除接觸層的一部分。圖6A到圖6B示出對應於動作1404的一些實施例的各種視圖。
在動作1406中，在接觸層上執行第二圖案化製程，從而界定設置在電阻層與對應的介電結構之間的多個接觸結構。圖7A到圖7B示出對應於動作1406的一些實施例的各種視圖。
在動作1408中，在電阻層之上形成層間介電(ILD)結構。圖8A到圖8B到圖10A到圖10B示出對應於動作1408的一些實施例的各種視圖。
在動作1410中，在ILD結構及下伏在ILD結構之下的層上執行第三圖案化製程，從而界定多個通孔開口、環結構開口及電阻器結構。環結構開口延伸穿過電阻層的整個厚度，其中環結構開口橫向封閉電阻器結構。圖11A到圖11B示出對應於動作1410的一些實施例的各種視圖。
在動作1412中，在通孔開口及環結構開口中形成第一襯墊，其中第一襯墊包含介電材料。圖12A到圖12B示出對應於動作1412的一些實施例的各種視圖。
在動作1414中，在通孔開口及環結構開口中形成導電材料，從而界定導通孔及環結構。環結構包括分別橫向封閉電阻器結構的導電體及第一襯墊。圖13A到圖13B示出對應於動作1414的一些實施例的各種視圖。
因此，在一些實施例中，本揭露涉及一種電阻器結構，所述電阻器結構包括電阻層的電阻器區段及上覆在所述電阻器區段之上的導電結構，其中環結構橫向封閉所述電阻器結構。
在一些實施例中，本申請提供一種積體晶片，所述積體晶片包括：襯底；上覆在襯底之上的電阻層；上覆在襯底之上的電阻器結構，其中電阻器結構包括：電阻層的電阻器區段；上覆在電阻器區段之上的導電結構；以及封閉電阻器結構的環結構，其中環結構從導電結構上方的第一點連續延伸到電阻層的底表面下方的第二點。
在一些實施例中，所述環結構包括：導電體，環繞所述電阻層的所述電阻器區段；及介電襯墊，沿著所述導電體的側壁設置，以將所述導電體與所述電阻層分開，其中所述導電體及所述介電襯墊延伸穿過所述電阻層。
在一些實施例中，所述導電體包含鎢，且所述介電襯墊包含原矽酸四乙酯。
在一些實施例中，所述的積體晶片更包括：直接上覆在導線之上的導通孔，其中所述導通孔從所述第一點連續延伸到所述第二點，其中所述導通孔從所述環結構橫向偏移非零距離；且其中所述電阻層從所述介電襯墊連續延伸到所述導通孔，使得所述電阻層橫向封閉所述導通孔。
在一些實施例中，所述的積體晶片更包括：直接上覆在對應導電結構之上的多個導通孔，其中所述導通孔分別從所述第 一點連續延伸到設置在所述第一點與所述第二點之間的第三點；且其中所述介電襯墊沿著所述多個導通孔中的每個導通孔的相對側壁連續延伸。
在一些實施例中，所述多個導通孔通過所述導電結構與所述電阻層的所述電阻器區段垂直分開。
在一些實施例中，所述導電結構包含第一材料，且所述電阻層包含不同於所述第一材料的第二材料。
在一些實施例中，所述第一材料是氮化鈦，且所述第二材料是矽鉻。
在一些實施例中，所述的積體晶片，更包括：上覆在對應導電結構之上的多個介電結構，其中所述多個介電結構中的介電結構的寬度大於所述對應導電結構的寬度。
在一些實施例中，本申請提供一種半導體結構，所述半導體結構包括：襯底；上覆在襯底之上的電阻層；上覆在襯底之上的電阻器結構，其中電阻器結構包括電阻層的電阻器區段、上覆在電阻器區段之上的接觸結構及上覆在接觸結構之上的介電結構；以及連續包繞電阻器區段的外周邊的隔離結構，其中隔離結構包括導電體及沿著導電體的相對側壁延伸的第一襯墊。
在一些實施例中，所述隔離結構連續延伸穿過所述電阻層的厚度。
在一些實施例中，所述第一襯墊包含第一介電材料，且所述介電結構包含不同於所述第一介電材料的第二介電材料。
在一些實施例中，所述電阻層的所述電阻器區段通過所 述隔離結構與所述電阻層的週邊區橫向分開。
在一些實施例中，所述電阻層的厚度小於所述接觸結構的厚度。
在一些實施例中，所述接觸結構包括第一接觸結構及第二接觸結構，其中所述第一接觸結構從所述第二接觸結構橫向偏移非零距離，其中所述電阻器區段沿著所述非零距離連續延伸。
在一些實施例中，所述隔離結構包括第一外部區、第二外部區及設置在所述第一外部區與所述第二外部區之間的中心區，其中所述第一外部區及所述第二外部區具有第一寬度，且所述中心區具有小於所述第一寬度的第二寬度。
在一些實施例中，本申請提供一種形成積體晶片的方法，所述方法包括：在襯底之上沉積電阻層，其中電阻層包含第一材料；在電阻層之上形成導電結構，其中導電結構包含不同於第一材料的第二材料；在導電結構之上形成層間介電(ILD)結構；對所述ILD結構及所述電阻層進行圖案化以界定多個通孔開口及環結構開口，使得所述環結構開口橫向封閉所述電阻層的電阻器區段，其中所述環結構開口從所述ILD結構的上表面延伸到所述電阻層下方的點；在所述多個通孔開口中形成多個導通孔；以及在環結構開口內形成環結構。
在一些實施例中，上述形成所述多個導通孔及所述環結構包括：形成介電襯墊，所述介電襯墊至少部分地對所述多個通孔開口及所述環結構開口進行襯裡；在所述多個通孔開口及所述 環結構開口中沉積導電材料；及在所述導電材料中執行平坦化製程，從而在所述環結構開口中界定導電體，且在所述多個通孔開口中界定所述多個導通孔，其中所述環結構包括所述介電襯墊及所述導電體，使得所述介電襯墊將所述導電體與所述電阻層的所述電阻器區段分開。
在一些實施例中，所述導通孔及所述環結構同時形成。
在一些實施例中，上述形成所述導電結構的製程包括：在所述電阻層之上沉積導電層；在所述導電層之上沉積介電層；在所述介電層及所述導電層上執行乾式蝕刻製程，從而在所述導電層之上界定介電結構；及在所述導電層上執行濕式蝕刻製程，從而界定所述導電結構，使得所述介電結構的寬度大於所述導電結構的寬度。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本揭露的各個方面。所屬領域中的技術人員應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不悖離本揭露的精神及範圍，而且可在不悖離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100:積體晶片
102:襯底
104:第一ILD結構
106:導線
108:導通孔
109:導電體
110:第二襯墊
112:第一絕緣體層
114:電阻層
114rs:電阻器區段
115:電阻器結構
116:第二絕緣體層
117:環結構
118:第一襯墊
120:接觸結構
122:介電結構
124:第二ILD結構
A-A’:線

Claims (10)

  1. 一種積體晶片，包括：襯底；電阻層，上覆在所述襯底之上；電阻器結構，上覆在所述襯底之上，其中所述電阻器結構包括：所述電阻層的電阻器區段；上覆在所述電阻器區段之上的導電結構；及封閉所述電阻器結構的環結構，其中所述環結構從所述導電結構上方的第一點延伸至貫穿所述電阻層，且連續延伸到所述電阻層的底表面下方的第二點。
  2. 如請求項1所述的積體晶片，其中所述環結構包括：導電體，環繞所述電阻層的所述電阻器區段；及介電襯墊，沿著所述導電體的側壁設置，以將所述導電體與所述電阻層分開，其中所述導電體及所述介電襯墊延伸穿過所述電阻層。
  3. 如請求項2所述的積體晶片，更包括：直接上覆在導線之上的導通孔，其中所述導通孔從所述第一點連續延伸到所述第二點，其中所述導通孔從所述環結構橫向偏移非零距離；且其中所述電阻層從所述介電襯墊連續延伸到所述導通孔，使得所述電阻層橫向封閉所述導通孔。
  4. 一種半導體結構，包括：襯底； 電阻層，上覆在所述襯底之上；電阻器結構，上覆在所述襯底之上，其中所述電阻器結構包括所述電阻層的電阻器區段、上覆在所述電阻器區段之上的接觸結構及上覆在所述接觸結構之上的介電結構；及隔離結構，連續包繞所述電阻器區段的外周邊，其中所述隔離結構包括導電體及沿著所述導電體的相對側壁延伸的第一襯墊，且所述導電體與所述第一襯墊的底面低於所述電阻器區段的底面。
  5. 如請求項4所述的半導體結構，其中所述隔離結構連續延伸穿過所述電阻層的厚度。
  6. 如請求項4所述的半導體結構，其中所述電阻層的厚度小於所述接觸結構的厚度。
  7. 一種形成積體晶片的方法，包括：在襯底之上沉積電阻層，其中所述電阻層包含第一材料；在所述電阻層之上形成導電結構，其中所述導電結構包含不同於所述第一材料的第二材料；在所述導電結構之上形成層間介電結構；對所述層間介電結構及所述電阻層進行圖案化以界定多個通孔開口及環結構開口，使得所述環結構開口橫向封閉所述電阻層的電阻器區段，其中所述環結構開口從所述層間介電結構的上表面延伸到所述電阻層下方的點；在所述多個通孔開口中形成多個導通孔；及在所述環結構開口內形成環結構。
  8. 如請求項7所述的形成積體晶片的方法，其中形成 所述多個導通孔及所述環結構包括：形成介電襯墊，所述介電襯墊至少部分地對所述多個通孔開口及所述環結構開口進行襯裡；在所述多個通孔開口及所述環結構開口中沉積導電材料；及在所述導電材料中執行平坦化製程，從而在所述環結構開口中界定導電體，且在所述多個通孔開口中界定所述多個導通孔，其中所述環結構包括所述介電襯墊及所述導電體，使得所述介電襯墊將所述導電體與所述電阻層的所述電阻器區段分開。
  9. 如請求項8所述的形成積體晶片的方法，其中所述導通孔及所述環結構同時形成。
  10. 如請求項7所述的形成積體晶片的方法，其中形成所述導電結構的製程包括：在所述電阻層之上沉積導電層；在所述導電層之上沉積介電層；在所述介電層及所述導電層上執行乾式蝕刻製程，從而在所述導電層之上界定介電結構；及在所述導電層上執行濕式蝕刻製程，從而界定所述導電結構，使得所述介電結構的寬度大於所述導電結構的寬度。
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