TWI752338B - 用於dram sti 主動切割圖案化的多色方法 - Google Patents
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Abstract
描述了用來提供圖案化的基板的裝置及方法。複數個圖案化及隔開的第一線及碳材料線藉由以下步驟形成於基板表面上:選擇性地沉積及蝕刻在第一方向上延伸的膜及在第二方向上延伸的膜,該第二方向與該第一方向交叉以圖案化下層的結構。
Description
本揭示內容的實施例與電子器件的製造的領域相關,且特定而言是與三維(3D)記憶體結構相關。更特定而言,本揭示內容的實施例涉及用於主動切割自對準四重圖案化(SAQP)應用的方法。
一般而言,積體電路(IC)指的是形成於半導體材料(通常是矽)的小型晶片上的一組電子器件(例如電晶體)。通常,IC包括一或更多個金屬化層,該一或更多個金屬化層具有金屬線以將IC的電子器件彼此連接及連接到外部連接件。一般而言,層間介電材料層被安置在IC的金屬化層之間以供絕緣。
對於目前的動態隨機存取記憶體(DRAM)主動切割圖案化(D1x、D1y節點)而言,採用交叉自對準雙重圖案化(X-SADP)或光刻-蝕刻-光刻-蝕刻(LELE)方案。然而,這些方案的整合使得淺溝槽隔離(STI)主動島狀區域(也稱為主動區域)隨著技術節點進步而減少。若主動區域收縮,則這可能造成埋入的字線圖案化及產量問題。因此,在本領域中持續需要用於改善主動切割區域的方法。
本揭示內容的一或更多個實施例涉及形成電子器件的方法。提供了基板以供處理。該基板包括:複數條第一線,沿著第一方向延伸,該等第一線包括第一間隔材料;複數條第二線,包括第二間隔材料且沿著該第一方向延伸,該等第二線被佈置在該複數條第一線的任一側上且在相鄰的第二線之間具有暴露該基板的一部分的溝槽。執行保形間隙填充過程以用碳間隙填充材料填充該溝槽以沿著該第一方向形成碳線及沉積覆蓋碳材料,該覆蓋碳材料具有與填充後的該溝槽中的該碳間隙填充材料對準的開口。在該碳材料上沉積旋轉塗佈碳(SOC)層以填充該覆蓋碳材料中的該開口及覆蓋填充後的該溝槽中的該碳間隙填充材料以及該覆蓋碳材料。移除該SOC層及該覆蓋碳材料以暴露該第一間隔材料、該第二間隔材料、及該碳間隙填充材料的頂面。
本揭示內容的額外實施例涉及形成電子器件的方法。提供了基板,該基板包括:複數條第一線,沿著第一方向延伸;複數條碳材料線,沿著該第一方向延伸,該等碳材料線中的每一者均藉由第二線與相鄰的第一線分開;氧化物層,位於該等第一線、該等第二線、及該等碳材料線上;及複數條第三線,位於該氧化物層上,該等第三線沿著與該第一方向不同的第二方向延伸且被分隔以在相鄰的第三線之間形成溝槽。執行保形間隙填充過程以用第四間隔材料填充相鄰的第三線之間的該溝槽。移除該第四間隔材料的部分以提供該第四間隔材料的複數條第四線。該等第四線中的每一者均與第三線相鄰,使得每條第三線均在該第三線的任一側上具有第四線,及形成暴露氧化物層的開口。執行第一切割蝕刻過程以移除該氧化物層以及該等第一線及該等碳材料線的在該氧化物層下方的部分,從而留下該等第二線。
本揭示內容的另外實施例涉及用於形成半導體器件的處理工具。該等處理工具包括:中央轉運站,具有圍繞該中央轉運站設置的複數個處理腔室。機器人位於該中央轉運站內且被配置為在該複數個處理腔室之間移動基板。第一處理腔室連接到該中央轉運站。該第一處理腔室被配置為執行蝕刻過程。第二處理腔室連接到該中央轉運站。該第二處理腔室被配置為執行沉積過程。控制器連接到該中央轉運站、該機器人、該第一處理腔室、及/或該第二處理腔室中的一或更多者。該控制器具有選自以下項目的一或更多種配置:第一配置,用來在該複數個處理腔室之間移動該機器人上的基板;第二配置,用來在該等處理腔室中的一或更多者中執行保形間隙填充過程;第三配置,用來執行一或更多個蝕刻過程;第四配置,用來執行化學機械平坦化過程;及第五配置,用來執行光刻過程。
在描述本揭示內容的幾個示例性實施例之前,要理解,本揭示內容不限於以下說明中所闡述的構造或過程步驟的細節。本揭示內容能夠包括其他的實施例及用各種方式實行或實現。
如本文中所使用的「基板」指的是任何基板或形成於基板上的材料表面,膜處理在製造過程期間執行於該基板或材料表面上。例如,取決於應用,可以在上面執行處理的基板表面包括例如為矽、氧化矽、應變矽、絕緣體上矽(SOI)、摻碳的氧化矽、非晶矽、經摻雜的矽、鍺、砷化鎵、玻璃、藍寶石的材料、以及例如為金屬、氮化金屬、金屬合金、及其他導電材料的任何其他材料。基板包括(但不限於)半導體晶圓。可以將基板暴露於預處理過程以拋光、蝕刻、還原、氧化、羥基化、退火、及/或烘烤基板表面。除了直接在基板本身的表面上進行膜處理以外,在本揭示內容中,也可以如下文更詳細揭露地將所揭露的任何膜處理步驟執行於形成在基板上的下層(under-layer)上,且用語「基板表面」在上下文指示時要包括此類下層。因此,例如,若已經將膜/層或部分的膜/層沉積到基板表面上,則新沉積的膜/層的受暴面變成基板表面。
如此說明書及隨附申請專利範圍中所使用的,用語「前驅物」、「反應物」、「反應氣體」等等被可互換使用以指稱可以與基板表面反應的任何氣態物種。
本揭示內容的一或更多個實施例涉及使用多色方法的DRAM淺溝槽隔離(STI)主動切割的整合方案。如用這種方式使用的,用語「多色」指的是相對於彼此有蝕刻選擇性的多個膜。本揭示內容的一些實施例有利地提供改善的淺溝槽隔離區域(主動區域)達約25%。一些實施例有利地提供對於埋入字線圖案化而言具有增加的餘量的方法。本揭示內容的一或更多個實施例提供用於主動區域圖案化的新的間隙填充材料(碳基間隙填充材料)及使用多色方法來實現高主動區域的新穎的自對準雙重圖案化過程。
本揭示內容的一些實施例涉及整合方案,該等整合方案使用:使用間隙填充材料的用於主動區域圖案化的自對準四重圖案化(SAQP),及使用多色方法的交叉自對準雙重圖案化(X-SADP)。利用間隙填充方法的SAQP受益於相對於旋轉塗佈材料的1:1選擇性。這可以藉由例如H2
/N2
電漿來實現。一些實施例(例如對於X-SADP而言)使用多色方法,其中材料A相對於材料B及材料C有選擇性。本揭示內容的一些實施例針對主動區域圖案化提供了間隔物上間隔物的方案,該方案減少圖案化步驟的數量以及成本。一些實施例針對主動切割圖案化提供了間隔物上間隔物的方案,該等方案減少圖案化步驟的數量以及成本。本揭示內容的一些實施例增加主動區域達大於或等於約10%、15%、20%、或25%。
在一些實施例中,多色膜選自以下項目中的一或更多者:高sp3碳(C)、旋轉塗佈碳(SOC)、硼化矽(SiB)、物理氣相沉積(PVD)氮化矽(SiN)、低溫氧化物(LTO)。在一些實施例中,多色膜中的一或更多者相對於存在的其他膜具有>10:1的蝕刻選擇性。
在以下說明中,闡述了許多具體細節(例如具體的材料、化學物質、元件尺寸等等)以提供本揭示內容的實施例中的一或更多者的徹底理解。然而,本領域中的技術人員將顯而易見,可以在沒有這些具體細節的情況下實行本揭示內容的該一或更多個實施例。在其他的情況下,沒有很詳細地描述半導體製造過程、技術、材料、設備等等以避免不必要地模糊了此說明書。在利用所包括的說明書的情況下,本領域中的技術人員將能夠在無需過多實驗的情況下實施適當的功能性。
儘管在附圖中描述及示出了本揭示內容的某些示例性實施例,但要理解到,此類實施例僅是說明本揭示內容而不是限制本揭示內容,且此揭示內容並不限於所示出及描述的具體構造及佈置,因為本領域中的技術人員可以想得到變體。
在此說明書各處對於「一個實施例」、「另一個實施例」、或「一實施例」的指稱指的是,與該實施例結合描述的特定特徵、結構、或特性被包括在本揭示內容的至少一個實施例中。因此,在本說明書各處的各種地方中的語句「在一個實施例中」或「在一實施例中」的出現不一定全指本揭示內容的相同實施例。並且,可以在一或更多個實施例中用任何合適的方式結合特定的特徵、結構、或特性。
參照圖1A到22D,其繪示依據本揭示內容的一或更多個實施例的過程。技術人員將認識到,所繪示的實施例僅是一個可能的方法的示例,且變型及變體是在本揭示內容的範圍之內的。此外,技術人員將認識到,可以從所繪示的電子器件中的任一者開始該方法。例如,該方法可以從圖6A及6B中所描繪的電子器件開始,其中提供與所述實施例類似的器件以供進一步處理。
圖1A到11B中所呈現的插圖繪示依據本揭示內容的一或更多個實施例的方法的主動區域部分。在這些圖式中的每一者中,「A」圖式(例如圖1A)提供了電子器件結構的等軸視圖,且「B」圖式(例如圖1B)提供了相應的「A」圖式的沿著x-z平面截取的電子器件結構的正視圖的視圖,其中y軸與插圖的頁面正交地延伸。圖1A到11B的座標軸僅示於圖1A及1B中;然而,技術人員將認識到,圖2A到11B的「A」圖式及「B」圖式中的每一者的座標軸均分別示於圖1A及1B中。
圖1A繪示依據一個實施例的電子器件結構的等軸視圖100。圖1B是圖1A中所描繪的電子器件的正視圖110。基板101具有間隔材料102,該間隔材料的上面有防反射塗層(ARC)103。在一實施例中,基板101包括半導體材料,例如矽(Si)、碳(C)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、磷化銦(InP)、砷化銦鎵(InGaAs)、砷化鋁銦(InAlAs)、其他的半導體材料、或上述項目的任何組合。在一實施例中,基板101是絕緣體上半導體(SOI)基板,該基板包括主體下基板、中間絕緣層、及頂部單晶層。頂部單晶層可以包括上文所列舉的任何材料,例如矽。在各種實施例中,基板101可以是例如有機、陶瓷、玻璃、或半導體基板。儘管本文中描述了幾種可以用來形成基板101的材料實例,但可以充當上面可以建造被動及主動電子器件(例如電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電子器件、或任何其他的電子器件)的基底的任何材料都落在本揭示內容的精神及範圍之內。
一些實施例的間隔材料102包括旋轉塗佈碳(SOC)。一些實施例的防反射塗層103包括矽ARC。取決於最終結構的目標寬度及已經執行過的多重圖案化操作,間隔材料102及ARC 103的寬度可以是任何合適的寬度。
間隔材料102及ARC 103可以藉由技術人員已知的任何合適的過程來形成。在一實施例中,間隔材料102及/或ARC 103是獨立使用沉積技術中的一者來沉積的,該等沉積技術例如是但不限於化學氣相沉積(「CVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、旋轉塗佈、或微電子器件製造領域中的技術人員所已知的其他絕緣沉積技術。
圖2A是依據一個實施例在將第一間隔材料201保形沉積在間隔材料102與ARC 103的堆疊上之後的與圖1A的等軸視圖100類似的視圖200。圖2B是圖2A中所描繪的電子器件的正視圖210。
一些實施例的第一間隔材料201包括硼化物膜。在一些實施例中,第一間隔材料201包括硼化矽或基本上由硼化矽組成或由由硼化矽組成。如用這種方式使用的,用語「基本上由...組成」意味著,所指定的膜或材料大於或等於約95%、98%、99%、或99.5%的所陳述的材料。
可以藉由技術人員已知的任何合適的保形沉積技術來沉積第一間隔材料201。例如,第一間隔材料201可以藉由ALD或CVD過程來沉積。
圖3A是依據一個實施例在蝕刻第一間隔材料201及ARC 103之後的與圖2A的等軸視圖200類似的視圖300。圖3B是圖3A中所描繪的電子器件的正視圖310。移除第一間隔材料201及ARC 103的一部分造成形成包括第一間隔材料的複數條第一線301。第一線301在第一方向上延伸。圖式將第一方向繪示為沿著Y軸延伸。第一線301的頂面302及ARC 103的頂面104被移除過程暴露。第一間隔材料201及ARC 103可以藉由技術人員已知的任何合適的過程來移除。在一些實施例中,第一間隔材料201及ARC 103是藉由選擇性蝕刻過程來移除的,其中蝕刻劑用受控的方式選擇性地移除第一間隔材料201及ARC 103的頂部以留下第一材料的第一線301。
圖4A是依據一個實施例在移除間隔材料102之後的與圖3A的等軸視圖300類似的視圖400。圖4B是圖4A中所描繪的電子器件的正視圖410。可以將圖4A及4B中所繪示的過程稱為心軸拉出過程。間隔材料102的移除留下基板101的在第一線301之間暴露的頂面105。
可以藉由任何合適的過程來移除間隔材料102,包括但不限於選擇性蝕刻或灰化過程,其中該過程相對於第一線301選擇性地移除間隔材料102。在一些實施例中,間隔材料102包括旋轉塗佈碳,且第一線301包括硼化矽,且蝕刻劑對於旋轉塗佈碳而言有選擇性,從而留下硼化矽的第一線。
圖5A是依據一或更多個實施例在將間隔材料501保形地沉積於第一線301上之後的與圖4A的等軸視圖400類似的視圖500。圖5B是圖5A中所描繪的電子器件的正視圖510。也可以將此過程稱為間隔物上間隔物沉積。第二間隔材料501可以是任何合適的組成,包括但不限於低溫氧化物膜。在一些實施例中,第二間隔材料501是藉由ALD或CVD過程中的一或更多者來沉積的。
圖6A是依據一或更多個實施例在執行第二間隔物蝕刻之後的與圖5A的等軸視圖500類似的視圖600。圖6B是圖6A中所描繪的電子器件的正視圖610。蝕刻第二間隔材料501以從第一線301的頂面302及從基板101移除第二間隔材料501,以暴露基板表面105的一部分。第二間隔物蝕刻形成第二間隔材料的複數條第二線601,該複數條第二線沿著第一方向延伸。將第二線601佈置在第一線301中的每一者的任一側上,且隔開相鄰的第二線601,以在線之間形成溝槽602,在該溝槽中,基板表面105暴露。
圖7A是依據一或更多個實施例在執行間隙填充過程之後的與圖6A的等軸視圖600類似的視圖700。圖7B是圖7A的電子器件的正視圖710。間隙填充過程沉積碳材料701,該碳材料可以使溝槽602填有碳間隙填充材料703,以形成在相鄰的第二線601之間沿著第一方向延伸的碳線。可以將覆蓋碳材料704形成於第一線301及第二線601的頂面上。在一些實施例中,間隙填充過程填充溝槽602且形成覆蓋材料703。
間隙填充過程可以是保形的間隙填充過程、自下而上的間隙填充過程、或非保形的間隙填充過程。在一些實施例中,間隙填充過程使用可流動膜來填充溝槽602。在所繪示的實施例中,間隙填充過程在保形過程中形成碳間隙填充材料703及覆蓋碳材料704,該保形過程造成開口702形成在碳材料701中。碳材料701中的開口702與已經填有碳間隙填充材料703的溝槽602對準。覆蓋碳材料704中的開口702的寬度可以與溝槽602相同或可以是較窄的,如所繪示。
一些實施例的碳材料701是類金鋼石碳材料。對於類金鋼石碳材料而言,間隙填料中所尋求的主體性質可以包括但不限於高的密度及模量(例如較高的sp3含量、更加類金鋼石)及低的應力(例如>-500 MPa)。類金鋼石碳膜的一些實施例具有高密度(例如>1.8 g/cc)、高模量(例如> 150 GPa)、及/或低應力(例如>-500 MPa)中的一或更多者。依據一些實施例的碳材料701具有低的應力及高的sp3碳含量。
在一些實施例中,可以藉由使用間隙填充前驅物的化學氣相沉積(電漿增強的及/或熱的化學氣相沉積)過程來形成本文中所述的碳材料701。在一些實施例中,間隙填充前驅物包括碳氫化合物,且間隙填料包括類金鋼石碳材料。在一些實施例中,碳氫化合物選自由以下項目組成的群組:C2
H2
、C3
H6
、CH4
、C4
H8
、1,3-二甲基金剛烷、雙環[2.2.1]庚-2,5-二烯(2,5-降冰片二烯)、金剛烷(C10
H16
)、降冰片烯(C7
H10
)、或上述項目的組合。
碳材料701的沉積可以在範圍從-50℃到600℃的溫度下實現。沉積過程可以在範圍從0.1毫托到10毫托的壓力下的處理容積中實現。間隙填充前驅物可以更包括以下項目中的任一者或任一者的組合:He、Ar、Xe、N2
、H2
。
在一些實施例中,碳材料701前驅物可以更包括蝕刻劑氣體(例如Cl2
、CF4
、NF3
)以改善膜品質。可以從頂部電極及底部電極或側電極中的任一者形成電漿(例如電容耦合式電漿)。電極可以由具有多種頻率(例如但不限於350 kHz、2 MHz、13.56 MHz、27 MHz、40 MHz、60 MHz、及100 MHz)的單供電的電極、雙供電的電極、或更多電極所形成,該等電極在CVD系統中交替地或同時地與本文中所列出的反應物氣體中的任一者或全部一起使用以將間隙填充材料沉積在基板的特徵中。
在一些實施例中,在碳材料701沉積的期間通過遠端電漿源(RPS)饋送氫自由基。RPS氫自由基可以選擇性地蝕刻sp2雜化碳原子,從而增加碳材料701的sp3雜化碳原子比重。
圖8A是依據一或更多個實施例在碳材料701上沉積旋轉塗佈碳(SOC)層801之後的與圖7A的等軸視圖700類似的視圖800。圖8B是圖8A的電子器件的正視圖810。SOC層801可以藉由技術人員已知的任何合適的技術來沉積,包括但不限於成塊沉積、保形沉積、可流動膜沉積。SOC層801用碳材料802填充開口702,且覆蓋填充後溝槽中的碳材料及覆蓋碳材料。
圖9A是依據一或更多個實施例在移除覆蓋碳材料及SOC層801之後的與圖8A的等軸視圖800類似的視圖900。圖9B是圖9A的電子器件的正視圖910。SOC層801及覆蓋碳材料701可以藉由任何合適的技術來移除。在一些實施例中,SOC層801及覆蓋碳材料701是藉由有1:1選擇性的蝕刻過程來移除的。如用這種方式使用的,用語「有1:1選擇性」意味著,蝕刻過程每單位時間移除實質等量的SOC層801及覆蓋碳材料701。如用這種方式使用的,「實質等量」意味著,對於SOC層801由蝕刻過程所移除的任何量(例如厚度)而言,同時移除的覆蓋碳材料701的量是在SOC層801的移除量的約90%到約110%的範圍。在一些實施例中,覆蓋碳材料701及SOC層801是用H2
/N2
電漿或藉由CF4
/O2
電漿來蝕刻的。在一些實施例中,覆蓋材料701包括旋轉塗佈碳,且選擇性蝕刻是使用分子氫(H2
)與分子氮(N2
)的電漿混合物來執行的。在一些實施例中,覆蓋材料701包括矽防反射塗層(SiARC),且選擇性蝕刻是使用四氟化碳(CF4
)與分子氧(O2
)的電漿混合物來執行的。在一些實施例中,SOC層801及覆蓋碳材料701是藉由化學機械平坦化(CMP)過程來移除的。在移除之後,基板101具有第一線301、第二線601、及形成線的碳間隙填充材料703;上述項目全都沿著第一方向延伸。
圖10A是依據一或更多個實施例在沉積氧化物層1001之後的與圖9A的等軸視圖900類似的視圖1000。圖10B是圖10A的電子器件的正視圖1010。一些實施例的氧化物層1001包括氧化矽膜或介電材料。氧化物層1001可以藉由技術人員已知的任何合適的技術來沉積。
圖11A是依據一或更多個實施例在沉積氮化物層1101之後的與圖10A的等軸視圖1000類似的視圖1100。圖10B是圖11A的電子器件的正視圖1110。一些實施例的氮化物層1101包括氮化矽膜。氮化物層1101可以藉由技術人員已知的任何合適的技術來沉積。
圖1A到11B的過程在圖12A到22D中繼續。為了說明的目的,圖1A到11B中所繪示的電子器件結構在圖12A到22D中圍繞z軸旋轉90°。第一線301、第二線601、及碳材料線703的第一方向仍然沿著y軸的長度延伸。對於圖12A到22D而言,「A」圖式中的每一者均繪示電子器件的等軸視圖,「B」圖式中的每一者均繪示對應的「A」圖式的電子器件在所繪示的等軸視圖的前部處沿著y-z平面截取的切片,「C」圖式中的每一者均繪示對應的「A」圖式的電子器件沿著y-z平面沿著線C-C截取的切片,且「D」圖式中的每一者均繪示對應的「A」圖式的電子器件沿著y-z平面沿著線D-D截取的切片。「B」、「C」、及「D」圖式中所繪示的切片不是橫截面圖;電子器件的在所繪示的平面後方及前方的部分未示出。「B」圖式中所繪示的切片示出沿著第二線601截取的器件。「C」圖式中所繪示的切片示出沿著第一線301截取的器件。「D」圖式中所繪示的切片示出沿著碳材料線703截取的器件。
圖12A繪示與圖11A類似的電子器件結構的視圖1200,其中器件圍繞z軸旋轉90°。在一些實施例中,該方法從圖12A-12D中所繪示的器件開始。可以提供與圖12A的基板類似的基板以供處理。一些實施例的基板包括沿著第一方向延伸的複數條第一線301、沿著第一方向延伸的複數條碳材料線703、及沿著第一方向延伸的複數條第二線601。第一線301中的每一者均在其任一側上具有第二線601。第一線301及相鄰的碳材料線703由第二線601分離。第一線301、第二線601、及碳材料線703位於氧化物層1001上。沿著與第一方向不同的第二方向延伸的複數條第三線1201位於氧化物層1001上。第三線1201被隔開以在相鄰的第三線之間形成溝槽1203。
圖13A是在執行間隔物沉積過程以用第四間隔材料1301填充相鄰的第三線1201之間的溝槽1203之後的與圖12A的等軸視圖1200類似的視圖1300。圖13B是示出圖13A的前部的視圖1310。圖13C是示出在y-z平面上沿著圖13A的線C-C截取的切片的視圖1320。圖13D是示出在y-z平面上沿著圖13A的線D-D截取的切片的視圖1330。所繪示的過程與圖2A的過程類似且在與圖2A的過程垂直的方向上。
間隔物沉積過程形成第四間隔材料1301的膜,該膜覆蓋第三線的頂部1202及氧化物層1001的頂面1102。第四間隔材料1301具有形成於第三線1201之間的間隙1302。
第四間隔材料1301可以是相對於第三間隔材料有蝕刻選擇性的任何合適的間隔材料。在一些實施例中,第四間隔材料包括硼化物膜。在一或更多個實施例中,第四間隔材料1301包括硼化矽、基本上由硼化矽組成、或由硼化矽組成。
圖14A是在移除第四間隔材料1301的部分以提供第四間隔材料的複數條第四線1401之後的與圖13A的等軸視圖1300類似的視圖1400。圖14B是示出圖14A的前部的視圖1410。圖14C是示出在y-z平面上沿著圖14A的線C-C截取的切片的視圖1420。圖14D是示出在y-z平面上沿著圖14A的線D-D截取的切片的視圖1430。在移除第四間隔材料1301的該等部分之後,複數條第四線1401被形成為與暴露該等第三線1201的頂部1202的該複數條第三線1201中的每一者相鄰且位於該複數條第三線中的每一者的任一側上,且留下相鄰的第四線1301之間的開口1402。移除第四間隔材料1301的該等部分的步驟可以藉由任何合適的過程來進行。在一些實施例中,移除第四間隔材料1301的該等部分的步驟是藉由蝕刻過程來進行的。
圖15A是依據一或更多個實施例在第一切割蝕刻過程之後的與圖14A的等軸視圖1400類似的視圖1500。圖15B是示出圖15A的前部的視圖1510。圖15C是示出在y-z平面上沿著圖15A的線C-C截取的切片的視圖1520。圖15D是示出在y-z平面上沿著圖15A的線D-D截取的切片的視圖1530。
第一切割蝕刻過程通過開口1402移除氧化物層1001以及第二線601及碳材料線703的在氧化物層1001下方的部分。圖15B及15D分別示出移除第二線601及碳材料線703從而暴露基板表面105的步驟。此過程相對於第一線301有蝕刻選擇性,如圖15C中所示,使得第一線301實質上不受蝕刻的影響且頂面302保留。第一切割蝕刻過程可以藉由技術人員已知的任何合適的技術來進行。
在一些實施例中,被第一切割蝕刻過程蝕刻的膜包括氧化矽或低溫氧化物中的一或更多者。在一些實施例中,不受第一切割蝕刻過程影響的膜包括氮化矽(CVD或PVD)或溴化矽中的一或更多者。
圖16A是依據一或更多個實施例在沉積旋轉塗佈材料1601之後的與圖15A的等軸視圖1500類似的視圖1600。圖16B是示出圖16A的前部的視圖1610。圖16C是示出在y-z平面上沿著圖16A的線C-C截取的切片的視圖1620。圖16D是示出在y-z平面上沿著圖16A的線D-D截取的切片的視圖1630。
旋轉塗佈材料1601填充第一切割蝕刻過程中所形成的開口1501以填充由第二線601及碳材料線703的該等部分的移除所產生的空間。在圖16A-D所繪示的實施例中,旋轉塗佈材料1601在第三線1201及第四線1401的頂部上形成覆蓋層1602。
旋轉塗佈材料1601可以是藉由技術人員已知的任何合適的技術來沉積的任何合適的材料。在一些實施例中,旋轉塗佈材料1601包括旋轉塗佈碳膜。
在一些實施例中,旋轉塗佈材料1601的沉積使得第三線1201的頂面1202及第四線1401的頂面1403暴露。在形成覆蓋層1602的實施例中,在回蝕過程中移除覆蓋層。圖17A是依據一或更多個實施例在回蝕過程之後的與圖16A的等軸視圖1600類似的視圖1700。圖17B是示出圖17A的前部的視圖1710。圖17C是示出在y-z平面上沿著圖17A的線C-C截取的切片的視圖1720。圖17D是示出在y-z平面上沿著圖17A的線D-D截取的切片的視圖1730。
回蝕過程可以是任何合適的過程。在一些實施例中,回蝕過程是移除旋轉塗佈材料1601而不影響第三線1201或第四線1401的選擇性蝕刻過程。在一些實施例中,回蝕過程包括灰化過程,如技術人員將理解的,該灰化過程使得旋轉塗佈材料1601的頂面1701與暴露的第三線1201的頂面1202及第四線1401的頂面1403齊平或略低於暴露的第三線1201的頂面1202及第四線1401的頂面1403。
圖18是依據一或更多個實施例在心軸拉出過程之後的與圖17A的等軸視圖1700類似的視圖1800。圖18B是示出圖18A的前部的視圖1810。圖18C是示出在y-z平面上沿著圖18A的線C-C截取的切片的視圖1820。圖18D是示出在y-z平面上沿著圖18A的線D-D截取的切片的視圖1830。
心軸拉出過程選擇性地移除第三線1201以通過開口1801暴露氧化物層1001的頂面1102。一些實施例的心軸拉出過程對第三線1201有蝕刻選擇性。在一些實施例中,第三線包括氮化矽。在一些實施例中,在拉出之後保留的膜包括硼化物(例如硼化矽)、旋轉塗佈材料(例如旋轉塗佈碳)、或氧化物(例如氧化矽)中的一或更多者。
圖19是依據一或更多個實施例在氧化物蝕刻過程之後的與圖18A的等軸視圖1800類似的視圖1900。圖19B是示出圖19A的前部的視圖1910。圖19C是示出在y-z平面上沿著圖19A的線C-C截取的切片的視圖1920。圖19D是示出在y-z平面上沿著圖19A的線D-D截取的切片的視圖1930。
氧化物蝕刻過程通過心軸拉出步驟中所形成的開口1801移除氧化物層1001。氧化物層1001的移除暴露了第二線601的頂面603(圖19B)、第一線301的頂面302(圖19C)、及碳材料線703的頂面705(圖19D)。
氧化物移除可以藉由技術人員已知的任何合適的過程來執行。在一些實施例中,氧化物膜是氧化矽或低溫氧化物材料中的一或更多者。在一些實施例中,在氧化物蝕刻之後保留的膜(亦即,有選擇性的膜)包括硼化物(例如硼化矽)、旋轉塗佈材料(例如旋轉塗佈碳)、氮化物(例如氮化矽)、或不同的低溫氧化物中的一或更多者。
圖20是依據一或更多個實施例在移除第四線1401之後的與圖19A的等軸視圖1900類似的視圖2000。圖20B是示出圖20A的前部的視圖2010。圖20C是示出在y-z平面上沿著圖20A的線C-C截取的切片的視圖2020。圖20D是示出在y-z平面上沿著圖20A的線D-D截取的切片的視圖2030。
第四線1401的移除暴露了第三線1201的頂面1202。在一些實施例中,藉由化學機械平坦化過程來移除第四線1401,使得旋轉塗佈材料1601的頂面1701保持與第三線1201的頂面1202齊平。在一些實施例中,如圖20C中所示,基板101的頂面105通過開口2001暴露。
圖21是依據一或更多個實施例在移除旋轉塗佈材料1601之後的與圖20A的等軸視圖2000類似的視圖2100。圖21B是示出圖21A的前部的視圖2110。圖21C是示出在y-z平面上沿著圖21A的線C-C截取的切片的視圖2120。圖21D是示出在y-z平面上沿著圖21A的線D-D截取的切片的視圖2130。
旋轉塗佈材料1601的移除通過開口2101暴露了基板101的表面105。如切片圖中可以看出的,可以通過交替的開口暴露基板101的表面105。基板101的表面105通過第一線301中的開口2001且通過碳材料線703及第二線601中的開口2101而暴露。
移除過程可以是技術人員已知的任何合適的過程。在一些實施例中,移除過程包括移除旋轉塗佈材料1601而不影響其他材料的灰化過程。
圖22是依據一或更多個實施例在移除氧化物層之後的與圖21A的等軸視圖2100類似的視圖2200。圖22B是示出圖22A的前部的視圖2210。圖22C是示出在y-z平面上沿著圖22A的線C-C截取的切片的視圖2220。圖22D是示出在y-z平面上沿著圖22A的線D-D截取的切片的視圖2230。
氧化物層1001可以藉由技術人員已知的任何合適的技術來移除。在一些實施例中,氧化物層1001是藉由CMP過程來移除的。在一些實施例中,氧化物層1001是藉由選擇性蝕刻過程來移除的,該選擇性蝕刻過程相對於硼化物材料、旋轉塗佈材料、或氮化物材料中的一或更多者針對氧化物層1001有選擇性。
氧化物層1001的移除也可以同時移除第二線601。在一些實施例中,第二線601是在氧化物層1001的移除以外的單獨的過程中移除的。氧化物層1001及第二線601的移除將圖案化的第一線2201及圖案化的碳材料線2202提供給基板101。
參照圖23,本揭示內容的額外的實施例涉及用於執行本文中所述的方法的處理工具2300。圖23繪示系統2300,該系統可以用來依據本揭示內容的一或更多個實施例處理基板。系統2300可以稱為群集工具。系統2300包括內部有機器人2312的中央轉運站2310。機器人2312被繪示為單葉片機器人;然而,本領域中的技術人員將認識到,其他的機器人2312配置也在本揭示內容的範圍之內。機器人2312被配置為在連接到中央轉運站2310的腔室之間移動一或更多個基板。
至少一個預清潔/緩衝腔室2320連接到中央轉運站2310。預清潔/緩衝腔室2320可以包括加熱器、自由基源、或電漿源中的一或更多者。可以將預清潔/緩衝腔室2320用作用於個別半導體基板或用於晶圓盒的貯留區域以供處理。預清潔/緩衝腔室2320可以執行預清潔過程、或可以預熱基板以供處理、或可以單純是用於過程序列的分段區域。在一些實施例中,存在連接到中央轉運站2310的兩個預清潔/緩衝腔室2320。
在圖23中所示的實施例中,預清潔腔室2320可以作用為穿過工廠介面2302與中央轉運站2310之間的腔室。工廠介面2305可以包括一或更多個機器人2306以從盒子向預清潔/緩衝腔室2320移動基板。機器人2312可以接著從預清潔/緩衝腔室2320向系統2300內的其他腔室移動基板。
第一處理腔室2330可以連接到中央轉運站2310。第一處理腔室2330可以被配置為蝕刻腔室,且可以與一或更多個反應氣體源流體連通以向第一處理腔室2330提供一或更多個反應氣體流。可以藉由穿過隔離閥2314的機器人2312向及從處理腔室2330移動基板。
處理腔室2340也可以連接到中央轉運站2310。在一些實施例中,處理腔室2340包括沉積腔室,且與一或更多個反應氣體源流體連通以向處理腔室2340提供反應氣體流以執行一或更多個沉積過程。可以藉由穿過隔離閥2314的機器人2312向及從沉積腔室2340移動基板。沉積腔室2340的數量及類型可以取決於所執行的特定過程而變化。在一些實施例中,沉積腔室選自以下項目中的一或更多者:原子層沉積腔室、化學氣相沉積腔室、磊晶生長腔室、或物理氣相沉積腔室。
處理腔室2345也可以連接到中央轉運站2310。在一些實施例中,處理腔室2345是配置為執行與處理腔室2340相同的過程的相同類型處理腔室2340。若發生在處理腔室2340中的過程花費的時間比處理腔室2330中的過程長得多,則此種佈置可以是有用的。
在一些實施例中,處理腔室2360連接到中央轉運站2310,且被配置為充當選擇性蝕刻處理腔室。可以將處理腔室2360配置為執行一或更多個不同的選擇性蝕刻過程。
在一些實施例中,處理腔室2330、2340、2345、及2360中的每一者被配置為執行處理方法的不同部分。技術人員將認識到,工具上的個別處理腔室的數量及佈置可以變化,且圖23中所繪示的實施例僅代表一個可能的配置。
至少一個控制器2350耦接到以下項目中的一或更多者:中央轉運站2310、預清潔/緩衝腔室2320、處理腔室2330、2340、2345、或2360。在一些實施例中,多於一個的控制器2350連接到個別的腔室或站,且主要控制處理器耦接到單獨的處理器中的每一者以控制系統2300。控制器2350可以是可以用在工業環境中以供控制各種腔室及子處理器的任何形式的一般用途電腦處理器、微控制器、微處理器等等中的一者。
該至少一個控制器2350可以具有處理器2352、耦接到處理器2352的記憶體2354、耦接到處理器2352的輸入/輸出設備2356、及用來在不同的電子部件之間通訊的支援電路2358。記憶體2354可以包括暫時性記憶體(例如隨機存取記憶體)及非暫時性記憶體(例如儲存器)中的一或更多者。
處理器的記憶體2354或電腦可讀取媒體可以是可容易取得的記憶體中的一或更多者,例如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、軟碟、硬碟、或任何其他形式的本端或遠端數位儲存器。記憶體2354可以保存指令集,該指令集可以由處理器2352操作以控制系統2300的參數及部件。支援電路2358耦接到處理器2352以供用常規方式支援處理器。電路可以包括例如快取記憶體、電源供應器、時脈電路、輸入/輸出電路系統、子系統等等。
一般可以將過程儲存在記憶體中作為軟體常式,該軟體常式在由處理器執行時使得處理腔室執行本揭示內容的過程。也可以由第二處理器(未示出)儲存及/或執行軟體常式,該第二處理器位於被處理器控制的硬體的遠端。也可以用硬體執行本揭示內容的方法中的一些或全部。如此,過程可以用軟體實施且使用電腦系統來執行、用硬體實施為例如特殊應用積體電路或其他類型的硬體實施方式、或實施為軟體及硬體的組合。軟體常式在由處理器執行時,將一般用途電腦變換成控制腔室操作使得過程被執行的特定用途電腦(控制器)。
在一些實施例中,控制器2350具有一或更多種配置以執行個別過程或子過程以執行方法。可以將控制器2350連接到中間部件及配置為操作該等中間部件,以執行方法的功能。例如,可以將控制器2350連接到氣閥、致動器、馬達、狹縫閥、真空控制器等等中的一或更多者及配置為控制該等部件。
一些實施例的控制器2350具有選自以下項目的一或更多種配置:用來在該複數個處理腔室之間移動機器人上的基板的配置;用來執行心軸拉出過程的配置;用來執行保形沉積過程的配置;用來執行各向同性蝕刻過程的配置;用來執行各向異性蝕刻過程的配置;用來執行間隙填充過程的配置;用來執行旋轉塗佈沉積過程的配置;用來執行回蝕過程的配置;用來執行氧化物層沉積過程的配置;用來執行氮化物層沉積過程的配置;用來執行間隔物沉積過程的配置;用來執行間隔物蝕刻過程的配置;用來執行第一切割過程的配置;用來針對第三線執行心軸拉出過程的配置;用來執行氧化物蝕刻過程的配置;用來執行旋轉塗佈材料蝕刻過程的配置;用來執行硼化物膜蝕刻過程的配置;用來執行灰化過程的配置;及/或用來執行氧化物移除過程的配置。
在上述的說明書中,已參照本揭示內容的具體示例性實施例來描述本揭示內容的實施例。顯然,可以在不脫離如以下申請專利範圍中所闡述的本揭示內容的實施例的較廣精神及範圍的情況下對該等實施例做出各種更改。因此,應就說明的角度而非限制的角度看待說明書及附圖。
100:等軸視圖
101:基板
102:間隔材料
103:防反射塗層(ARC)
104:頂面
105:基板表面
110:正視圖
200:等軸視圖
201:第一間隔材料
210:正視圖
300:等軸視圖
301:第一線
302:頂面
310:正視圖
400:等軸視圖
410:正視圖
500:等軸視圖
501:間隔材料
510:正視圖
600:等軸視圖
601:第二線
602:溝槽
603:頂面
610:正視圖
700:等軸視圖
701:碳材料
702:開口
703:碳間隙填充材料
704:覆蓋碳材料
705:頂面
710:正視圖
800:等軸視圖
801:SOC層
802:碳材料
810:正視圖
900:等軸視圖
910:正視圖
1000:等軸視圖
1001:氧化物層
1010:正視圖
1100:視圖
1101:氮化物層
1102:頂面
1110:正視圖
1200:等軸視圖
1201:第三線
1202:頂部
1203:溝槽
1300:等軸視圖
1301:第四間隔材料
1302:間隙
1310:視圖
1320:視圖
1330:視圖
1400:等軸視圖
1401:第四線
1402:開口
1403:頂面
1410:視圖
1420:視圖
1430:視圖
1500:等軸視圖
1501:開口
1510:視圖
1520:視圖
1530:視圖
1600:等軸視圖
1601:旋轉塗佈材料
1602:覆蓋層
1610:視圖
1620:視圖
1630:視圖
1700:等軸視圖
1701:頂面
1710:視圖
1720:視圖
1730:視圖
1800:等軸視圖
1801:開口
1810:視圖
1820:視圖
1830:視圖
1900:視圖
1910:視圖
1920:視圖
1930:視圖
2000:等軸視圖
2001:開口
2010:視圖
2020:視圖
2030:視圖
2100:等軸視圖
2101:開口
2110:視圖
2120:視圖
2130:視圖
2200:視圖
2201:圖案化的第一線
2202:圖案化的碳材料線
2210:視圖
2220:視圖
2230:視圖
2300:處理工具
2305:工廠介面
2306:機器人
2310:中央轉運站
2312:機器人
2314:隔離閥
2320:預清潔/緩衝腔室
2330:第一處理腔室
2340:處理腔室
2345:處理腔室
2350:控制器
2352:處理器
2354:記憶體
2356:輸入/輸出設備
2358:支援電路
2360:處理腔室
為了能夠詳細理解本揭示內容的上述特徵的方式,可以藉由參照實施例來獲得上文所簡要概述的本揭示內容的更特定說明,附圖中繪示了該等實施例中的一些。然而,要注意,附圖僅繪示此揭示內容的典型實施例,且因此不將該等附圖視為本揭示內容的範圍的限制,因為本揭示內容可以容許其他同等有效的實施例。如本文中所述的實施例藉由實例而非限制的方式而繪示於附圖的圖式中,在該等附圖中,類似的參考標號指示類似的元件。
圖1A繪示依據一個實施例的電子器件結構的等軸視圖;
圖1B繪示圖1A中所描繪的電子器件結構的正視圖;
圖2A是依據一個實施例在保形間隔物沉積過程之後的與圖1A類似的視圖;
圖2B繪示圖2A中所描繪的電子器件結構的正視圖;
圖3A是依據一個實施例在間隔物蝕刻過程之後的與圖2A類似的視圖;
圖3B繪示圖3A中所描繪的電子器件結構的正視圖;
圖4A是依據一個實施例在心軸拉出過程之後的與圖3A類似的視圖;
圖4B繪示圖4A中所描繪的電子器件結構的正視圖;
圖5A是依據一個實施例在間隔物上間隔物(spacer on spacer)沉積過程之後的與圖4A類似的視圖;
圖5B繪示圖5A中所描繪的電子器件結構的正視圖;
圖6A是依據一個實施例在第二間隔物蝕刻過程之後的與圖5A類似的視圖;
圖6B繪示圖6A中所描繪的電子器件結構的正視圖;
圖7A是依據一個實施例在間隙填充過程之後的與圖6A類似的視圖;
圖7B繪示圖7A中所描繪的電子器件結構的正視圖;
圖8A是依據一個實施例在旋轉塗佈材料沉積過程之後的與圖7A類似的視圖;
圖8B繪示圖8A中所描繪的電子器件結構的正視圖;
圖9A是依據一個實施例在回蝕過程之後的與圖8A類似的視圖;
圖9B繪示圖9A中所描繪的電子器件結構的正視圖;
圖10A是依據一個實施例在氧化物層沉積過程之後的與圖9A類似的視圖;
圖10B繪示圖10A中所描繪的電子器件結構的正視圖;
圖11A是依據一個實施例在氮化物層沉積過程之後的與圖10A類似的視圖;
圖11B繪示圖11A中所描繪的電子器件結構的正視圖;
圖12A是依據一個實施例在形成第三線之後的與旋轉90°的圖11A類似的視圖;
圖12B繪示圖12A中所描繪的電子器件結構的正切片;
圖12C繪示圖12A中所描繪的電子器件結構的在y-z平面上沿著線C-C截取的切片;
圖12D繪示圖12A中所描繪的電子器件結構的在y-z平面上沿著線D-D截取的切片;
圖13A是依據一個實施例在保形間隔物沉積之後的與圖12A類似的視圖;
圖13B繪示圖13A中所描繪的電子器件結構的正切片;
圖13C繪示圖13A中所描繪的電子器件結構的在y-z平面上沿著線C-C截取的切片;
圖13D繪示圖13A中所描繪的電子器件結構的在y-z平面上沿著線D-D截取的切片;
圖14A是依據一個實施例在間隔物蝕刻過程之後的與圖13A類似的視圖;
圖14B繪示圖14A中所描繪的電子器件結構的正切片;
圖14C繪示圖14A中所描繪的電子器件結構的在y-z平面上沿著線C-C截取的切片;
圖14D繪示圖14A中所描繪的電子器件結構的在y-z平面上沿著線D-D截取的切片;
圖15A是依據一個實施例在第一切割過程之後的與圖14A類似的視圖;
圖15B繪示圖15A中所描繪的電子器件結構的正切片;
圖15C繪示圖15A中所描繪的電子器件結構的在y-z平面上沿著線C-C截取的切片;
圖15D繪示圖15A中所描繪的電子器件結構的在y-z平面上沿著線D-D截取的切片;
圖16A是依據一個實施例在旋轉塗佈材料沉積之後的與圖15A類似的視圖;
圖16B繪示圖16A中所描繪的電子器件結構的正切片;
圖16C繪示圖16A中所描繪的電子器件結構的在y-z平面上沿著線C-C截取的切片;
圖16D繪示圖16A中所描繪的電子器件結構的在y-z平面上沿著線D-D截取的切片;
圖17A是依據一個實施例在回蝕過程之後的與圖16A類似的視圖;
圖17B繪示圖17A中所描繪的電子器件結構的正切片;
圖17C繪示圖17A中所描繪的電子器件結構的在y-z平面上沿著線C-C截取的切片;
圖17D繪示圖17A中所描繪的電子器件結構的在y-z平面上沿著線D-D截取的切片;
圖18A是依據一個實施例在心軸拉出過程之後的與圖17A類似的視圖;
圖18B繪示圖18A中所描繪的電子器件結構的正切片;
圖18C繪示圖18A中所描繪的電子器件結構的在y-z平面上沿著線C-C截取的切片;
圖18D繪示圖18A中所描繪的電子器件結構的在y-z平面上沿著線D-D截取的切片;
圖19A是依據一個實施例在氧化物蝕刻過程之後的與圖18A類似的視圖;
圖19B繪示圖19A中所描繪的電子器件結構的正切片;
圖19C繪示圖19A中所描繪的電子器件結構的在y-z平面上沿著線C-C截取的切片;
圖19D繪示圖19A中所描繪的電子器件結構的在y-z平面上沿著線D-D截取的切片;
圖20A是依據一個實施例在用來移除第四線的回蝕過程之後的與圖19A類似的視圖;
圖20B繪示圖20A中所描繪的電子器件結構的正切片;
圖20C繪示圖20A中所描繪的電子器件結構的在y-z平面上沿著線C-C截取的切片;
圖20D繪示圖20A中所描繪的電子器件結構的在y-z平面上沿著線D-D截取的切片;
圖21A是依據一個實施例在灰化過程之後的與圖20A類似的視圖;
圖21B繪示圖21A中所描繪的電子器件結構的正切片;
圖21C繪示圖21A中所描繪的電子器件結構的在y-z平面上沿著線C-C截取的切片;
圖21D繪示圖21A中所描繪的電子器件結構的在y-z平面上沿著線D-D截取的切片;
圖22A是依據一個實施例在用來在基板上形成圖案化的線的氧化物移除過程之後的與圖21A類似的視圖;
圖22B繪示圖22A中所描繪的電子器件結構的正切片;
圖22C繪示圖22A中所描繪的電子器件結構的在y-z平面上沿著線C-C截取的切片;
圖22D繪示圖22A中所描繪的電子器件結構的在y-z平面上沿著線D-D截取的切片;及
圖23繪示用於與本揭示內容的一或更多個實施例一起使用的處理工具的示意表示。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記)
無
100:等軸視圖
101:基板
102:間隔材料
103:防反射塗層(ARC)
Claims (20)
- 一種形成一電子器件的方法,該方法包括以下步驟: 提供一基板,該基板包括: 複數條第一線,沿著一第一方向延伸,該等第一線包括一第一間隔材料, 複數條第二線,包括一第二間隔材料且沿著該第一方向延伸,該等第二線被佈置在該複數條第一線的任一側上且在相鄰的第二線之間具有暴露該基板的一部分的一溝槽, 執行一保形間隙填充過程以用碳間隙填充材料填充該溝槽以沿著該第一方向形成一碳線及沉積一覆蓋碳材料,該覆蓋碳材料具有與填充後的該溝槽中的該碳間隙填充材料對準的一開口; 在該碳材料上沉積一旋轉塗佈碳(SOC)層以填充該覆蓋碳材料中的該開口及覆蓋填充後的該溝槽中的該碳間隙填充材料以及該覆蓋碳材料;及 移除該SOC層及該覆蓋碳材料以暴露該第一間隔材料、該第二間隔材料、及該碳間隙填充材料的一頂面。
- 如請求項1所述的方法,其中該第一間隔材料包括一低溫氧化物。
- 如請求項1所述的方法,其中該第二間隔材料包括硼化矽。
- 如請求項1所述的方法,其中該碳材料包括一類金鋼石碳。
- 如請求項1所述的方法,其中該SOC層及該覆蓋碳材料是藉由一蝕刻過程來移除的,該蝕刻過程對該SOC層及該覆蓋碳材料具有1:1的選擇性。
- 如請求項1所述的方法,更包括以下步驟: 在該第一間隔材料、該第二間隔材料、及該碳間隙填充材料的該頂面上沉積一氧化物層;及 在與該第一方向不同的一第二方向上沉積一第三間隔材料的複數條隔開的第三線,使得該等第三間隔線與該等第一間隔線及該碳線交叉。
- 如請求項1所述的方法,更包括以下步驟:在該等隔開的第三材料線的任一側上形成第四間隔材料線,從而在相鄰的第四間隔材料線之間留下暴露該氧化物層的一頂面的一溝槽,該溝槽沿著該第二方向延伸。
- 如請求項7所述的方法,更包括以下步驟:通過該溝槽蝕刻該第一間隔材料以暴露該基板的部分。
- 如請求項8所述的方法,更包括以下步驟:在該基板的受暴的該等部分上沉積一旋轉塗佈碳膜以填充該溝槽。
- 如請求項9所述的方法,更包括以下步驟:蝕刻該第三間隔材料以形成沿著該第二方向延伸的溝槽。
- 如請求項10所述的方法,更包括以下步驟:通過該等溝槽蝕刻該氧化物層以暴露該第二間隔材料的部分及在該氧化物層中形成沿著該第二方向延伸的溝槽。
- 如請求項11所述的方法,更包括以下步驟:移除該第四間隔材料以暴露該氧化物層。
- 如請求項12所述的方法,更包括以下步驟:移除該旋轉塗佈碳膜以暴露該基板的部分及形成沿著該第二方向延伸的一溝槽。
- 如請求項13所述的方法,更包括以下步驟:移除該氧化物層及該第二間隔材料以形成一圖案化的基板,該圖案化的基板具有沿著該第一方向延伸的碳材料線及沿著該第一方向延伸的第二間隔材料線,在該等碳材料線中具有沿著該第二方向延伸的斷口,在該等第二間隔材料線中具有沿著該第二方向延伸的斷口。
- 一種形成一電子器件的方法,該方法包括以下步驟: 提供一基板,該基板包括:複數條第一線,沿著一第一方向延伸;複數條碳材料線,沿著該第一方向延伸,該等碳材料線中的每一者均藉由一第二線與相鄰的第一線分開;一氧化物層,位於該等第一線、該等第二線、及該等碳材料線上;及複數條第三線,位於該氧化物層上,該等第三線沿著與該第一方向不同的一第二方向延伸且被分隔以在相鄰的第三線之間形成溝槽; 執行一保形間隙填充過程以用一第四間隔材料填充相鄰的第三線之間的該溝槽; 移除該第四間隔材料的部分以提供該第四間隔材料的複數條第四線,該等第四線中的每一者均與一第三線相鄰,使得每條第三線均在該第三線的任一側上具有一第四線,及形成暴露該氧化物層的一開口;及 執行一第一切割蝕刻過程以移除該氧化物層以及該等第一線及該等碳材料線的在該氧化物層下方的部分,從而留下該等第二線。
- 如請求項15所述的方法,更包括以下步驟:在該開口中沉積一旋轉塗佈材料以填充由該等第一線及該等碳材料線的該等部分的移除所產生的空間,使得該等第三線及該等第四線的一頂面暴露。
- 如請求項16所述的方法,更包括以下步驟:蝕刻該等第三線及該等第三線下方的該氧化物層,以暴露該等第一線、該等第二線、及該等碳材料線的一頂面。
- 如請求項17所述的方法,更包括以下步驟:移除該等第四線及該旋轉塗佈材料。
- 如請求項18所述的方法,更包括以下步驟:移除該氧化物層及該等第二線,以提供具有圖案化的第一線及圖案化的碳材料線的一基板。
- 一種用於形成一半導體器件的處理工具,該處理工具包括: 一中央轉運站,具有圍繞該中央轉運站設置的複數個處理腔室; 一機器人,位於該中央轉運站內且被配置為在該複數個處理腔室之間移動一基板; 一第一處理腔室,連接到該中央轉運站,該第一處理腔室被配置為執行蝕刻過程; 一第二處理腔室,連接到該中央轉運站,該第二處理腔室被配置為執行沉積過程;及 一控制器,連接到該中央轉運站、該機器人、該第一處理腔室、該第二處理腔室中的一或更多者,該控制器具有選自以下項目的一或更多種配置:一第一配置,用來在該複數個處理腔室之間移動該機器人上的一基板;一第二配置,用來在該等處理腔室中的一或更多者中執行一保形間隙填充過程;一第三配置,用來執行一或更多個蝕刻過程;一第四配置,用來執行一化學機械平坦化過程;及一第五配置,用來執行一光刻過程。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130059440A1 (en) * | 2011-09-01 | 2013-03-07 | Applied Materials, Inc. | Selective suppression of dry-etch rate of materials containing both silicon and nitrogen |
US20130244430A1 (en) * | 2012-03-15 | 2013-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double Patterning Method for Semiconductor Devices |
US20140017889A1 (en) * | 2012-07-12 | 2014-01-16 | SK Hynix Inc. | Method for forming fine pattern of semiconductor device using double spacer patterning technology |
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---|---|---|---|---|
KR100640640B1 (ko) * | 2005-04-19 | 2006-10-31 | 삼성전자주식회사 | 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법 |
US8741788B2 (en) * | 2009-08-06 | 2014-06-03 | Applied Materials, Inc. | Formation of silicon oxide using non-carbon flowable CVD processes |
US8507966B2 (en) * | 2010-03-02 | 2013-08-13 | Micron Technology, Inc. | Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same |
US8486611B2 (en) * | 2010-07-14 | 2013-07-16 | Micron Technology, Inc. | Semiconductor constructions and methods of forming patterns |
KR20120057141A (ko) * | 2010-11-26 | 2012-06-05 | 에스케이하이닉스 주식회사 | 반도체장치의 측벽콘택 형성 방법 |
US8741701B2 (en) * | 2012-08-14 | 2014-06-03 | International Business Machines Corporation | Fin structure formation including partial spacer removal |
US9269747B2 (en) * | 2012-08-23 | 2016-02-23 | Micron Technology, Inc. | Self-aligned interconnection for integrated circuits |
JP2014072226A (ja) | 2012-09-27 | 2014-04-21 | Tokyo Electron Ltd | パターン形成方法 |
US8927413B2 (en) * | 2012-11-12 | 2015-01-06 | Taiwan Semiconductor Manufacturing, Ltd. | Semiconductor structure and semiconductor fabricating process for the same |
US9362133B2 (en) * | 2012-12-14 | 2016-06-07 | Lam Research Corporation | Method for forming a mask by etching conformal film on patterned ashable hardmask |
US8822313B2 (en) * | 2012-12-20 | 2014-09-02 | Intermolecular, Inc. | Surface treatment methods and systems for substrate processing |
WO2014123177A1 (ja) * | 2013-02-08 | 2014-08-14 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
US9721784B2 (en) | 2013-03-15 | 2017-08-01 | Applied Materials, Inc. | Ultra-conformal carbon film deposition |
US9761489B2 (en) * | 2013-08-20 | 2017-09-12 | Applied Materials, Inc. | Self-aligned interconnects formed using substractive techniques |
WO2015060069A1 (ja) | 2013-10-22 | 2015-04-30 | 株式会社日立国際電気 | 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体 |
KR101860249B1 (ko) * | 2014-02-23 | 2018-05-21 | 도쿄엘렉트론가부시키가이샤 | 다수의 패터닝된 층을 교차시켜 패턴 밀도를 증가시키는 방법 |
US9209038B2 (en) * | 2014-05-02 | 2015-12-08 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits using self-aligned quadruple patterning |
KR102343859B1 (ko) * | 2015-01-29 | 2021-12-28 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
KR102338363B1 (ko) * | 2015-04-15 | 2021-12-09 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR102341458B1 (ko) * | 2015-04-15 | 2021-12-20 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
US9484202B1 (en) * | 2015-06-03 | 2016-11-01 | Applied Materials, Inc. | Apparatus and methods for spacer deposition and selective removal in an advanced patterning process |
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US9881794B1 (en) * | 2016-11-29 | 2018-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor methods and devices |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130059440A1 (en) * | 2011-09-01 | 2013-03-07 | Applied Materials, Inc. | Selective suppression of dry-etch rate of materials containing both silicon and nitrogen |
US20130244430A1 (en) * | 2012-03-15 | 2013-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double Patterning Method for Semiconductor Devices |
US20140017889A1 (en) * | 2012-07-12 | 2014-01-16 | SK Hynix Inc. | Method for forming fine pattern of semiconductor device using double spacer patterning technology |
TW201534556A (zh) * | 2013-11-07 | 2015-09-16 | Novellus Systems Inc | 用於進階圖案化之軟著陸奈米層 |
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Publication number | Publication date |
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