TWI749542B - 具有氣隙的半導體元件及其製備方法 - Google Patents

具有氣隙的半導體元件及其製備方法 Download PDF

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Abstract

本揭露提供一種半導體元件，包括一第一位元線與一第二位元線，係均設置在一半導體基底上；以及一介電結構，設置在該第一位元線的一側壁上。該第一位元線位在該第二位元線與該介電結構之間，而該第一位元線與該第二位元線以一氣隙分隔開。一種半導體的製備方法，包括在一半導體基底上形成一第一介電結構以及一第二介電結構；以及在該第一介電結構與該第二介電結構上形成一導電材料。該導電材料延伸進入一第一開口，該第一開口位在該第一介電結構與該第二介電結構之間。該製備方法亦包括部分地移除該導電材料,以在該第一開口中形成一第一位元線與一第二位元線。

Description

具有氣隙的半導體元件及其製備方法
本申請案主張2019/09/05申請之美國正式申請案第16/561,562號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及其製備方法。特別是有關於一種在導線(例如位元線)之間具有氣隙的半導體元件之製備方法。
由於結構簡單化，相較於例如靜態隨機存取記憶體(SRAMs)之其他記憶體，動態隨機存取記憶體(DRAMs)在每一單元晶片區中係可提供更多記憶胞。每一個DRAM係由複數個DRAM胞所組成，而每一DRAM胞具有一電容器以及一電晶體，該電容器係用於儲存資訊，該電晶體係耦接到該電容器，並在當該電容器充電或放電時，用於調節該電容器。在一讀取操作期間，一字元線(WL)係確證(assert)，並開啟該電晶體。該啟動的電晶體係允許電壓藉由一感測放大器經由一位元線(BL)穿越該電容器而被讀取。在寫入期間，在WL確證的同時，在BL上提供寫入資料。
為了滿足較大記憶儲存的需求，係已持續縮減DRAM記憶 體胞的規格，使得相當大地增加如此的DRAMs之封裝密度。然而，當DRAM記憶體胞規格需求被要求縮減尺寸時，導致增加寄生電容之電容耦合(capacitive coupling)係逐漸變成重要問題。據此，係降低DRAM記憶體胞的速度並負面地影響整個元件的效能。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一第一位元線，設置在一半導體基底上；以及一介電結構，設置在該第一位元線的一側壁上。該半導體元件還包括一第二位元線，設置在該半導體基底上。該第一位元線位在該第二位元線與該介電結構之間，且該第一位元線與該第二位元線以一氣隙分隔開。
在本揭露的一些實施例中，該介電結構直接接觸該第一位元線的該側壁。
在本揭露的一些實施例中，該第一位元線的一頂表面係高於該氣隙的頂表。
在本揭露的一些實施例中，該介電結構的一頂表面係高於該氣隙的一頂表面。
在本揭露的一些實施例中，該半導體元件還包括一密封介電層，該密封介電層設置在該第一位元線、該第二位元線、該介電結構以及該氣隙上，其中該密封介電層具有一突起部，係夾設在該第一位元線與該第二位元線之間。
在本揭露的一些實施例中，該密封介電層的該突起部具有一尖端，該尖端係朝向該半導體基底。
在本揭露的一些實施例中，該半導體元件還包括一第三位元線，該第三位元線位在該半導體基底上，其中該介電結構夾設在該第二位元線與該第三位元線之間。
本揭露的另一實施利提供一種半導體元件。該半導體元件包括一第一位元線以及一第二位元線，均設置在一半導體基底上。該第一位元線的一第一側壁與該第二位元線的一第二側壁係以一氣隙分隔開。該半導體元件亦包括一第一介電結構，設置在該第一位元線的一第三側壁上。該第三側壁係相對該第一位元線的該第一側壁設置。該半導體元件還包括一第二介電結構，設置在該第二位元線的一第四側壁上。該第四側壁係相對該第二位元線的該第二側壁設置。
在本揭露的一些實施例中，該半導體元件還包括：一密封介電層，覆蓋該第一位元線、該第二位元線以及該氣隙；以及一電容，設置在該密封介電層上。
在本揭露的一些實施例中，該第一位元線的一頂部具有一圓邊角，而該氣隙的一部份係在該密封介電層與該第一位元線的該圓邊角之間延伸。
在本揭露的一些實施例中，在該第一位元線與該第一介電結構之間的一界面具有一第一高度，在該第一位元線與氣隙之間的一界面具有一第二高度，而該第一高度係大於該第二高度。
在本揭露的一些實施例中，該半導體元件還包括：一主動區，由位在該半導體基底中的一絕緣結構所界定；以及一位元線接觸點， 設置在該主動區中，其中該第一位元線以該位元線接觸點電性連接該主動區，而該位元線接觸點包括一導電層以及一矽化金屬層，該矽化金屬層位在該導電層上。
本揭露之一實施例提供一種半導體元件的製備方法。該製備方法包括：在一半導體基底上形成一第一介電結構以及一第二介電結構；在該第一介電結構與該第二介電結構上形成一導電材料，其中該導電材料延伸進入一第一開口，而該第一開口位在該第一介電結構與該第二介電結構之間；部分地移除該導電材料，以在該第一開口中形成一第一位元線以及一第二位元線；以及在該第一位元線與該第二位元線上形成一密封介電層，使得一氣隙形成在該密封介電層與該半導體基底之間。
在本揭露的一些實施例中，在該導電材料部分移除之後，係暴露位在該第一位元線與該第二位元線之間的該半導體基底的一頂表面。
在本揭露的一些實施例中，該第一位元線直接接觸該第一介電結構，且該第二位元線直接接觸該第二介電結構。
在本揭露的一些實施例中，該第一位元線與該第二位元線以一第二開口分隔開，而該密封介電層延伸進入該第二開口的一頂部，以形成該氣隙。
在本揭露的一些實施例中，該半導體元件的製備方法，還包括：在該半導體基底中形成一第一位元線接觸點以及一第二位元線接觸點，其中該第一位元線接觸點與該第二位元線接觸點位在該第一介電結構與該第二介電結構之間。
在本揭露的一些實施例中，在該導電材料部份移除期間， 係移除該導電材料位在該第一位元線接觸點與該第二位元線接觸點之間的一部份。
在本揭露的一些實施例中，在部分移除該導電材料之前，係形成圍繞該導電材料的一凹處，而該凹處係位在該第一位元線接觸點與該第二位元線接觸點之間。
在本揭露的一些實施例中，該凹處的一底表面係高於該半導體基底的一頂表面。
依據本揭露的一些實施例中，係提供一種半導體元件的一些實施例。該半導體元件具有一第一位元線、一第二位元線以及一介電結構。該第一位元線位在該第二位元線與該介電結構之間，而該第二位元線與該第二位元線以一氣隙分隔開。因此，藉由具有低介電常數之氣隙而可降低位在第一位元線與該第二位元線之間的寄生電容，且可以提升半導體元件的速度。再者，第一位元線可避免由介電結構所提供之結構支撐所造成的倒榻，導致整體元件效能的改善。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
100:半導體元件
101:半導體基底
101T:頂表面
103:絕緣結構
105:主動區
107:絕緣線
109:字元線
111:導電層
113:矽化金屬層
115:位元線接觸點
117:介電結構
117T:頂表面
120:開口
122:凹處
123:導電材料
124:開口
125a:位元線
125b:位元線
125bT:頂表面
125c:位元線
125d:位元線
126:氣隙
126T:頂表面
127:密封介電層
127P:突起部
129:層間介電結構
131:電容
133:電容接觸點
10:製備方法
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
C:圓邊角
H1:高度
H2:高度
S1:側壁
S2:側壁
S3:側壁
S4:側壁
S5:側壁
S6:側壁
S7:側壁
S8:側壁
T:尖端
W1:寬度
W2:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更 全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一些實施例中一種半導體元件的頂視示意圖。
圖2為依據本揭露一些實施例中該半導體元件在圖1中沿剖線A-A’的剖視示意圖。
圖3為依據本揭露一些實施例中一種半導體元件製備方法的流程示意圖。
圖4為依據本揭露一些實施例中製備半導體元件的各中間步驟其中之一的頂視示意圖。
圖5為依據本揭露一些實施例中製備半導體元件的各中間步驟其中之一且在圖4中沿剖線A-A’的剖視示意圖。
圖6為依據本揭露一些實施例中製備半導體元件的各中間步驟其中之一的頂視示意圖。
圖7為依據本揭露一些實施例中製備半導體元件的各中間步驟其中之一且在圖6中沿剖線A-A’的剖視示意圖。
圖8為依據本揭露一些實施例中製備半導體元件的各中間步驟其中之一的頂視示意圖。
圖9為依據本揭露一些實施例中製備半導體元件的各中間步驟其中之一且在圖8中沿剖線A-A’的剖視示意圖。
圖10為依據本揭露一些實施例中製備半導體元件的各中間步驟其中之一的頂視示意圖。
圖11為依據本揭露一些實施例中製備半導體元件的各中間步驟其中之一且在圖10中沿剖線A-A’的剖視示意圖。
圖12為依據本揭露一些實施例中製備半導體元件的各中間步驟其中 之一的頂視示意圖。
圖13為依據本揭露一些實施例中製備半導體元件的各中間步驟其中之一且在圖12中沿剖線A-A’的剖視示意圖。
圖14為依據本揭露一些實施例中製備半導體元件的各中間步驟其中之一的頂視示意圖。
圖15為依據本揭露一些實施例中製備半導體元件的各中間步驟其中之一且在圖14中沿剖線A-A’的剖視示意圖。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。
圖1為依據本揭露一些實施例中一半導體元件100的頂視示意圖，而圖2為依據本揭露一些實施例中半導體元件100沿圖1中剖線A-A’的剖視示意圖。依據如圖1及圖2所示的一些實施例，半導體元件100包括設置在一半導體基底101上的複數個位元線125a、125b、125c、125d、複數個介電結構117以及複數個氣隙126。理應理解，該等介電結構117與該等氣隙126交錯地插設在該等位元線125a、125b、125c、125d之間。
在一些實施例中，位元線125a、125b、125c、125d藉由複數個位元線接觸點115而電性連接在半導體基底101中的複數個主動區105，該等位元線接觸點115係位在該等位元線125a、125b、125c、125d下方。該等主動區105係由在半導體基底101中的複數個絕緣結構103所界定，該等主動區105包括源極/汲極(S/D)區。(絕緣結構103與該等主動區105的詳細布局係如圖4所示。)該等S/D區可具有一導電型(例如N-type)，其係不同於半導體基底101。
此外，依據如圖1及圖2所示的一些實施例中，一密封介電層127覆蓋位元線125a、125b、125c、125d、該等介電結構117以及該等氣隙126，一層間介電(ILD)結構129設置在密封介電層127上，而複數個電容131設置在ILD結構129中。依據如圖1所示的一些實施例中，該等電 容131藉由複數個電容接觸點133而電性連接到位在半導體基底101中的該等主動區105。
雖然位元線125a、125b、125c、125d與該等介電結構117如圖1所示形成如波浪線，但本揭露並不以此為限。位元線125a、125b、125c、125d與該等介電結構117的形狀可依據實際應用而改變。此外，半導體元件100亦包括複數個字元線109以及複數個絕緣線107，而該等字元線109與該等位元線125a、125b、125c、125d相互交叉設置。該等字元線109與該等絕緣線107的布局係如圖4所示，並將於後詳述。在一些實施例中，半導體元件100為一動態隨機存取記憶體(DRAM)。
圖3為依據本揭露一些實施例中該半導體裝置100之製備方法10的流程示意圖，該製備方法10包括步驟S11、S13、S15、S17、S19、S21以及S23。圖3的步驟S11到S23係連接圖1、圖2及圖4至圖5進行詳細說明。
圖4為依據本揭露一些實施例中製備半導體元件100的各中間步驟其中之一的頂視示意圖，而圖5為依據本揭露一些實施例中製備半導體元件100的各中間步驟其中之一且在圖4中沿剖線A-A’的剖視示意圖。
如圖4及圖5所示，係提供半導體基底101。半導體基底101可為一半導體晶圓，例如一矽晶圓。或者是，半導體基底101可包括元素半導體材料(elementary semiconductor materials)、化合物半導體材料(compound semiconductor materials)，及/或合金半導體材料(alloy semiconductor materials)。元素半導體材料的例子可包括晶體矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、 鍺(germanium)及鑽石(diamond)，但並不以此為限。化合物半導體材料的例子可包括碳化矽(silicon carbide))、砷化鎵(gallium arsenic,GaAs)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)或銻化銦(indium antimonide)，但並不以此為限。合金半導體材料的例子可包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、以及GaInAsP，但並不以此為限。
在一些實施例中，半導體基底101包括一磊晶層(epitaxial layer)。舉例來說，半導體基底101具有一磊晶層，係覆蓋一塊狀半導體(bulk semiconductor)。在一些實施例中，半導體基底101係為絕緣層上覆半導體(semiconductor on insulator)基底，其係可具有一基底、在該基底上的一埋入氧化層，以及在該埋入氧化層上的一半導體層，例如絕緣層上覆矽(silicon-on-insulator，SOI)基底、絕緣體上覆矽鍺(silicon germanium on insulator，SGOI)基底、或絕緣層上覆鍺(germanium-on-insulator，GOI)基底。該等絕緣層上覆半導體基底係可使用植氧(SIMOX)、晶元接合(wafer bonding)及/或其他適合的方法。
請繼續參考圖4及圖5，該等絕緣結構103形成在半導體基底101中，而依據本揭露的一些實施例，該等絕緣結構103為淺溝隔離(STI)結構。在其他的實施例中，該等絕緣結構103為局部矽氧化(local oxidation of silicon，LOCOS)結構(圖未示)。在這些例子中，部分的絕緣結構103埋置在半導體基底101中，其他部分的隔離結構103從半導體基底101的頂表面突出。此外，該等絕緣結構103可由氧化矽、氮化矽、氮氧化矽或其他適合的介電材料所製。
再者，該等絕緣結構103界定出在半導體基底101中的主動 區105，而該等主動區105包括多個S/D區。在一些實施例中，該等主動區105的該等S/D區係以一或多個離子植入製程所形成，而如硼(boron，B)或BF2的P型摻雜物或如磷(phosphorous，P)或砷(arsenic，As)的N型摻雜物，係可植入到該等主動區105中，以形成該等S/D區。
接下來，依據如圖4及圖5所示的一些實施例中，該等字元線109與該等絕緣線107係形成在半導體基底101中。個別的步驟係繪示在如圖3所示之製備方法10中的步驟S11。在一些實施例中，每一字元線109具有一埋入閘極電極(圖未示)。在一些實施例中，每一字元線109亦具有一閘極介電層(圖未示)，閘極介電層係位在埋入閘極電極與半導體基底101之間。
在一些實施例中，該等埋入閘極電極係由一導電材料所製，例如鋁、銅、鎢、鈦、鉭或其他適用的材料，而該等閘極介電層係由氧化矽、氮化矽、氮氧化矽、具有高介電常數(高k值)的一介電材料或其組合所製。
此外，該等絕緣線107係可用於將屬於相同主動區105的該等電晶體族群相互絕緣，而該等絕緣線107係可與該等字元線109相互平行設置。在一些實施例中，該等絕緣線107係由氧化矽、氮化矽、氮氧化矽、或其組合、或其他適合的材料。再者，每一絕緣線107係可包括一單一層或多層。
在一些實施例中，該等字元線109係由蝕刻與沉積製程所製。首先，該等溝槽係以一蝕刻製程而形成在半導體基底101中。蝕刻製程係可包括一乾蝕刻製程或一濕蝕刻製程。在形成該等溝槽之後，係可執行一或多個沉積製程以在該等溝槽中形成該等字元線109，而沉積製程係 可包括化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程，一旋塗(spin coating)製程，或其他適用的製程。
在執行沉積製程之後，係可執行如化學機械研磨(CMP)的一平坦化製程，使得該等字元線109的頂表面與半導體基底10的頂表面為共面。用於形成該等絕緣線107的一些製程係類似於或相同於用於形成該等字元線109的製程，因此在本文中不再重複詳述。在一些實施例中，該等字元線109與該等絕緣線107係個別獨自形成。舉例來說，在一些實施例中，該等絕緣線107係在該等字元線109之前形成。
圖6為依據本揭露一些實施例中製備半導體元件100的各中間步驟其中之一的頂視示意圖，而圖7為依據本揭露一些實施例中製備半導體元件100的各中間步驟其中之一且在圖6中沿剖線A-A’的剖視示意圖。
依據如圖4及圖7所示的一些實施例中，在形成該等字元線107之後，該等位元線接觸點115係形成在半導體基底101中。個別的步驟係繪示在如圖3所示之製備方法10中的步驟S13。更特別的是，該等位元線接觸點115係形成在該等主動區105的該等S/D區中。
在一些實施例中，每一位元線接觸點115係包括一導電層111以及一矽化金屬層113，矽化金屬層113係在導電層111上。在一些實施例中，該等導電層111多晶矽、鎢、鋁、銅、鎳、鈷、其他導電材料或其組合所製，而該等矽化金屬層113係由矽化鈷、矽化鈦、矽化鉭、矽化鎳、矽化銅、矽化鎢、矽化鉬、其他適用的材料或其組合所製。
在一些實施例中，該等位元線接觸點115係以蝕刻及沉積製程所形成。用於形成該等位元線接觸點115的一些製程係類似於或相同 於用於形成該等字元線的製程，因此不再在文中重複詳述。在一些實施例中，該等矽化金屬層113係將一金屬材料(例如鈷)沉積在該等導電層111上，並在金屬材料上執行一熱處理，以從金屬材料形成矽化金屬層(例如矽化鈷)。在執行熱處理製程之後，係可執行如化學機械研磨(CMP)的一平坦化製程，使得該等位元線接觸點115的頂表面與半導體基底101的頂表面為共面。
圖8為依據本揭露一些實施例中製備半導體元件100的各中間步驟其中之一的頂視示意圖，而圖9為依據本揭露一些實施例中製備半導體元件100的各中間步驟其中之一且在圖8中沿剖線A-A’的剖視示意圖。
在形成該等位元線接觸點115之後，依據如圖8及圖9所示的一些實施例中，該等介電結構117係形成在半導體基底101之頂表面上。個別的步驟係繪示在如圖3所示之製備方法10中的步驟S15。此外，半導體基底101的頂表面係藉由複數個開口120而部分地暴露，該等開口120係位在該等介電結構117之間。
在一些實施例中，該等介電結構117係由低介電常數的介電材料所製。在一些實施例中，低介電常數的介電材料具有一介電常數(k值)係小於4。低介電常數的介電材料之例子係包括氧化矽、氮化矽、氮碳化矽(silicon carbonitride，SiCN)、氮碳氧化矽(silicon oxide carbonitride，SiOCN)、摻氟矽玻璃(fluorinated silica glass)、碳摻雜氧化矽(carbon doped silicon oxide)、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、雙苯基環丁烯(bis-benzocyclobutenes，BCB)，或聚醯亞胺(polyimide)，但並不以此為限。
在其他的實施例中，該等介電結構117係由超低介電常數(ELK)介電材料所製，其具有小於2.5的介電常數。在一些實施例中，ELK介電材料包括碳摻雜氧化矽(carbon doped silicon oxide)、聚四氟乙烯(polytetrafluoroethylene，PTFE，Teflon)、碳氧化矽聚合物(silicon oxycarbide polymers，SiOC)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、甲基倍半矽氧烷(methyl silsesquioxane，MSQ)、聚芳醚(polyarylether，PAE)、SILKTM(可自美國密西根州的Midland的Dow Chemical取得)、BLACK DIAMONDTM(Applied Materials公司產品)、CotalTM(Novellus System公司產品)、乾凝膠(xerogel)、氣凝膠多孔聚合物(aerogel porous polymer)，及/或其他適合的材料。
在一些實施例中，該等介電結構117係由一沉積製程、一圖案化製程以及一蝕刻製程所形成。首先，一介電層(圖未示)係可以沉積製程而形成在半導體基底101的頂表面上。沉積製程可包括CVD製程、PVD製程、旋圖製程或其他適用的製程。接下來，在後續的圖案化製程期間，一圖案化遮罩(圖未示)係可形成在介電層上，且在接下來使用圖案化遮罩當作一遮罩的蝕刻製程期間，係可蝕刻介電層。
因此，係獲得該等介電結構117，而每一開口120係形成在二相鄰介電結構117之間。理應理解的是，每一開口具有一寬度W1，該等開口120的寬度W1係足夠寬以允許鄰近相同字元線109的至少二位元線接觸點115藉由其中一開口120而暴露。
圖10為依據本揭露一些實施例中製備半導體元件100的各中間步驟其中之一的頂視示意圖，而圖11為依據本揭露一些實施例中製備半導體元件100的各中間步驟其中之一且在圖10中沿剖線A-A’的剖視示意 圖。
在形成該等介電結構117之後，依據如圖10及圖11所示的一些實施例中，導電材料123係形成在該等介電結構117上，且導電材料123係延伸進入該等開口120中。個別的步驟係繪示在如圖3所示之製備方法10中的步驟S17。理應理解的是，導電材料123係覆蓋半導體基底101之頂表面藉由該等開口而暴露的部分。
在一些實施例中，導電材料123係由鎢、鋁、銅、鎳、鈷、其他導電材料或其組合所製。在一些實施例中，導電材料123係由一沉積製程所形成。沉積製程係可包括一電鍍(electroplating)製程、CVD製程、PVD製程、旋塗製程、無電鍍(electroless plating)製程，或其他適用的製程。
此外，由於導電材料123係保形地形成在該等介電結構117上，因此在一些實施例中，多個凹處122係形成在導電材料123上，並圍繞導電材料123而形成。在一些實施例中，該等凹處122係形成在相鄰的位元線接觸點115之間，而該等凹處122的底表面係高於半導體基底101的頂表面。再者，由於該等開口120足夠寬，因此充填在該等開口120中的導電材料123之部分並未形成空隙(voids)，因此改善半導體元件100的整體效能。
圖12為依據本揭露一些實施例中製備半導體元件100的各中間步驟其中之一的頂視示意圖，而圖13為依據本揭露一些實施例中製備半導體元件100的各中間步驟其中之一且在圖12中沿剖線A-A’的剖視示意圖。
在形成導電材料123之後，依據如圖12及圖13所示的一些 實施例中，係部分地移除導電材料123以在該等開口120中形成該等位元線125a、125b、125c以及125d，而位元線125a與125b以一開口124分隔開，位元線125c與125d以另一開口124分隔開。個別的步驟係繪示在如圖3所示之製備方法10中的步驟S19。理應理解的是，每一開口124具有一寬度W2，而該等開口120的寬度W1係大於該等開口124的寬度W2。
在一些實施例中，藉由執行一蝕刻製程以部分地移除導電材料123，而在執行蝕刻製程之後，半導體基底120之部分的頂表面101T係藉由該等開口124而暴露。在一些實施例中，蝕刻製程係為一非等向性蝕刻製程，其係在所有位置垂直地移除一類似數量的導電材料123，留下沿著該等介電結構117之側壁的該等位元線125a、125b、125c以及125d。
在一些實施例中，蝕刻製程包括一乾蝕刻製程、一濕蝕刻製程或其組合。理應理解的是，在用於形成該等位元線125a、125b、125c以及125d的製程期間，該等介電結構117係可當作支撐件使用。因此，該等125a、125b、125c以及125d係可避免倒榻。這對於具有高深寬比(aspect ratios)的該等位元線125a、125b、125c以及125d是特別關鍵的。
理應理解的是，至少二位元線125a、125b、125c以及125d係形成在每一開口120中，而在形成導電材料123之前，該等位元線125a、125b、125c以及125d係分別地電性連接由相同開口120所暴露的位元線接觸點115。再者，每一位元線125a、125b、125c以及125d具有直接接觸該等介電結構117的一側壁，以及暴露在該等開口124中的一相對側壁。
更特別地是，位元線125a具有一側壁S1以及一相對側壁 S2，位元線125b具有一側壁S3以及一相對側壁S4，位元線125c具有一側壁S5以及一相對側壁S6，位元線125d具有一側壁S7以及一相對側壁S8。在一些實施例中，側壁S1、S4、S5以及S8係直接接觸該等介電結構117，而側壁S2、S3、S6以及S7係暴露在該等開口124中。
在一些實施例中，該等位元線125a、125b、125c以及125d的頂表面係大致與該等介電結構117的頂表面位在同一水平面。在本揭露的內容中，字詞「大致地」係意指較佳者為90%，更佳者為95%，甚至更佳者為98%，而最佳者為99%。在一些實施例中，該等位元線125a、125b、125c以及125d鄰近該等開口124處係具有圓邊角C。
在形成該等開口124之後，依據如圖14及圖15所示的一些實施例中，密封介電層127係形成在該等位元線125a、125b、125c以及125d上，使得該等氣隙126形成在密封介電層127與半導體基底101的頂表面101T之間。個別的步驟係繪示在如圖3所示之製備方法10中的步驟S21。理應理解的是，密封介電層127延伸進入該等開口124的頂部，以形成該等氣隙126。
在一些實施例中，密封介電層127係由氧化矽、氮化矽、氮氧化矽、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽玻璃(boron phosphate silicate glass，BPSG)、低介電常數介電材料，及/或其他適用的材料所製。在一些實施例中，密封介電層127係由CVD製程、PVD製程、原子層沉積(atomic layer deposition，ALD)製程、旋塗製程，或其他適用的製程所形成。
在一些實施例中，密封介電層127係由旋塗製程所形成，而該等開口124易於由密封介電層127所密封，而在密封介電層127與該等 開口124之間具有該等氣隙126，而不是藉由密封介電層127整個填滿。因此，依據如圖15所示的一些實施例中，該等氣隙126係被密封介電層127、該等位元線125a、125b、125c以及125d以及半導體基底101的頂表面101T所包圍。
在一些實施例中，該等位元線125a、125b、125c以及125d的頂表面以及該等介電結構117的頂表面，係高於該等氣隙126的頂表面。舉例來說，如圖15所示，位元線125b的頂表面125bT以及該等介電結構117的頂表面117T，係高於該等氣隙126的頂表面126T。在一些實施例中，密封介電層127具有一突起部127P，係夾設在相鄰位元線125a、125b、125c以及125d之間，而該等突起部127P具有尖端T，係朝向半導體基底101的頂表面101T。在一些實施例中，部分的氣隙126係在密封介電層127與該等位元線125a、125b、125c以及125d的圓邊角C之間延伸。
再者，在一些實施例中，該等位元線125a、125b、125c以及125d與該等介電結構117之間的界面之高度，係大於該等位元線125a、125b、125c以及125d與該等氣隙126之間的界面之高度(意即，該等位元線125a、125b、125c以及125d的側壁部分並未被密封介電層127所覆蓋，而是暴露在該等氣隙126中)。舉例來說，如圖15所示，位元線125a與介電結構117之間的界面具有一高度H1，位元線125a與氣隙126之間的界面具有一高度H2，而高度H1係大於高度H2。該等位元線125b、125c以及125d具有類似於前述位元線125a的特徵，因此文中不再重複詳述。此外，部分的密封介電層127係可落入該等開口124中，並部分地覆蓋半導體基底101的頂表面。
在形成密封介電層127之後，係可選擇地執行一平坦化製 程。在一些實施例中，平坦化製程包括一磨削製程(grinding process)、CMP製程、一蝕刻製程、其他適用的製程，或其組合。
接下來，依據如圖1及圖2所示的一些實施例中，ILD結構129形成在密封介電層127上，而電容131形成在ILD結構129上。個別的步驟係繪示在如圖3所示之製備方法10中的步驟S23。
用於形成ILD結構129的一些材料與製程，係類似於或相同於用於形成密封介電層127，因此文中不再重複詳述。在一些實施例中，ILD結構129的材料係不同於密封介電層129的材料，使得在電容131形成期間，IDL結構129的蝕刻選擇性相對於密封介電層127是高的。再者，該等電容131係由導電材料所製，例如多晶矽、鎢、銅，而用於形成該等電容131的一些製程，係類似於或相同於用於形成該等位元線接觸點115的製程，因此文中不再重複詳述。
理應理解的是，該等電容131藉由該等電容接觸點133而電性連接到再半導體基底101中的該等主動區105。在一些實施例中，該等電容接觸點133係穿經該等介電結構117。在形成該等電容131之後，係獲得半導體元件100。在本實施例中，半導體元件100係為一動態隨機存取記憶體(DRAM)。
在一些實施例中，該等介電結構117設置在位元線125a的側壁S1上、位元線125b的側壁S4上、位元線125c的側壁S5上以及位元線125d的側壁S8上。位元線125a的側壁S2以及位元線125b的側壁S3係以其中一氣隙126分隔開，位元線125c的側壁S6以及位元線125d的側壁S7係以另一氣隙126分隔開。
係提供一半導體元件及其製備方法的該等實施例。半導體 元件包括該等位元線、該等介電結構以及該等氣隙。相鄰位元線係藉由該等氣隙與該等介電結構而交錯地交叉。因此，係可藉由該等氣隙而減少在該等位元線之間的寄生電容，而該等氣隙係具有低介電常數，且係可提升半導體元件的速度。
再者，在該等位元線之前即形成該等介電結構，而在形成該等位元線期間，該等介電結構係可當成支撐件使用。因此，該等位元線係可避免崩塌。此外，由於在二相鄰介電結構之間的該等開口足夠寬，因此其係有益於無須空隙即可形成第一位元線及第二位元線。據此，係可改善半導體元件的整體效能。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一第一位元線，設置在一半導體基底上；以及一介電結構，設置在該第一位元線的一側壁上。該半導體元件還包括一第二位元線，設置在該半導體基底上。該第一位元線位在該第二位元線與該介電結構之間，且該第一位元線與該第二位元線以一氣隙分隔開。
本揭露的另一實施利提供一種半導體元件。該半導體元件包括一第一位元線以及一第二位元線，均設置在一半導體基底上。該第一位元線的一第一側壁與該第二位元線的一第二側壁係以一氣隙分隔開。該半導體元件亦包括一第一介電結構，設置在該第一位元線的一第三側壁上。該第三側壁係相對該第一位元線的該第一側壁設置。該半導體元件還包括一第二介電結構，設置在該第二位元線的一第四側壁上。該第四側壁係相對該第二位元線的該第二側壁設置。
本揭露之一實施例提供一種半導體元件的製備方法。該製備方法包括：在一半導體基底上形成一第一介電結構以及一第二介電結 構；在該第一介電結構與該第二介電結構上形成一導電材料，其中該導電材料延伸進入一第一開口，而該第一開口位在該第一介電結構與該第二介電結構之間；部分地移除該導電材料，以在該第一開口中形成一第一位元線以及一第二位元線；以及在該第一位元線與該第二位元線上形成一密封介電層，使得一氣隙形成在該密封介電層與該半導體基底之間。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:半導體元件
101:半導體基底
103:絕緣結構
105:主動區
111:導電層
113:矽化金屬層
115:位元線接觸點
117:介電結構
125a:位元線
125b:位元線
125c:位元線
125d:位元線
126:氣隙
127:密封介電層
129:層間介電結構
131:電容
H1:高度
H2:高度
S1:側壁
S2:側壁
S3:側壁
S4:側壁
S5:側壁
S6:側壁
S7:側壁
S8:側壁

Claims (19)

  1. 一種半導體元件，包括：一第一位元線，設置在一半導體基底上；一介電結構，設置在該第一位元線的一側壁上；以及一第二位元線，設置在該半導體基底上，其中該第一位元線位在該第二位元線與該介電結構之間，且該第一位元線與該第二位元線以一氣隙分隔開；一密封介電層，覆蓋該第一位元線、該第二位元線以及該氣隙；以及其中該第一位元線的一頂部具有一圓邊角，而該氣隙的一部份係在該密封介電層與該第一位元線的該圓邊角之間延伸。
  2. 如請求項1所述之半導體元件，其中該介電結構直接接觸該第一位元線的該側壁。
  3. 如請求項1所述之半導體元件，其中該第一位元線的一頂表面係高於該氣隙的頂表面。
  4. 如請求項1所述之半導體元件，其中該介電結構的一頂表面係高於該氣隙的一頂表面。
  5. 如請求項1所述之半導體元件，還包括一密封介電層，該密封介電層 設置在該第一位元線、該第二位元線、該介電結構以及該氣隙上，其中該密封介電層具有一突起部，係夾設在該第一位元線與該第二位元線之間。
  6. 如請求項5所述之半導體元件，其中該密封介電層的該突起部具有一尖端，該尖端係朝向該半導體基底。
  7. 如請求項1所述之半導體元件，還包括一第三位元線，該第三位元線位在該半導體基底上，其中該介電結構夾設在該第二位元線與該第三位元線之間。
  8. 一種半導體元件，包括：一第一位元線以及一第二位元線，均設置在一半導體基底上，其中該第一位元線的一第一側壁與該第二位元線的一第二側壁係以一氣隙分隔開；一第一介電結構，設置在該第一位元線的一第三側壁上，其中該第三側壁係相對該第一位元線的該第一側壁設置；一第二介電結構，設置在該第二位元線的一第四側壁上，其中該第四側壁係相對該第二位元線的該第二側壁設置；一密封介電層，覆蓋該第一位元線、該第二位元線以及該氣隙；以及其中該第一位元線的一頂部具有一圓邊角，而該氣隙的一部份係在該密封介電層與該第一位元線的該圓邊角之間延伸。
  9. 如請求項8所述之半導體元件，還包括：一電容，設置在該密封介電層上。
  10. 如請求項8所述之半導體元件，其中在該第一位元線與該第一介電結構之間的一界面具有一第一高度，在該第一位元線與氣隙之間的一界面具有一第二高度，而該第一高度係大於該第二高度。
  11. 如請求項8所述之半導體元件，還包括：一主動區，由位在該半導體基底中的一絕緣結構所界定；以及一位元線接觸點，設置在該主動區中，其中該第一位元線以該位元線接觸點電性連接該主動區，而該位元線接觸點包括一導電層以及一矽化金屬層，該矽化金屬層位在該導電層上。
  12. 一種半導體元件的製備方法，包括：在一半導體基底上形成一第一介電結構以及一第二介電結構；在該第一介電結構與該第二介電結構上形成一導電材料，其中該導電材料延伸進入一第一開口，而該第一開口位在該第一介電結構與該第二介電結構之間；部分地移除該導電材料，以在該第一開口中形成一第一位元線以及一第二位元線，其中該第一位元線的一頂部具有一圓邊角；以及在該第一位元線與該第二位元線上形成一密封介電層，使得一氣隙形成在該密封介電層與該半導體基底之間，該氣隙的一部份係在該密封介電層與該第一位元線的該圓邊角之間延伸。
  13. 如請求項12所述之半導體元件的製備方法，其中在該導電材料部分移除之後，係暴露位在該第一位元線與該第二位元線之間的該半導體基底的一頂表面。
  14. 如請求項12所述之半導體元件的製備方法，其中該第一位元線直接接觸該第一介電結構，且該第二位元線直接接觸該第二介電結構。
  15. 如請求項12所述之半導體元件的製備方法，其中該第一位元線與該第二位元線以一第二開口分隔開，而該密封介電層延伸進入該第二開口的一頂部，以形成該氣隙。
  16. 如請求項12所述之半導體元件的製備方法，還包括：在該半導體基底中形成一第一位元線接觸點以及一第二位元線接觸點，其中該第一位元線接觸點與該第二位元線接觸點位在該第一介電結構與該第二介電結構之間。
  17. 如請求項16所述之半導體元件的製備方法，其中在該導電材料部份移除期間，係移除該導電材料位在該第一位元線接觸點與該第二位元線接觸點之間的一部份。
  18. 如請求項16所述之半導體元件的製備方法，其中在部分移除該導電材料之前，係形成圍繞該導電材料的一凹處，而該凹處係位在該第一位元線接觸點與該第二位元線接觸點之間。
  19. 如請求項18所述之半導體元件的製備方法，其中該凹處的一底表面係高於該半導體基底的一頂表面。
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