TWI749098B - 半導體裝置的內連結構與其形成方法 - Google Patents

半導體裝置的內連結構與其形成方法 Download PDF

Info

Publication number
TWI749098B
TWI749098B TW106138493A TW106138493A TWI749098B TW I749098 B TWI749098 B TW I749098B TW 106138493 A TW106138493 A TW 106138493A TW 106138493 A TW106138493 A TW 106138493A TW I749098 B TWI749098 B TW I749098B
Authority
TW
Taiwan
Prior art keywords
trench
material layer
conductor
barrier
insulating material
Prior art date
Application number
TW106138493A
Other languages
English (en)
Other versions
TW201906118A (zh
Inventor
郭子駿
何建新
李明翰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201906118A publication Critical patent/TW201906118A/zh
Application granted granted Critical
Publication of TWI749098B publication Critical patent/TWI749098B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本揭露提供一種半導體裝置的內連結構。內連結構包含介層窗、與介層窗頂部具有重疊區域的溝渠，以及與介層窗底部具有重疊區域的第一導電材料層。內連結構也可包括形成於介層窗中的第二導電材料層，以及形成於溝渠中的第三導電材料層。第二導電材料層接觸第一導電材料層，且二個導電材料層之間沒有阻障。介層窗底部缺少阻障可減少內連結構的接觸阻抗。

Description

半導體裝置的內連結構與其形成方法
本揭露是有關於一種半導體裝置的內連結構及其形成方法，且特別是有關於一種介層窗底部表面沒有阻障層的內連結構及其形成方法，其可降低內連結構整體的阻抗。
隨著半導體科技的進步，縮小內連結構尺寸，以容置漸增的裝置密度。此內連結構尺寸的縮減增加了製造具有低阻抗和高信賴度的內連結構之半導體製造過程的複雜度。
本揭露的一個態樣在於提供一種在介層窗的底部表面不具有阻障層的內連結構。所述內連結構包含導電材料層、絕緣材料層、以第一金屬填充之介層窗、第一溝渠導體、第二溝渠導體與溝渠阻障。絕緣材料層形成於導電材料層上。介層窗形成於絕緣材料層中，且設置於導電材料層上，其中第一金屬接觸絕緣材料層。第一溝渠導體形成於介 層窗上，且第一溝渠導體位於絕緣材料層中。第二溝渠導體形成於絕緣材料層中。第二溝渠導體係橫向地離開介層窗。第一溝渠導體之底表面與第二溝渠導體之底表面係相互共平面。導電材料層於第一溝渠導體與第二溝渠導體下延伸。溝渠阻障接觸第一溝渠導體。
本揭露的一個態樣在於提供一種內連結構的形成方法。此形成方法包含形成第一導電材料層於基材上；形成絕緣材料層於第一導電材料層上方；形成介層窗於絕緣材料層中，其中介層窗的底部對第一導電材料層敞開；形成溝渠於絕緣材料層中的介層窗上；以第二導電材料層填入介層窗，其中第二導電材料層接觸第一導電材料層；及以第三導電材料層填入溝渠。
本揭露的一個態樣在於提供一種半導體裝置的內連結構。此內連結構包含第一導電材料之一層、絕緣材料層、介層窗導體，以及形成於絕緣材料層中之第一溝渠導體和第二溝渠導體。絕緣材料層位於第一導電材料之層上。介層窗導體包含金屬材料。金屬材料接觸第一導電材料之層與絕緣材料層。第一溝渠導體和第二溝渠導體之每一者包含第二導電材料與溝渠阻障。第一溝渠導體之溝渠阻障係位於介層窗導體上。第二溝渠導體之溝渠阻障係藉由絕緣材料層與介層窗導體相分離。第一導電材料之層於第一溝渠導體和第二溝渠導體下延伸。
100:基材
101:底層導體
102:絕緣材料層
104:介層窗
105:溝渠
106、401:介層窗加溝渠阻障
107、402、601:介層窗導體
108、404、603:溝渠導體
109、403、602:溝渠阻障
301、501、701:介層窗加溝渠導體
702:自形成阻障
800:方法
801、802、803、804、805:操作
a、b、c:寬度
h1、h2:高度
A-A’:剖線
d-d’:底部份
藉由以下詳細說明並配合圖式閱讀，可更容易 理解本揭露。在此強調的是，按照產業界的標準做法，各種特徵並未按比例繪製，僅為說明之用。事實上，為了清楚的討論，各種特徵的尺寸可任意放大或縮小。
[圖1A]為根據一些實施例繪示示範的內連結構的上視圖。
[圖1B]為根據一些實施例沿圖1A剖線A-A’繪示示範的內連結構的剖面圖。
[圖2A]至[圖2F]為根據一些實施例繪示在形成過程中的示範內連結構的剖面圖。
[圖3A]至[圖3C]為根據一些實施例繪示以雙鑲嵌製程所形成之示範的內連結構的剖面圖。
[圖4A]至[圖4G]繪示選擇性移除介層窗加溝渠阻障的一部份所形成的示範的內連結構的剖面圖。
[圖5A]至[圖5C]繪示以雙鑲嵌製程所形成之示範的內連結構的剖面圖。
[圖6A]至[圖6E]為根據一些實施例繪示不形成選擇性介層窗加溝渠阻障而形成的示範的內連結構的剖面圖。
[圖7A]至[圖7D]為根據一些實施例繪示具有自形成阻障的示範的內連結構的剖面圖。
[圖8]為根據一些實施例繪示示範的內連結構的形成方法的流程圖。
以下將配合參考的圖式說明範例的實施例。在圖式中，相似的元件符號通常指相同、功能性類似及/或結構類似的元件。
下面的揭露提供了許多不同的實施例或例示，用於實現本揭露的不同特徵。部件和安排的具體實例描述如下，以簡化本揭露之揭露。當然，這些是僅僅是例示並且不意在進行限制。例如，在接著的說明中敘述在第二特徵上方或上形成第一特徵可以包括在第一和第二特徵形成直接接觸的實施例，並且還可以包括一附加特徵可以形成第一特徵的形成第一和第二特徵之間的實施例，從而使得第一和第二特徵可以不直接接觸。此外，本公開可以在各種例示重複元件符號和/或字母。這種重複是為了簡化和清楚的目的，並不在本身決定所討論的各種實施例和/或配置之間的關係。
此外，空間相對術語，如「之下」、「下方」、「低於」、「上方」、「高於」等，在本文中可以用於簡單說明如圖中所示元件或特徵對另一元件(多個)或特徵(多個特徵)的關係。除了在圖式中描述的位向，空間相對術語意欲包含元件使用或步驟時的不同位向。元件可以其他方式定位(旋轉90度或者在其它方位)，並且本文中所使用的相對的空間描述，同樣可以相應地進行解釋。
特別說明的是，說明書中所提的「一實施例」、「一個實施例」、「一個示範實施例」、「示範」等，係指所說明的實施例可包括特定的特徵、結構或性質，但每個實施例並不一定包括所述特定的特徵、結構或性質。再者，上述字眼不一定指相同實施例。進一步，當一實施例針對特定特徵、結構或性質說明時，在其他實施例中施行上述特定特徵、結構或性質，應屬於本領域的技術人員的通常知識，無 論其他實施例是否明確說明。
可以了解的是，此處的措辭和用語是為了說明而非加以限制，以使本技術相關領域的人員可根據所教示的內容，詮釋本說明書的措辭和術語。
此處所使用「約」的用語係指一所給量的值在該值的±10%內變化，除非有特別註記者。
此處所使用「選擇性」的用語相當於二個材料在相同製程條件下，其成長速率、沉積速率、蝕刻速率或移除速率的比值。「選擇性的」、「選擇性地」、「排除的」、「排除地」的用語是當一材料在預定表面上的成長速率、沉積速率、蝕刻速率或移除速率為非預定表面上者的至少10倍時所使用。「微量(minimal)」的用語是用來指一材料的厚度小於所述材料的單層厚度。
此處所使用的「基材」的用語說明一材料，其中後續材料層係施加在所述材料上。基材本身可被圖案化，且施加在基材上的材料也可被圖案化，或可維持不被圖案化。再者，「基材」可為任何各式各樣的半導體材料，例如像是：矽、鍺、砷化鎵、磷化銦等。或者，基材可為電性不導電材料，例如像是：玻璃或藍寶石晶圓。
此處所使用的「高k」的用語相當於高介電常數。在半導體裝置結構和製程的領域中，高介電常數相當於大於二氧化矽介電常數的介電常數(即大於3.9)。
此處所使用的「垂直」的用語代表名義上與基材表面成直角。
此處所使用的「介層窗」的用語相當於具有頂 部、底部和側壁的垂直孔。介層窗的頂部相當於介層窗的高界線，介層窗的底部相當於介層窗的低界線。高和低都是指相較於較低處的基材的垂直方位。
此處所使用的「溝渠」的用語相當於盒子狀結構，其具有頂部、底部和至少一側壁。溝渠通常具有大於其寬度的長度。溝渠不一定具有尖稜角或銳邊。溝渠可具有不同尺寸、不同形狀和不同長度方向的不同區段。
此處所使用的「形成」或「所形成」的用語相當於加入或移除一或多個元件的一或多個操作。
本揭露提供各種示範的半導體裝置中的內連結構。本揭露也提供製造內連結構的示範方法，所述內連結構在小尺寸及高深寬比的結構中具有低內連阻抗和低接觸阻抗。
圖1A為根據一些實施例繪示示範的內連結構的上視圖。圖1B為根據一些實施例沿圖1A剖線A-A’繪示示範的內連結構的剖面圖。請參考圖1A，內連結構形成在基材100上。在一些實施例中，底層導體101可形成在基材100上。例如：底層導體101可形成為與基材100接觸。或者，例如：內連結構的一或多個中介層或絕緣材料可形成在底層導體101和基材100之間。在一些實施例中，底層導體101可為內連結構的金屬圖案化層。金屬圖案化層可包括金屬及/或阻障層，以避免金屬擴散至底層導體101中。在一些實施例中，底層導體101可為形成在矽上的導電區的圖案化層，例如像是：場效電晶體裝置的植入源極或汲極區。
請參考圖1B，絕緣材料層102形成於底層導體 101上。絕緣材料層102可由絕緣材料製得。所述絕緣材料例如包括未摻雜的二氧化矽、摻雜的二氧化矽、具有或不具有摻質的氮化矽，及具有或不具有摻質的氮氧化矽。在一些實施例中，絕緣材料層102可包括由根據一些實施例的不同絕緣材料所製成的複數個層。
請參考圖1A，介層窗104和溝渠105可形成在絕緣材料層102中。請參考圖1B，剖面圖繪示介層窗104的底部接觸底層導體101的頂表面的一部份。介層窗104的頂部接觸溝渠105的底部的一部份。圖1A和圖1B顯示在兩個內連結構重疊的區域，溝渠105底部的寬度(在圖1A中標註為”b”)寬於介層窗104頂部的寬度(在圖1A中標註為”a”)。溝渠105的寬度可大於、小於或相同於介層窗104的寬度。在未重疊區域中的溝渠105的寬度(在圖1A中標註為”c”)也可為大於、小於或相同於在重疊區域中的溝渠105的寬度b。在一些實施例中，寬度a、寬度b和寬度c的每一者為1nm至50nm。例如：寬度a、寬度b和寬度c的每一者可為10nm至30nm(例如約20nm)。在一些實施例中，溝渠的平均寬度可為10nm至30nm。在一些實施例中，介層窗的深寬比(即高度和寬度的比值)可為0.5至100。例如：介層窗的深寬比可大於10。在一些實施例中，溝渠的深寬比可為0.5至10。在一些實施例中，介層窗104和溝渠105可具有各自的高度h1和高度h2。在一些實施例中，高度比值h1/h2可為小於約1或大於約20。在一些實施例中，高度比值h1/h2可為約1至約20。請參考圖1A，介層窗的頂部份具有長方形的形狀。介層窗可呈不同形狀(例如，圓形、橢圓 形、具有圓角的長方形等)。
請參考圖1B，在一些實施例中，在形成介層窗104和溝渠105後，形成介層窗加溝渠阻障106的層。在一些實施例中，介層窗加溝渠阻障106的層形成在溝渠105的側壁、溝渠105的底部和介層窗104的側壁。在介層窗104和底層導體101之間的重疊區域上方，僅微量或沒有介層窗加溝渠阻障106形成。
在一些實施例中，介層窗加溝渠阻障106的厚度為1Å至50Å。在一些實施例中，介層窗加溝渠阻障106的厚度為5Å至30Å或15Å至25Å。當內連結構的尺寸縮小以容納漸增的裝置密度，可選擇具有低厚度的介層窗加溝渠阻障106，以增加內連結構中導電材料的比例。例如：介層窗加溝渠阻障106的厚度可為1Å至20Å。介層窗加溝渠阻障106可包括金屬(例如鉭、鈦鎢(TiW)、及/或其他金屬或合金)、金屬氧化物(例如氧化鋁、氧化錳、氧化鉻、氧化鈮、氧化鈦及/或上述的組合)、金屬氮化物(例如氮化鉭、氮化鈦)、有機矽烷(例如具有長烷鏈的三甲氧基矽烷)、有機磷烷、其他適合的材料及/或上述的組合。
請參考圖1B，在一些實施例中，溝渠阻障109形成在溝渠105的側壁和溝渠105的底部上。溝渠阻障109接觸介層窗加溝渠阻障106和介層窗導體107的頂表面。
在一些實施例中，溝渠阻障109包括金屬(例如鉭)、金屬(例如鉭、鈦鎢、及/或其他金屬或合金)、金屬氧化物(例如氧化鋁、氧化錳、氧化鉻、氧化鈮、氧化鈦及/或上述的組合)、金屬氮化物(例如氮化鉭、氮化鈦)、金屬 化合物(例如氧化鋁、氧化錳、氧化鉻、氧化鈮、氧化鈦及/或上述的組合)、含碳材料(例如石墨烯)、其他適合的材料及/或上述的組合。例如：石墨烯基底的溝渠阻障層109可透過任何適合的方法來形成，例如像是藉由化學氣相沉積、電漿加強型化學氣相沉積、其他沉積製程及/或上述組合。在一些實施例中，在形成石墨烯基底的溝渠阻障層前，鈍化層先沉積在暴露出的金屬表面上。鈍化層可由任何適合的材料來形成，例如像是芳香族化合物、具有官能基的長碳鏈化合物、其他適合的材料，及/或上述的組合。在一些實施例中，所述官能基包括酸、胺、膦、其他適合的官能基，及/或上述的組合。在一些實施例中，在沉積石墨烯材料前，催化層也可先形成在溝渠105中暴露出的介電層表面上。在一些實施例中，催化層不形成在溝渠105中的介層窗導體107的表面。催化層可由鐵、鎳、鈷、其他適合的材料，及/或上述的組合所形成。鈍化層和催化層可在化學氣相沉積或電漿加強型化學氣相沉積中，與前驅物反應，以形成石墨烯基底的溝渠阻障層。在一些實施例中，溝渠阻障109的厚度為1Å至50Å。在一些實施例中，溝渠阻障109的厚度為5Å至30Å。在一些實施例中，溝渠阻障109的厚度為15Å至25Å。在一些實施例中，溝渠阻障109的厚度可為1Å至20Å。
請參考圖1B，以介層窗導體107填入介層窗104中。以溝渠導體108填入溝渠105中。如圖1B所繪示，介層窗導體107接觸底層導體101及介層窗加溝渠阻障106。溝渠導體108接觸溝渠阻障109。在溝渠105和介層窗104重疊的區域，溝渠導體108電性耦合至介層窗導體107。
如圖1B所繪示，介層窗導體107的頂表面位於或幾乎位於與介層窗104的頂介面等高。在一些實施例中，介層窗導體107的頂表面可高於或低於介層窗104的頂介面。
圖2A至圖2F為根據一些實施例繪示圖1B所示的內連結構的形成過程中的示範內連結構的剖面圖。在一些實施例中，內連結構形成在基材100(未於圖2A至圖2F中繪示)上。底層導體101形成在基材100上。在一些實施例中，底層導體101包含銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、鎢或奈米碳管。在一些實施例中，底層導體101包含與硼、鋁、鈦、鉻、錳、鈮、鈀、銀、銦或金合金化的金屬。絕緣材料層102形成於底層導體101上。在一些實施例中，絕緣材料層102是藉由化學氣相沉積、電漿加強型化學氣相沉積、旋塗製程、物理氣相沉積或原子層沉積來形成。在一些實施例中，絕緣材料層102包括氧化矽(SiOx)、摻雜的矽酸玻璃及/或低介電常數(k)材料。
請參考圖2A，介層窗104和溝渠105形成於絕緣材料層102中。可施行複數個微影、沉積、乾式蝕刻和濕式蝕刻操作，以定義圖案並形成介層窗104和溝渠105於絕緣材料層102中。在一些實施例中，介層窗104和溝渠105使用分開的蝕刻步驟形成。在一些實施例中，介層窗104和溝渠105使用相同的蝕刻步驟形成。
請參考圖2B，根據一些實施例，介層窗加溝渠阻障106選擇性地形成在溝渠105的側壁、溝渠105的底部和介層窗104的側壁上。微量或沒有介層窗加溝渠阻障106 形成在介層窗104和底層導體101之間的重疊區域。如圖2B所繪示的選擇性地形成介層窗加溝渠阻障106的各種示範方法將於下述段落討論。
在一些實施例中，選擇性形成介層窗加溝渠阻障106是藉由選擇性沉積介層窗加溝渠阻障106來實現。在一些實施例中，藉由化學氣相沉積、電漿加強型化學氣相沉積、原子層沉積、自組裝單分子膜(self-assembled monolayer；SAM)製程，沉積介層窗加溝渠阻障106於絕緣材料層102的表面上，以形成介層窗加溝渠阻障106。在一些實施例中，化學氣相沉積或原子層沉積製程的前驅物在絕緣材料(例如絕緣材料層102)和導電材料(例如底層導體101)之間具有非常高的選擇性。例如：可選用對介電表面具有較大親和力的前驅物。此外，鈍化層可吸附在金屬表面上，以強化化學氣相沉積或原子層沉積製程的選擇性。鈍化層可如為有機酸、硫醇、胺、膦、其他適合的鈍化層或上述的組合。因此，介層窗加溝渠阻障106的沉積發生於絕緣材料層102上，但微量沉積於底層導體101上。在一些實施例中，介層窗加溝渠阻障106不沉積在底層導體101上。在一些實施例中，製程溫度可為約10℃至約400℃。
在一些實施例中，介層窗加溝渠阻障106為含矽擴散阻障，且化學氣相沉積、電漿強化型化學氣相沉積或原子層沉積製程的前驅物包含矽或矽化合物。化學氣相沉積、電漿強化型化學氣相沉積或原子層沉積製程為氧化反應，其偏好具有懸浮矽鍵、Si-H鍵、Si-C鍵或Si-O鍵的矽表面。在不存在懸浮鍵的金屬性表面或高度摻雜的矽表面 上，氧化製程被抑制。前驅物分子順利地吸附在具有懸浮矽鍵、Si-H鍵或Si-O鍵的絕緣材料層102上，並與絕緣材料層102表面反應，以製造介層窗加溝渠阻障106的層。同時，微量或未有反應發生在底層導體101的表面上，因此微量或未有介層窗加溝渠阻障106形成在底層導體101上。含矽擴散阻障層的例子可為有機矽酸鹽、氮化矽、碳化矽、碳氮化矽、碳氧化矽、其他適合的材料，及/或上述的組合。
在一些實施例中，介層窗加溝渠阻障106是藉由選擇性自組裝單分子膜製程所形成。在一些實施例中，選擇性自組裝單分子膜製程為，在絕緣材料層102的表面上形成一或多個自組裝單分子膜材料的分子單層之氣相製程或液相製程。在一些實施例中，自組裝單分子膜材料包括有機矽烷或有機磷烷，且自組裝單分子膜材料做為介層窗加溝渠阻障106。在一些實施例中，自組裝單分子膜材料做為核層或強化(enhancer)層，以起始或強化後續形成介層窗加溝渠阻障106的操作。在一些實施例中，選擇性自組裝單分子膜製程形成一或多層分子單層在底層導體101的表面上。選擇性自組裝單分子膜材料做為後續阻障沉積製程的抑制劑。由於選擇性自組裝單分子膜材料的存在，在導電材料表面上的介層窗加溝渠阻障106的沉積被延遲或抑制。因此，介層窗加溝渠阻障106形成在絕緣材料層102的表面上，但微量或未有介層窗加溝渠阻障106形成在底層導體101的表面上。
根據本揭露的一些實施例，形成介層窗加溝渠阻障106的化學氣相沉積、電漿加強型化學氣相沉積、原子 層沉積、自組裝單分子膜製程的製程溫度為400℃，或低於400℃並高於10℃。
在選擇性形成介層窗加溝渠阻障106後，以導電材料填入介層窗104和溝渠105中。在一些實施例中，填充介層窗104和溝渠105係使用單鑲嵌製程之分開的操作來進行。
請參考圖2C，在單鑲嵌製程中，先以介層窗導體107填入介層窗104中。在一些實施例中，形成介層窗導體107於介層窗104中為一選擇性沉積製程。此選擇性沉積製程選擇性地沉積介層窗導體107於介層窗104的底部上，且所述介層窗104的底部與底層導體101之間有重疊區域。因此，介層窗導體107的沉積是以由下至上的趨勢進行，其逐漸從介層窗104的底部填充到介層窗104的頂部。
在一些實施例中，選擇性沉積製程包括化學氣相沉積製程、原子層沉積製程或無電沉積(electroless deposition；ELD)製程。在一些實施例中，選擇性沉積製程為以由下至上的趨勢，將金屬填入介層窗的選擇性金屬沉積製程。例如：可使用無電沉積，以由下至上的趨勢選擇性地沉積銅。在一些實施例中，選擇性沉積製程為以由下至上的趨勢將金屬填入介層窗中的選擇性化學氣相沉積製程。例如：可使用選擇性化學氣相沉積製程，以由下至上的趨勢形成鈷。在一些實施例中，選擇性化學氣相沉積鈷製程的選擇性，是藉由選擇適合的前驅物來實現，所述適合的前驅物在底層導體101的表面上形成核層。在一些實施例中，鈷前驅物包括在分子結構中具有-CO-基團和有機配體的含鈷化合 物。
在一些實施例中，如圖2C所繪示，當介層窗導體107的頂表面位在或約位在與介層窗104的頂開口等高時，則停止介層窗導體107的沉積。介層窗導體107的頂面也可高於或低於介層窗104的頂開口。不同高度的介層窗導體107的頂表面可能是由於設計或製程變數所導致。
在一些實施例中，介層窗導體107包括銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、鎢或奈米碳管。在一些實施例中，如銅的催化層沉積在介層窗中，並接著以如甲烷、乙烯、乙炔、其他適合的碳源，及/或上述的組合的碳源進行化學氣相沉積。
請參考圖2D，在形成介層窗導體107於介層窗104中之後，溝渠阻障109形成在溝渠105的上表面、溝渠105的側壁表面和溝渠105的底部。在一些實施例中，在溝渠105和介層窗104之間的重疊區域，溝渠阻障109接觸介層窗導體107。在一些實施例中，溝渠阻障109可藉由物理氣相沉積、化學氣相沉積、原子層沉積或無電沉積製程來形成。在一些實施例中，形成溝渠阻障109的製程溫度為400℃，或低於400℃並高於10℃。
在一些實施例中，溝渠阻障109包括金屬(例如鉭、鈦鎢(TiW)、及/或其他金屬或合金)、金屬氧化物(例如氧化鋁、氧化錳、氧化鉻、氧化鈮、氧化鈦及/或上述的組合)、金屬氮化物(例如氮化鉭、氮化鈦)、金屬化合物(氧化鋁、氧化錳、氧化鉻、氧化鈮、氧化鈦及/或上述的組合)、含碳材料、其他適合的材料及/或上述的組合。在一些實施 例中，溝渠阻障109的厚度為1Å至50Å。在一些實施例中，溝渠阻障109的厚度為10Å至30Å。在一些實施例中，溝渠阻障109的厚度為15Å至25Å。
請參考圖2E，根據一些實施例，形成溝渠阻障109後，溝渠導體108形成於溝渠105中。在一些實施例中，溝渠導體108的形成製程包括物理氣相沉積、化學氣相沉積、原子層沉積或無電沉積製程。在一些實施例中，溝渠導體108包括銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、銀、金、鎢或奈米碳管。
請參考圖2F，在一些實施例中，藉由化學機械研磨製程移除位於絕緣材料層102的上表面上方的過量介層窗加溝渠阻障106、溝渠阻障109和溝渠導體108。因此，絕緣材料層102的上表面被平坦化，且沒有過多的導電材料殘留在絕緣材料層102的上表面上。
在一些實施例中，可使用雙鑲嵌製程將內連結構形成於介層窗和溝渠中。圖3A至圖3C為根據一些實施例繪示以雙鑲嵌製程所形成之示範的內連結構的剖面圖。內連結構形成在基材100上(未繪示於圖3A至圖3C)。
請參考圖3A，根據一些實施例，介層窗加溝渠阻障106的層選擇性地形成在溝渠105的側壁、溝渠105的底部和介層窗104的側壁。微量或沒有介層窗加溝渠阻障106形成在介層窗104和底層導體101之間的重疊區域上方。如圖3A所繪示的選擇性地形成介層窗加溝渠阻障106的各種示範方法如前述圖2B所說明。
請參考圖3B，在雙鑲嵌製程中，以介層窗加溝 渠導體301填入介層窗104和溝渠105中。在一些實施例中，介層窗加溝渠導體301的形成製程包括物理氣相沉積、化學氣相沉積、原子層沉積及/或無電沉積製程。在一些實施例中，介層窗加溝渠導體301包括銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、銀、金、鎢或奈米碳管。
請參考圖3C，在一些實施例中，藉由化學機械研磨製程移除位於絕緣材料層102的上表面上方的過量介層窗加溝渠阻障106和介層窗加溝渠導體301。因此，絕緣材料層102的上表面被平坦化，且沒有過多的導電材料殘留在絕緣材料層102的上表面上。不像圖2F所討論的溝渠導體108和介層窗導體107透過溝渠阻障109電性耦合之結構，圖3C中的內連結構的溝渠105和介層窗104共同具有一個介層窗加溝渠導體301，且溝渠導體和介層窗導體之間沒有介面。根據一些實施例，移除溝渠導體和介層窗導體之間介面可造成溝渠導體和介層窗導體之間的接觸阻抗減少。
在一些實施例中，可藉由非選擇性沉積介層窗加溝渠阻障，並接著選擇性移除介層窗加溝渠阻障的一部份，以選擇性形成介層窗加溝渠阻障。圖4A至圖4G繪示選擇性移除介層窗加溝渠阻障的一部份所形成的示範的內連結構的剖面圖。
請參考圖4A，介層窗104和溝渠105形成在絕緣材料層102中。可施行複數個微影、沉積、乾式蝕刻和濕式蝕刻操作，以定義圖案並形成介層窗104和溝渠105於絕緣材料層102中。在一些實施例中，介層窗104和溝渠105使用分開的蝕刻步驟形成。在一些實施例中，介層窗104和 溝渠105使用相同的蝕刻步驟形成。
請參考圖4B，介層窗加溝渠阻障401非選擇性地形成在絕緣材料層102的表面和底層導體101的表面上。介層窗加溝渠阻障401的底部份(d-d’)接觸底層導體101的頂表面的一部份。在一些實施例中，介層窗加溝渠阻障401的形成製程包括原子層沉積、化學氣相沉積及/或物理氣相沉積。在一些實施例中，介層窗加溝渠阻障401的形成製程的溫度為低於400℃並高於10℃。
請參考圖4C，根據一些實施例，選擇性地移除介層窗加溝渠阻障401的底部份(d-d’)。在一些實施例中，選擇性移除製程可藉由熱合金化製程(thermal alloying process)來完成。熱合金化製程可造成介層窗加溝渠阻障401的底部份(d-d’)和底層導體101的頂表面之間的合金化製程。在合金化製程後，介層窗加溝渠阻障401的底部份(d-d’)與底層導體101的頂表面合金化，而沒有介層窗加溝渠阻障位於底層導體101的表面上。
在一些實施例中，選擇性地移除介層窗加溝渠阻障401的底部份(d-d’)是藉由掀離製程(lift-off process)來完成。在沉積介層窗加溝渠阻障前，犧牲材料層可選擇性地沉積在對介層窗104底部敞開的底層導體101的頂表面上。然後，介層窗加溝渠阻障非選擇性地沉積在絕緣材料層102的表面和犧牲材料層的頂表面上。犧牲材料層遂由蝕刻劑蝕刻。在一些實施例中，犧牲材料為有機自組裝單分子膜層(例如硫醇衍生物)，而蝕刻劑為有機溶劑(例如乙醇)，有機溶劑攻擊有機自組裝單分子膜層但不攻擊介層窗 加溝渠阻障401、底層導體101或絕緣材料層102。犧牲材料層的蝕刻使得介層窗加溝渠阻障401的底部份(d-d’)掀離。因此，選擇性地移除介層窗加溝渠阻障401的底部份(d-d’)。
請參考圖4D，根據一些實施例，在單鑲嵌製程中，以介層窗導體402填入介層窗104中。在一些實施例中，形成介層窗導體402於介層窗104中為一選擇性沉積製程。此選擇性沉積製程，選擇性地沉積介層窗導體402於介層窗104的底部上，所述介層窗104的底部與底層導體101之間有重疊區域。因此，介層窗導體402的沉積是以由下至上的趨勢進行，其逐漸從介層窗104的底部填充到介層窗104的頂部。
在一些實施例中，選擇性沉積製程包括化學氣相沉積製程、原子層沉積製程或無電沉積製程。在一些實施例中，選擇性沉積製程為以由下至上的趨勢填充介層窗的選擇性金屬沉積製程。在一些實施例中，以由下而上的趨勢沉積銅。在一些實施例中，選擇性沉積製程為以由下至上的趨勢將金屬填入介層窗中的選擇性化學氣相沉積製程。在一些實施例中，使用選擇性化學氣相沉積製程，以由下至上的趨勢沉積鈷。在一些實施例中，選擇性化學氣相沉積鈷製程的選擇性，是藉由選擇適合的前驅物來實現，所述適合的前驅物在底層導體101的表面上形成核層。在一些實施例中，鈷前驅物包括在分子結構中具有-CO-基團和有機配體的含鈷化合物。
在一些實施例中，如圖4D所繪示，當介層窗導 體402的頂表面位在或約位在與介層窗104的頂開口等高時，則停止介層窗導體402的沉積。介層窗導體402的頂面也可高於或低於介層窗104的頂開口。不同高度的介層窗導體402的頂表面可能是由於設計或製程變數所導致。在一些實施例中，介層窗導體402包括銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、鎢或奈米碳管。
請參考圖4E，在形成介層窗導體402於介層窗104中後，溝渠阻障403形成在溝渠105的上表面、溝渠105的側壁表面和溝渠105的底部。在一些實施例中，在溝渠105和介層窗104重疊的區域，溝渠阻障403接觸介層窗導體402。在一些實施例中，溝渠阻障403可藉由物理氣相沉積、化學氣相沉積、原子層沉積或無電沉積製程來形成。在一些實施例中，形成溝渠阻障403的製程溫度為400℃，或低於400℃並高於10℃。
在一些實施例中，溝渠阻障403包括金屬(例如鉭)、金屬化合物(例如氮化鈦、氮化鉭)及/或含碳材料(例如石墨烯)。在一些實施例中，溝渠阻障403的厚度為1Å至50Å。在一些實施例中，溝渠阻障403的厚度為10Å至30Å。在一些實施例中，溝渠阻障403的厚度為15Å至25Å。在一些實施例中，溝渠阻障403的厚度為1Å至10Å。
請參考4F，根據一些實施例，形成溝渠阻障403後，將溝渠導體404形成於溝渠105中。在一些實施例中，溝渠導體404的形成製程包括物理氣相沉積、化學氣相沉積、原子層沉積或無電沉積製程。在一些實施例中，溝渠導體404包括銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、鎢或奈 米碳管。
請參考圖4G，在一些實施例中，藉由化學機械研磨製程移除位於絕緣材料層102的上表面上方的過量介層窗加溝渠阻障401、溝渠阻障403和溝渠導體404。因此，絕緣材料層102的上表面被平坦化，且沒有過多的導電材料殘留在絕緣材料層102的上表面上。
在一些實施例中，可使用非選擇性沉積介層窗加溝渠阻障，並接著選擇性移除介層窗加溝渠阻障的一部份，以經由雙鑲嵌製程而將內連結構形成於介層窗和溝渠中。圖5A至圖5C繪示以雙鑲嵌製程所形成之示範的內連結構的剖面圖。內連結構形成在基材100上(未繪示於圖5A至圖5C)。
請參考圖5A，藉由非選擇性地沉積介層窗加溝渠阻障401，並選擇性地移除介層窗加溝渠阻障401的底部份，以形成介層窗加溝渠阻障401。選擇性地移除介層窗加溝渠阻障401的底部份的各種示範方法已配合前述圖4B和圖4C說明。
請參考圖5B，在雙鑲嵌製程中，以介層窗加溝渠導體501填入介層窗104和溝渠105中。在一些實施例中，介層窗加溝渠導體501的形成製程包括物理氣相沉積、化學氣相沉積、原子層沉積及/或無電沉積製程。在一些實施例中，介層窗加溝渠導體501包括銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、鎢或奈米碳管。
請參考圖5C，在一些實施例中，藉由化學機械研磨製程移除位於絕緣材料層102的上表面上方的過量介 層窗加溝渠阻障401和介層窗加溝渠導體501。因此，絕緣材料層102的上表面被平坦化，且沒有過多的導電材料殘留在絕緣材料層102的上表面上。不像圖4G所討論的溝渠導體404和介層窗導體402透過溝渠阻障403電性耦合之結構，圖5C中的內連結構的溝渠105和介層窗104共同具有一個介層窗加溝渠導體501，且溝渠導體和介層窗導體之間沒有介面。根據一些實施例，移除溝渠導體和介層窗導體之間的介面可造成溝渠導體和介層窗導體之間的接觸阻抗減少。
圖6A至圖6E為根據一些實施例繪示不形成選擇性介層窗加溝渠阻障而形成的示範的內連結構的剖面圖。
請參考圖6A，介層窗104和溝渠105形成於基材100(未於圖6A至圖6E中繪示)上的絕緣材料層102中。可施行複數個微影、沉積、乾式蝕刻和濕式蝕刻操作，以定義圖案並形成介層窗104和溝渠105於絕緣材料層102中。在一些實施例中，介層窗104和溝渠105使用分開的蝕刻步驟形成。在一些實施例中，介層窗104和溝渠105使用相同的蝕刻步驟形成。
請參考圖6B，根據一些實施例，取代形成介層窗加溝渠阻障，直接以介層窗導體601填入介層窗104中。在一些實施例中，形成介層窗導體601於介層窗104中為一選擇性沉積製程。此選擇性沉積製程，選擇性地沉積介層窗導體601於介層窗104的底部上，所述介層窗104的底部與底層導體101之間有重疊區域。因此，介層窗導體601的沉積是以由下至上的趨勢進行，其逐漸從介層窗104的底部填充到介層窗104的頂部。
在一些實施例中，選擇性沉積製程包括化學氣相沉積製程、原子層沉積製程或無電沉積製程。在一些實施例中，介層窗導體601為不會擴散至絕緣材料層102的材料。在一些實施例中，介層窗導體601包括釕、鈷及/或奈米碳管。在一些實施例中，選擇性沉積製程為以由下至上的趨勢將金屬填入介層窗的選擇性金屬沉積製程。在一些實施例中，可以由下而上的趨勢沉積釕。在一些實施例中，選擇性沉積製程為以由下至上的趨勢將金屬填入介層窗中的選擇性化學氣相沉積製程。例如：可使用選擇性化學氣相沉積製程，以由下至上的趨勢沉積鈷。在一些實施例中，選擇性化學氣相沉積鈷製程的選擇性，是藉由選擇適合的前驅物來實現，所述適合的前驅物在底層導體101的表面上形成核層。在一些實施例中，含鈷前驅物包括在分子結構中具有-CO-基團和有機配體的含鈷化合物。
在一些實施例中，如圖6B所繪示，當介層窗導體601的頂表面位在或約位在與介層窗104的頂開口等高時，則停止介層窗導體601的沉積。介層窗導體601的頂面也可高於或低於介層窗104的頂開口。不同高度的介層窗導體601的頂表面可能是由於設計或製程變數所導致。
請參考圖6C，在形成介層窗導體601於介層窗104中後，溝渠阻障602形成在溝渠105的上表面、溝渠105的側壁表面和溝渠105的底部。在一些實施例中，在溝渠105和介層窗104重疊的區域，溝渠阻障602接觸介層窗導體601。在一些實施例中，溝渠阻障602可藉由物理氣相沉積、化學氣相沉積、原子層沉積或無電沉積製程來形成。在一些 實施例中，形成溝渠阻障602的製程溫度為400℃，或低於400℃並高於10℃。
在一些實施例中，溝渠阻障602包括金屬(例如鉭、鈦鎢及/或其他金屬或合金)、金屬氧化物(例如氧化鋁、氧化錳、氧化鉻、氧化鈮、氧化鈦及/或上述的組合)、金屬氮化物(例如氮化鉭、氮化鈦)、金屬化合物(例如氧化鋁、氧化錳、氧化鉻、氧化鈮、氧化鈦及/或上述的組合)、含碳材料、其他適合材料，及/或上述的組合。在一些實施例中，溝渠阻障602的厚度為1Å至50Å。在一些實施例中，溝渠阻障602的厚度為10Å至30Å。在一些實施例中，溝渠阻障602的厚度為15Å至25Å。在一些實施例中，溝渠阻障602的厚度為1Å至10Å。
請參考圖6D，根據一些實施例，形成溝渠阻障602後，溝渠導體603形成於溝渠105中。在一些實施例中，溝渠導體603的形成製程包括物理氣相沉積、化學氣相沉積、原子層沉積或無電沉積製程。在一些實施例中，溝渠導體603包括銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、鎢或奈米碳管。
請參考圖6E，在一些實施例中，藉由化學機械研磨製程移除位於絕緣材料層102的上表面上方的過量溝渠阻障602和溝渠導體603。因此，絕緣材料層102的上表面被平坦化，且沒有過多的導電材料殘留在絕緣材料層102的上表面上。
圖7A至圖7D為根據一些實施例繪示經由雙鑲嵌製程所形成之具有自形成阻障的示範內連結構的剖面圖。
請參考圖7A，介層窗104和溝渠105形成在基材100(未繪示於圖7A至圖7D中)上的絕緣材料層102中。可施行複數個微影、沉積、乾式蝕刻和濕式蝕刻操作，以定義圖案並形成介層窗104和溝渠105於絕緣材料層102中。在一些實施例中，介層窗104和溝渠105使用分開的蝕刻步驟形成。在一些實施例中，介層窗104和溝渠105使用相同的蝕刻步驟形成。
請參考圖7B，在一些實施例中，以雙鑲嵌製程同時填充介層窗104和溝渠105。在雙鑲嵌製程中，以介層窗加溝渠導體701填入介層窗104和溝渠105。介層窗加溝渠導體701與絕緣材料層102接觸。在一些實施例中，以介層窗加溝渠導體701填入介層窗104和溝渠105的操作包含物理氣相沉積、化學氣相沉積、原子層沉積及/或無電沉積製程。在一些實施例中，介層窗加溝渠導體701包括與硼、鋁、鈦、鉻、錳、鈮、鈀、錫、鋅、鎂、銀、銦或金合金化的金屬(例如銅)。
請參考圖7C，在一些實施例中，藉由化學機械研磨製程平坦化介層窗加溝渠導體701，使絕緣材料層102的上表面沒有過量的介層窗加溝渠導體701。
請參考圖7D，在平坦化介層窗加溝渠導體701後，自形成阻障702形成在溝渠105的側壁、溝渠105的底部和介層窗104的側壁。在一些實施例中，藉由對內連結構施予熱或電處理製程，以形成自形成阻障702。在一些實施例中，前述處理製程造成介層窗加溝渠導體701或介層窗加溝渠導體701中的摻質與絕緣材料層102反應。在一些實施 例中，上述處理驅使摻質經由熱擴散或電漂移至絕緣材料層102和介層窗加溝渠導體701之間的介面，且摻質遂形成擴散阻障。
在一些實施例中，介層窗加溝渠導體701可為與錳合金化的銅，其中所得合金具有0.5%至10%重量百分比的錳。底層導體101可為銅。在一些實施例中，絕緣材料層102為二氧化矽(SiO2)。在溫度為250℃至400℃的熱處理中，錳擴散至介層窗加溝渠導體701和絕緣材料層102之間的介面，且錳進一步與絕緣材料層102的二氧化矽反應並形成自形成阻障702，如圖7D所示。在一些實施例中，自形成阻障702為氧化錳(MnOx)或氧化矽錳(MnSiOx)的形式。自形成阻障702未形成在介層窗104底部，因為錳不與底層導體101(例如銅)形成MnOx或MnSiOx。因此，自形成阻障702形成在溝渠105的側壁、溝渠105的底部和介層窗104的側壁上。在介層窗104底部的底層導體101的上表面上，未有自形成阻障702形成。
圖8為根據一些實施例繪示示範的內連結構的形成方法800的流程圖。基於此處的揭露，可進行方法800中的其他操作。再者，方法800的操作可以不同順序及/或變化進行。
在操作801中，底層導體形成在半導體基材上及/或半導體基材中。半導體基材可包括大塊矽基材(例如摻雜或未被摻雜的矽)或絕緣層上覆矽基材的主動層。半導體基材可包括例如像是矽、鍺、矽鍺、絕緣體上矽鍺(silicon germanium on insulator；SGOI)或上述的組合之半導體 材料。主動裝置可形成在半導體基材上及/或半導體基材中。可形成例如像是電晶體、二極體、電容、電阻、電感及其類似物的主動和被動裝置。
在一些實施例中，底層導體包含銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、銀、金、鎢或奈米碳管。在一些實施例中，底層導體包含與硼、鋁、鈦、鉻、錳、鈮、鈀、銀、銦、錫、鋅或金合金化的金屬。
在操作802中，絕緣材料層形成在底層導體上方。在一些實施例中，絕緣材料層是藉由化學氣相沉積、電漿加強型化學氣相沉積、旋塗製程、物理氣相沉積或原子層沉積所形成。在一些實施例中，絕緣材料層包括氧化矽(SiOx)、摻雜的矽酸玻璃及/或各種低介電常數材料。
在操作803中，介層窗和溝渠形成於絕緣材料層中。可施行複數個微影、沉積、乾式蝕刻和濕式蝕刻操作，以定義圖案並形成介層窗和溝渠於絕緣材料層中。在一些實施例中，介層窗和溝渠使用分開的蝕刻步驟形成。在一些實施例中，介層窗和溝渠使用相同的蝕刻步驟形成。
在操作804中，在介層窗中填入介層窗導體。根據一些實施例，可使用單鑲嵌製程，於分開的操作中填充介層窗和溝渠。在一些實施例中，在選擇性沉積製程中，將介層窗導體填入介層窗中。此選擇性沉積製程，選擇性地沉積介層窗導體於介層窗的底部上，所述介層窗的底部與底層導體之間有重疊區域。因此，介層窗導體在介層窗內的沉積是以由下至上的趨勢進行，其逐漸從介層窗的底部填充到介層窗的頂部。根據一些實施例，由於是選擇性沉積介層窗導 體，因此在介層窗導體和底層導體之間沒有阻障，且介層窗導體與底層導體接觸。
在一些實施例中，選擇性沉積介層窗導體包括化學氣相沉積製程、原子層沉積製程或無電沉積製程。在一些實施例中，選擇性沉積介層窗導體為以由下至上的趨勢將金屬填入介層窗的選擇性金屬沉積製程。在一些實施例中，以由下至上的趨勢沉積銅。在一些實施例中，選擇性沉積介層窗導體為以由下至上的趨勢將金屬填入介層窗中的選擇性化學氣相沉積製程。在一些實施例中，使用選擇性化學氣相沉積製程，以由下至上的趨勢沉積鈷。在一些實施例中，選擇性化學氣相沉積鈷製程的選擇性，是藉由選擇適合的前驅物來實現，所述適合的前驅物在底層導體的表面上形成核層。在一些實施例中，鈷前驅物包括在分子結構中具有-CO-基團和有機配體的含鈷化合物。
在操作805中，以溝渠導體填入溝渠中。在一些實施例中，溝渠導體的形成製程包括物理氣相沉積、化學氣相沉積、原子層沉積或無電沉積製程。在一些實施例中，溝渠導體108包括銅、鈷、鎳、釕、銠、銥、鋨、鋁、銦、鎢或奈米碳管。
在一些實施例中，於溝渠中填入溝渠導體前，可形成溝渠阻障在溝渠的上表面、溝渠的側壁表面和溝渠的底部。在一些實施例中，在溝渠和介層窗重疊的區域，溝渠阻障接觸介層窗導體。在一些實施例中，溝渠阻障可藉由物理氣相沉積、化學氣相沉積、原子層沉積或無電沉積製程來形成。在一些實施例中，形成溝渠阻障的製程溫度為400 ℃，或低於400℃並高於10℃。
底層導體和介層窗導體之間不存在阻障，提供內連結構許多優點。這些優點包括介層窗導體和底層導體間接觸阻抗的減少，從而減少內連結構整體的阻抗並改善裝置的速度。此外，在一些實施例中，在介層窗的側壁和底部不存在阻障，提供額外的空間給介層窗導體並減少介層窗導體的阻抗，其也可減少內連結構的整體阻抗。
在一些實施例中，內連結構包含第一導電材料層。內連結構也可包括位於第一導電材料層上的絕緣材料層。內連結構也包括形成於絕緣材料層中的介層窗。介層窗的底部對第一導電材料層敞開。內連結構也包括形成於絕緣材料層中的介層窗上的溝渠。內連結構也包括形成於介層窗中的第二導電材料層。第二導電材料層與第一導電材料層接觸。內連結構也包括形成於溝渠中的第三導電材料層。
在一些實施例中，內連結構的形成方法包括形成第一導電材料層。絕緣材料層形成於第一導電材料層上方。介層窗形成在絕緣材料層中，且介層窗的底部對第一導電材料層敞開。溝渠形成於介層窗上及絕緣材料層中。於介層窗中填入第二導電材料層，且第二導電材料層接觸第一導電材料層。於溝渠中填入第三導電材料層。
在一些實施例中，內連結構包括第一導電材料層。內連結構也可包括位於第一導電材料層上的絕緣材料層。內連結構也包括形成於絕緣材料層中的介層窗。介層窗的底部對第一導電材料層敞開。內連結構也包括形成於絕緣材料層中的溝渠。溝渠的底部的一部份與介層窗的頂部重 疊。內連結構也包括形成於介層窗中的第二導電材料層。第二導電材料層和第一導電材料層接觸。內連結構也包括形成於溝渠中的第三導電材料層。第三導電材料層的底部的一部份與介層窗的頂部重疊。內連結構也包括形成於介層窗的側壁、溝渠的側壁和溝渠的頂部的介層窗加溝渠阻障。
特別說明的是，「實施方式」的段落係用來詮釋申請專利範圍，而非用「發明內容」和「摘要」的段落來詮釋。「發明內容」和「摘要」的段落可提出一或多個但非全部的如發明人所思量之本揭露的實施例，因此，「發明內容」和「摘要」的段落並非用以限制本揭露或所主張的申請專利範圍。
前述內容概述多個實施例之特徵，以使於本技術領域具有通常知識者可進一步了解本揭露之態樣。本技術領域具通常知識者應可輕易利用本揭露作為基礎，設計或潤飾其他製程及結構，藉以執行此處所描述之實施例的相同的目的及/或達到相同的優點。本技術領域具有通常知識者亦應可了解，上述相等的結構並未脫離本揭露之精神和範圍，且在不脫離本揭露之精神及範圍下，其可經潤飾、取代或替換。
101:底層導體
102:絕緣材料層
104:介層窗
105:溝渠
106:介層窗加溝渠阻障
107:介層窗導體
108:溝渠導體
109:溝渠阻障
a、b、c:寬度
h1、h2:高度

Claims (10)

  1. 一種半導體裝置的內連結構，包含：一導電材料層；一絕緣材料層，形成於該導電材料層上；以一第一金屬填充之一介層窗，形成於該絕緣材料層中，且設置於該導電材料層上，其中該第一金屬接觸該絕緣材料層；一第一溝渠導體，形成於該介層窗上，且該第一溝渠導體位於該絕緣材料層中；一第二溝渠導體，形成於該絕緣材料層中，其中：該第二溝渠導體係橫向地離開該介層窗；該第一溝渠導體之一底表面與該第二溝渠導體之一底表面係相互共平面；以及該導電材料層於該第一溝渠導體與該第二溝渠導體下連續地延伸；一溝渠阻障，形成於該絕緣材料層與該第一溝渠導體之間，其中該溝渠阻障接觸該第一溝渠導體；以及一介層窗加溝渠阻障，形成於該溝渠阻障與該絕緣材料層之間，其中該介層窗加溝渠阻障延伸至該導電材料層。
  2. 如申請專利範圍第1項所述之半導體裝置的內連結構，其中該溝渠阻障接觸該第一金屬之一頂表面。
  3. 如申請專利範圍第1項所述之半導體裝置的內連結構，其中該溝渠阻障之一頂表面共平面於該第二 溝渠導體之一頂表面。
  4. 如申請專利範圍第1項所述之半導體裝置的內連結構，更包含：另一溝渠阻障，插設於該第二溝渠導體與該絕緣材料層之間，其中該另一溝渠阻障係藉由該絕緣材料層與該導電材料層相分離。
  5. 如申請專利範圍第1項所述之半導體裝置的內連結構，其中該介層窗加溝渠阻障具有範圍在1Å至50Å的一厚度。
  6. 一種半導體裝置的內連結構的形成方法，其中該形成方法包含：形成一第一導電材料層於一基材上；形成一絕緣材料層於該第一導電材料層上方；形成一介層窗於該絕緣材料層中，其中該介層窗的一底部對該第一導電材料層敞開；形成一溝渠於該絕緣材料層中的該介層窗上；沉積一溝渠阻障材料層於該介層窗的側壁和該絕緣材料層的頂表面上，其中所沉積之該溝渠阻障材料層包含朝該第一導電材料層的一開口，沉積該溝渠阻障材料層的操作包含：形成一前驅物分子層於在該介層窗的側壁和該絕緣材料層的一頂表面上；及 將該前驅物分子層與該介層窗的側壁和該絕緣材料層的該頂表面反應，以形成該溝渠阻障材料層；以一第二導電材料層填入該介層窗，其中該第二導電材料層接觸該第一導電材料層；及以一第三導電材料層填入該溝渠。
  7. 如申請專利範圍第6項所述之半導體裝置的內連結構的形成方法，其中該以該第二導電材料層填入該介層窗的操作包含：選擇性地沉積該第二導電材料層於該第一導電材料層的一頂表面上；以及從該介層窗的一底部至該介層窗的一頂部，以該第二導電材料層填入該介層窗。
  8. 一種半導體裝置的內連結構，其中該內連結構包含：一第一導電材料之一層；一絕緣材料層，位於該第一導電材料之該層上；一介層窗導體，包含一金屬材料，其中該金屬材料接觸該第一導電材料之該層與該絕緣材料層；以及形成於該絕緣材料層中之一第一溝渠導體和一第二溝渠導體，其中：該第一溝渠導體和該第二溝渠導體之每一者包含一第二導電材料與一溝渠阻障；該第一溝渠導體之該溝渠阻障係位於該介層窗 導體上；該第二溝渠導體之該溝渠阻障係藉由該絕緣材料層與該介層窗導體相分離；以及該第一導電材料之該層於該第一溝渠導體和該第二溝渠導體下連續地延伸，其中該些溝渠阻障分別包含一自形成阻障，該自形成阻障是藉由在一熱處理製程中，該絕緣材料層與該第一溝渠導體或該第二溝渠導體之間的反應所形成。
  9. 如申請專利範圍第8項所述之半導體裝置的內連結構，其中該第二導電材料係藉由該絕緣材料層與該第一導電材料之該層相分離。
  10. 如申請專利範圍第8項所述之半導體裝置的內連結構，其中該第一溝渠導體係藉由該絕緣材料層與該第二溝渠導體相分離。
TW106138493A 2017-06-29 2017-11-07 半導體裝置的內連結構與其形成方法 TWI749098B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762526420P 2017-06-29 2017-06-29
US62/526,420 2017-06-29
US15/679,385 US10453740B2 (en) 2017-06-29 2017-08-17 Interconnect structure without barrier layer on bottom surface of via
US15/679,385 2017-08-17

Publications (2)

Publication Number Publication Date
TW201906118A TW201906118A (zh) 2019-02-01
TWI749098B true TWI749098B (zh) 2021-12-11

Family

ID=64739206

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106138493A TWI749098B (zh) 2017-06-29 2017-11-07 半導體裝置的內連結構與其形成方法

Country Status (3)

Country Link
US (3) US10453740B2 (zh)
CN (1) CN109216262B (zh)
TW (1) TWI749098B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404310B2 (en) * 2018-05-01 2022-08-02 Hutchinson Technology Incorporated Gold plating on metal layer for backside connection access
US11094631B2 (en) * 2018-10-25 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Graphene layer for reduced contact resistance
US10770395B2 (en) * 2018-11-01 2020-09-08 International Business Machines Corporation Silicon carbide and silicon nitride interconnects
CN111916472B (zh) 2019-05-09 2023-10-13 联华电子股份有限公司 磁阻式随机存取存储器
US11004736B2 (en) 2019-07-19 2021-05-11 International Business Machines Corporation Integrated circuit having a single damascene wiring network
US11450562B2 (en) * 2019-09-16 2022-09-20 Tokyo Electron Limited Method of bottom-up metallization in a recessed feature
US11164815B2 (en) 2019-09-28 2021-11-02 International Business Machines Corporation Bottom barrier free interconnects without voids
US20210123139A1 (en) * 2019-10-29 2021-04-29 Applied Materials, Inc. Method and apparatus for low resistance contact interconnection
US11164778B2 (en) 2019-11-25 2021-11-02 International Business Machines Corporation Barrier-free vertical interconnect structure
KR20210065514A (ko) 2019-11-27 2021-06-04 삼성전자주식회사 집적 회로 반도체 소자의 상호 접속 구조체
US11251129B2 (en) * 2020-03-27 2022-02-15 Intel Corporation Deposition of graphene on a dielectric surface for next generation interconnects
US20220108917A1 (en) * 2020-10-06 2022-04-07 Applied Materials, Inc. Low resistance and high reliability metallization module
KR20220108864A (ko) 2021-01-27 2022-08-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20230090280A1 (en) * 2021-09-23 2023-03-23 Applied Materials, Inc. Selective graphene deposition
US20230197601A1 (en) * 2021-12-21 2023-06-22 Intel Corporation Fill of vias in single and dual damascene structures using self-assembled monolayer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323131B1 (en) * 1998-06-13 2001-11-27 Agere Systems Guardian Corp. Passivated copper surfaces
US20150340317A1 (en) * 2013-10-11 2015-11-26 Hyun-Min CHOI E-fuse structure of semiconductor device
US20160118296A1 (en) * 2014-10-25 2016-04-28 Lam Research Corporation Interlevel Conductor Pre-Fill Utilizing Selective Barrier Deposition

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6495449B1 (en) * 2000-03-07 2002-12-17 Simplus Systems Corporation Multilayered diffusion barrier structure for improving adhesion property
JP2003332426A (ja) * 2002-05-17 2003-11-21 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US6821879B2 (en) * 2002-10-30 2004-11-23 Xerox Corporation Copper interconnect by immersion/electroless plating in dual damascene process
US7056826B2 (en) * 2003-01-07 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming copper interconnects
US20050082606A1 (en) * 2003-10-20 2005-04-21 Stephan Grunow Low K dielectric integrated circuit interconnect structure
KR100588904B1 (ko) * 2003-12-31 2006-06-09 동부일렉트로닉스 주식회사 구리 배선 형성 방법
US7071100B2 (en) * 2004-02-27 2006-07-04 Kei-Wei Chen Method of forming barrier layer with reduced resistivity and improved reliability in copper damascene process
US7816256B2 (en) * 2006-07-17 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Process for improving the reliability of interconnect structures and resulting structure
JP2008047719A (ja) * 2006-08-17 2008-02-28 Sony Corp 半導体装置の製造方法
US20100267231A1 (en) * 2006-10-30 2010-10-21 Van Schravendijk Bart Apparatus for uv damage repair of low k films prior to copper barrier deposition
JP5141683B2 (ja) * 2007-03-27 2013-02-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US20080251919A1 (en) * 2007-04-12 2008-10-16 Chien-Hsueh Shih Ultra-low resistance interconnect
JP2010171081A (ja) * 2009-01-20 2010-08-05 Toshiba Corp 半導体装置及びその製造方法
US8232200B1 (en) * 2011-03-18 2012-07-31 International Business Machines Corporation Methods of forming integrated circuit devices having damascene interconnects therein with metal diffusion barrier layers and devices formed thereby
US9034756B2 (en) * 2012-07-26 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit interconnects and methods of making same
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US9318439B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323131B1 (en) * 1998-06-13 2001-11-27 Agere Systems Guardian Corp. Passivated copper surfaces
US20150340317A1 (en) * 2013-10-11 2015-11-26 Hyun-Min CHOI E-fuse structure of semiconductor device
US20160118296A1 (en) * 2014-10-25 2016-04-28 Lam Research Corporation Interlevel Conductor Pre-Fill Utilizing Selective Barrier Deposition

Also Published As

Publication number Publication date
US20220262675A1 (en) 2022-08-18
TW201906118A (zh) 2019-02-01
US20200035546A1 (en) 2020-01-30
US10453740B2 (en) 2019-10-22
US11322391B2 (en) 2022-05-03
CN109216262A (zh) 2019-01-15
US20190006230A1 (en) 2019-01-03
CN109216262B (zh) 2023-07-14

Similar Documents

Publication Publication Date Title
TWI749098B (zh) 半導體裝置的內連結構與其形成方法
US9818644B2 (en) Interconnect structure and manufacturing method thereof
US10319632B2 (en) Semiconductor interconnect structure having a graphene barrier layer
US8169085B2 (en) Semiconductor device and method of fabricating the same
JP6250037B2 (ja) 銅配線構造体のためのグラフェンキャップ
US7507659B2 (en) Fabrication process of a semiconductor device
US9728504B2 (en) Interconnect structures and fabrication method thereof
KR20190064400A (ko) 상호연결 구조물들 및 그 형성 방법들
TW201221466A (en) Carbon nanotube wire and manufacturing method thereof
TW201729379A (zh) 半導體元件結構
US20220359385A1 (en) Interconnect structure
KR20070008108A (ko) 저 저항의 텅스텐막 형성 방법
KR20240018550A (ko) 앵커 포인트를 갖는 라이너-프리 도전성 구조체
TWI762064B (zh) 半導體裝置結構及其製造方法
KR100727258B1 (ko) 반도체 장치의 박막 및 금속 배선 형성 방법
JP2008172250A (ja) カーボンナノチューブを有する電気配線構造及びその形成方法
TWI495059B (zh) 半導體元件與半導體裝置與其形成方法
US20220415786A1 (en) Semiconductor interconnection structures and methods of forming the same
KR100713916B1 (ko) 반도체 소자의 제조방법
US20230008496A1 (en) Contact structure for semiconductor device
US20220344259A1 (en) Semiconductor interconnection structures and methods of forming the same
TW202349717A (zh) 石墨烯複合金屬互連結構及其製造方法
TW202213666A (zh) 積體電路及其製造方法
KR100895811B1 (ko) 반도체 소자의 금속배선 형성방법
CN116314013A (zh) 互连结构及其形成方法