CN116314013A - 互连结构及其形成方法 - Google Patents

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Abstract

本文描述的实施例总体涉及用于形成互连结构的一个或多个方法和由此形成的结构，互连结构诸如包括导线和导电通孔的双镶嵌互连结构。在一些实施例中，穿过半导体衬底上方的一个或多个介电层形成互连开口。互连开口具有通孔开口和位于通孔开口上方的沟槽。在通孔开口中形成导电通孔。对沟槽的一个或多个暴露的介电表面实施成核增强处理。在沟槽的一个或多个暴露的介电表面上的沟槽中和导电通孔上形成导线。本发明实施例涉及互连结构及其形成方法。

Description

互连结构及其形成方法
本申请是2018年11月07日提交的标题为“互连结构及其形成方法”、专利申请号为201811318515.0的分案申请。
技术领域
本发明实施例涉及互连结构及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数型增长。IC材料和设计的技术进步已经产生了多代IC，其中，每一代IC都比上一代IC具有更小和更复杂的电路。在IC演化过程中，功能密度(例如，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(例如，使用制造工艺可产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。然而，按比例缩小也导致了前几代在较大几何尺寸下可能没有出现的挑战。
发明内容
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：穿过半导体衬底上方的一个或多个介电层形成互连开口，所述互连开口具有过孔开口和位于所述过孔开口上方的沟槽；在所述过孔开口中形成导电过孔；对所述沟槽的一个或多个暴露的介电表面实施成核增强处理；以及在所述沟槽的所述一个或多个暴露的介电表面上的所述沟槽中和所述导电过孔上形成导线。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底；一个或多个介电层，位于所述半导体衬底上方；以及互连结构，设置在所述一个或多个介电层中，所述互连结构包括：导电过孔；以及导线，位于所述导电过孔上方，所述导线设置在所述一个或多个介电层的水平表面上方，在所述一个或多个介电层的水平面处与位于所述导电过孔和所述导线的导电填充材料之间的界面处的所述导电过孔的上表面处设置相同的物质。
根据本发明的又一些实施例，还提供了一种形成半导体结构的方法，包括：穿过半导体衬底上方的一个或多个介电层形成双镶嵌开口，其中，所述双镶嵌开口包括沟槽和过孔开口；在所述过孔开口中形成导电过孔；通过破坏暴露在所述沟槽中的介电表面的化学键增加暴露于所述沟槽中的所述介电表面上的成核位点的数量；以及通过在数量增加的成核位点上吸附导电填充材料，在所述沟槽中沉积所述导电填充材料，其中，沉积所述导电填充材料不包括使用晶种层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该指出，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增加或减小。
图1至图10是根据一些实施例的在用于形成互连结构的示例性方法期间的相应的中间步骤的截面图。
图11是根据一些实施例的用于形成互连结构的示例性方法的流程图。
图12是根据一些实施例的示例性原子层蚀刻(ALE)工艺的流程图。
图13至图18是根据一些实施例的图6的中间结构的部分的各个细节和/或修改的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本文描述的实施例总体涉及用于在半导体工艺中形成互连结构(诸如包括导线和导电过孔的双镶嵌互连结构)的一种或多种方法。通常，导电过孔可以选择性地沉积在过孔开口中以用于互连结构，之后可以执行成核增强处理，并且随后可以在沟槽中沉积导电填充材料以用于互连结构。成核增强处理可以诸如通过成核使得导电填充材料自底向上和/或共形沉积，并且沉积在介电表面上。一些实施例可以避免使用沉积导电填充材料的晶种层，并且可以进一步避免在互连结构中使用高电阻含金属阻挡层。因此，可以增加用于形成互连结构的一些工艺窗口，并且可以减小互连结构的电阻。也可以实现其它优势或益处。
本文在后段制程(BEOL)工艺的上下文中描述了一些实施例。其它实施例范围内的其它工艺和结构可以在其它上下文中实施，诸如在中段制程(MEOL)工艺和其它上下文中。参照公开的实施例讨论各种修改；然而，可以对公开的实施例作出其它修改，并且同时仍保持在所提供主题的范围内。本领域普通技术人员将容易理解，可以作出的其它修改预期在其它实施例的范围内。虽然以特定顺序讨论了方法实施例，但是各个其它方法实施例可以以任何逻辑顺序实施并且可以包括本文中描述的更少或更多的步骤。
图1至图10是根据一些实施例的在用于形成互连结构的示例性方法期间的相应的中间结构的截面图。图11是根据一些实施例的用于形成互连结构的示例性方法200的流程图。
图1和方法200的操作202示出了半导体衬底20上方的介电层的形成。图1示出了位于半导体衬底20上方的第一介电层22。半导体衬底20可以是或包括掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的块状半导体、绝缘体上半导体(SOI)衬底等。在一些实施例中，半导体衬底20的半导体材料可以包括如硅(Si)和锗(Ge)的元素半导体；化合物半导体；合金半导体；或它们的组合。
各个器件均可以位于半导体衬底20上。例如，半导体衬底20可以包括诸如Fin FET(FinFET)、平面FET，垂直全环栅FET(VGAA FET)等的场效应晶体管(FET)；二极管；电容器；电感器；和其它器件。例如，器件可以完全形成在半导体衬底20内、半导体衬底20的部分和一个或多个上面的层的部分中和/或完全形成在一个或多个上面的层中。本文描述的工艺可以用于形成和/或互连器件以形成集成电路。集成电路可以是诸如用于专用集成电路(ASIC)、处理器、存储器的任何电路或其它电路。
第一介电层22位于半导体衬底20之上。第一介电层22可以直接位于半导体衬底20上，或可以在第一介电层22和半导体衬底20之间设置任何数量的其它层。例如，第一介电层22可以是或包括金属间电介质(IMD)或层间电介质(ILD)。第一介电层22可以例如是或包括k值小于约4.0(诸如约2.0或甚至更小)的低k电介质。在一些实例中，第一介电层22包括氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、硅碳材料、它们的化合物、它们的复合物或它们的组合。
导电部件24位于第一介电层22中和/或穿过第一介电层22。导电部件24可以是或包括导线和/或导电过孔、晶体管的栅极结构或至晶体管的栅极结构和/或至晶体管的源极/漏极结构的接触插塞。在一些实例中，第一介电层22是IMD，并且导电部件24可以包括导线和/或导电过孔(共同或单独地称为“互连结构”)。可以通过例如使用镶嵌工艺穿过IMD和/或在IMD中形成开口和/或凹槽来形成互连结构。下面进一步描述形成互连结构的一些实例，但是可以实施其它工艺和互连结构。在其它实例中，例如，第一介电层22可以包括ILD，并且导电部件24可以包括例如使用替换栅极工艺在ILD中形成的栅电极(例如，钨、钴等)。在另一实例中，第一介电层22可以是ILD，并且导电部件24可以包括接触插塞。可以通过形成穿过ILD至例如形成在半导体衬底20上的晶体管的栅电极和/或源极/漏极区域来形成接触插塞。接触插塞可以包括粘合层(例如，Ti等)、位于粘合层上的阻挡层(例如，TiN等)以及位于阻挡层上的导电填充材料(例如，钨、钴等)。接触插塞也可以由不含阻挡层的较少扩散的金属(如钨、Mo或Ru)制成。
第一蚀刻停止层(ESL)26位于第一介电层22和导电部件24上方。通常，ESL可以提供在形成例如接触件或导电过孔时停止蚀刻工艺的机制。ESL可以由与相邻层或组件具有不同蚀刻选择性的介电材料形成。第一ESL 26沉积在第一介电层22和导电部件24的顶面上。第一ESL 26可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合并且可以通过化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)或其它沉积技术来沉积。在一些实例中，第一ESL 26的厚度在从约3nm至约10nm的范围内。
第二介电层28位于第一ESL 26上方。例如，第二介电层28可以是或包括IMD。第二介电层28沉积在第一ESL 26的顶面上。第二介电层28例如可以是或包括k值小于约4.0(诸如约2.0或甚至更少)的低k电介质。在一些实例中，第二介电层28包括氧化硅、PSG、BPSG、FSG、SiOxCy、硅碳材料、它们的化合物、它们的复合物或它们的组合。可以使用诸如PECVD或可流动CVD(FCVD)的CVD；旋涂；或其它沉积技术来沉积第二介电层28。在一些实例中，可以实施化学机械平坦化(CMP)或另一平坦化工艺来平坦化第二介电层28的顶面。在一些实例中，第二介电层28的厚度在从约4nm至约30nm的范围内。
第二ESL 30位于第二介电层28上方。第二ESL 30沉积在第二介电层28的顶面上。第二ESL 30可以包括氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或其它沉积技术来沉积。在一些实例中，第二ESL 30的厚度在从约3nm至约10nm的范围内。
第三介电层32位于第二ESL 30上方。例如，第三介电层32可以是或包括IMD。第三介电层32沉积在第二ESL 30的顶面上。第三介电层32例如可以是或包括k值小于约4.0(诸如约2.0或甚至更少)的低k电介质。在一些实例中，第三介电层32包括氧化硅、PSG、BPSG、FSG、SiOxCy、硅碳材料、它们的化合物、它们的复合物或它们的组合。可以使用诸如PECVD或FCVD的CVD；旋涂；或其它沉积技术来沉积第三介电层32。在一些实例中，可以实施CMP或另一平坦化工艺来平坦化第三介电层32的顶面。在一些实例中，第三介电层32的厚度在从约20nm至约50nm的范围内，诸如约45nm。
图1的第二介电层28、第二ESL 30和第三介电层32的配置为实例。在其它实例中，可以省略第二介电层28和第三介电层32之间的第二ESL 30。此外，在一些实例中，可以形成单个介电层来代替第二介电层28、第二ESL 30和第三介电层32。本领域普通技术人员将容易理解可以做出的这些和其它修改。
图2和方法200的操作204示出了在第一ESL 26、第二介电层28、第二ESL 30和第三介电层32中和/或穿过第一ESL 26、第二介电层28、第二ESL 30和第三介电层32形成过孔开口42和沟槽40。诸如在双镶嵌工艺中，过孔开口42和沟槽40可以使用光刻和蚀刻工艺形成。例如，可以诸如通过使用旋涂在第三介电层32上形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光利用对应于沟槽40的图案来图案化光刻胶。之后，可以取决于使用的是正性光刻胶还是负性光刻胶来去除光刻胶的曝光或未曝光部分。之后，可以诸如通过使用合适的蚀刻工艺将光刻胶的图案转印至第三介电层32，从而在第三介电层32中形成沟槽40。蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、电感耦合等离子体(ICP)蚀刻等或它们的组合。蚀刻工艺可以是各向异性的。第二ESL 30可以用作蚀刻工艺的蚀刻停止件。随后，例如，在灰化或湿剥离工艺中去除光刻胶。之后，可以诸如通过使用旋涂在第三介电层32上和沟槽40中形成另一光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光利用对应于过孔开口42的图案来图案化光刻胶。之后可以诸如通过使用一个或多个合适的蚀刻工艺穿过第二ESL 30、第二介电层28和第一ESL 26转印光刻胶的图案，从而形成穿过第二ESL 30、第二介电层28和第一ESL 26的过孔开口42。蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或它们的组合。蚀刻工艺可以是各向异性的。随后，例如，在灰化或湿剥离工艺中去除光刻胶。
将沟槽40和过孔开口42的侧壁示出为基本垂直并且在拐角处圆化。例如，在相应的第二介电层28或第三介电层32的内部的测量的侧壁的线性部分形成的角度在从约85°至约90°的范围内，诸如约85°至约89°，并且更具体地，约87°。在其它实例中，沟槽40和过孔开口42中的一个或两个的侧壁可以是垂直的或可以朝向或远离过孔开口42的底部的方向一起逐渐减小。例如，过孔开口42可以具有正锥形轮廓或凹角轮廓。参照图13至图18示出和描述用于过孔开口42的配置的各个实例及其细节。
在图2的示例性配置中，沟槽40在第三介电层32的顶面的平面中具有第一宽度W1，并且沿着沟槽40的底面具有第二宽度W2。在一些实例中，第一宽度W1在从约20nm至约40nm的范围内，并且在一些实例中，第二宽度W2在从约18nm至约36nm的范围内。在此实例中，沟槽具有等于第三介电层32的第一厚度T1的深度。在一些实例中，第一厚度T1在从约20nm至约50nm的范围内，如先前所述。第一厚度T1与第一宽度W1的第一高宽比可以在从约0.5至约2.5的范围内，并且第一厚度T1与第二宽度W2的第二高宽比可以在从约0.56至约2.78的范围内。
在沟槽的侧壁是垂直的示例性配置中，对应于图2中的第一宽度W1和第二宽度W2的宽度相等，并且每个均可以在从约20nm至约40nm的范围内。在该实例中，第一厚度T1与沟槽40的宽度的高宽比可以在从约0.5至约2.5的范围内。在沟槽的侧壁逐渐减小(例如，正锥形轮廓)的示例性配置中，对应于图2中的第一宽度W1的宽度(W上部)可以是对应于图2中的第二宽度W2的宽度(W下部)以及在第三介电层32内部测量的侧壁的角度(θ)的函数(例如，W上部＝W下部+[2T1(tanθ)-1])。对应于图2中的第二宽度W2的宽度可以在从约18nm至约36nm的范围内，并且该角度可以在从约85°至约89°的范围内，或可以小于85°。第一厚度T1与对应于图2的第二宽度W2的宽度的高宽比可以在从约0.56至约2.78的范围内。
本领域普通技术人员将容易理解，此处描述的尺寸、比率和角度仅仅是实例。尺寸、比率和角度可以基于实施的各个方面的技术生成节点和/或基于所使用的各个工艺而变化。这些变化均在本发明的范围内。
图3和方法200的操作206示出了沿着过孔开口42和沟槽40的侧壁、沿着过孔开口42和沟槽40的相应的底面以及沿着第三介电层32的顶面共形地形成衬垫层50。衬垫层50可以通过共形沉积形成。衬垫层50可以是或包括氮化硅(SiN)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)、含硅低k电介质、含碳低k电介质等或它们的组合，并且可以通过CVD、ALD或其它沉积技术来沉积。在一些实例中，衬垫层50的厚度在从约1nm至约4nm的范围内，并且更具体地在从约2nm至约3nm的范围内。
图4和方法200的操作208示出了从衬垫层50沿着过孔开口42的侧壁并且沿着沟槽40的侧壁的相应的衬垫52的形成。可以通过各向异性地蚀刻衬垫层50来形成衬垫52。用于各向异性地蚀刻衬垫层50的蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或它们的组合。衬垫52和第二ESL 30(如果实现的话)可以是扩散阻挡层，其可以减少或防止随后沉积在沟槽40和过孔开口42中的导电填充材料向外扩散至例如第二介电层28和第三介电层32。衬垫52和第二ESL 30可以形成介电扩散阻挡层。
除了别的之外，衬垫52的轮廓可以根据沟槽40和过孔开口42的侧壁的轮廓而变化。在图4的实例中，在拐角的斜率为约45°的侧壁处的圆角处，第二厚度T2可以基本等于衬垫层50的第一厚度T1减去通过各向异性蚀刻在垂直方向上去除的厚度(t蚀刻)乘以二的平方根的倒数(例如，T1-[t蚀刻×2-(1/2)])。此外，沿着沟槽40或过孔开口42的底部处的相应侧壁的基本垂直部分的第三厚度T3可以等于衬垫层50的第一厚度T1。在一些实例中，第二厚度T2在从约0.3nm至约1.2nm的范围内，并且第三厚度T3在从约1nm至约4nm的范围内。本领域普通技术人员将容易理解，衬垫52的厚度可以与下面的侧壁的倾斜角度有关系。
在沟槽的侧壁是垂直的示例性配置中，对应于图4中的第二厚度T2和第三厚度T3的厚度相等(其可以进一步基本等于衬垫层50的第一厚度T1)，并且每个均可以在从约1nm至约4nm的范围内。在沟槽的侧壁以恒定的倾斜角度逐渐减小(例如，正锥形轮廓)的示例性配置中，对应于图4中的第二厚度T2和第三厚度T3的厚度相等。如本领域普通技术人员将理解，厚度可以是衬垫层50的第一厚度T1和侧壁的角度的函数，与上述类似。对应于图2中的第二宽度W2的宽度可以在从约1nm至约4nm的范围内。
衬垫52的轮廓可以进一步基于用于沉积衬垫层50的沉积工艺的阶梯覆盖而变化。例如，衬垫52沿着过孔开口42的侧壁的厚度可以从衬垫52的厚度沿着沟槽40的侧壁由于阶梯覆盖变化而变化。
在方法200的操作210中，在形成衬垫52之后，可选地，可以实施清洁工艺以清洁例如沟槽40和过孔开口42的暴露表面。清洁工艺可以包括等离子体处理、蚀刻工艺、另一清洁工艺或它们的组合。在实例中，清洁工艺包括等离子体处理(操作212)以及随后的原子层蚀刻(ALE)(操作214)。操作212中的等离子体处理可以包括使用氢气(H2)和载气(诸如氩(Ar))。在一些情况下，等离子体处理可以减少可以形成在通过过孔开口42暴露的导电部件24的表面上的氧化物，并且可以去除可能形成在各个表面上的有机材料。等离子体处理中的氢气的流量可以在从约5sccm至约1000sccm的范围内，并且等离子体处理中的载气的流量可以在从约0sccm至约1000sccm的范围内。等离子体处理的压力可以在从约10mTorr至约200mTorr的范围内。等离子体处理的温度可以在从约-20℃至约100℃的范围内。等离子体处理的等离子体发生器的功率可以在从约20W至约400W的范围内，并且等离子体发生器的频率可以为约13.56MHz或更高。衬底可以在等离子体处理期间被偏置在从约20V至约100V的范围内。等离子体处理的持续时间可以在从约5秒至约120秒的范围内。
在图12中进一步详细示出了操作214中的ALE。操作214中的ALE可以包括实施多个循环，诸如在从2个循环至25个循环的范围内。ALE的循环可以包括利用载气(例如，氩(Ar))顺序地流动诸如三氯化硼(BCl3)气体的反应气体(操作250)；清除(操作252)反应气体；利用载气(例如氩(Ar))并且可能利用等离子体增强流动诸如氢气(H2)的蚀刻剂气体(操作254)；以及清除(操作256)蚀刻剂气体。在一些实例中，反应气体(例如，三氯化硼(BCl3)气体)被吸附在介电表面上以形成单层并且没有显著吸附在金属表面上，并且通过蚀刻剂气体(例如，氢气(H2))的流动来蚀刻单层。此处提供的实例实施三氯化硼(BCl3)气体作为反应气体和氢气(H2)作为蚀刻剂气体；也可以使用其它气体。在三氯化硼(BCl3)气体的流动期间，三氯化硼(BCl3)气体的流量可以在从约20sccm至约180sccm的范围内，并且载气的流量可以在从约200sccm至约800sccm的范围内。此外，在三氯化硼(BCl3)气体的流动期间，ALE的压力可以在从约15mTorr至约100mTorr的范围内，并且ALE的温度可以在从约-20℃至约60℃的范围内。在清除三氯化硼之后，氢气(H2)开始流动并且等离子体被点燃。在氢气(H2)的流动期间，氢气(H2)的流量可以在从约5sccm至约1000sccm的范围内，并且载气的流量可以在从约50sccm至约400sccm的范围内。此外，在氢气(H2)的流动期间，ALE的压力可以在从约10mTorr至约200mTorr的范围内，并且ALE的温度可以在从约-20℃至约20℃的范围内。ALE的等离子体发生器的功率可以在从约10W至约800W的范围内，并且等离子体发生器的频率可以为约13.56MHz或更高。衬底可以在ALE的等离子体期间被偏置在从约50V至约300V的范围内。
在方法200的操作216中，在可选地实施操作210中的清洁工艺之后，可以可选地对例如沟槽40和过孔开口42的暴露的介电表面实施选择性增强处理。选择性增强处理可以例如处理和/或钝化介电表面，使得与没有这种处理相比，随后的金属沉积具有更高的选择性，以在金属表面上以比介电表面更高的速率沉积金属。例如，选择性增强处理可以使介电表面为疏水性的，这可以改进随后的金属沉积期间的选择性。选择性增强处理可以包括使含硅烃气体流过介电表面。选择性增强处理可以是三甲基甲硅烷氧基(TMS)处理、二甲基甲硅烷氧基(DMS)处理等或它们的组合。示例性含硅烃气体包括1,1,1,3,3,3-六甲基二硅氮烷(HDMS)、三甲基氯硅烷(TMCS)、N,O-双(三甲基硅烷基)乙酰胺(BSA)、N-(三甲基硅烷基)二甲胺(TMS-DMA)、TMS-咪唑(SIM，N-三甲基硅烷基咪唑)、1,1,3,3-四甲基二硅氮烷(TMDS)、氯二甲基硅烷(DMCS)等或它们的组合。选择性增强处理可以引起硅烷化工艺，其中，在介电表面处终止的原子或原子团可以由含硅烃的物质取代，含硅烃的物质可以使介电表面变得呈现疏水性。含硅烃的流量可以在从约5sccm至约100sccm的范围内，并且与含硅烃流动的载气的流量可以在从约0sccm至约400sccm的范围内。含硅烃流动期间的压力可以在从约1mTorr至约100mTorr的范围内，并且温度可以在从约20℃至约300℃的范围内。选择性增强处理可以处理或钝化衬垫52、第二ESL 30和第三介电层32的暴露的介电表面，以改进随后在导电部件24上的选择性沉积的选择性。
图5和方法200的操作218示出了在过孔开口42中形成导电过孔60。导电过孔60的形成可以包括选择性沉积。例如，选择性沉积可以使用通过过孔开口42暴露的导电部件24作为晶种。选择性沉积可以包括化学镀沉积或镀、选择性CVD或其它技术。导电过孔60可以是或包括金属，诸如钴(Co)、钌(Ru)等或它们的组合。在实例中，导电过孔60是使用化学镀沉积或镀的方法沉积的钴。钴(Co)的化学镀沉积或镀可以在等于或小于约200℃的范围内的温度下，诸如在从室温(例如，约23℃)至约200℃的范围内实施。选择性CVD可以包括使用包含Ru3(CO)12、C10H10Ru、C7H9RuC7H9、Ru(C5(CH3)5)2等或它们的组合的前体气体以及诸如氩(Ar)的载气。前体气体的流量可以在从约5sccm至约100sccm的范围内，并且载气的流量可以在从约10sccm至约400sccm的范围内。选择性CVD的压力可以在从约0.2mTorr至约20mTorr的范围内。选择性CVD的温度可以小于或等于约200℃，诸如在从室温(例如，约23℃)至约200℃的范围内。
如图5示出的，导电过孔60的上表面是凸的。在其它实例中，导电过孔60的上表面可以是凹的或平的。参照图13至图18示出和描述了在过孔开口42中形成的导电过孔60的配置的各个实例及其细节。
如图5示出的，在用于形成导电过孔60的选择性沉积期间可以形成一些残留沉积位62。残留沉积位62可以形成在各个表面上，诸如第二ESL 30和沟槽40中的衬垫52的表面上。
图6和方法200的操作220示出了去除残留沉积位62的选择性回蚀刻的实施。回蚀刻可以是干(例如，等离子体)蚀刻工艺、湿蚀刻工艺或它们的组合。等离子体蚀刻工艺可以包括使用氟碳(CxFy)气体、氯氟烃(CxClyFz)气体、氯化碳(CxCly)气体等或它们的组合。湿蚀刻工艺可以包括使用标准清洁-1(SC1)、标准清洁-2(SC2)、硫酸-过氧化氢混合物(SPM)、稀释的氢氟酸(dHF)、过氧化氢(H2O2)、缓冲氧化物蚀刻(BOE)溶液、盐酸(HCl)等或它们的组合中的一种或多种溶液。溶液的温度可以在从约20℃至约90℃的范围内，并且衬底在溶液中浸渍的持续时间可以在从约10秒至约120秒的范围内。
图7和方法200的操作222示出了沿着沟槽40中的暴露表面(例如包括导电过孔60的上表面)实施成核增强处理，以形成处理表面70。通常，成核增强处理破坏沿着例如沟槽40中的暴露表面的键，以增强随后的沉积工艺中的材料的吸附能力。在一些实例中，成核增强处理包括溅射(操作224)、注入(操作226)、等离子体处理(操作228)、紫外线(UV)处理(操作230)、等离子体掺杂(操作232)等或它们的组合。成核增强处理可以是定向的(例如，各向异性的)或共形的(例如，各向同性的)。在一些实例中，成核增强处理可以处理例如垂直表面，即使程度小于例如水平表面。成核增强处理的实施程度(例如，沿着表面的键破坏的程度)可以影响许多成核位点，并因此影响稍后沉积的导电填充材料80的至少初始沉积速率，如将在随后描述的。通常，破坏的键越多并且产生的悬空键越多，则至少在初始沉积中，更多的成核位点可以用于导电填充材料80的吸附和成核以提高沉积速率。在一些实例中，成核增强处理可以是定向的以基本仅处理水平表面(例如，第二ESL 30的顶面和由沟槽40暴露的导电过孔60的上表面)，这可以实现沟槽40中的导电填充材料的自底向上沉积并且减少在沟槽40中的导电填充材料中形成的接缝和空隙。
在实例中，成核增强处理是使用氩气(Ar)的溅射(操作224)。氩气的流量可以在从约10sccm至约2000sccm的范围内。溅射的压力可以在从约0.5mTorr至约50mTorr的范围内，并且溅射的温度可以在从约-20℃至约120℃的范围内。溅射的等离子体发生器的功率可以在从约100W至约2000W的范围内，并且等离子体发生器的频率可以为约13.56MHz或更高。衬底可以在溅射期间被偏置在从约50V至约300V的范围内。溅射可以是定向的(例如，处理水平表面)，但是在一些实例中，溅射可以是共形的。溅射可以使氩沉积在处理表面70上和/或嵌入在相应材料内至处理表面70之下一定深度。例如，用于溅射的物质(例如，氩)可以嵌入在形成处理表面70的材料(例如，导电过孔60、第二ESL 30、沟槽40中的衬垫52和第三介电层32)内至距离处理表面70的相应材料的深度等于或小于2nm，并且浓度在从约1×1018cm-3至约1×1019cm-3的范围内。物质的浓度可以从接近相应的处理表面70处的峰值至材料中一定深度减小。溅射可以通过物质与暴露的材料(例如，处理表面70)的原子碰撞而破坏键。
在另一实例中，成核增强处理是束线注入(操作226)。实施用于束线注入的物质可以包括硅(Si)、锗(Ge)、碳(C)、氮(N)、氩(Ar)等或它们的组合。注入能量可以在从约2keV至约10keV的范围内。注入的剂量可以在从约1013cm-2至约2×1015cm-2的范围内。注入的深度可以距离相应的暴露表面在从约1nm至约4nm的范围内并且注入的注入物质的浓度可以在从约5×1018cm-3至约5×1021cm-3的范围内。物质的浓度可以从接近相应的处理表面70的峰值至材料中一定深度减小。束线注入可以是定向的，但是在一些实例中，可以实施多次注入以实现更共形的处理。束线注入可以通过注入的物质与被注入的材料(例如，处理表面70)的原子碰撞而破坏键。
在进一步实例中，成核增强处理是等离子体处理(操作228)。等离子体处理可以包括使用包含氙(Xe)、氩(Ar)、氢(H2)、氮(N2)等或它们的组合的气体。气体的流量可以在从约10sccm至约2000sccm的范围内。等离子体处理的压力可以在从约10mTorr至约100mTorr的范围内，并且等离子体处理的温度可以在从约-20℃至约60℃的范围内。等离子体处理的等离子体发生器的功率可以在从约20W至约200W的范围内，并且等离子体发生器的频率可以为约13.56MHz或更高。衬底可以在等离子体处理期间被偏置在从约50V至约300V的范围内。等离子体的物质可以损坏暴露表面并且可以扩散至暴露表面中。等离子体处理可以是共形或定向的。等离子体处理可以使等离子体物质嵌入在处理表面70上和/或在相应材料中扩散至处理表面70之下一定深度。例如，用于等离子体的物质(例如，氙、氩、氢等)可以扩散至形成处理表面70的材料(例如，导电过孔60、第二ESL 30、沟槽40中的衬垫52和第三介电层32)中至距离处理表面70的相应材料的深度等于或小于约5nm，并且浓度在从约1×1018cm-3至约1×1020cm-3的范围内。物质的浓度可以从接近相应的处理表面70的峰值至材料中一定深度减小。
在又进一步实例中，成核增强处理是UV处理(操作230)。UV处理可以包括将衬底暴露于环境中的UV光。环境可以包括含氩(Ar)、氖(Ne)、氙(Xe)等或它们的组合的气体。UV光曝光的能量可以在从约3.4eV至约10eV的范围内。UV光曝光的持续时间可以等于或小于约300秒，诸如在从约15秒至约300秒的范围内。UV处理可能导致暴露表面上的键破坏，从而损坏暴露表面。UV处理期间的环境物质可以扩散至暴露表面中。例如，环境物质(例如氙、氩、氖等)可以扩散至形成处理表面70的材料(例如，导电过孔60、第二ESL 30、沟槽40中的衬垫52和第三介电层32)中至距离处理表面70的相应材料的深度等于或小于约5nm。物质的浓度可以从接近相应的处理表面70处的峰值至材料中一定深度减小。UV处理可以是定向的，但是在一些实例中，可以实施多次UV处理以实现更共形的处理。
在进一步实例中，成核增强处理是等离子体掺杂(操作232)。实施用于等离子体掺杂的物质可以包括硼(B)、氩(Ar)等或它们的组合。掺杂的深度可以距离相应的暴露表面在从约1nm至约5nm范围内并且掺杂的浓度在从约1×1019cm-3至约1×1020cm-3的范围内。物质的浓度可以从接近相应的处理表面70处的峰值至材料中一定深度减小。等离子体掺杂可以通过注入的物质与被注入的材料(例如，处理表面70)的原子的碰撞而破坏键。
图8和方法200的操作234示出了在处理表面70上形成导电填充材料80，例如，以填充沟槽40。导电填充材料80的形成可以通过在介电表面以及金属表面上沉积导电填充材料80的沉积工艺来实现。参照图7描述的成核增强处理可以在介电表面上(例如，处理表面70上)产生成核位点，在沉积期间，导电填充材料80可以吸附在成核位点上。因此，诸如取决于成核增强处理的方向性，导电填充材料80的沉积可以是自底向上沉积和/或共形沉积。在自底向上沉积中，可以通过在沟槽40中垂直传播的具有单个生长前沿的导电填充材料80来避免接缝。
由于共形沉积，可以在沟槽40中的导电填充材料80中形成接缝82。接缝82可以由共形沉积工艺期间的导电填充材料80的不同生长前沿的合并或聚结产生。例如，源自沿着第三介电层32的侧壁的衬垫52的侧壁表面的生长前沿可以与源自第二ESL 30的顶面的生长前沿聚结或合并，以形成至少部分接缝82。接缝82可以每个均包括例如一个或多个空隙、导电填充材料80的晶界和/或生长前沿的聚结或合并的其它缺陷。接缝82可以相对于垂直方向(例如，垂直于第二ESL 30的顶面)具有角度86。角度86可以在从约25°至约75°的范围内，并且更具体地在从约30°至约60°的范围内。角度86可以受衬垫52的侧壁表面与导电过孔60的接近度影响。在一些实例中，导电填充材料80从导电过孔60的生长速率比从介电表面(诸如衬垫52的侧壁)更高，诸如约两倍至约三倍。因此，在这种实例中，衬垫52的侧壁越靠近导电过孔60，角度86可以越小。
在一些实例中，导电填充材料80的沉积包括使用CVD、化学镀或沉积或其它沉积工艺。导电填充材料80可以是或包括诸如钌(Ru)、镍(Ni)、钼(Mo)、钴(Co)、钨(W)、铜(Cu)等的金属或它们的组合。在一些实例中，导电填充材料80是或包括通过CVD沉积的钌(Ru)、钼(Mo)、钴(Co)或钨(W)。用于钌的示例性前体包括十二羰基三钌(Ru3(CO)12)、CHORUS等或它们的组合。用于钼的示例性前体包括氯化钼(V)(MoCl5)，Mo(CO)5等或它们的组合。用于钴的示例前体包括二钴六羰基叔丁基乙炔(CCTBA)等或它们的组合。用于钨的示例性前体包括六氟化钨(WF6)、氯化钨(V)(WCl5)等或它们的组合。在CVD期间，前体气体的流量可以在从约10sccm至约200sccm的范围内，并且载气(例如，氩(Ar))的流量可以在从约100sccm至约800sccm的范围内。CVD的压力可以在从约0.2mTorr至约20mTorr的范围内。CVD的温度可以小于或等于约175℃，诸如在从120℃至170℃的范围内(具体例如钌沉积)。在其它实例中，可以使用化学镀或沉积来沉积镍。可以在沉积导电填充材料80之后实施退火或回流。
在一些实例中，可以分别沿着包括硅和/或碳的介电材料的处理表面70形成硅化物和/或碳化物。例如，假设衬垫52和第二ESL 30包括硅，则成核增强处理可以使硅在处理表面70处具有悬空键，并且导电填充材料80的金属可以附接至悬空键和/或与处理表面70的硅反应以在导电填充材料80和衬垫52或第二ESL 30之间的界面处形成硅化物。在导电填充材料80的沉积期间(例如，当前体在处理表面70上流动时)和/或在导电填充材料80的沉积之后，导电填充材料80的金属可以附接至悬空键和/或与处理表面70的硅反应。类似地，例如，假设衬垫52和第二ESL 30包括碳，则成核增强处理可以使碳在处理表面70处具有悬空键，并且导电填充材料80的金属可以附接至悬空键和/或与处理表面70的碳反应以在导电填充材料80和衬垫52或第二ESL 30之间的界面处形成碳化物(例如，金属碳化物)。在导电填充材料80的沉积期间(例如，当前体在处理表面70上流动时)和/或在导电填充材料80的沉积之后，导电填充材料80的金属可以附接至悬空键和/或与处理表面70的碳反应。随着处理表面70的硅和/或碳的键的悬空和/或破坏，可以在处理表面70处形成硅化物和/或碳化物，以增强导电填充材料80的成核并且促进导电填充材料80与介电层(诸如衬垫52和第二ESL 30)的粘合。
在一些实例中，导电过孔60的金属可以在导电过孔60的处理表面70处与导电填充材料80的金属形成金属合金或化合物。成核增强处理可以破坏导电过孔60的处理表面70处的键，以允许导电过孔60的金属和导电过孔60的处理表面70处的导电填充材料80的金属混合和/或反应。在导电填充材料80的沉积期间(例如，当前体在处理表面70上流动时)和/或在导电填充材料80的沉积之后，导电填充材料80的金属可以与处理表面70处的导电过孔60的金属混合和/或反应。导电过孔60和导电填充材料80可以电连接而没有由成核增强处理中使用的物质引起显著的电阻，以形成处理表面70。
甚至进一步地，在一些实例中，成核增强处理中使用的物质可以诸如通过吸附、扩散和/或注入嵌入在处理表面70内或上，并且物质可以与导电填充材料80反应。例如，注入在处理表面70中的硅或锗可以与导电填充材料80的金属反应以形成金属-半导体化合物(例如，分别为硅化物或锗化物)。又例如，注入在处理表面70中的碳可以与导电填充材料80的金属反应以形成金属碳化物，或注入在处理表面70中的氮可以与导电填充材料80的金属反应以形成金属氮化物。可以在其它实例中形成其它化合物。
在一些实例中，成核增强处理中使用的物质可以嵌入在处理表面70内或上，并且可以保持与其它材料未反应。例如，诸如氩的惰性物质可以在处理表面70处或附近保持未反应。未反应物质可以扩散至相应的介电层中。诸如当通过束线注入、等离子掺杂或类似技术注入物质时，取决于成核增强处理，未反应物质的最高浓度可以在处理表面70(例如，介电层或导电过孔60的)处并且从处理表面70沿着进入相应的介电层或导电过孔60的方向减小，或沿着该方向减小之前，可以从处理表面70沿着进入相应的介电层或导电过孔60的方向增加至峰值浓度。
在成核增强处理中使用的物质可以嵌入在不同处理表面70内或上的程度可以取决于成核增强处理的方向性。例如，高度定向的成核增强处理(诸如束线注入)可能导致一些表面比其它表面具有更多嵌入在其内或其上的物质。具体地，在一些实例中，水平表面(例如，第二ESL 30的顶面)可以比垂直表面(例如，衬垫52的侧壁)具有更多的嵌入在其内或其上的物质。在一些实例中，可以在不同方向上实施多个定向成核增强处理(诸如不同注入角度的多束线注入)，以在不同表面之间获得更均匀的处理。
图9示出了过量的导电填充材料80的去除以在第三介电层32中形成导线84。可以使用诸如CMP的平坦化工艺去除过量的导电填充材料80和第三介电层32的处理表面70。在一些实例中，第三介电层32可以通过平坦化工艺进一步减薄，该减薄可以去除沟槽40的圆角。在一些实例中，将第三介电层32减薄至在从约10nm至约30nm的范围内的厚度。过量的导电填充材料80和第三介电层32的处理表面70的去除可以将导电填充材料80和第三介电层32的顶面形成为共面。如上所述，接缝82可以保留在导线84中。在一些实例中，接缝82可以通过在工艺期间使用的退火或其它热工艺来固化或去除。可以形成如图9示出的诸如双镶嵌互连结构的互连结构，互连结构包括导电过孔60和导线84。
图10示出了位于第三介电层32、导线84和沿着沟槽40的侧壁的衬垫52上方的第三ESL 90和第四介电层92的形成以及穿过第三ESL 90和第四介电层92且接触导线84的导电部件94的形成。第三ESL 90可以沉积在第三介电层32、导线84和衬垫52上。第三ESL 90可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或其它沉积技术来沉积。第四介电层92沉积在第三ESL 90上方。例如，第四介电层92可以是或包括IMD。第四介电层92例如可以是或包括k值小于约4.0(诸如约2.0或甚至更小)的低k电介质。在一些实例中，第四介电层92包括氧化硅、PSG、BPSG、FSG、SiOxCy、硅碳材料、它们的化合物、它们的复合物或它们的组合。可以使用诸如PECVD或FCVD的CVD；旋涂；或其它沉积技术来沉积第四介电层92。在一些实例中，可以实施CMP或另一平坦化工艺来平坦化第四介电层92的顶面。
接触导线84的导电部件94可以是或包括例如导电过孔或另一导电部件。导电部件94可以使用诸如双镶嵌工艺的镶嵌工艺形成。例如，导电部件94可以使用上面参照图2至图9描述并示出的工艺或使用类似的工艺形成。
如从上述显而易见的，在描述的用于形成导电过孔60和导线84的实例中没有沉积晶种层和含金属阻挡层。在示出和描述的实例中，没有晶种层并且没有含金属阻挡层沉积在(i)导线84与其设置在其上或其中的任何介电层(例如，第三介电层32或第二ESL 30)之间，(ii)导电过孔60与其设置在其中的任何介电层(例如，第二ESL 30、第二介电层28或第一ESL 26)之间，或(iii)导电过孔60和导线84之间。一些实施例可以实施晶种层和/或含金属阻挡层。此外，虽然成核增强处理的物质可以在诸如导电过孔60的处理表面70处(例如，导电过孔60和导线84之间的界面)与导线84(例如，导电填充材料80)和/或导电过孔60的金属反应，产生的材料可以比沉积的阻挡层更薄和/或具有更低的物质浓度，并且因此在一些情况下可以不是扩散阻挡层。例如，在实施成核增强处理的一些实例中，在相应的处理表面处的导线84(例如，导电填充材料80)和/或导电过孔60中的物质可以具有小于或等于约5原子百分比(at.％)(诸如在从约0.1at.％至约5at.％的范围内)的浓度。由于其中物质的浓度低，因此导线84(例如，导电填充材料80)和/或导电过孔60中的物质的浓度可以是不连续的。此外，导线84和/或导电过孔60的物质和导电材料可能不处于对应材料的化合物(例如，金属化合物)的稳定相中。
图13至图18示出了根据一些实施例的图6的中间结构的部分截面图的各个细节和/或修改。图13至图18示出了在图2中形成的过孔开口42和在图5和图6中的过孔开口42中形成的对应的导电过孔60的额外的细节和/或修改。图13至图18的每个均示出了位于导电部件24上方的第一ESL 26、位于第一ESL 26上方的第二介电层28以及位于第二介电层28上方的第二ESL 30。虽然在图13至图18中没有具体标识过孔开口42，但是本领域普通技术人员在查看附图之后将容易理解，第一ESL 26、第二介电层28和第二ESL 30的其间设置有导电过孔60的侧壁是在图2中形成的过孔开口42的侧壁。图13至图18中的过孔开口42具有从由过孔开口42暴露的导电部件24的顶面至第二ESL 30的顶面的第一尺寸D1(例如，深度)。第一尺寸D1可以对应于第一ESL 26、第二介电层28和第二ESL 30的组合厚度。第一尺寸D1可以在从约8nm至约40nm的范围内，并且更具体地在从约10nm至约30nm的范围内，诸如约25nm。
在图13和图14中，过孔开口42具有基本垂直并且在上拐角处圆化的侧壁(例如，其上形成衬垫52的第一ESL 26、第二介电层28和第二ESL30的侧壁)。在图13和图14中，过孔开口42在过孔开口42的底部处(例如，在导电部件24的顶面处)具有第二尺寸D2(例如，宽度)，并且在第二ESL 30的顶面的平面中具有第三尺寸D3(例如，宽度)。在一些实例中，第二尺寸D2在从约8nm至约14nm的范围内，并且在一些实例中，第三尺寸D3在从约13nm至约19nm的范围内。第一尺寸D1与第二尺寸D2的第一高宽比可以在从约0.7至约3.75的范围内，并且第一尺寸D1与第三尺寸D3的第二高宽比可以在从约0.53至约2.31的范围内。
在图15和图16中，过孔开口42具有垂直侧壁(例如，其上形成衬垫52的第一ESL26、第二介电层28和第二ESL 30的侧壁是垂直的)。因此，过孔开口42的截面是矩形。在图15和图16中，过孔开口42在过孔开口42的底部处(例如，在导电部件24的顶面处)具有第六尺寸D6(例如，宽度)。由于垂直侧壁，第二ESL 30的顶面的平面中的过孔开口42的尺寸(例如，宽度)等于第六尺寸D6。在一些实例中，第六尺寸D6在从约8nm至约14nm的范围内。第一尺寸D1与第六尺寸D6的高宽比可以在从约0.7至约3.75的范围内。
在图17和图18中，过孔开口42具有非垂直或倾斜的侧壁(例如，其上形成衬垫52的第一ESL 26、第二介电层28和第二ESL 30的侧壁不垂直或倾斜)。因此，如图所示，过孔开口42的截面可以具有正锥形轮廓，并且在其它实例中，过孔开口42的截面可以是凹角轮廓。在图17和图18中，过孔开口42在过孔开口42的底部处(例如，在导电部件24的顶面处)具有第九尺寸D9(例如，宽度)，并且在第二ESL 30的顶面的平面中具有第十尺寸D10(例如，宽度)。在一些实例中，第九尺寸D9在从约8nm至约14nm的范围内，并且在一些实例中，第十尺寸D10在从约13nm至约19nm的范围内。第一尺寸D1与第九尺寸D9的第一高宽比可以在从约0.7至约3.75的范围内，并且第一尺寸D1与第十尺寸D10的第二高宽比可以在从约0.53至约2.31的范围内。
在图13、图15和图17中，导电过孔60具有突出在第二ESL 30的顶面之上的凸形上表面100、104和108(例如，凸弯月面)。凸形上表面100、104和108的截面可以是部分圆(例如，半圆形)、部分椭圆(例如，半椭圆形)或其它形状。例如，凸形上表面100、104和108可以具有在第二ESL 30的顶面之上的层级处的最高点，并且凸形顶面的底部可以处于第二ESL30的顶面之上的层级处、第二ESL 30的顶面的层级处或第二ESL 30的顶面之下的层级处。如图所示，凸形上表面100、104和108的最高点突出在第二ESL 30的顶面之上第四尺寸D4、第七尺寸D7和第十一尺寸D11。第四尺寸D4、第七尺寸D7和第十一尺寸D11可以在从约0nm至约相应的第二尺寸D2、第六尺寸D6和第九尺寸D9的范围内。在其它实例中，凸形上表面100、104和108的最高点可以处于第二ESL 30的顶面的层级或第二ESL 30的顶面之下的层级处。
在图14、图16和图18中，导电过孔60具有在第二ESL 30的顶面之下的凹形上表面102、106和110(例如，凹弯月面)。凹形上表面102、106和110的截面可以是部分圆(例如，半圆形)、部分椭圆(例如，半椭圆形)或其它形状。凹形上表面102、106和110可以在第二ESL30的顶面之下的层级处具有最低点。凹形上表面102、106和110的上部可以处于第二ESL 30的顶面之上的层级处、第二ESL 30的顶面的层级处和第二ESL 30的顶面之下的层级处。在一些实例中，凹形上表面102、106和110的最低点在第二ESL 30的顶面之上的层级处以及第二ESL 30的顶面的层级处。如图所示，凹形上表面102、106和110的最低点分别在第二ESL30的顶面之下第五尺寸D5、第八尺寸D8和第十二尺寸D12。第五尺寸D5、第八尺寸D8和第十二尺寸D12可以每个均在从约0nm至约第一尺寸D1的约三分之二(例如，(2/3)×D1)的范围内。在进一步的实例中，顶面可以具有诸如平面的其它形状，并且可以处于相对于第二ESL30和/或另一介电层的顶面的任何层级处。
一些实施例可以实现优势。如前所述，一些实施例可以避免晶种层和/或阻挡层。在没有晶种层和/或阻挡层的情况下，可以减小互连结构的电阻，由此减小阻容(RC)延迟并且增加器件速度。此外，由于成核增强处理，形成互连结构中的导电填充材料的沉积可以通过自底向上沉积和/或共形沉积。自底向上沉积和/或共形沉积可以减少填充沟槽的时间量，这可以增加工艺期间的产量并且减小成本。示例性实施例可以应用于任何技术节点，并且可以特别适用于诸如20nm和更小的先进技术节点。
实施例是一种方法。形成穿过半导体衬底上方的一个或多个介电层的互连开口。互连开口具有过孔开口和位于过孔开口上方的沟槽。在过孔开口中形成导电过孔。对沟槽的一个或多个暴露的介电表面实施成核增强处理。在沟槽的一个或多个暴露的介电表面上的沟槽中和导电过孔上形成导线。
另一实施例是一种结构。该结构包括半导体衬底、位于半导体衬底上方的一个或多个介电层以及设置在一个或多个介电层中的互连结构。互连结构包括导电过孔和位于导电过孔上方的导线。导线设置在一个或多个介电层的水平面上方。在导电过孔和导线的导电填充材料之间的界面处的一个或多个介电层的水平面处以及导电过孔的表面处设置相同的物质。
另一实施例是一种方法。形成穿过半导体衬底上方的一个或多个介电层的双镶嵌开口。双镶嵌开口包括沟槽和过孔开口。在过孔开口中形成导电过孔。暴露在沟槽中的介电表面上的成核位点的数量通过破坏暴露在沟槽中的介电表面的化学键而增加。通过在数量增加的成核位点上吸附导电填充材料，在沟槽中沉积导电填充材料。沉积导电填充材料不包括使用晶种层。
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：穿过半导体衬底上方的一个或多个介电层形成互连开口，所述互连开口具有过孔开口和位于所述过孔开口上方的沟槽；在所述过孔开口中形成导电过孔；对所述沟槽的一个或多个暴露的介电表面实施成核增强处理；以及在所述沟槽的所述一个或多个暴露的介电表面上的所述沟槽中和所述导电过孔上形成导线。
在上述方法中，形成所述导线包括在所述一个或多个暴露的介电表面上的所述沟槽中共形地沉积所述导线的材料。
在上述方法中，形成所述导线不包括沉积用于沉积所述导线的材料的晶种层。
在上述方法中，在形成所述导线之前，没有在所述互连开口中沉积含金属阻挡层。
在上述方法中，还包括，在所述过孔开口的第一侧壁上形成第一介电衬垫，并且在所述沟槽的第二侧壁上形成第二介电衬垫，其中：所述一个或多个介电层包括蚀刻停止层；所述一个或多个暴露的介电表面包括所述蚀刻停止层的表面；所述过孔开口穿过所述蚀刻停止层；以及所述蚀刻停止层、所述第一介电衬垫和所述第二介电衬垫形成介电扩散阻挡层。
在上述方法中，所述成核增强处理包括溅射。
在上述方法中，所述成核增强处理包括束线注入。
在上述方法中，所述成核增强处理包括等离子体处理。
在上述方法中，所述成核增强处理包括紫外线(UV)处理。
在上述方法中，所述成核增强处理包括等离子体掺杂。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：半导体衬底；一个或多个介电层，位于所述半导体衬底上方；以及互连结构，设置在所述一个或多个介电层中，所述互连结构包括：导电过孔；以及导线，位于所述导电过孔上方，所述导线设置在所述一个或多个介电层的水平表面上方，在所述一个或多个介电层的水平面处与位于所述导电过孔和所述导线的导电填充材料之间的界面处的所述导电过孔的上表面处设置相同的物质。
在上述半导体结构中，位于所述导电过孔和所述导线的导电填充材料之间的界面处的所述导电过孔的上表面是凸形的。
在上述半导体结构中，位于所述导电过孔和所述导线的导电填充材料之间的界面处的所述导电过孔的上表面是凹形的。
在上述半导体结构中，所述接缝位于所述导线的所述导电填充材料中。
在上述半导体结构中，还包括：位于所述导线的所述导电填充材料和所述一个或多个介电层的表面之间的界面处的金属-半导体化合物，其中，所述金属-半导体化合物的金属是与所述导电填充材料的金属相同的金属。
在上述半导体结构中，还包括：位于所述导线的所述导电填充材料和所述一个或多个介电层的表面之间的界面处的金属碳化物，其中，所述金属碳化物的金属是与所述导电填充材料的金属相同的金属。
在上述半导体结构中，还包括，位于所述导线的所述导电填充材料和所述导电过孔之间的界面处的金属合金或金属化合物。
在上述半导体结构中，所述一个或多个介电层的介电表面邻接所述导线；以及所述物质的相应浓度在从所述介电表面至所述一个或多个介电层的相应方向上减小。
在上述半导体结构中，还包括：第一介电扩散阻挡衬垫，沿着所述导线的侧壁；以及第二介电扩散阻挡衬垫，沿着所述导电过孔的侧壁。
根据本发明的又一些实施例，还提供了一种形成半导体结构的方法，包括：穿过半导体衬底上方的一个或多个介电层形成双镶嵌开口，其中，所述双镶嵌开口包括沟槽和过孔开口；在所述过孔开口中形成导电过孔；通过破坏暴露在所述沟槽中的介电表面的化学键增加暴露于所述沟槽中的所述介电表面上的成核位点的数量；以及通过在数量增加的成核位点上吸附导电填充材料，在所述沟槽中沉积所述导电填充材料，其中，沉积所述导电填充材料不包括使用晶种层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
穿过半导体衬底上方的一个或多个介电层形成互连开口，所述互连开口具有过孔开口和位于所述过孔开口上方的沟槽，所述过孔开口暴露位于半导体衬底与所述介电层之间的导电部件；
对所述介电层的被所述沟槽和所述过孔开口暴露的介电表面实施选择性增强处理，所述选择性增强处理使得在所述导电部件上以比所述暴露的介电表面更高的速率沉积金属，
在所述过孔开口中形成金属导电过孔；
在形成所述导电过孔后，对所述沟槽的一个或多个暴露的介电表面以及所述导电过孔的暴露的导电表面实施成核增强处理，其中，所述成核增强处理破坏沿着所述沟槽中的暴露表面的键并且产生悬空键，以用于成核位点；以及
在所述沟槽的所述一个或多个暴露的介电表面上的所述沟槽中和所述导电过孔的所述导电表面上形成导线，所述导线包括单一连续的材料，其中，所述一个或多个介电层中的顶部介电层的顶面和所述导线的顶面的最低点是平坦的，
其中，所述成核增强处理使得所述介电表面的水平表面和所述暴露的导电表面产生的成核位点，多于所述介电表面的垂直表面产生的成核位点，
所述导线和所述介电层之间没有晶种层并且没有含金属阻挡层。
2.根据权利要求1所述的方法，其中，形成所述导线包括在所述一个或多个暴露的介电表面上的所述沟槽中共形地沉积所述导线的材料。
3.根据权利要求1所述的方法，其中，形成所述导线不包括沉积用于沉积所述导线的材料的晶种层。
4.根据权利要求1所述的方法，其中，在形成所述导线之前，没有在所述互连开口中沉积含金属阻挡层。
5.根据权利要求1所述的方法，还包括，在所述过孔开口的第一侧壁上形成第一介电衬垫，并且在所述沟槽的第二侧壁上形成第二介电衬垫，其中：
所述一个或多个介电层包括蚀刻停止层；
所述一个或多个暴露的介电表面包括所述蚀刻停止层的表面；
所述过孔开口穿过所述蚀刻停止层；以及
所述蚀刻停止层、所述第一介电衬垫和所述第二介电衬垫形成介电扩散阻挡层。
6.根据权利要求1所述的方法，其中，所述导线是钌、镍、钼、钨、铜或它们的组合。
7.根据权利要求1所述的方法，其中，对所述沟槽的一个或多个暴露的介电表面以及所述导电过孔的暴露的导电表面实施所述成核增强处理形成处理表面，所述等离子体处理使等离子体物质嵌入在相应材料中扩散至所述处理表面之下一定深度。
8.根据权利要求7所述的方法，其中，用于等离子体的物质扩散至形成处理表面的材料中至距离处理表面的相应材料的深度等于或小于5nm，并且浓度在从1×1018cm-3至1×1020cm-3的范围内。
9.一种半导体结构，包括：
半导体衬底；
导电部件，位于所述半导体衬底上方；
一个或多个介电层，位于所述导电部件上方；以及
互连结构，设置在所述一个或多个介电层中，所述互连结构包括：
导电过孔，电连接至所述导电部件；以及
导线，位于所述导电过孔上方，所述导线设置在所述一个或多个介电层的水平表面上方以及所述一个或多个介电层的竖直表面之间，在所述一个或多个介电层的水平面处、位于所述导电过孔和所述导线的导电填充材料之间的界面处的所述导电过孔的上表面处、以及所述竖直表面处均设置相同的物质，并且所述导线包括单一连续的材料，
所述水平表面和所述上表面具有比所述竖直表面更多的所述物质，所述物质与所述导线的材料和所述导电过孔的材料不同，
其中，所述导线和所述介电层之间没有晶种层并且没有含金属阻挡层，所述导电过孔和所述导电部件之间没有晶种层，并且所述导电过孔和所述导电过孔周围的介电层之间没有含金属阻挡层，并且所述导电过孔周围的介电层的介电表面为疏水性的。
10.一种形成半导体结构的方法，包括：
穿过半导体衬底上方的一个或多个介电层形成双镶嵌开口，其中，所述双镶嵌开口包括沟槽和过孔开口，所述过孔开口暴露位于所述半导体衬底与所述介电层之间的金属导电部件；
实施清洁工艺以清洁被所述沟槽和所述过孔开口暴露的表面，所述清洁工艺包括等离子体处理和随后的原子层蚀刻，所述原子层蚀刻包括：
反应气体被吸附在由所述沟槽和所述过孔开口暴露的所述介电层的介电表面上，以形成单层并且没有吸附在所述金属导电部件的金属表面上，以及
通过蚀刻剂气体的流动来蚀刻所述单层，
在所述过孔开口中形成导电过孔；
通过成核增强处理以基本仅处理所述介电表面的水平表面和所述导电过孔的暴露表面，破坏暴露在所述沟槽中的介电表面的所述水平表面和所述暴露表面的化学键并且产生悬空键，以增加暴露于所述沟槽中的所述介电表面的水平表面和所述暴露表面上的成核位点的数量；以及
通过在数量增加的成核位点上吸附导电填充材料，在所述沟槽中沉积所述导电填充材料，其中，沉积所述导电填充材料不包括使用晶种层，
所述导电填充材料包括单一连续的材料，其中，所述一个或多个介电层的顶部介电层的顶面和所述导电填充材料的顶面的最低点是平坦的，
其中，所述导电填充材料和所述介电层之间没有晶种层并且没有含金属阻挡层。
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