TWI748886B - 建模方法 - Google Patents

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Abstract

本發明提供一種建模方法，包括：S1）設計具有源極、汲極、閘極的測試結構，並對測試結構進行測試，得到測試資料；S2）根據該測試資料提取模型參數；S3）基於源漏電壓與漏電流的關係對該模型參數的物理特性的合理性進行驗證，驗證合格則建立模型檔並執行步驟S4），驗證不合格則返回步驟S2）調整模型參數，直至驗證合格；S4）對該模型文件進行品質保證檢查，若檢查合格則建模完成，若檢查不合格則返回步驟S2）調整模型參數，直至檢查合格。本發明在提取模型參數後進行物理合理性驗證，能快速檢驗模型參數是否錯誤並及時有效的調整模型參數，比傳統建模流程更高效和抓準問題所在點，可大大加快專案的進度，節約研發成本。

Description

建模方法
本發明涉及積體電路設計領域，特別是涉及一種建模方法。
快閃記憶體記憶體(Flash Memory)，近期來受市場環境影響，有更多增量需求，尤其是NOR Flash市場前景廣闊，特別是應用于智慧手機螢幕、可穿戴設備、智慧汽車電子以及5G基站等。Flash SPICE模型可以為電路設計人員提供精準的元件級別模型模擬程式，既能真實反映代工廠製程製造的電性特徵，也能提高模擬結果的可靠性和改善互連結構電路設計的效率。
現有技術中往往在建模完成後對整個模型進行檢查，一旦檢查結果有問題，需要返工對模型進行修正，既增加了建模流程，又增加修正難度（耗費大量debug時間），對於經驗不足的建模工程師來說難以定位問題發生在何處； 另外業界常用的模型檢查軟體MQA（模型品質檢測）的使用費用不便宜，對於需要自行建模的設計公司來說購買MQA軟體是一筆不小的開支，而且等到做完所有的檢查再做模型調整，時間會比較久，費時費力，直接導致研發週期長、研發成本高。
因此，如何提高建模效率已成為本領域技術人員亟待解決的問題之一。
鑒於以上所述現有技術的缺點，本發明的目的在於提供一種建模方法，用於解決現有技術中建模方法費時費力，導致研發週期長、研發成本高等問題。
為實現上述目的及其他相關目的，本發明提供一種建模方法，該建模方法至少包括：
S1）設計具有源極、汲極、閘極的測試結構，並對測試結構進行測試，得到測試資料；
S2）根據該測試資料提取模型參數；
S3）基於源漏電壓與漏電流的關係對該模型參數的物理特性的合理性進行驗證，驗證合格則建立模型檔並執行步驟S4），驗證不合格則返回步驟S2）調整模型參數，直至驗證合格；
S4）對該模型檔進行品質保證檢查，若檢查合格則建模完成，若檢查不合格則返回步驟S2）調整模型參數，直至檢查合格。
可選地，步驟S1）中採用晶圓允收測試對測試結構進行測試。
更可選地，步驟S2）中基於SPICE提取該模型參數。
更可選地，步驟S2）中獲取模型參數的方法包括：剔除該測試資料中的異常值，將測試結構的電性隨尺寸、溫度或偏壓特性的變化趨勢擬合，以得到模型參數。
可選地，該測試結構為快閃記憶體。
更可選地，在至少兩組不同模擬條件下分別獲取漏電流，基於各漏電流之間的差值驗證物理特性的合理性。
更可選地，步驟S3）包括：
在第一時間段內，於該測試結構的閘極、汲極、源極及基板電極分別施加電壓，施加於閘極的電壓從零逐漸增大至第一電壓，施加於汲極的電壓為恆定的第二電壓，施加於源極的電壓從零逐漸增大至第三電壓，施加於基板的電壓為零，並獲取該測試結構的第一漏電流；其中，該第三電壓比該第一電壓至少小一個數量級；
在第二時間段內，於該測試結構的閘極、汲極、源極及基板電極分別施加電壓，施加於閘極的電壓從零逐漸增大至第一電壓，施加於汲極的電壓為恆定的第二電壓，施加於源極及基板的電壓為零，並獲取該測試結構的第二漏電流；
若該第一漏電流與該第二漏電流的差值超出閾值則判定驗證不合格，否則判定驗證合格。
更可選地，該第一電壓設定為4V，該第二電壓小於4V，該第三電壓小於100mV。
更可選地，該第一時間段及該第二時間段的時長設定為1μs。
更可選地，該第一時間段與該第二時間段不交疊。
如上所述，本發明的建模方法，具有以下有益效果：
本發明的建模方法在提取模型參數後進行物理合理性驗證，能快速檢驗模型參數是否錯誤並及時有效的調整模型參數，比傳統建模流程更高效和抓準問題所在點，可大大加快專案的進度，節約研發成本。
本發明的建模方法可運用於全部尺寸的元件建模（但是步驟S3的施加電壓有所改變，因為不同製程平臺VDD不一樣，比如先進邏輯製程的VDD相對大尺寸較小）；同樣適用於存儲製程元件建模和邏輯製程元件建模，所以本發明是一種通用性強的建模方法。
本發明的建模方法能提高建模的精確度，增加了電路模擬的可靠性和電路設計的效率。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
請參閱圖1~圖5，需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局型態也可能更為複雜。
如圖1所示，本發明提供一種建模方法，該建模方法包括：
S1）設計具有源、汲、閘的測試結構（test key），並對測試結構進行測試，得到測試資料。
具體地，基於製程平臺的設計規則分類設計不同尺寸的測試結構，在本實施例中，該測試結構為具有源、汲、閘的MOS管結構；任意具有源、汲、閘的測試結構均適用于本發明，在此不一一贅述。如圖2所示，作為示例，該測試結構為快閃記憶體，包括基板1，形成於該基板1上的穿隧氧化層(Tunnel Oxide) 2，形成於該穿隧氧化層2上的浮閘（Floating Gate）3，形成於該浮閘3上的介電氧化層（ONO）4，形成於該介電氧化層4上的控制閘（Control Gate）5，以及閘極（Gate）、源極（Source）、汲極（Drain）、基板電極（Bulk）。快閃記憶體為非易失性記憶體，其中浮閘3是真正存儲資料的單元，利用浮閘3的電子的注入和擦除進行程式設計（Program）和擦除（Erase），當電子注入並存儲於浮閘3中時代表資訊“0”，當電子從浮閘3中被擦除時代表資訊“1”。
具體地，快閃記憶體的擦除原理是：在控制閘5上加上負電壓，基板1加正電壓，電荷存在浮閘3裡，因基板1到浮閘3的正向電壓發生F-N穿隧效應而進行電學擦除。快閃記憶體的程式設計原理是：電荷存在浮閘3裡，電壓加在控制閘5上， 程式設計時在汲極Drain上加電壓，產生熱電子，在閘極Gate加電壓，通過介電氧化層4耦合電壓在浮閘3上，產生電勢，説明電子克服能障(Energy Barrier)通過穿隧氧化層2注入進浮閘3，完成程式設計。
具體地，一片晶圓（wafer）上有很多個切片（Die），每個切片（Die）上又有很多同類的元件模組（Module），根據需要測試整片晶圓上的元件。作為示例，對該測試結構進行晶圓允收測試（Wafer Acceptance Test Mapping，WAT）以獲取測試資料。在實際使用中，任意可獲取測試結構電學特性的測試方法均適用，在此不一一贅述。
S2）根據該測試資料提取模型參數。
具體地，在本實施例中，基於SPICE（Simulation Program with Integrated Circuit Emphasis，通用類比電路模擬器）提取該模型參數。SPICE是一套重要的工業級電路分析程式，特別是解決內部電路的自動類比和驗證等設計問題而發展的程式，用於檢測電路的連接和功能的完整性，以及用於預測電路的行為。SPICE建模是連接半導體製程製造技術與電路設計的橋樑，它為電路設計者提供電路模擬的元件級模型。目前業界大多採用BSIM模型，SPICE建模工程師依靠元件理論及經驗，提取模型參數以供SPICE模擬程式使用。
具體地，獲取模型參數的方法包括：首先，剔除該測試資料中的異常值；作為示例，在本實施例中，在該測試資料中挑選出最佳的中位元值以剔除異常資料，在實際使用中可基於實際需要確定需要剔除的異常資料。然後，將測試結構的電性隨包括但不限於尺寸、溫度或偏壓特性的變化趨勢擬合，以得到模型參數；作為示例，通過建模EDA（Electronics Design Automation，電子設計自動化）工具中的BSIM模型（Berkeley Short-channel IGFET Model，伯克利短溝道絕緣閘場效應管模型）擬合出模型參數。
需要說明的是，任意可提取模型參數的工具均適用于本發明，不以本實施例為限。
S3）基於源漏電壓與漏電流的關係對該模型參數的物理特性的合理性進行驗證，驗證合格則建立模型檔並執行步驟S4），驗證不合格則返回步驟S2）調整模型參數，直至驗證合格。
具體地，在本實施例中，在至少兩組不同模擬條件下分別獲取漏電流Ids，基於各漏電流Ids之間的差值驗證物理特性的合理性。作為示例，在第一時間段內，於該測試結構的閘極（Gate）、汲極（Drain）、源極（Source）及基板電極（Bulk）分別施加電壓，施加於閘極（Gate）的電壓從零逐漸增大至第一電壓，施加於汲極（Drain）的電壓為恆定的第二電壓，施加於源極（Source）的電壓從零逐漸增大至第三電壓，施加於基板電極（Bulk）的電壓為零，並獲取該測試結構的第一漏電流i（mm1）；其中，該第三電壓比該第一電壓至少小一個數量級。在第二時間段內，於該測試結構的閘極（Gate）、汲極（Drain）、源極（Source）及基板電極（Bulk）分別施加電壓，施加於閘極（Gate）的電壓從零逐漸增大至第一電壓，施加於汲極（Drain）的電壓為恆定的第二電壓，施加於源極（Source）及基板電極（Bulk）的電壓為零，並獲取該測試結構的第二漏電流i(mm2)。 若該第一漏電流i（mm1）與該第二漏電流i(mm2)的差值超出閾值則判定驗證不合格，否則判定驗證合格。其中，作為本發明的一種實現方式，該第一電壓設定為4V，該第二電壓小於4V，該第三電壓小於100mV，該第一時間段及該第二時間段的時長設定為1μs；在實際使用中，可基於實際測試結構的參數設定各電壓值及時長，該第三電壓足夠小以使得漏電流的變化足以觀察到即可，不以本實施例為限。
更具體地，如圖3~圖5所示，實驗（1）在0~1μs的第一時間段內，在該測試結構的閘極（Gate）施加從0V遞增到4V的電壓，在汲極（Drain）施加恆定電壓1.5V（圖3），在源極（Source）施加從0V遞增到60mV的電壓（圖4）；基板電極（Bulk）接地；輸出漏電流Ids記為第一漏電流i（mm1）。實驗（2）在0~1μs的第二時間段內，在該測試結構的閘極（Gate）施加從0V遞增到4V的電壓，在汲極（Drain）施加恆定電壓1.5V（圖3），源極（Source）及基板電極（Bulk）接地，輸出漏電流Ids記為第二漏電流i（mm2）。如圖5所示，快閃記憶體元件在擦除（Erase）狀態下的模型模擬電流值：i（mm1）=119 μA和i（mm2）=31.7 μA；實驗（2）中的汲極（Drain）和源極（Source）的壓差是1.5V，實驗（1）中的汲極（Drain）和源極（Source）的壓差是1.5V減60mv弱小於1.5V，由於兩組實驗方法都是使用同一元件（或同一種元件），其阻值一樣，根據歐姆定律I=U/R可知，理論值應該是i（mm1）弱小於i（mm2），然而該Flash SPICE模型的模擬結果i（mm1）=119 μA遠大於i（mm2）=31.7 μA與理論值不符，由此說明該模型參數錯誤，需要調整模型參數。
具體地，在本實施例中，實驗（1）與實驗（2）採用同一測試結構進行，因此，該第一時間段與該第二時間段不交疊。在實際使用中，由於同一晶圓上包括多個相同尺寸，相同製程條件的測試結構，因此，可選擇兩個測試結構同時進行實驗（1）與實驗（2），不以本實施例為限。
S4）對該模型檔進行品質保證檢查，若檢查合格則執行步驟S5），若檢查不合格則返回步驟S2）調整模型參數，直至檢查合格。
具體地，執行品質保證檢查（Quality Assurance，QA），品質保證檢查可以檢查模型擬合方法和模型參數是否錯誤的工具，採用包括但不限於MQA軟體實現。品質保證檢查通過，則進行下一步建模工序，不通過則返回步驟S2）根據具體問題重新調整模型參數提取或調整建模方法，並依次執行步驟S3）及S4）直至通過品質保證檢查。
S5）建模完成。
本發明基於步驟S3)的物理特性合理性驗證結果直接對模型參數進行調整，大大簡化調整步驟；驗證合格後可大大提高模型的合理性，減少品質保證檢查的不合格率，進而大大縮短研發時間及研發成本，適於大規模產業應用。
綜上所述，本發明供一種建模方法，包括：S1）設計具有源極、汲極、閘極的測試結構，並對測試結構進行測試，得到測試資料；S2）根據該測試資料提取模型參數；S3）基於源漏電壓與漏電流的關係對該模型參數的物理特性的合理性進行驗證，驗證合格則建立模型檔並執行步驟S4），驗證不合格則返回步驟S2）調整模型參數，直至驗證合格；S4）對該模型檔進行品質保證檢查，若檢查合格則建模完成，若檢查不合格則返回步驟S2）調整模型參數，直至檢查合格。本發明的建模方法在提取模型參數後進行物理合理性驗證，能快速檢驗模型參數是否錯誤並及時有效的調整模型參數，比傳統建模流程更高效和抓準問題所在點，可大大加快專案的進度，節約研發成本。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
1:基板
2:穿隧氧化層
3:浮閘
4:介電氧化層
5:控制閘
S1~S5:步驟
圖1顯示為本發明的建模方法的流程示意圖。
圖2顯示為本發明的測試結構的結構示意圖。
圖3顯示為本發明的實驗（1）及實驗（2）施加在測試結構汲極的電壓波形示意圖。
圖4顯示為本發明的實驗（1）施加在測試結構源極的電壓波形示意圖。
圖5顯示為本發明的實驗（1）及實驗（2）輸出的漏電流波形示意圖。
S1~S5:步驟

Claims (9)

  1. 一種建模方法，其特徵在於，該建模方法至少包括：S1)設計具有源極、汲極、閘極的測試結構，並對測試結構進行測試，得到測試資料；S2)根據該測試資料提取模型參數；S3)基於源漏電壓與漏電流的關係對該模型參數的物理特性的合理性進行驗證，其中，係在第一時間段內，於該測試結構的閘極、汲極、源極及基板電極分別施加電壓，施加於閘極的電壓從零逐漸增大至第一電壓，施加於汲極的電壓為恆定的第二電壓，施加於源極的電壓從零逐漸增大至第三電壓，施加於基板的電壓為零，並獲取該測試結構的第一漏電流；其中，該第三電壓比該第一電壓至少小一個數量級；且在第二時間段內，於該測試結構的閘極、汲極、源極及基板電極分別施加電壓，施加於閘極的電壓從零逐漸增大至第一電壓，施加於汲極的電壓為恆定的第二電壓，施加於源極及基板的電壓為零，並獲取該測試結構的第二漏電流；若該第一漏電流與該第二漏電流的差值超出閾值則判定驗證不合格，否則判定驗證合格，驗證合格則建立模型檔並執行步驟S4)，驗證不合格則返回步驟S2)調整模型參數，直至驗證合格；S4)對該模型檔進行品質保證檢查，若檢查合格則建模完成，若檢查不合格則返回步驟S2)調整模型參數，直至檢查合格。
  2. 如請求項1所述的建模方法，其中，步驟S1)中採用晶圓允收測試對測試結構進行測試。
  3. 如請求項1或2所述的建模方法，其中，步驟S2)中基於SPICE提取該模型參數。
  4. 如請求項1或2所述的建模方法，其中，步驟S2)中獲取模型參數的方法包括：剔除該測試資料中的異常值，將測試結構的電性隨尺寸、溫度或偏壓特性的變化趨勢擬合，以得到模型參數。
  5. 如請求項1所述的建模方法，其中，該測試結構為快閃記憶體。
  6. 如請求項1或5所述的建模方法，其中，在至少兩組不同模擬條件下分別獲取漏電流，基於各漏電流之間的差值驗證物理特性的合理性。
  7. 如請求項1所述的建模方法，其中，該第一電壓設定為4V，該第二電壓小於4V，該第三電壓小於100mV。
  8. 如請求項1所述的建模方法，其中，該第一時間段及該第二時間段的時長設定為1μs。
  9. 如請求項1所述的建模方法，其中，該第一時間段與該第二時間段不交疊。
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