TWI763125B - 識別積體電路的缺陷的系統及方法和電腦可讀儲存媒體 - Google Patents

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TWI763125B
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安基達 帕帝達
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Abstract

一種識別胞內缺陷的方法：獲得積體電路的電路設計， 電路設計包含彼此耦合的一個或多個胞的接線對照表；識別對應於一個或多個胞中的一者的接線對照表；將缺陷注入至胞的多個電路元件及一個或多個內連線中的一者；藉由將激勵施加至胞的輸入而在胞的注入缺陷的位置處擷取第一電流波形；在不注入缺陷的情況下，藉由將相同激勵施加至胞的輸入而在胞的位置處擷取第二電流波形；以及基於第一電流波形及第二電流波形來藉由缺陷選擇性地註釋胞的輸入/輸出表。

Description

識別積體電路的缺陷的系統及方法和電腦可讀 儲存媒體
本發明的實施例是有關於識別積體電路的缺陷的系統及方法和電腦可讀儲存媒體。
各種錯誤模型已用於產生用於偵測積體電路中的錯誤或缺陷的測試圖案，所述錯誤或缺陷諸如固定(stuck-at)、橋接(bridging)、胞間開口(inter-cell-opens)以及轉變錯誤(transition-faults)外加其他。這些錯誤模型共用錯誤僅出現於程式庫胞個例之間諸如(例如)程式庫胞的端口處、程式庫胞外部的內連線之間等的假定。現今的自動化測試圖案產生(automated test pattern generation；ATPG)工具應用這些標準錯誤模型，假定程式庫胞內無錯誤或僅基於由ATPG使用的閘極模型而考慮程式庫胞內部的那些錯誤。這些閘極模型適用於在胞端口(例如，輸入/輸出)處或原始胞結構處注入錯誤時由ATPG使用(例如，在電路設計的相對較高層次)，但不適用於模型化程式庫胞內部的真實的基於佈局的缺陷。因此，傳統錯誤偵測技術並不為完全令人 滿意的。
本發明的實施例涉及一種識別積體電路的缺陷的方法。方法包含獲得積體電路的電路設計，電路設計包含彼此通信耦合的一個或多個胞的相應接線對照表。方法包含識別對應於一個或多個胞中的一者的接線對照表，所述胞包含經由胞內的一個或多個相應內連線彼此通信耦合的一個或多個輸入、一個或多個輸出以及多個電路元件。方法包含將缺陷注入至多個電路元件及一個或多個內連線中的一者。方法包含藉由將多個激勵施加至胞的一個或多個輸入而在胞的注入缺陷的位置處擷取第一電流波形。方法包含在不注入缺陷的情況下，藉由將相同激勵施加至胞的一個或多個輸入而在胞的位置處擷取第二電流波形。方法包含基於第一電流波形及第二電流波形而藉由缺陷選擇性地註釋胞的輸入/輸出表。
本發明的實施例涉及一種識別積體電路的缺陷的系統。系統包含一個或多個處理器。一個或多個處理器經配置以識別對應於多個胞中的一個胞的接線對照表，所述多個胞彼此通信耦合以形成積體電路。一個或多個處理器經配置以將缺陷注入至胞內的一位置。一個或多個處理器經配置以藉由將多個激勵施加至胞的一個或多個輸入而在注入缺陷的胞的一個或多個輸出處擷取第一電壓波形。一個或多個處理器經配置以藉由將相同激勵施加至胞的一個或多個輸入而在不注入缺陷的胞的一個或多個輸出處擷取第二電壓波形。一個或多個處理器經配置以將第一電壓波形與 第二電壓波形進行比較。一個或多個處理器經配置以回應於判定第一電壓波形與第二電壓波形之間的差值滿足第一臨限值而藉由第一類型的缺陷註釋胞的輸入/輸出表。一個或多個處理器經配置以回應於判定第一電壓波形與第二電壓波形之間的差值不滿足第一臨限值而在注入缺陷的情況下，藉由將相同激勵施加至胞的一個或多個輸入而在胞內的位置處擷取第一電流波形。一個或多個處理器經配置以在不注入缺陷的情況下，藉由將相同激勵施加至胞的一個或多個輸入而在胞內的位置處擷取第二電流波形。一個或多個處理器經配置以回應於判定第一電流波形與第二電流波形之間的差值滿足第二臨限值而藉由第二類型的缺陷註釋胞的輸入/輸出表。
本發明的實施例涉及一種電腦可讀儲存媒體，具有儲存於其上的指令，所述指令在由電腦執行時使得電腦執行一方法。方法包含識別對應於多個胞中的一個胞的接線對照表，所述多個胞彼此通信耦合以形成積體電路。方法包含根據接線對照表識別經由胞內的一個或多個相應內連線彼此通信耦合的胞的一個或多個輸入、胞的一個或多個輸出以及多個電路元件。方法包含將缺陷注入至多個電路元件及一個或多個內連線中的一者。方法包含模擬注入缺陷的胞以在胞內的注入缺陷的位置處擷取第一電流波形。方法包含模擬不注入缺陷的胞以在胞內的注入缺陷的位置處擷取第二電流波形。方法包含基於將第一電流波形與第二電流波形進行比較而藉由電流類型的缺陷選擇性地註釋胞的輸入/輸出表。
100:缺陷偵測系統
102:佈局資料庫
103:佈局設計
104:接線對照表提取器
105、105-1、105-2、105-3:電晶體級接線對照表
106:電晶體級接線對照表資料庫
108:缺陷提取器
110:所關注缺陷資料庫
120:類比模擬器
122:缺陷模型合成器
124:胞感知缺陷模型資料庫
126:胞感知圖案產生器
128:測試圖案資料庫
200:方法
202、204、206、208、210、212、214、216、218、220:操作
300:胞
400:輸入/輸出表
401、403、405:行
407、409、411、413:列
500:資訊處置系統
510:處理單元
512:輸入/輸出組件
514:顯示器
516:廣域網路
520:中央處理單元
522:記憶體
524:大容量儲存裝置
526:視訊適配器
528:I/O介面
530:匯流排
540:網路介面
A、B:輸入
D1、DV1:第一缺陷
D2、DV2:第二缺陷
D3、DV3:第三缺陷
D4、DI4:第四缺陷
D5、DI5:第五缺陷
M1、M2、M3、M4、M5、M6:電晶體
R1、R2:電阻器
Z:輸出
結合附圖閱讀以下詳細描述會最佳地理解本揭露的各態樣。應注意，各種特徵未必按比例繪製。實際上，為說明清楚起見，可任意增大或減小各種特徵的尺寸及幾何結構。
圖1示出根據一些實施例的缺陷偵測系統的實例方塊圖。
圖2示出根據一些實施例的用於偵測胞內缺陷的方法的流程圖。
圖3示出根據一些實施例的待藉由圖1的缺陷偵測系統檢查的實例胞的電晶體級接線對照表的示意圖。
圖4示出根據一些實施例的待藉由圖1的缺陷偵測系統註釋的胞的實例輸入/輸出表。
圖5示出根據一些實施例的實例資訊處置系統(information handling system；IHS)的方塊圖。
以下揭露描述用於實施主題的不同特徵的各種例示性實施例。下文描述組件及佈置的具體實例以簡化本揭露。當然，這些組件及佈置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述各種實施例及/或配置之間的關係。
此外，為易於描述，諸如「在...下面」、「在...下方」、「下部」、「在...上方」、「上部」及類似術語的空間相對術語在本文中可用於描述如圖式中所示的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解譯。
為特別關注胞內缺陷，已提出一些技術。舉例而言，N-偵測、嵌入式多偵測(embedded-multi-detect；EMD)以及閘極窮舉測試(gate-exhaustive testing)已顯示成功偵測(或「覆蓋」)一些先前未模型化缺陷。然而，這些技術對於真實設計可能過於複雜，或僅提高以概率方式偵測胞內缺陷的可能性而非以確定性方式靶向胞內缺陷。在N偵測測試中，藉由在不同條件下多次靶向相同錯誤來提高偵測機率。此典型地將圖案數目增大N倍，然而，且因此使得測試成本高。基於EMD的方法藉由利用現有ATPG圖案中未使用的位元來增大可偵測到的不同缺陷的數目(有時被稱作缺陷「涵蓋範圍」)。不同於基於N偵測的方法，基於EMD的方法不需要額外測試圖案。儘管如此，針對兩種技術僅存在與實際缺陷的概率關係。因此，難以相對於傳統技術量化由這些技術提供的額外缺陷涵蓋範圍，且難以預測未來設計的所得益處。儘管閘極窮舉測試方法可能能夠涵蓋胞內缺陷，但所述方法亦傾向於產生極大量數目的額外圖案且產生高測試成本。
本揭露提供可偵測、監控或以其他方式識別積體電路的胞內缺陷的缺陷偵測系統的各種實施例。大體而言，積體電路的 電路設計(例如，接線對照表)可由彼此通信耦合的多個胞(或標準胞)表示。胞中的每一者可對應於接線對照表。如本文中所揭露，缺陷偵測系統可藉由分別在胞包含一個或多個錯誤/缺陷(有時被稱作「錯誤胞」)時及在胞不包含任何錯誤/缺陷(有時被稱作「無錯誤胞」)時將相應的胞行為進行比較來識別胞中的每一者內的一個或多個缺陷。
在各種實施例中，缺陷偵測系統可藉由為胞提供至少一個週期的輸入激勵來獲得某一時域範圍內的錯誤胞及無錯誤胞的各種類型的波形，且接著將錯誤胞與無錯誤胞的相同類型的波形進行比較。若在第一類型波形(例如，電壓波形)中識別出足夠大的不一致，則偵測系統可對應於第一類型波形而將對應缺陷分類為第一類型缺陷。另一方面，若在比較第一類型的波形時未識別出足夠大的不一致，則偵測系統可繼續比較錯誤胞與無錯誤胞的第二類型波形(例如，電流波形)。若在第二類型波形中識別出足夠大的不一致，則偵測系統可對應於第二類型波形而將對應缺陷分類為第二類型缺陷。以此方式，上述識別的技術性問題可藉由使用如本文中所揭露的缺陷偵測系統來偵測胞內缺陷而得以解決。舉例而言，藉由比較對應於錯誤胞及無錯誤胞的第一類型波形且接著比較對應於錯誤胞及無錯誤胞的第二類型波形，缺陷偵測系統可以相對於現有胞內缺陷偵測技術相對更確定性方式偵測胞內缺陷。因而，可明顯提高偵測胞內的胞內缺陷的涵蓋範圍及可靠性。
參看圖1，描繪根據各種實施例的缺陷偵測系統100的實例方塊圖，所述缺陷偵測系統100用於識別彼此通信耦合以形成 積體電路的多個胞中的每一者內的一個或多個缺陷(有時被稱作「胞內缺陷」)。如所繪示，缺陷偵測系統100可包含佈局資料庫102、接線對照表提取器104、電晶體級接線對照表資料庫106、缺陷提取器108、所關注缺陷資料庫110、類比模擬器120、缺陷模型合成器122、胞感知缺陷模型資料庫124、胞感知圖案產生器126以及測試圖案資料庫128。應注意，出於說明的目的，圖1的方塊圖經簡化，且因此缺陷偵測系統100可包含偵測胞內缺陷的任何適合的組件或元件，但仍在本揭露的範疇內。在一些實施例中，佈局資料庫102、接線對照表提取器104、電晶體級接線對照表資料庫106、缺陷提取器108、所關注缺陷資料庫110、類比模擬器120、缺陷模型合成器122、胞感知缺陷模型資料庫124、胞感知圖案產生器126以及測試圖案資料庫128中的每一者彼此通信耦合或併入以識別一個或多個胞內缺陷，下文將詳細論述所述胞內缺陷。
在一個或多個實施例中，上述元件或實體中的每一者在硬體或硬體及軟體的組合中實施。缺陷偵測系統100的每一組件可使用上文結合圖5詳細描述的硬體或硬體或軟體的組合實施。舉例而言，圖1中所示的元件或實體中的每一者可包含任何應用程式、程序、程式庫、指令碼、任務、服務、程序或在硬體(例如，缺陷模型合成器122)上執行的任何類型及形式的可執行指令。在一個或多個實施例中，硬體包含電路，諸如一個或多個處理器。
佈局資料庫102可儲存多個積體電路的相應佈局設計。根據各種實施例，積體電路可包含彼此通信耦合的多個組件(例 如，電子電路)來執行所需功能。此類積體電路的實例可在相對簡單的單一功能IC(例如，數千個閘極的單一功能IC)至相對複雜的數百萬閘極系統晶片(system-on-a-chip；SoC)的範圍內變化。對應佈局設計可包含積體電路以平面幾何形狀的表示，所述平面幾何形狀對應於例如是構成積體電路的組件的金屬、氧化物及/或半導體層的相應圖案。佈局設計可呈任何所需格式，諸如(例如)由國際半導體設備及材料組織(Semiconductor Equipment and Materials International；SEMI)所提出的圖形資料系統II(Graphic Data System II；GDSII)資料格式或開放式圖片系統交換標準(Open Artwork System Interchange Standard；OASIS)資料格式。其他格式包含新思科技(Synopsys,Inc.)的名為Open Access、Milkyway及明導公司(Mentor Graphics,Inc)的名為EDDM的開放源格式。
在一般半導體設計中，標準胞方法(standard cell methodology)為設計具有大部分數位邏輯特徵的特殊應用積體電路(application-specific integrated circuit；ASIC)的方法。標準胞方法為設計抽象化(design abstraction)的實例，其中佈局設計包存於抽象邏輯表示中。在一些實施例中，儲存於佈局資料庫102中的佈局設計可包含彼此通信耦合的一個或多個胞或由彼此通信耦合的一個或多個胞表示。胞中的每一者可包含提供布林邏輯功能(例如，及(AND)邏輯閘極、或(OR)邏輯閘極、反相器等等)或儲存功能(正反器、鎖存器等等)的一組電晶體及內連線。
接線對照表提取器104可提取、獲得或以其他方式識別積體電路的佈局設計的胞中的每一者的接線對照表(或示意圖)。 在一些實施例中，接線對照表可為基於個例(instance-based)的接線對照表，例如電晶體級接線對照表。接線對照表提取器104可根據佈局設計識別任何其他類型的接線對照表(例如，基於網路(net-based)的接線對照表)，但仍在本揭露的範疇內。
胞的電晶體級接線對照表為電路元件、其彼此間連接件(例如，內連線)以及其至外部環境(例如，積體電路的一個或多個其他胞)的端子(例如，輸入、輸出)的節點描述。在一些實施例中，接線對照表提取器104可藉由以下中的至少一者識別胞中的第一者的接線對照表：定位第一胞的一個或多個輸入，所述一個或多個輸入通信連接至胞中的至少第二者；或定位第一胞的一個或多個輸出，所述一個或多個輸出通信連接至胞中的至少第三者。
經識別接線對照表的電路元件可經分組為兩個類別：主動電路元件及被動電路元件。主動電路元件的實例可包含各種形式的電晶體(例如，金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect-transistor；MOSFET)、雙極接面電晶體(bipolar junction transistor；BJT)、高電子遷移率電晶體(high-electron-mobility transistor；HEMT)等等)中的任一者。被動電路元件的實例可包含各種形式的電阻器、電感器及/或電容器。示意圖可藉由多個不同的電腦輔助設計(Computer Aided Design；CAD)程序或電子設計自動化(Electronic Design Automation；EDA)程序產生，所述程序提供用於此接線對照表產生過程的圖形使用者介面(Graphical User Interface；GUI)。
在各種實施例中，接線對照表提取器104可與佈局資料 庫102通信或以其他方式介接以獲得積體電路(例如，積體電路103)的佈局設計，所述積體電路包含多個通信耦合的胞。回應於獲得佈局設計，接線對照表提取器104可提取胞中的每一者的電晶體級接線對照表(例如，105-1、105-2、105-3等等)，並將電晶體級接線對照表(例如，統稱為電晶體級接線對照表105)儲存於電晶體級接線對照表資料庫106中。在一些其他實施例中，電晶體級接線對照表資料庫106可儲存並非自佈局設計提取的電晶體級接線對照表。舉例而言，此電晶體級接線對照表可由缺陷偵測系統100的使用者直接地或間接地提供。
缺陷提取器108可提取、假設或以其他方式識別儲存於電晶體級接線對照表資料庫106中的電晶體級接線對照表中的每一者(例如，電晶體級接線對照表105-1)中的一個或多個所關注缺陷。此外，缺陷提取器108可提取或以其他方式判定各所關注缺陷相對於實例電晶體級接線對照表105-1中的組件/元件的一個或多個特徵(例如，位置、缺陷類型、與設計意圖不符的值)。因而，缺陷可稍後經注入、插入、併入或以其他方式更新至電晶體級接線對照表中。缺陷的各種代表性實例將如下論述。以下實例經提供用於說明的目的，且因此應理解，缺陷提取器108可自實例電晶體級接線對照表105-1中提取各種其他類型的缺陷中的任一者，但仍在本揭露的範疇內。
在一些實施例中，基於自電晶體級接線對照表資料庫106中擷取的電晶體級接線對照表105，缺陷提取器108可藉由刻意打開電晶體級接線對照表105-1中所包含的至少一個主動電路元件(例如，電晶體)的多個端子中的兩個而識別電晶體級接線對照表 中的每一者(例如，電晶體級接線對照表105-1)中的一個或多個所關注缺陷。舉例而言，缺陷提取器108可打開電晶體的源極端子及閘極端子、電晶體的源極端子及汲極端子及/或電晶體的汲極端子及閘極端子，所述端子應彼此電性耦合。
在一些實施例中，基於自電晶體級接線對照表資料庫106中擷取的電晶體級接線對照表105，缺陷提取器108可藉由刻意使電晶體級接線對照表105-1中所包含的至少一個主動電路元件(例如，電晶體)的多個端子中的兩個短路而識別電晶體級接線對照表中的每一者(例如，電晶體級接線對照表105-1)中的一個或多個所關注缺陷。舉例而言，缺陷提取器108可使電晶體的源極端子及閘極端子、電晶體的源極端子及汲極端子及/或電晶體的汲極端子及閘極端子短路，所述端子應彼此電性隔離。
在一些實施例中，基於自電晶體級接線對照表資料庫106中擷取的電晶體級接線對照表105，缺陷提取器108可藉由刻意打開連接電晶體級接線對照表105-1中所包含的兩個或大於兩個電路元件的內連線而識別電晶體級接線對照表中的每一者(例如，電晶體級接線對照表105-1)中的一個或多個所關注缺陷。舉例而言，缺陷提取器108可打開連接以下中的至少兩者或大於兩者的內連線：電晶體、電阻器、電容器或電感器。在另一實例中，缺陷提取器108可打開將電晶體級接線對照表105-1中的電路元件中的一者連接至電源(例如，VDD、VSS等等)的內連線。
在一些實施例中，基於自電晶體級接線對照表資料庫106中擷取的電晶體級接線對照表105，缺陷提取器108可藉由刻意改變電晶體級接線對照表105-1中所包含的被動電路元件的設計意 圖值而識別電晶體級接線對照表中的每一者(例如，電晶體級接線對照表105-1)中的一個或多個所關注缺陷。舉例而言，缺陷提取器108可在某一範圍(例如，實質上大於及/或低於接線對照表105-1中指定的設計值)內改變電阻器的設計值。
在一些實施例中，基於自佈局資料庫102中擷取的佈局設計，缺陷提取器108可識別電晶體級接線對照表105中的每一者中的一個或多個所關注缺陷為與幾何元件或在佈局設計中的幾何元件的位置資料的集合相關聯的寄生特徵。此外，由於接線對照表提取器104可藉由與電晶體級接線對照表資料庫106介接根據佈局設計而產生電晶體級接線對照表(例如，電晶體級接線對照表105-1)，因此缺陷提取器108可使接線對照表中的組件與佈局設計中的幾何元件相關。
在一些實施例中，在識別接線對照表105中的每一者中的一個或多個缺陷時，缺陷提取器108可將經識別缺陷儲存於所關注缺陷資料庫110中。缺陷提取器108可將經識別缺陷中的每一者的特徵(例如，位置、缺陷類型、與設計意圖不符的值)儲存於所關注缺陷資料庫110中。舉例而言，回應於識別缺陷為跨連接接線對照表105-1的兩個電路元件的內連線兩端的斷路，缺陷提取器108可將所述缺陷可能出現的位置儲存於所關注缺陷資料庫110中。在一些其他實施例中，缺陷提取器108可與類比模擬器120直接通信或以其他方式介接以提供經識別缺陷中的每一者的此類特徵用於比較分別呈錯誤胞及無錯誤胞形式的胞中的每一者的胞行為，其應如下文所論述。
根據本揭露的各種實施例，類比模擬器120可模擬、計 算或以其他方式獲得分別呈錯誤胞及無錯誤胞形式的佈局設計103的胞中的每一者的胞行為。藉由與電晶體級接線對照表資料庫106介接，類比模擬器120可獲得佈局設計103的胞中的每一者的接線對照表(例如，接線對照表105-1)。基於接線對照表，類比模擬器120可使用電路模擬器(例如，積體電路通用類比程式(Simulation Program with Integrated Circuit Emphasis；SPICE))獲得胞的胞行為。在一些實施例中，純粹基於對應接線對照表的設計意圖參數(例如，無注入缺陷)模擬的胞的胞行為有時可被稱作無錯誤胞行為。
當獲得無錯誤胞行為時，類比模擬器120可以各種方式呈現、輸出或以其他方式提供無錯誤胞行為。舉例而言，類比模擬器120可在胞(接線對照表)的輸出處在某一時間範圍內將無錯誤胞行為呈現為一個或多個電壓波形。時間範圍可擴增超過其中將所有可能激勵中的每一者一次施加至胞(接線對照表)的輸入的週期，例如分別施加至胞的輸入的邏輯狀態的組合。時間範圍可擴增超過多個此類週期，但仍在本揭露的範疇內。在一個實施例中，邏輯狀態中的每一者可呈靜態值(例如，穩定邏輯高或低)形式施加。在另一實施例中，邏輯狀態中的每一者可呈瞬變值(transitionary value)(例如，自邏輯高轉變為邏輯低，或反之亦然)形式施加。在又一實施例中，邏輯狀態中的一些可各自呈靜態值形式施加，而邏輯狀態中的一些可各自呈瞬變值形式施加。在另一實例中，類比模擬器120可在胞(接線對照表)的待注入一個或多個缺陷的相應位置處在相同時間範圍內將無錯誤胞行為呈現為一個或多個電流波形，此將於下文論述。在一些實施 例中，類比模擬器120可替代地或另外在胞(接線對照表)的連接一個或多個電源的相應位置處在相同時間範圍內將無錯誤胞行為呈現為一個或多個電流波形。
藉由與所關注缺陷資料庫110介接，類比模擬器120可獲得與接線對照表中的每一者(例如，接線對照表105-1)相關聯的一個或多個所關注缺陷的特徵。基於與接線對照表相關聯的所關注缺陷的相應特徵，類比模擬器120可將所關注缺陷注入、插入或以其他方式併入至接線對照表中，且使用電路模擬器(例如，積體電路通用類比程式(SPICE))獲得胞的胞行為。在一些實施例中，基於注入缺陷的對應接線對照表模擬的胞的胞行為有時可被稱作錯誤胞行為。
當藉由注入缺陷獲得錯誤胞行為時，類比模擬器120可以一種或多種方式呈現、輸出或以其他方式提供錯誤胞行為。舉例而言，類比模擬器120可在胞(接線對照表)的輸出處在相同時間範圍內將錯誤胞行為呈現為一種或多種電壓波形。在另一實例中，類比模擬器120可在胞(接線對照表)的注入一個或多個缺陷的相應位置處在相同時間範圍內將錯誤胞行為呈現為一個或多個電流波形。在一些實施例中，類比模擬器120可替代地或另外在胞(接線對照表)的連接一個或多個電源的相應位置處在相同時間範圍內將錯誤胞行為呈現為一個或多個電流波形。
缺陷模型合成器122可基於將胞的無錯誤胞行為與錯誤胞行為進行比較來使用一個或多個缺陷註釋、更新或以其他方式產生胞的輸入/輸出表。此類輸入/輸出表的實例可包含胞結合布林代數的靜態或瞬變真值表，所述靜態或瞬變真值表可稍後更新(註 釋)為胞測試模型(cell test model；CTM)。大體而言，真值表包含表示輸入邏輯狀態的所有可能組合的第一行及表示胞可提供的所有可能的輸出邏輯狀態的第二行。真值表的每一列包含輸入邏輯狀態(靜態邏輯狀態、瞬變邏輯狀態或其組合)的一種可能的組合及對應於那些輸入邏輯狀態的輸出邏輯狀態。
為註釋真值表，缺陷模型合成器122可與類比模擬器120介接以判定真值表中哪一列應註釋有缺陷。舉例而言，回應於類比模擬器120獲得注入或不注入缺陷中的一者的胞的電壓波形及電流波形，缺陷模型合成器122可與類比模擬器120介接以首先比較胞(注入或不注入缺陷中的一者)的電壓波形。若判定這兩個電壓波形之間的差值滿足電壓臨限值(例如，大於電壓臨限值)，則缺陷模型合成器122可識別對應於出現此差值的時戳。缺陷模型合成器122可判定輸入邏輯狀態的組合中的哪一者(真值表中的哪一列)對應於時戳，使得缺陷模型合成器122可藉由此缺陷註釋所述列。另一方面，若判定這兩個電壓波形之間的差值不滿足電壓臨限值(例如，小於電壓臨限值)，則缺陷模型合成器122可進一步比較胞(具有或不具有所注入缺陷中的一者)的電流波形。若判定這兩個電流波形之間的差值滿足電流臨限值(例如，大於電流臨限值)，則缺陷模型合成器122可識別對應於出現此差值的時戳。缺陷模型合成器122可判定輸入邏輯狀態的組合中的哪一者(真值表中的哪一列)對應於時戳，使得缺陷模型合成器122可藉由此缺陷註釋所述列。另一方面，若判定這兩個電流波形之間的差值不滿足電流臨限值(例如，小於電流臨限值)，則缺陷模型合成器122可反覆地執行類似操作以判定是否藉由剩餘缺陷 中的每一者註釋真值表。
缺陷模型合成器122可將胞中的每一者的註釋真值表儲存於胞感知缺陷模型資料庫124中。胞感知圖案產生器126可接著使用經註釋真值表產生用於相應胞的測試圖案。胞感知圖案產生器126可將測試圖案儲存於測試圖案資料庫128中。所屬領域中已知的各種胞感知ATPG(cell-aware ATPG；CA-ATPG)工具可用於產生測試圖案。因而，應省略對應描述。
參看圖2，描繪用於偵測胞內的缺陷的方法200的流程圖。可使用本文中結合圖1詳述的組件中的一者或多者實施或藉由所述組件中的一者或多者執行方法200的操作。因此，圖2的以下論述應結合圖1進行。方法200的所示出實施例僅為實例。因此，應理解，可省略、重新定序及/或添加多種操作中的任一者，但仍在本揭露的範疇內。
簡言之，在操作202處，缺陷偵測系統可識別胞的接線對照表。在操作204處，缺陷偵測系統可獲得分別注入及不注入缺陷的胞的電壓波形。在操作206處，缺陷偵測系統可估計電壓波形之間的差值。在操作208處，缺陷偵測系統可判定差值是否滿足電壓臨限值。若滿足，則在操作210處，缺陷偵測系統可藉由呈第一類型形式的缺陷註釋胞的輸入/輸出表。若不滿足，則在操作212處，缺陷偵測系統可接著獲得分別注入及不注入缺陷的胞的電流波形。接著，在操作214處，缺陷偵測系統可估計電流波形之間的差值。在操作216處，缺陷偵測系統可判定差值是否滿足電流臨限值。若滿足，則在操作218處，缺陷偵測系統可藉由呈第二類型形式的缺陷註釋胞的輸入/輸出表。若不滿足，則在 操作220處，缺陷偵測系統可判定缺陷是否為最後一個缺陷。若不是，則方法200可再次進行至操作204以偵測胞的下一缺陷。另一方面，若是，則方法200可再次進行至操作202以偵測下一胞內的缺陷。
仍參看圖2，且進一步詳細地，在操作202處，缺陷偵測系統(例如，圖1中的缺陷偵測系統100)可識別表示積體電路的多個胞中的第一者的接線對照表。舉例而言，接線對照表可為電晶體級接線對照表。在一些實施例中，缺陷偵測系統100可藉由以下中的至少一者識別第一胞的接線對照表：定位第一胞中通信連接至胞中的至少第二者的一個或多個輸入，或定位通信連接至胞中的至少第三者的第一胞的一個或多個輸出。
參看圖3，繪示胞300的電晶體級接線對照表的示意圖。應注意，胞300僅提供為一實例用於說明的目的，且因此應如下簡要描述胞300。如圖3中所示，胞300包含輸入「A」及輸入「B」以及輸出「Z」。缺陷偵測系統100可藉由以下操作來自積體電路的多個胞中識別胞300：定位連接至一個或多個其他胞或一個或多個輸入信號線的輸入A及輸入B；及定位連接至一個或多個其他胞或一個或多個輸出信號線的輸出Z。在圖3中所示的實例接線對照表中，胞300包含六個電晶體：電晶體M1、電晶體M2、電晶體M3、電晶體M4、電晶體M5以及電晶體M6；及兩個電阻器：電阻器R1及電阻器R2。應理解，胞300可包含各種其他電路組件中的任一者及任何所需數目的電晶體及電阻器中的任一者，但仍在本揭露的範疇內。
舉例而言，在圖3中，電晶體M1至電晶體M3各自包含 p型MOSFET且電晶體M4至電晶體M6各自包含n型MOSFET，而電晶體M1至電晶體M6中的每一者可包含其他類型的電晶體中的任一者。具體言之，電晶體M1及電晶體M4的相應閘極經配置為(或連接至)輸入A。電晶體M2及電晶體M5的相應閘極經配置為(或連接至)輸入B。電阻器R1的端子中的一者、電阻器R2的端子中的一者以及電晶體M6的汲極經配置為(或連接至)輸出Z。此外，經由相應內連線將電路元件、電晶體M1至電晶體M6以及電阻器R1至電阻器R2中的每一者連接至一個或多個其他電路元件或電源。舉例而言，經由內連線將電晶體M1的源極、電晶體M2的源極以及電晶體M3的源極各自連接至VDD，同時將電晶體M1至電晶體M3的相應汲極各自連接至至少另一電晶體。在另一實例中，經由內連線將電晶體M5的源極及電晶體M6的源極各自連接至VSS，同時將電晶體M5至電晶體M6的相應汲極各自連接至至少另一電晶體。
回應於獲得胞300的接線對照表，缺陷偵測系統100可基於接線對照表及/或提取胞300的接線對照表的對應佈局設計而識別待注入的一個或多個可能缺陷。舉例而言，在圖3中，示出多個可能缺陷。出於說明的目的，圖3中所示的缺陷僅作為實例而提供。因此，應理解，胞300可包含各種其他類型的缺陷中的任一者，但仍在本揭露的範疇內。如所繪示，缺陷偵測系統100可識別胞300中的以下實例缺陷(及對應特徵)：第一缺陷D1，其使電晶體M1的本應彼此電性隔離的閘極及汲極短路；第二缺陷D2，其使電晶體M4的本應彼此電性隔離的汲極及源極短路；第三缺陷D3，其打開本應電性連接電晶體M1至電晶體M2的相應 汲極的內連線；第四缺陷D4，其寄生耦合至電性連接電晶體M2的源極至VDD的內連線；以及第五缺陷D5，其對應於電阻器R2的偏離由接線對照表指定的設計意圖值的值。
在識別胞300的可能缺陷(及對應特徵)後，缺陷偵測系統100可基於相應特徵將缺陷逐個注入至胞300的接線對照表中並獲得分別注入或不注入缺陷的胞300的電壓波形(操作204)。基於胞300的接線對照表，缺陷偵測系統100可使用電路模擬器(例如，SPICE)在胞300的輸出Z處獲得第一電壓波形，而無需將任何缺陷注入至接線對照表中。在一些實施例中，缺陷偵測系統100可藉由利用至少一個週期的輸入邏輯狀態的所有可能組合(經由SPICE)激勵胞300以獲得第一電壓波形。
舉例而言，經由SPICE，缺陷偵測系統100可利用相應靜態邏輯狀態：00、01、10以及11依序激勵輸入A及輸入B，其可使得胞300在輸出Z處產生對應第一電壓波形。在另一實例中，缺陷偵測系統100可利用相應靜態及/或瞬變邏輯狀態：0R、0F、F1以及FR(「R」對應於自邏輯低轉變為邏輯高的上升邊緣；且「F」對應於自邏輯高轉變為邏輯低的下降邊緣)依序激勵輸入A及輸入B，其可使得胞300在輸出Z處產生對應第一電壓波形。接著，基於經識別缺陷(及對應特徵)，缺陷偵測系統100可將缺陷中的一者(例如，缺陷D1)注入至胞300的接線對照表中。根據經識別為跨電晶體M1的閘極與汲極的短路的缺陷D1的特徵，缺陷偵測系統100可將具有對應缺陷類型(短路)的此缺陷注入至胞(接線對照表)內的對應位置中。舉例而言，在將缺陷D1注入至胞300的接線對照表中之後，缺陷偵測系統100可使用相同 激勵經由SPICE在胞300的輸出Z處獲得第二電壓波形。
回應於獲得第一電壓波形及第二電壓波形，缺陷偵測系統100可將第一電壓波形與第二電壓波形進行比較以估計其間呈現的差值(操作206)。在一些實施例中，為估計第一電壓波形與第二電壓波形之間呈現的差值，缺陷偵測系統100可藉由將這兩個電壓波形的時域進行對準而使第一電壓波形與第二電壓波形交疊。藉由利用一個週期的四個邏輯狀態(00、01、10以及11)激勵胞300的輸入A及輸入B，第一電壓波形及第二電壓波形可各自包含輸出Z處呈現的四個對應電壓值。缺陷偵測系統100可將第一電壓波形及第二電壓波形的對應於相同時域參數(例如，時戳)的相應電壓值進行比較。具體言之，缺陷偵測系統100可估計第一電壓波形及第二電壓波形的對應於四個邏輯狀態(00、01、10以及11)中的每一者的電壓值之間的電壓差。
回應於估計電壓差，缺陷偵測系統100可判定電壓差中的任一者是否滿足電壓臨限值(操作208)。在一些實施例中，缺陷偵測系統100可將電壓差中的每一者與電壓臨限值進行比較。基於比較，若電壓差大於或等於電壓臨限值，則缺陷偵測系統100可藉由對應缺陷註釋胞300的輸入/輸出表(操作210)；且若電壓差小於電壓臨限值，則缺陷偵測系統100可獲得分別注入或不注入缺陷的胞300的電流波形(操作212)。
圖4描繪待藉由缺陷偵測系統100註釋的胞300的實例輸入/輸出表400。如所繪示，輸入/輸出表400包含行401、行403以及行405，及列407、列409、列411以及列413。行401對應於激勵胞300的所有可能輸入邏輯狀態；行403對應於胞300可 提供的所有可能輸出邏輯狀態；且行405對應於缺陷偵測系統100判定插入至輸入/輸出表400中的所有缺陷。列407對應於輸入邏輯狀態的一個可能組合(例如，00)、對應於那些輸入邏輯狀態的輸出邏輯狀態(例如，0)以及一個或多個選擇性插入的缺陷；列409對應於輸入邏輯狀態的一個可能組合(例如，01)、對應於那些輸入邏輯狀態的輸出邏輯狀態(例如，0)以及一個或多個選擇性插入的缺陷；列411對應於輸入邏輯狀態的一個可能組合(例如，10)、對應於那些輸入邏輯狀態的輸出邏輯狀態(例如，0)以及一個或多個選擇性插入的缺陷；且列413對應於輸入邏輯狀態的一個可能組合(例如，11)、對應於那些輸入邏輯狀態的輸出邏輯狀態(例如，1)以及一個或多個選擇性插入的缺陷。
使用其中偵測到(檢查出)缺陷D1的上述實例，缺陷偵測系統100可藉由利用至少一個週期的輸入邏輯狀態(00、01、10以及11)的組合分別激勵胞300而在輸出Z(圖3)處獲得未注入缺陷D1的電壓波形且在輸出Z處獲得注入缺陷D1的電壓波形。接著，缺陷偵測系統100將相應時戳處的兩個電壓波形之間的電壓差進行比較，所述時戳對應於輸入邏輯狀態(00、01、10以及11)的四個組合。基於比較，缺陷偵測系統100可判定輸入邏輯狀態的組合中的任一者是否可能對應於(或間接產生)滿足電壓臨限值的電壓差。舉例而言，回應於識別在施加輸入邏輯狀態的組合(00)時存在足夠大的電壓差，缺陷偵測系統100可藉由將缺陷D1插入至行405與列407的交叉點中以註釋輸入/輸出表400，如圖4的實例中所示。在一些實施例中，由於藉由比較電壓波形來識別(或偵測)缺陷D1，因此缺陷偵測系統100可進一步 藉由將缺陷D1標記為DV1來註釋輸入/輸出表400。在類似程序之後，缺陷偵測系統100可藉由將缺陷D2(DV2)及缺陷D3(DV3)插入至行405與列413的交叉點中以來註釋輸入/輸出表400，如圖4的實例中所示。
再次參看圖2的方法200，回應於判定電壓差中無一者滿足電壓臨限值，缺陷偵測系統100可獲得分別注入或不注入缺陷的胞300的電流波形(操作212)。不同於在胞300的輸出Z處獲得電壓波形，缺陷偵測系統100可藉由在無任何注入缺陷的胞300的接線對照表上使用電路模擬器(例如，SPICE)來在待將缺陷注入至胞300的位置處獲得第一電流波形。缺陷偵測系統100可藉由利用與用於獲得電壓波形相同的輸入邏輯狀態的組合激勵胞300來獲得第一電流波形(經由SPICE)。缺陷偵測系統100可接著藉由在注入缺陷的胞300的接線對照表上使用電路模擬器(例如，SPICE)而在將缺陷注入至胞300的位置處獲得第二電流波形。缺陷偵測系統100可藉由利用與用於獲得電壓波形相同的輸入邏輯狀態的組合激勵胞300而獲得第二電流波形(經由SPICE)。
回應於獲得第一電流波形及第二電流波形，缺陷偵測系統100可將第一電流波形與第二電流波形進行比較以估計其間呈現的差值(操作214)。在一些實施例中，缺陷偵測系統100可藉由將這兩個電流波形的時域對準來使第一電流波形與第二電流波形交疊。藉由利用一個週期的四個邏輯狀態(00、01、10以及11)激勵胞300的輸入A及輸入B，第一電流波形及第二電流波形可各自包含(待)注入缺陷中的每一者的位置處呈現的四個對應電流值。缺陷偵測系統100可將第一電流波形及第二電流波形的相 應電流值進行比較。具體言之，缺陷偵測系統100可估計第一電壓波形及第二電壓波形的對應於四個邏輯狀態(00、01、10以及11)中的每一者的電流值之間的電流差。
回應於估計電流差，缺陷偵測系統100可判定電流差中的任一者是否滿足電流臨限值(操作216)。在一些實施例中，缺陷偵測系統100可將電流差中的每一者與電流臨限值進行比較。基於比較，若電流差大於或等於電流臨限值，則缺陷偵測系統100可藉由對應缺陷註釋胞300的輸入/輸出表(例如，圖4中所示的輸入/輸出表400)(操作218)；且若電流差小於電流臨限值，則缺陷偵測系統100可判定當前檢查出的缺陷是否為胞300的所有可能缺陷中的最後一個(操作220)。若是，則缺陷偵測系統100可(例如，藉由再次進行至操作202)偵測下一胞的胞內缺陷；且若否，則缺陷偵測系統100可(例如，藉由再次進行至操作204)檢查當前胞的下一缺陷。因而，根據各種實施例，缺陷偵測系統100可反覆地執行方法200的操作中的至少一些(例如，自操作204，經過操作206、操作208、操作212、操作214、操作218以及操作220，且返回至操作204)。
在偵測到(或檢查出)缺陷D5的實例中，回應於判定缺陷D5並不使得電壓差中的任一者大於或等於電壓臨限值(圖2的操作208)，缺陷偵測系統100可在待注入缺陷D5的位置(而無實際上將缺陷D5注入至胞300的接線對照表)處獲得第一電流波形，且在與實際上將缺陷D5注入至接線對照表中的相同位置處獲得第二電流波形。在圖3的實例胞300中，缺陷偵測系統100可藉由利用至少一個週期的四個邏輯狀態(00、01、10以及11)激 勵胞300的輸入A及輸入B而在電阻器R2的兩個端子中的任一者處獲得此兩個電流波形。在一些實施例中，由於藉由比較電流波形而識別(或偵測)缺陷D5，因此缺陷偵測系統100可進一步藉由將缺陷D5標記為DI5來註釋輸入/輸出表400。依照類似程序，缺陷偵測系統100可藉由將缺陷D4(DI4)插入至行405與列409的交叉點中來註釋輸入/輸出表400，如圖4的實例中所示。
現參看圖5，提供根據本發明的一些實施例的資訊處置系統(IHS)500的方塊圖。IHS 500可以是用於實施本文中所論述的任一或所有程序以設計積體電路的電腦平台。IHS 500可包括處理單元510，諸如桌上型電腦、工作站、筆記型電腦，或為特定應用定製的專用單元。IHS 500可配備有顯示器514，及一個或多個輸入/輸出(input/output；I/O)組件512，諸如滑鼠、鍵盤或印表機。處理單元510可包含連接至匯流排530的中央處理單元(central processing unit；CPU)520、記憶體522、大容量儲存裝置524、視訊適配器526以及I/O介面528。
匯流排530可為包含記憶體匯流排或記憶體控制器、周邊匯流排或視訊匯流排的任何類型的若干匯流排架構中的一者或多者。CPU 520可包括任何類型的電子資料處理器，且記憶體522可包括任何類型的系統記憶體，諸如靜態隨機存取記憶體(static random access memory；SRAM)、動態隨機存取記憶體(dynamic random access memory；DRAM)或唯讀記憶體(read-only memory；ROM)。
大容量儲存裝置524可包括經配置以儲存資料、程式以及其他資訊且使該資料、程式以及其他資訊可經由匯流排530存 取的任何類型的儲存裝置。舉例而言，大容量儲存裝置524可包括硬碟驅動機、磁碟驅動機、光碟驅動機或其類似物中的一者或多者。
視訊適配器526及I/O介面528提供用以將外部輸入及輸出裝置耦合至處理單元510的介面。如圖5中所示出，輸入及輸出裝置的實例包含耦合至視訊適配器526的顯示器514及耦合至I/O介面528的諸如滑鼠、鍵盤、印表機以及類似物的I/O組件512。其他裝置可耦合至處理單元510，且可利用額外或較少介面卡。舉例而言，串列介面卡(未示出)可用於提供用於印表機的串列介面。處理單元510亦可包含網路介面540，所述網路介面可為至區域網路(local area network；LAN)或廣域網路(wide area network；WAN)516的有線鏈路及/或無線鏈路。
應注意，IHS 500可包含其他組件/裝置。舉例而言，IHS 500可包含電源、纜線、主機板、抽取式儲存媒體、外殼以及類似物。儘管未示出，但這些其他組件被視為IHS 500的部分。
在本揭露的一個態樣中，提供一種識別積體電路的缺陷的方法。方法包含獲得積體電路的電路設計，電路設計包含彼此通信耦合的一個或多個胞的相應接線對照表。方法包含識別對應於一個或多個胞中的一者的接線對照表，所述胞包含經由胞內的一個或多個相應內連線彼此通信耦合的一個或多個輸入、一個或多個輸出以及多個電路元件。方法包含將缺陷注入至多個電路元件及一個或多個內連線中的一者。方法包含藉由將多個激勵施加至胞的一個或多個輸入而在胞的注入缺陷的位置處擷取第一電流波形。方法包含在不注入缺陷的情況下，藉由將相同激勵施加至 胞的一個或多個輸入而在胞的位置處擷取第二電流波形。方法包含基於第一電流波形及第二電流波形而藉由缺陷選擇性地註釋胞的輸入/輸出表。在本發明的一實施例中，上述的識別積體電路的缺陷的方法，其中識別胞的接線對照表更包括：定位胞的一個或多個輸入，一個或多個輸入連接至一個或多個胞中的至少第二者；以及定位胞的一個或多個輸出，一個或多個輸出連接至一個或多個胞中的至少第三者。在本發明的一實施例中，上述的識別積體電路的缺陷的方法，其中多個電路元件包含至少一個主動電路元件，注入缺陷更包括：打開至少一個主動電路元件的多個端子中的兩者。在本發明的一實施例中，上述的識別積體電路的缺陷的方法，其中多個電路元件包含至少一個主動電路元件，注入缺陷更包括：使至少一個主動電路元件的多個端子中的兩者短路。在本發明的一實施例中，上述的識別積體電路的缺陷的方法，其中多個電路元件包含被動電路元件，注入缺陷更包括：在某一範圍內改變被動電路元件的設計意圖值。在本發明的一實施例中，上述的識別積體電路的缺陷的方法，其中注入缺陷更包括：打開一個或多個內連線中的至少一者。在本發明的一實施例中，上述的識別積體電路的缺陷的方法，更包括：在注入缺陷的情況下，藉由將相同激勵施加至胞的一個或多個輸入而在胞的一個或多個輸出處擷取第一電壓波形；在不注入缺陷的情況下，藉由將相同激勵施加至胞的一個或多個輸入而在胞的一個或多個輸出處擷取第二電壓波形；將第一電壓波形與第二電壓波形進行比較；以及回應於判定第一電壓波形與第二電壓波形之間的差值滿足第一臨限值，將缺陷識別為第一類型缺陷。在本發明的一實施例中， 上述的識別積體電路的缺陷的方法，更包括：回應於判定第一電壓波形與第二電壓波形之間的差值滿足第一臨限值，識別激勵中的哪一者對應於判定的差值；以及藉由使經識別激勵與缺陷相關聯而註釋胞的輸入/輸出表。在本發明的一實施例中，上述的識別積體電路的缺陷的方法，更包括：回應於判定第一電壓波形與第二電壓波形之間的差值不滿足第一臨限值，將第一電流波形與第二電流波形進行比較；判定第一電流波形與第二電流波形之間的差值滿足第二臨限值；以及將缺陷識別為第二類型缺陷。在本發明的一實施例中，上述的識別積體電路的缺陷的方法，更包括：回應於判定第一電流波形與第二電流波形之間的差值滿足第二臨限值，識別激勵中的哪一者對應於判定的差值；以及藉由使經識別激勵與缺陷相關聯而註釋胞的輸入/輸出表。
在本揭露的另一態樣中，提供一種識別積體電路的缺陷的系統。系統包含一個或多個處理器。一個或多個處理器經配置以識別對應於多個胞中的一個胞的接線對照表，所述多個胞彼此通信耦合以形成積體電路。一個或多個處理器經配置以將缺陷注入至胞內的一位置。一個或多個處理器經配置以藉由將多個激勵施加至胞的一個或多個輸入而在注入缺陷的胞的一個或多個輸出處擷取第一電壓波形。一個或多個處理器經配置以藉由將相同激勵施加至胞的一個或多個輸入而在不注入缺陷的胞的一個或多個輸出處擷取第二電壓波形。
一個或多個處理器經配置以將第一電壓波形與第二電壓波形進行比較。一個或多個處理器經配置以回應於判定第一電壓波形與第二電壓波形之間的差值滿足第一臨限值而藉由第一類型 的缺陷註釋胞的輸入/輸出表。一個或多個處理器經配置以回應於判定第一電壓波形與第二電壓波形之間的差值不滿足第一臨限值而在注入缺陷的情況下，藉由將相同激勵施加至胞的一個或多個輸入而在胞內的位置處擷取第一電流波形。一個或多個處理器經配置以在不注入缺陷的情況下，藉由將相同激勵施加至胞的一個或多個輸入而在胞內的位置處擷取第二電流波形。一個或多個處理器經配置以回應於判定第一電流波形與第二電流波形之間的差值滿足第二臨限值而藉由第二類型的缺陷註釋胞的輸入/輸出表。在本發明的一實施例中，上述的識別積體電路的缺陷的系統，其中一個或多個處理器進一步經配置以藉由使胞的多個主動電路元件中的兩者短路而將缺陷注入至位置。在本發明的一實施例中，上述的識別積體電路的缺陷的系統，其中一個或多個處理器進一步經配置以藉由打開胞的主動電路元件的多個端子中的兩者而將缺陷注入至位置。在本發明的一實施例中，上述的識別積體電路的缺陷的系統，其中一個或多個處理器進一步經配置以藉由在某一範圍內改變胞的被動電路元件的設計意圖值而將缺陷注入至位置。在本發明的一實施例中，上述的識別積體電路的缺陷的系統，其中一個或多個處理器進一步經配置以藉由打開胞內的一個內連線而將缺陷注入至位置。在本發明的一實施例中，上述的識別積體電路的缺陷的系統，其中一個或多個處理器進一步經配置以藉由使激勵中的經識別一者與缺陷相關聯而藉由第一類型的缺陷註釋胞的輸入/輸出表，第一類型為電壓類型。在本發明的一實施例中，上述的識別積體電路的缺陷的系統，其中一個或多個處理器進一步經配置以藉由使激勵中的經識別一者與缺陷相關聯而藉由 第二類型的缺陷註釋胞的輸入/輸出表，第二類型為電流類型。
在本揭露的又一態樣中，一種電腦可讀儲存媒體，具有儲存於其上的指令，所述指令在由電腦執行時使得電腦執行一方法。方法包含識別對應於多個胞中的一個胞的接線對照表，所述多個胞彼此通信耦合以形成積體電路。方法包含根據接線對照表識別經由胞內的一個或多個相應內連線彼此通信耦合的胞的一個或多個輸入、胞的一個或多個輸出以及多個電路元件。方法包含將缺陷注入至多個電路元件及一個或多個內連線中的一者。方法包含模擬注入缺陷的胞以在胞內的注入缺陷的位置處擷取第一電流波形。方法包含模擬不注入缺陷的胞以在胞內的注入缺陷的位置處擷取第二電流波形。方法包含基於將第一電流波形與第二電流波形進行比較而藉由電流類型的缺陷選擇性地註釋胞的輸入/輸出表。在本發明的一實施例中，上述的電腦可讀儲存媒體，方法更包括：估計第一電流波形與第二電流波形之間的差值；以及判定差值超出預定義電流臨限值以藉由缺陷註釋胞的輸入/輸出表。在本發明的一實施例中，上述的電腦可讀儲存媒體，方法更包括：模擬注入缺陷的胞以在胞接收電源的位置處擷取第三電流波形；模擬不注入缺陷的胞以在胞接收電源的位置處擷取第四電流波形；以及基於將第三電流波形與第四電流波形進行比較來藉由電流類型的缺陷選擇性地註釋胞的輸入/輸出表。
前文概述若干實施例的特徵以使得所屬領域中具通常知識者可較佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優勢的其他程序及結構的基 礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且其可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
200:方法
202、204、206、208、210、212、214、216、218、220:操作

Claims (10)

  1. 一種識別積體電路的缺陷的方法，包括：獲得積體電路的電路設計，所述電路設計包含彼此通信耦合的一個或多個胞的相應接線對照表；識別對應於所述一個或多個胞中的一者的所述接線對照表，所述胞包含經由所述胞內的一個或多個相應內連線彼此通信耦合的一個或多個輸入、一個或多個輸出以及多個電路元件；使用類比模擬器將缺陷注入至所述多個電路元件及所述一個或多個內連線中的一者；藉由將多個激勵施加至所述胞的所述一個或多個輸入而在所述胞的注入所述缺陷的位置處擷取第一電流波形；在不注入所述缺陷的情況下，藉由將相同激勵施加至所述胞的所述一個或多個輸入而在所述胞的所述位置處擷取第二電流波形；以及基於所述第一電流波形及所述第二電流波形來藉由所述缺陷選擇性地註釋所述胞的輸入/輸出表。
  2. 如請求項1所述的識別積體電路的缺陷的方法，其中識別所述胞的所述接線對照表更包括：定位所述胞的所述一個或多個輸入，所述一個或多個輸入連接至所述一個或多個胞中的至少第二者；以及定位所述胞的所述一個或多個輸出，所述一個或多個輸出連接至所述一個或多個胞中的至少第三者。
  3. 如請求項1所述的識別積體電路的缺陷的方法，其中所述多個電路元件包含至少一個主動電路元件，注入所述缺陷 更包括：打開所述至少一個主動電路元件的多個端子中的兩者。
  4. 如請求項1所述的識別積體電路的缺陷的方法，其中所述多個電路元件包含至少一個主動電路元件，注入所述缺陷更包括：使所述至少一個主動電路元件的多個端子中的兩者短路。
  5. 如請求項1所述的識別積體電路的缺陷的方法，其中所述多個電路元件包含被動電路元件，注入所述缺陷更包括：在某一範圍內改變所述被動電路元件的設計意圖值。
  6. 如請求項1所述的識別積體電路的缺陷的方法，其中注入所述缺陷更包括：打開所述一個或多個內連線中的至少一者。
  7. 一種識別積體電路的缺陷的系統，包括一個或多個處理器，所述一個或多個處理器經配置以：識別對應於多個胞中的一個胞的接線對照表，所述多個胞彼此通信耦合以形成積體電路；使用類比模擬器將缺陷注入至所述胞內的一位置；藉由將多個激勵施加至所述胞的一個或多個輸入而在注入所述缺陷的所述胞的一個或多個輸出處擷取第一電壓波形；藉由將相同激勵施加至所述胞的所述一個或多個輸入而在不注入所述缺陷的所述胞的所述一個或多個輸出處擷取第二電壓波形；將所述第一電壓波形與所述第二電壓波形進行比較；回應於判定所述第一電壓波形與所述第二電壓波形之間的差 值滿足第一臨限值而藉由第一類型的所述缺陷註釋所述胞的輸入/輸出表；回應於判定所述第一電壓波形與所述第二電壓波形之間的所述差值不滿足所述第一臨限值，在注入所述缺陷的情況下，藉由將相同激勵施加至所述胞的所述一個或多個輸入而在所述胞內的所述位置處擷取第一電流波形；在不注入所述缺陷的情況下，藉由將相同激勵施加至所述胞的所述一個或多個輸入而在所述胞內的所述位置處擷取第二電流波形；以及回應於判定所述第一電流波形與所述第二電流波形之間的差值滿足第二臨限值，藉由第二類型的所述缺陷註釋所述胞的所述輸入/輸出表。
  8. 如請求項7所述的識別積體電路的缺陷的系統，其中所述一個或多個處理器進一步經配置以藉由使所述激勵中的經識別一者與所述缺陷相關聯而藉由所述第一類型的所述缺陷註釋所述胞的所述輸入/輸出表，所述第一類型為電壓類型。
  9. 如請求項7所述的識別積體電路的缺陷的系統，其中所述一個或多個處理器進一步經配置以藉由使所述激勵中的經識別一者與所述缺陷相關聯而藉由所述第二類型的所述缺陷註釋所述胞的所述輸入/輸出表，所述第二類型為電流類型。
  10. 一種電腦可讀儲存媒體，具有儲存於其上的指令，所述指令在由電腦執行時使得所述電腦執行一方法，所述方法包括：識別對應於多個胞中的一胞的接線對照表，所述多個胞彼此通信耦合以形成積體電路； 根據所述接線對照表識別經由所述胞內的一個或多個相應內連線彼此通信耦合的所述胞的一個或多個輸入、所述胞的一個或多個輸出以及多個電路元件；將缺陷注入至所述多個電路元件及所述一個或多個內連線中的一者；模擬注入所述缺陷的所述胞以在所述胞內注入所述缺陷的位置處擷取第一電流波形；模擬不注入所述缺陷的所述胞以在所述胞內注入所述缺陷的所述位置處擷取第二電流波形；以及基於將所述第一電流波形與所述第二電流波形進行比較來藉由電流類型的所述缺陷選擇性地註釋所述胞的輸入/輸出表。
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