TWI740014B - 基板處理方法及記憶媒體 - Google Patents

基板處理方法及記憶媒體 Download PDF

Info

Publication number
TWI740014B
TWI740014B TW107108753A TW107108753A TWI740014B TW I740014 B TWI740014 B TW I740014B TW 107108753 A TW107108753 A TW 107108753A TW 107108753 A TW107108753 A TW 107108753A TW I740014 B TWI740014 B TW I740014B
Authority
TW
Taiwan
Prior art keywords
gas
layer
etching
substrate
wafer
Prior art date
Application number
TW107108753A
Other languages
English (en)
Other versions
TW201901793A (zh
Inventor
高橋信博
浅田泰生
松永淳一郎
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW201901793A publication Critical patent/TW201901793A/zh
Application granted granted Critical
Publication of TWI740014B publication Critical patent/TWI740014B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

[課題]提供在對Si層、SiO2 層及SiN層之內之至少一種選擇性地蝕刻被形成在晶圓之SiGe層的時候，使蝕刻量一致的技術。 　　[解決手段]在被交互疊層之SiGe層(100)和Si層(101)露出於凹部(103)內之晶圓(W)中，藉由側蝕刻對SiGe層(100)進行蝕刻的時候，同時對晶圓(W)供給ClF3 氣體和HF氣體。因此，各SiGe層(100)之蝕刻速度成為均勻，可以使各SiGe層(100)之蝕刻量一致。

Description

基板處理方法及記憶媒體
本發明係關於蝕刻被形成在基板的SiGe之技術。
近年來，在半導體之製造過程中，在例如閘極之形成工程中，對疊層有矽鍺(SiGe)層、矽(Si)層之半導體晶圓(以下，稱為「晶圓」)進行側蝕刻，進行選擇性地除去SiGe層之工程。作為如此選擇性地除去SiGe層之方法，所知的有例如專利文獻1、2所記載般，供給三氟化氯(ClF3)氣體而進行蝕刻之手法。ClF3氣體係SiGe層對Si層、氧化矽(SiO2)層及氮化矽(SiN)層之蝕刻選擇比高，可以選擇性地除去SiGe層。
然而，在如此之半導體晶圓中，在例如SiGe層之蝕刻之前處理中，進行對交互疊層SiGe層和Si層的晶圓，進行蝕刻，使SiGe層和Si層之被交互配列的面露出之工程。之後，對晶圓供給ClF3氣體，蝕刻各SiGe層之一部分，但有各SiGe層之蝕刻量不一致之問題，要求對應策略。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特表2009-510750號公報
[專利文獻2]日本特開平1-92385號公報
本發明係於如此之情況下創作出，其目的在於提供對矽層、氧化矽層及氮化矽層內之至少一種選擇性地蝕刻被形成在基板之矽鍺層的時候，使蝕刻量一致之技術。
本發明之基板處理方法屬於對矽鍺層，和矽層、氧化矽層及氮化矽層內之至少一種層露出的基板中之矽鍺層進行蝕刻之蝕刻方法，其特徵在於，包含在真空環境亦即處理容器內，對上述基板供給含氟氣體之工程；及接著，對上述基板同時供給含氟氣體及三氟化氯氣體之工程。
本發明之記憶媒體，係記憶有電腦程式之記憶媒體，該電腦程式被使用於在真空環境亦即處理容器內對上述基板供給氣體而進行處理的基板處理裝置，該記憶媒體之特徵在於，上述電腦程式為了實施上述基板處理方法，編組步驟群。
[發明效果]
本發明係在矽鍺層，和矽層、氧化矽層及氮化矽層之至少一種層露出之基板，蝕刻矽鍺層之時候，同時對基板供給含氟氣體和三氟化氯氣體。因此，矽鍺層之蝕刻速度成為均勻，可以使蝕刻量一致。
針對與本發明之實施型態有關的基板處理方法所使用的蝕刻裝置進行說明。圖1表示具備實行基板處理方法之蝕刻裝置3之基板處理裝置。如圖1所示般，基板處理裝置具備其內部環境藉由例如氮氣被設成常壓環境之橫長的常壓搬運室12。在常壓搬運室12之前方，排列例如3台設置有對用以搬入例如被處理基板亦即晶圓W之載體C進行基板之收授的裝載埠11。
在常壓搬運室12之正面壁，安裝有被設置在載體C之無圖示之蓋部和一起被開關的開關門17。在常壓搬運室12內設置有以用以搬運晶圓W之多關節臂所構成之第1搬運臂20。再者，從常壓搬運室12之裝載埠11側觀看在左側壁，設置有進行晶圓W之方向或偏心之調整的對準室16。
在常壓搬運室12中之裝載埠11之相反側，以在左右排列之方式配置在使晶圓W待機之狀態下在常壓環境和真空環境之間切換內部之環境的例如2個裝載鎖定室13，藉由門閥18，區劃常壓搬運室12和各裝載鎖定室13之間。在各裝載室13，設置有以例如水平支持晶圓W之多關節臂所構成之第2搬運臂21。
從各裝載鎖定室13之常壓搬運室12側觀看在深側，經由閘閥22，分別設置有熱處理裝置2，在熱處理裝置2之更深度，經由閘閥23設置有蝕刻裝置3。被設置在各裝載鎖定室13之第2搬運臂21被構成將晶圓W搬運至熱處理裝置2，同時使晶圓W通過熱處理裝置2，而可以在與蝕刻裝置3之間進行搬運。熱處理裝置2具備有例如真空容器24，和載置晶圓W之載置台25。在載置台25設置有加熱被載置之晶圓W之無圖示的加熱機構。再者，在載置台25，設置無圖示之升降銷，藉由升降銷和第2搬運臂21之合作作用，晶圓W被收授於載置台25。再者，熱處理裝置2被構成將N2 氣體導入至真空容器24內，同時可以對真空容器24之內部進行真空排氣。
針對蝕刻裝置3，也參照圖2，進行說明。 如圖1、2所示般，蝕刻裝置3具備有橫剖面形狀為角型之真空腔室亦即處理容器10。處理容器10係以例如頂板部10a和本體部10b所構成，在本體部10b之側面設置有用以進行晶圓W之收授的搬入搬出口19。在搬入搬出口19，設置有關閉搬入搬出口19之已經敘述的閘閥23。
在處理容器10之內部，設置有載置晶圓W之圓柱形狀之載置台4。再者，在載置台4，設置有從載置台4之上面突陷之無圖示的升降銷。在載置台4之內部，設置有加熱晶圓W之調溫機構47，被載置於載置台4之晶圓W被調溫成設定溫度，例如80℃。在處理容器10之底面設置有排氣口31。在排氣口31連接有排氣管32，在排氣管32，從排氣口31側起在中間設置有壓力調整部34、開關閥35，被連接於作為真空排氣機構亦即真空排氣泵33。
在天頂部10a設置有對處理容器10內導入氣體之氣體導入部36。氣體導入部36連接有氣體供給路37，在該氣體供給路37，連接有ClF3 氣體供給部38、氨(NH3 )氣體供給路39、氟化氫(HF)氣體供給路40及氬(Ar)氣體供給路41之一端側。在ClF3 氣體供給路38、NH3 氣體供給39、HF氣體供給路40及Ar氣體供給路41之另一端側，分別連接ClF3 氣體供給源42、NH3 氣體供給源43、HF氣體供給源44及Ar氣體供給源45。再者，分別被設置在ClF3 氣體供給路38、NH3 氣體供給路39、HF氣體供給路40及Ar氣體供給路41之V1～V4為閥，M1～M4為流量調整部。另外，即使在對晶圓W供給各氣體的時候，以對處理容器10各別地供給各氣體之方式，設置與各個氣體對應的氣體導入部亦可。
返回圖1，基板處理裝置具備控制部9。該控制部9係由例如電腦所構成，具備有程式、記憶體、CPU。程式係以實施後述作用說明中之一連串之動作之方式，編入步驟群，隨著程式，進行晶圓W之搬運、晶圓W之加熱及氣體供給的調整。該程式係被收納於電腦記憶媒體例如軟碟、CD、硬碟、光磁性碟等，被安裝於控制部9。
針對與本發明之實施型態有關之基板處理方法中所使用的半導體裝置製造用之基板亦即晶圓W之表面構造之一例進行說明。圖3表示在半導體裝置之製造工程之途中階段的晶圓W之剖面構造。該剖面構造係在晶圓W交互疊層複數SiGe層100、Si層101，並且表面成為在Si層101之上方疊層氧化矽(SiO2 )層102的構成。疊層各層的晶圓W，被搬運至例如電漿蝕刻裝置，藉由電漿蝕刻，形成凹部103，如圖3所示般，在凹部103內形成在SiO2 層102之下層的SiGe層100，和Si層101交互露出。形成有凹部103之晶圓W，係在電漿蝕刻裝置進行蝕刻之後，進行例如洗淨處理，被保管於載體C之後，被搬入至基板處理裝置。
針對基板處理裝置之作用進行說明。如已經敘述般，在電漿處理裝置形成有凹部103之晶圓W，在被收納於載體C之狀態，被載置於裝載鎖定室11。接著，晶圓W藉由第1搬運臂20，從載體C被取出，在對準室16，進行偏心之調整之後，被搬運至各裝載鎖定室13。接著，將裝載鎖定室13內之環境從大氣環境切換至真空環境之後，在關閉門閥18之狀態下，開啟閥22、23，藉由第2搬運臂21，將晶圓W從裝載鎖定室13搬運至蝕刻裝置3。而且，藉由第2搬運臂21和被設置在載置台4之升降銷的合作作用，將晶圓W載置於載置台4。之後，使第2搬運臂21退避至裝載鎖定室13，關閉閘閥22、23。
在蝕刻裝置3中，將處理容器10內之壓力設定成10～500mT(1.3～66.7Pa)，例如100mT(13.3Pa)，同時將晶圓W調溫成0.1～100℃，例如80℃。而且，如圖4所示般，以例如分別50～300sccm之流量供給NH3 氣體和HF氣體至晶圓W。依此，晶圓W從電漿蝕刻裝置被搬運至蝕刻裝置之時，被形成在晶圓W之表面的自然氧化膜被除去。接著，對處理容器10內供給Ar氣體之同時，進行真空排氣，在處理容器10內置換氣體。
接著，如圖5所示般，以1～50sccm之流量供給ClF3 氣體，同時以5～500sccm之流量供給HF氣體。此時之ClF3 氣體之流量和HF氣體之流量，係已經所述之範圍的流量，並且以ClF3 氣體之流量和HF氣體之流量的流量比成為1：5以上(HF氣體之流量/ClF3 氣體之流量＝5以上)之方式進行供給。依此，露出至凹部103內之SiGe層100之一部分被蝕刻且被除去。此時，如圖6所示般，各SiGe層100之蝕刻量一致。
在此，如在背景技術敘述般，分別對晶圓W供給NH3 氣體和HF氣體之後，如圖7所示般，不對晶圓W供給HF氣體，僅供給ClF3 氣體之情況，如圖8所示般，有SiGe層100之各層之蝕刻量不一致之情形。對此，如後述之實施例所示般，在對SiGe層100進行蝕刻的時候，同時供給ClF3 氣體和HF，依此可以均勻地蝕刻SiGe層100。
該機構被推測成下述般。如已經敘述般，雖然在對被搬運至蝕刻裝置之晶圓W供給ClF3 氣體之前，供給NH3 氣體和HF氣體之混合氣體，除去被形成在晶圓W之表面的自然氧化膜，但是因自然氧化膜之膜厚不一定均勻地被形成，故容易在晶圓W之表面部分性地殘留自然氧化膜。再者，藉由NH3 氣體及HF氣體之混合氣體，欲除去所有的自然氧化膜之時，在自然氧化膜薄的部分，成為NH3 氣體及HF氣體過剩地被供給，SiO2 層102或Si層101等被蝕刻，有膜質惡化之虞。因此，難以完全除去晶圓W之表面之自然氧化膜。
而且，欲對晶圓W供給ClF3 氣體而蝕刻SiGe層100之時，自然氧化膜之除去不完全之情況下，在自然氧化膜之附著處，有ClF3 所致的SiGe層100之蝕刻速度變慢之情形。因此，如圖8所示般，SiGe層100之各層之蝕刻量變得不一致。
對此，因具有同時供給ClF3 氣體和HF之時，HF氣體較ClF3 氣體更容易吸附晶圓W之性質，故如圖9所示般，於使ClF3 氣體105吸附於晶圓W之前，可以使晶圓W之表面均勻地吸附HF氣體104。於該ClF3 氣體105之前吸附的HF氣體104，除去殘留一點在晶圓W之表面的自然氧化膜。之後，ClF3 氣體105吸附於晶圓W，但是因ClF3 氣體105容易吸附於HF氣體104，故如圖10所示般，朝向均勻地吸附於晶圓W之表面的HF氣體104而吸附，ClF3 氣體105均勻地吸附於晶圓W之表面。如此一來，藉由同時供給ClF3 氣體和HF，可以除去殘留在晶圓W之表面的自然氧化膜，同時可以使晶圓W之表面均勻地吸附ClF3 氣體。依此，在SiGe層100之各層，蝕刻速度難以出現差異，蝕刻量變得均勻。
之後，對處理容器10內供給Ar氣體，同時進行真空排氣，進行處理容器10內之氣體的置換，結束晶圓W之蝕刻。進行蝕刻的晶圓W藉由第2搬運臂21被搬運至熱處理裝置2，藉由第2搬運臂21和載置台25與被設置在載置台25之升降銷的合作作用，被載置於載置台25。依此，附著於晶圓W之蝕刻殘渣等被加熱除去。之後，晶圓W，藉由第2搬運臂21接收晶圓W，以與將晶圓W從載體C搬運至裝載鎖定室13之時相反的順序，在基板處理裝置內搬運，返回至載體C。
若藉由上述實施型態時，在被交互疊層之SiGe層100和Si層101露出於凹部103內之晶圓W中，藉由側蝕刻對SiGe層100進行蝕刻的時候，同時對晶圓W供給ClF3 氣體和HF氣體。因此，可以使各SiGe層100之蝕刻量一致。
再者，藉由與ClF3 氣體同時供給HF氣體，可以在各SiGe層100均勻地吸附ClF3 氣體。因此，各SiGe層100之微負載成為良好，蝕刻之後的表面成為平坦。 　　並且，不管自然氧化膜除去處理後之晶圓W之表面中之自然氧化膜的殘存量如何，SiGe層100之蝕刻速度一致。因此，可以提高在不同晶圓W間之蝕刻量之重現性。
並且，如在上述實施型態說明般，藉由ClF3 氣體蝕刻SiGe層100之前，在晶圓W之表面吸附HF氣體，能取得效果。因此，即使於結束晶圓W之表面之自然氧化膜之除去之後，在蝕刻裝置3，首先，先對晶圓W供給HF氣體，接著，與HF氣體同時，供給ClF3 氣體亦可。因可以於ClF3 氣體所致的SiGe層100之蝕刻開始之前，確實地使晶圓W之表面吸附HF氣體，故SiGe層100之蝕刻量變得更容易穩定。
再者，即使個別地設置進行自然氧化膜之除去的裝置，和進行SiGe層100之蝕刻的裝置亦可。或是，於SiGe層100之蝕刻後，不加熱晶圓W亦可。圖11表示如此之基板處理裝置之例，與圖1所示之基板處理裝置相同具備裝載鎖定室11、常壓搬運室12、裝載鎖定室13，在裝載鎖定室13之深側，設置在真空環境搬運晶圓W之真空搬運室5。在真空搬運室5，連接有對晶圓W供給HF氣體和ClF3 氣體而蝕刻SiGe層之蝕刻裝置6，和對晶圓W供給NH3 氣體及HF氣體而除去自然氧化膜之氣體處理裝置7。
蝕刻裝置6若被構成在例如圖2所示之蝕刻裝置3中，可以從氣體導入部36對處理容器10內供給HF氣體及ClF3 氣體或者又有Ar氣體即可。再者，對晶圓W供給NH3 氣體及HF氣體而除去自然氧化膜之氣體處理裝置7，除了構成從例如氣體導入部36，可以導入NH3 氣體、HF氣體及Ar氣體之外，其他構成與圖2之蝕刻裝置相同即可。另外，圖11中之51係區劃蝕刻裝置6及氣體處理裝置7，和真空搬運室5之間的閘閥，52為搬運臂。在如此之基板處理裝置中，在氣體處理裝置7，除去自然氧化膜的晶圓W通過真空搬運室5，被搬運至蝕刻裝置7。即使在如此之基板處理裝置中，亦可以取得相同之效果。
再者，即使將晶圓W從進行自然氧化膜之除去的氣體處理裝置7，搬運至蝕刻裝置6之時，在大氣環境搬運亦可。除去自然氧化膜之後的晶圓W，可以快速地搬運至蝕刻裝置，幾乎無形成自然氧化膜。再者，即使將除去自然氧化膜之後的晶圓W冷卻至80℃以下亦可。因除去自然氧化膜之後的晶圓W可以快速地搬運至蝕刻裝置，故雖然幾乎不形成自然氧化膜，但是藉由在自然氧化膜處理後將晶圓W冷卻至80℃以下，可以抑制自然氧化膜之形成，因此效果變得更大。
並且，後述之驗證試驗所示般，ClF3 氣體表示在蝕刻SiGe層100的時候，即使對SiO2 層102或SiN層也高的選擇性。因此，在與SiGe層100同時形成有SiO2 層102、或SiN層之基板中之SiGe層100之選擇性蝕刻中適用本發明，具有效果。另外，說明書中SiN係不管Si及N之化學量論比如何，記載SiN。因此，像SiN這樣的記載例如包含Si3 N4 。再者，於蝕刻SiGe層之時，與ClF3 氣體同時供給至晶圓W之氣體，即使使用三氟化氮(NF3 )氣體、氟(F2 )氣體、六氟化硫(SF6 )氣體等之含氟氣體亦可。
再者，SiO2 層102在自然氧化膜之除去工程中容易被蝕刻。因此，在表面露出SiO2 層102之基板中，難除去細緻的自然氧化膜，容易殘存自然氧化膜。因此，在其表面，在SiO2 層露出之基板中之SiGe層100之蝕刻中，更能取得效果。
並且，在藉由ClF3 氣體，在表面形成有SiGe層100、Si層101、SiO2 層102及SiN層內之至少一種層的基板之SiGe層100之蝕刻的時候，以Si層101、SiO2 層102、及SiN層對SiGe層100之選擇比設為50以上為佳。因此，在進行SiGe層100之蝕刻的時候，將處理溫度設為0.1～100℃為佳。再者，壓力可以10～500mT(1.3～66.7Pa)取得良好的選擇比。並且，以將ClF3 氣體和含氟氣體之流量的流量比設為1：5以上(HF氣體之流量/ClF3 氣體=5以上)為佳，將ClF3 氣體設為1～50sccm，將HF氣體設為5～500sccm為佳。
再者，本發明係並不限定於除去SIGe層100之一部分之情況，即使適用於以拔出SiGe層100之方式進行除去的蝕刻亦可。即使在除去所有的SiGe層100之蝕刻中，例如被形成在SiGe層100之下層的層，曝露於ClF3 氣體之時間產生差異，有膜質部分性惡化之虞。因此，藉由本發明，可以藉由使SiGe層之蝕刻速度一致，部分性地抑制膜質惡化。
[驗證試驗] 　　針對為了驗證本發明之效果而進行的試驗進行記載。針對ClF3 氣體所致的SiGe層之蝕刻量及Si層、SiO2 層及SiN對SiGe層之蝕刻選擇比進行調查。使用由矽所構成之4片評估用之基板，在一片基板成膜SiGe層，在其他基板分別成膜Si層、SiO2 層及SiN層而作成4種評估用之基板。而且，使用具備有在圖1、圖2所示之實施型態使用的蝕刻裝置3之基板處理裝置，與實施型態相同進行自然氧化膜之除去之後，以以下之試驗例1～3所示之製程條件，對4種評估用之基板分別供給ClF3 氣體及Ar氣體之混合氣體而進行蝕刻。而且，從蝕刻處理後之各評估用之基板的蝕刻量，求出在各試驗例中之SiGe層、Si層、SiO2 層及SiN層之蝕刻量，及Si層、SiO2 層及SiN層對SiGe層之蝕刻選擇比。
[試驗例1] 　　為了針對ClF3 氣體所致的SiGe層之蝕刻中之溫度的影響進行調查，對4種評估用之基板，將溫度之參數分別設定成0.1、15、30、45及60℃而進行蝕刻。蝕刻之其他的製程條件係將處理容器之壓力設為30mT(4Pa)，將ClF3 氣體之流量設為10～30sccm，將Ar氣體之流量設為91～285sccm，將製程時間設為20秒間。 [試驗例2] 　　為了針對在ClF3 氣體所致之SiGe層之蝕刻中的壓力之影響進行調查，將處理容器10內之壓力之參數分別設定成20、30及40mT(2.67、4及5.33Pa)而進行蝕刻。蝕刻之其他的製程條件係將評估用之基板之溫度設為30℃，將ClF3 氣體之流量設為10～30sccm，將Ar氣體之流量設為91～285sccm，將製程時間設為20秒間。 [試驗例3] 　　為了針對ClF3 氣體所致的SiGe層之蝕刻中的ClF3 氣體之流量的影響而進行調查，將ClF3 氣體之流量的參數分別設定成10、20及30sccm而進行蝕刻。蝕刻之其他的製程條件係將評估用之基板之溫度設為30℃，將處理容器之壓力設為30mT(4Pa)，將Ar氣體之流量設為91～285sccm，將製程時間設為20秒間。
按每個試驗例1～3，在圖12、圖14、圖16分別表示根據試驗例1～3蝕刻各評估用之基板之時的蝕刻量。再者，按每個試驗例1～3，在圖13、15、17中分別表示從試驗例1～3中之4種評估用之基板之蝕刻量算出的SiGe層對其他種之層的選擇比。
圖12、14、16係正面觀看圖，從左起按在SiGe層之蝕刻量、在Si層之蝕刻量、在SiO2 層之蝕刻量及SiN層之蝕刻量的每個圖表群排列記載。再者，SiGe層、Si層、SiO2 層及SiN層之各圖表群之各圖表之下方所示的數值，表示在該試驗例變動之溫度、壓力、ClF3 氣體之流量的各參數之設定值。
再者，圖13、15、17係正面觀看圖面，從左起按表示SiGe層對Si層之蝕刻選擇比，SiGe層對SiO2 層之蝕刻選擇比及SiGe層對SiN層之蝕刻選擇比的每個圖表群排列記載。再者，在各個圖表群中之各圖表之下方所示的數值，表示在該試驗例變動之溫度、壓力、ClF3 氣體之流量的各參數之設定值。 　　另外，在圖15及17中所記載之※表示因SiO2 層之蝕刻量被測定為負的值，故選擇比表示負的值之試驗。因負的值之蝕刻量被推測成略0，故實質選擇比應為略無限大。
如圖12、14、16所示般，在處理溫度0.1～60℃、壓力20～40mT、ClF3 流量10～30sccm、Ar流量91sccm～285sccm之設定的情況，任一的SiGe層之蝕刻量大，Si層、SiO2 層及SiN層幾乎不被蝕刻。因此，Si層、SiO2 層及SiN層對SiGe層之蝕刻選擇比皆表示50以上之高值。在該些參數之設定值中，可以說可以藉由ClF3 氣體，以相對於Si層、SiO2 層及SiN層之各層高的蝕刻選擇比，蝕刻SiGe層。 [實施例]
再者，為了驗證本發明之實施型態之效果，對形成有圖3所示之凹部103之晶圓W，如圖4所示般，進行自然氧化膜之除去工程，使用圖2所示之蝕刻裝置3，如實施型態所示般，進行SiGe層100之蝕刻。另外，在蝕刻中，將ClF3 氣體之流量設為10～30sccm，將HF氣體之流量設為91～285sccm，將晶圓W之溫度設為30℃，將處理容器10之壓力設為30mT(4Pa)。再者，將除了供給Ar氣體取代HF氣體之外，其他與實施例同樣地進行處理的例作為比較例。
圖18、圖19分別示意性地表示實施例及比較例中之晶圓W之表面之樣子的說明圖。如圖18所示般，在實施例中，SiGe層100之蝕刻量均勻一致，對此，如圖19所示般，在比較例中，SiGe層100之蝕刻量不一致。若藉由該結果，可以說藉由SiGe層100、Si層101及SiO2 層102之露出的晶圓W中之SiGe層100之蝕刻適用本發明之蝕刻方法，能夠使SiGe層100之蝕刻量一致。
2‧‧‧熱處理裝置3‧‧‧蝕刻裝置4‧‧‧載置台10‧‧‧處理容器31‧‧‧排氣口36‧‧‧氣體導入部100‧‧‧SiGe層101‧‧‧Si層102‧‧‧SiO2層103‧‧‧凹部104‧‧‧HF氣體105‧‧‧ClF3氣體W‧‧‧晶圓
圖1為表示具備有蝕刻裝置之基板處理裝置的俯視圖。 　　圖2為表示蝕刻裝置的剖面圖。 　　圖3為表示蝕刻處理前之晶圓之表面附近的剖面圖。 　　圖4為示意性地表示晶圓之自然氧化膜之除去的說明圖。 　　圖5為示意性地表示SiGe層之蝕刻的說明圖。 　　圖6為示意性地表示蝕刻後之晶圓的說明圖。 　　圖7為示意性地表示以往之SiGe層之蝕刻的說明圖。 　　圖8為示意性地表示以往之SiGe層之蝕刻的說明圖。 　　圖9為說明SiGe層之蝕刻的說明圖。 　　圖10為說明SiGe層之蝕刻的說明圖。 　　圖11為表示基板處理裝置之其他例的俯視圖。 　　圖12為表示在試驗例1中之蝕刻量的特性圖。 　　圖13為表示在試驗例1中之相對於SiGe之選擇比的特性圖。 　　圖14為表示在試驗例2中之蝕刻量的特性圖。 　　圖15為表示在試驗例2中之相對於SiGe之選擇比的特性圖。 　　圖16為表示在試驗例3中之蝕刻量的特性圖。 　　圖17為表示在試驗例3中之相對於SiGe之選擇比的特性圖。 　　圖18為說明在實施例中之晶圓之表面部之剖面的示意圖。 　　圖19為說明在比較例中之晶圓之表面部之剖面的示意圖。
100‧‧‧SiGe層
101‧‧‧Si層
102‧‧‧SiO2層
103‧‧‧凹部
W‧‧‧晶圓

Claims (8)

  1. 一種基板處理方法，屬於對矽鍺層，和矽層、氧化矽層及氮化矽層內之至少一種層露出的基板中之矽鍺層進行蝕刻之蝕刻方法，其特徵在於，包含在真空環境亦即處理容器內，對上述基板供給含氟氣體之工程；及接著，對上述基板同時供給含氟氣體及三氟化氯氣體之工程。
  2. 如請求項1所載之基板處理方法，其中上述基板具備交互疊層矽層和矽鍺層，各層之端面露出之疊層構造體。
  3. 如請求項1或2所載之基板處理方法，其中上述含氟氣體係從氟化氫氣體、三氟化氮氣體、氟氣和六氟化硫之群中被選擇出之氣體。
  4. 如請求項1或2所載之基板處理方法，其中上述含氟氣體之流量對三氟化氯氣體之流量的比(含氟氣體之流量/三氟化氯氣體之流量)為5以上。
  5. 如請求項1或2所載之基板處理方法，其中在上述工程中之基板的溫度為0.1~100℃。
  6. 如請求項1或2所載之基板處理方法，其中在上述工程中之處理容器內的壓力為1.3~66.7Pa。
  7. 如請求項1或2所載之基板處理方法，其中包含於上述工程之前，對基板供給處理氣體而除去基板之表面之自然氧化膜的工程。
  8. 一種記憶媒體，係記憶有電腦程式之記憶媒體，該電腦程式被使用於在真空環境亦即處理容器內對上述基板供給氣體而進行處理的基板處理裝置，該記憶媒體之特徵在於，上述電腦程式係以實行如申請專利範圍第1至7項中之任一項所記載之基板處理方法之方式，編組步驟群。
TW107108753A 2017-03-29 2018-03-15 基板處理方法及記憶媒體 TWI740014B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017065965A JP6812880B2 (ja) 2017-03-29 2017-03-29 基板処理方法及び記憶媒体。
JP2017-065965 2017-03-29

Publications (2)

Publication Number Publication Date
TW201901793A TW201901793A (zh) 2019-01-01
TWI740014B true TWI740014B (zh) 2021-09-21

Family

ID=63677444

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107108753A TWI740014B (zh) 2017-03-29 2018-03-15 基板處理方法及記憶媒體

Country Status (6)

Country Link
US (1) US11342192B2 (zh)
JP (1) JP6812880B2 (zh)
KR (1) KR102316179B1 (zh)
CN (1) CN110476225B (zh)
TW (1) TWI740014B (zh)
WO (1) WO2018180670A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892158B2 (en) * 2019-04-01 2021-01-12 Hitachi High-Tech Corporation Manufacturing method of a semiconductor device and a plasma processing apparatus
JP7345334B2 (ja) * 2019-09-18 2023-09-15 東京エレクトロン株式会社 エッチング方法及び基板処理システム
KR20220070294A (ko) 2019-10-29 2022-05-30 도쿄엘렉트론가부시키가이샤 기판 처리 방법, 기판 처리 장치 및 나노 와이어 또는 나노 시트의 트랜지스터의 제조 방법
JP7414593B2 (ja) * 2020-03-10 2024-01-16 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7360979B2 (ja) * 2020-03-19 2023-10-13 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US11538690B2 (en) 2021-02-09 2022-12-27 Tokyo Electron Limited Plasma etching techniques
WO2022215649A1 (ja) * 2021-04-08 2022-10-13 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム
US20220344484A1 (en) * 2021-04-23 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning Gate Lengths In Multi-Gate Field Effect Transistors
JP2024143369A (ja) * 2023-03-30 2024-10-11 東京エレクトロン株式会社 エッチング方法及びエッチング装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100203739A1 (en) * 2007-07-19 2010-08-12 Volker Becker Method for etching a layer on a silicon semiconductor substrate
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0192385A (ja) 1987-09-30 1989-04-11 Iwatani Internatl Corp 金属類物質又はその化合物を材質とする部材の微細加工方法
KR200193954Y1 (ko) 2000-04-11 2000-08-16 국제엘렉트릭코리아주식회사 자연 산화막 제거 기능을 갖춘 화학 기상 침적 설비
DE102004036803A1 (de) * 2004-07-29 2006-03-23 Robert Bosch Gmbh Verfahren zum Ätzen einer Schicht auf einem Substrat
DE102005004878B4 (de) * 2005-02-03 2015-01-08 Robert Bosch Gmbh Mikromechanischer kapazitiver Drucksensor und entsprechendes Herstellungsverfahren
US7405140B2 (en) * 2005-08-18 2008-07-29 Tokyo Electron Limited Low temperature formation of patterned epitaxial Si containing films
DE102005047081B4 (de) 2005-09-30 2019-01-31 Robert Bosch Gmbh Verfahren zum plasmalosen Ätzen von Silizium mit dem Ätzgas ClF3 oder XeF2
JP4922373B2 (ja) * 2009-09-16 2012-04-25 株式会社東芝 半導体装置およびその製造方法
US8512586B2 (en) 2011-09-01 2013-08-20 Tel Epion Inc. Gas cluster ion beam etching process for achieving target etch process metrics for multiple materials
US20140342569A1 (en) * 2013-05-16 2014-11-20 Applied Materials, Inc. Near surface etch selectivity enhancement
KR20160003225A (ko) 2013-05-31 2016-01-08 가부시키가이샤 히다치 고쿠사이 덴키 기판 처리 장치, 반도체 장치의 제조 방법 및 기판 처리 방법
US9236265B2 (en) * 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
JP6426489B2 (ja) * 2015-02-03 2018-11-21 東京エレクトロン株式会社 エッチング方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100203739A1 (en) * 2007-07-19 2010-08-12 Volker Becker Method for etching a layer on a silicon semiconductor substrate
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
CN110476225B (zh) 2024-02-09
JP2018170380A (ja) 2018-11-01
US11342192B2 (en) 2022-05-24
JP6812880B2 (ja) 2021-01-13
US20200105539A1 (en) 2020-04-02
CN110476225A (zh) 2019-11-19
KR20190117739A (ko) 2019-10-16
TW201901793A (zh) 2019-01-01
WO2018180670A1 (ja) 2018-10-04
KR102316179B1 (ko) 2021-10-25

Similar Documents

Publication Publication Date Title
TWI740014B (zh) 基板處理方法及記憶媒體
TWI733651B (zh) 改質處理方法及半導體裝置之製造方法
KR101946144B1 (ko) 기판 처리 방법
JP5809144B2 (ja) 基板処理方法および基板処理装置
TWI806835B (zh) 蝕刻方法及ｄｒａｍ電容器之製造方法
CN110071040B (zh) 蚀刻方法
TWI791741B (zh) 蝕刻方法
KR101678266B1 (ko) 반도체 장치의 제조 방법 및 제조 장치
US20200111674A1 (en) Etching method
WO2007049510A1 (ja) 処理方法及び記録媒体
TWI756425B (zh) 蝕刻方法
US20190109012A1 (en) Substrate processing method
KR102229993B1 (ko) 에칭 방법 및 에칭 장치
WO2014208365A2 (ja) エッチング方法及び記録媒体
US11189498B2 (en) Method of etching silicon-containing film, computer-readable storage medium, and apparatus for etching silicon-containing film
TW202101574A (zh) 蝕刻方法及蝕刻裝置
JP2024083014A (ja) 基板処理方法及び基板処理装置