KR20190117739A - 기판 처리 방법 및 기억 매체 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

[과제] 웨이퍼에 형성된 SiGe층을, Si층, SiO2층 및 SiN층 중의 적어도 1종에 대하여 선택적으로 에칭하는 데 있어서, 에칭양을 고르게 하는 기술을 제공하는 것. [해결 수단] 교대로 적층된 SiGe층(100)과 Si층(101)이 오목부(103) 내에 노출된 웨이퍼 W에 있어서 SiGe층(100)을 사이드 에칭에 의하여 에칭하는 데 있어서, 웨이퍼 W에 ClF3 가스와 HF 가스를 동시에 공급하고 있다. 그 때문에 각 SiGe층(100)의 에칭 속도가 균일해져 각 SiGe층(100)의 에칭양을 고르게 할 수 있다.

Description

기판 처리 방법 및 기억 매체
본 발명은, 기판에 형성된 SiGe를 에칭하는 기술에 관한 것이다.
근년, 반도체의 제조 프로세스에 있어서는, 예를 들어 게이트의 형성 공정에 있어서, 실리콘게르마늄(SiGe)층과 실리콘(Si)층을 적층한 반도체 웨이퍼(이하, 「웨이퍼」라 함)에 사이드 에칭을 행하여 SiGe층을 선택적으로 제거하는 공정이 행해진다. 이와 같은 SiGe층을 선택적으로 제거하는 방법으로서는, 예를 들어 특허문헌 1, 2에 기재되어 있는 바와 같이 삼불화염소(ClF3) 가스를 공급하여 에칭하는 방법이 알려져 있다. ClF3 가스는, Si층, 산화실리콘(SiO2)층 및 질화실리콘(SiN)층에 대한 SiGe층의 에칭 선택비가 높아 SiGe층을 선택적으로 제거할 수 있다.
그런데 이와 같은 반도체 웨이퍼에 있어서는, 예를 들어 SiGe층의 에칭의 전처리에 있어서, SiGe층과 Si층이 교대로 적층된 웨이퍼에 대하여 에칭을 행하여, SiGe층과 Si층이 교대로 배열된 면을 노출시키는 공정이 행해진다. 그 후 웨이퍼에 ClF3 가스를 공급하여 각 SiGe층의 일부를 에칭하지만, 각 SiGe층의 에칭양이 고르지 않다는 문제가 있어 대응책이 요구되고 있었다.
일본 특허 공표 제2009-510750호 공보 일본 특허 공개 평1-92385호 공보
본 발명은 이와 같은 사정 하에 이루어진 것이며, 그 목적은, 기판에 형성된 실리콘게르마늄층을, 실리콘층, 산화실리콘층 및 질화실리콘층 중의 적어도 1종에 대하여 선택적으로 에칭하는 데 있어서, 에칭양을 고르게 하는 기술을 제공하는 데 있다.
본 발명의 기판 처리 방법은, 실리콘게르마늄층과, 실리콘층, 산화실리콘층 및 질화실리콘층 중의 적어도 1종의 층이 노출된 기판에 있어서의 실리콘게르마늄층을 에칭하는 에칭 방법에 있어서,
진공 분위기인 처리 용기 내에서 상기 기판에 불소 함유 가스 및 삼불화염소 가스를 동시에 공급하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 기억 매체는, 진공 분위기인 처리 용기 내에서 상기 기판에 가스를 공급하여 처리를 행하는 기판 처리 장치에 이용되는 컴퓨터 프로그램을 기억한 기억 매체이며,
상기 컴퓨터 프로그램은, 전술한 기판 처리 방법을 실시하기 위하여 스텝 군이 짜여져 있는 것을 특징으로 한다.
본 발명은, 실리콘게르마늄층과, 실리콘층, 산화실리콘층 및 질화실리콘층 중의 적어도 1종의 층이 노출된 기판에 있어서의 실리콘게르마늄층을 에칭하는 데 있어서, 기판에 불소 함유 가스와 삼불화염소 가스를 동시에 공급하고 있다. 그 때문에 실리콘게르마늄층의 에칭 속도가 균일해져 에칭양을 고르게 할 수 있다.
도 1은 에칭 장치를 구비한 기판 처리 장치를 도시하는 평면도이다.
도 2는 에칭 장치를 도시하는 단면도이다.
도 3은 에칭 처리 전의 웨이퍼의 표면 부근을 도시하는 단면도이다.
도 4는 웨이퍼의 자연 산화막의 제거를 모식적으로 도시하는 설명도이다.
도 5는 SiGe층의 에칭을 모식적으로 도시하는 설명도이다.
도 6은 에칭 후의 웨이퍼를 모식적으로 도시하는 설명도이다.
도 7은 종래의 SiGe층의 에칭을 모식적으로 도시하는 설명도이다.
도 8은 종래의 SiGe층의 에칭을 모식적으로 도시하는 설명도이다.
도 9는 SiGe층의 에칭을 설명하는 설명도이다.
도 10은 SiGe층의 에칭을 설명하는 설명도이다.
도 11은 기판 처리 장치의 다른 예를 도시하는 평면도이다.
도 12는 시험예 1에 있어서의 에칭양을 나타내는 특성도이다.
도 13은 시험예 1에 있어서의 SiGe에 대한 선택비를 나타내는 특성도이다.
도 14는 시험예 2에 있어서의 에칭양을 나타내는 특성도이다.
도 15는 시험예 2에 있어서의 SiGe에 대한 선택비를 나타내는 특성도이다.
도 16은 시험예 3에 있어서의 에칭양을 나타내는 특성도이다.
도 17은 시험예 3에 있어서의 SiGe에 대한 선택비를 나타내는 특성도이다.
도 18은 실시예에 있어서의 웨이퍼의 표면부의 단면을 설명하는 모식도이다.
도 19는 비교예에 있어서의 웨이퍼의 표면부의 단면을 설명하는 모식도이다.
본 발명의 실시 형태에 따른 기판 처리 방법에 이용하는 에칭 장치에 대하여 설명한다. 도 1은, 기판 처리 방법을 실행하는 에칭 장치(3)를 구비한 기판 처리 장치를 도시한다. 도 1에 도시한 바와 같이 기판 처리 장치는, 그 내부 분위기가, 예를 들어 질소 가스에 의하여 상압 분위기로 되는, 가로로 긴 상압 반송실(12)을 구비하고 있다. 상압 반송실(12)의 앞쪽에는, 예를 들어 피처리 기판인 웨이퍼 W를 반입하기 위한 캐리어 C에 대하여 기판의 전달을 행하기 위한 로드 포트(11)가, 예를 들어 3대 늘어세워 설치되어 있다.
상압 반송실(12)의 정면벽에는, 캐리어 C에 마련된 도시하지 않은 덮개부와 함께 개폐되는 개폐 도어(17)가 장착되어 있다. 상압 반송실(12) 내에는, 웨이퍼 W를 반송하기 위한 다관절 암으로 구성된 제1 반송 암(20)이 마련되어 있다. 또한 상압 반송실(12)의 로드 포트(11)측에서 보아 좌측벽에는, 웨이퍼 W의 방향이나 편심의 조정을 행하는 얼라인먼트실(16)이 마련되어 있다.
상압 반송실(12)에 있어서의 로드 포트(11)의 반대측에는, 웨이퍼 W를 대기시킨 상태에서 내부의 분위기를 상압 분위기와 진공 분위기 사이에서 전환하는, 예를 들어 2개의 로드 로크실(13)이 좌우로 늘어서도록 배치되며, 도어 밸브(18)에 의하여 상압 반송실(12)과 각 로드 로크실(13) 사이가 구획되어 있다. 각 로드 로크실(13)에는, 예를 들어 웨이퍼 W를 수평으로 지지하는 다관절 암으로 구성된 제2 반송 암(21)이 마련되어 있다.
각 로드 로크실(13)의, 상압 반송실(12)측에서 보아 안쪽에는, 게이트 밸브(22)를 개재하여 각각 열처리 장치(2)가 마련되고, 열처리 장치(2)의 더 안쪽에는, 에칭 장치(3)가 게이트 밸브(23)를 개재하여 배치되어 있다. 각 로드 로크실(13)에 마련된 제2 반송 암(21)은 웨이퍼 W를 열처리 장치(2)로 반송함과 함께, 웨이퍼 W를, 열처리 장치(2)를 통과시켜 에칭 장치(3)와의 사이에서 반송할 수 있도록 구성되어 있다. 열처리 장치(2)는, 예를 들어 진공 용기(24)와, 웨이퍼 W를 적재하는 적재대(25)를 구비하고 있다. 적재대(25)에는, 적재된 웨이퍼 W를 가열하는, 도시하지 않은 가열 기구가 마련되어 있다. 또한 적재대(25)에는, 도시하지 않은 승강 핀이 마련되며, 승강 핀과 제2 반송 암(21)의 협동 작용에 의하여 적재대(25)에 웨이퍼 W가 전달된다. 또한 열처리 장치(2)는, 진공 용기(24) 내에 N2 가스를 도입함과 함께 진공 용기(24)의 내부를 진공 배기할 수 있도록 구성되어 있다.
에칭 장치(3)에 대하여 도 2도 참조하여 설명한다. 도 1, 2에 도시한 바와 같이 에칭 장치(3)는, 횡단면 형상이 각형인 진공 챔버인 처리 용기(10)를 구비하고 있다. 처리 용기(10)는, 예를 들어 천장판부(10a)와 본체부(10b)로 구성되며, 본체부(10b)의 측면에, 웨이퍼 W의 전달을 행하기 위한 반출입구(19)가 마련되어 있다. 반출입구(19)에는, 반출입구(19)를 개폐하는, 이미 설명한 게이트 밸브(23)가 마련되어 있다.
처리 용기(10)의 내부에는, 웨이퍼 W를 적재하는, 원기둥 형상의 적재대(4)가 마련되어 있다. 또한 적재대(4)에는, 적재대(4)의 상면으로부터 돌출 함몰하는, 도시하지 않은 승강 핀이 마련되어 있다. 적재대(4)의 내부에는, 웨이퍼 W를 가열하는 온도 조절 기구(47)가 마련되어 있으며, 적재대(4)에 적재되는 웨이퍼 W가 설정 온도, 예를 들어 80℃로 온도 조절된다. 처리 용기(10)의 저면에는 배기구(31)가 마련되어 있다. 배기구(31)에는 배기관(32)이 접속되어 있고, 배기관(32)에는 배기구(31)측으로부터 압력 조정부(34), 개폐 밸브(35)가 개재 설치되며, 진공 배기 기구인 진공 배기 펌프(33)에 접속되어 있다.
천장판부(10a)에는, 처리 용기(10) 내에 가스를 도입하는 가스 도입부(36)가 마련되어 있다. 가스 도입부(36)에는 가스 공급로(37)가 접속되며, 이 가스 공급로(37)에는 ClF3 가스 공급로(38), 암모니아(NH3) 가스 공급로(39), 불화수소(HF) 가스 공급로(40) 및 아르곤(Ar) 가스 공급로(41)의 일단측이 접속되어 있다. ClF3 가스 공급로(38), NH3 가스 공급로(39), HF 가스 공급로(40) 및 Ar 가스 공급로(41)의 타단측에는 각각 ClF3 가스 공급원(42), NH3 가스 공급원(43), HF 가스 공급원(44) 및 Ar 가스 공급원(45)이 접속되어 있다. 또한 ClF3 가스 공급로(38), NH3 가스 공급로(39), HF 가스 공급로(40) 및 Ar 가스 공급로(41)에 각각 마련된 V1 내지 V4은 밸브이고, M1 내지 M4는 유량 조정부이다. 또한 각 가스를 웨이퍼 W에 공급하는 데 있어서, 처리 용기(10)에 각 가스를 개별로 공급하도록, 각각의 가스에 대응한 가스 도입부를 마련해도 된다.
도 1로 되돌아가, 기판 처리 장치는 제어부(9)를 구비하고 있다. 이 제어부(9)는, 예를 들어 컴퓨터를 포함하며, 프로그램, 메모리, CPU를 구비하고 있다. 프로그램은, 후술하는 작용 설명에 있어서의 일련의 동작을 실시하도록 스텝 군이 짜여져 있으며, 프로그램에 따라 웨이퍼 W의 반송, 웨이퍼 W의 가열, 및 가스의 공급 조정 등을 행한다. 이 프로그램은 컴퓨터 기억 매체, 예를 들어 플렉시블 디스크, 콤팩트 디스크, 하드 디스크, 광 자기 디스크 등에 수납되어 제어부(9)에 인스톨된다.
본 발명의 실시 형태에 따른 기판 처리 방법에 사용되는 반도체 장치 제조용 기판인 웨이퍼 W의 표면 구조의 일례에 대하여 설명한다. 도 3은, 반도체 장치의 제조 공정의 도중 단계에 있어서의 웨이퍼 W의 단면 구조를 도시한다. 이 단면 구조는, 웨이퍼 W 상에 SiGe층(100)과 Si층(101)이 교대로 복수 적층되고, 또한 표면은, Si층(101) 상에 산화실리콘(SiO2)층(102)이 적층된 구성으로 되어 있다. 각 층이 적층된 웨이퍼 W는, 예를 들어 플라스마 에칭 장치로 반송되어, 플라스마 에칭에 의하여 오목부(103)가 형성되며, 도 3에 도시한 바와 같이 오목부(103) 내에, SiO2층(102)의 하층에 형성된 SiGe층(100)과 Si층(101)이 교대로 노출되어 있다. 오목부(103)가 형성된 웨이퍼 W는 그 후, 예를 들어 세정 처리가 행해지며, 캐리어 C에 보관된 후, 기판 처리 장치에 반입된다.
기판 처리 장치의 작용에 대하여 설명한다. 이미 설명한 바와 같이 플라스마 에칭 장치에서 오목부(103)가 형성된 웨이퍼 W는, 캐리어 C에 수납된 상태에서 로드 포트(11)에 적재된다. 이어서, 웨이퍼 W는 제1 반송 암(20)에 의하여 캐리어 C로부터 취출되어, 얼라인먼트실(16)에서 편심의 조정이 행해진 후, 각 로드 로크실(13)로 반송된다. 계속해서, 로드 로크실(13) 내의 분위기를 대기 분위기로부터 진공 분위기로 전환한 후, 도어 밸브(18)를 닫은 상태에서 게이트 밸브(22, 23)를 열고, 제2 반송 암(21)에 의하여 웨이퍼 W를 로드 로크실(13)로부터 에칭 장치(3)로 반송한다. 그리고 제2 반송 암(21)과, 적재대(4)에 마련된 승강 핀의 협동 작용에 의하여, 웨이퍼 W를 적재대(4)에 적재한다. 그 후, 제2 반송 암(21)을 로드 로크실(13)까지 퇴피시키고 게이트 밸브(22, 23)를 닫는다.
에칭 장치(3)에 있어서는, 처리 용기(10) 내의 압력을 10 내지 500mT(1.3 내지 66.7㎩), 예를 들어 100mT(13.3㎩)로 설정함과 함께, 웨이퍼 W를 0.1 내지 100℃, 예를 들어 80℃로 온도 조절한다. 그리고 도 4에 도시한 바와 같이 웨이퍼 W에 NH3 가스와 HF 가스를, 예를 들어 각각 50 내지 300sccm의 유량으로 공급한다. 이것에 의하여 웨이퍼 W가 플라스마 에칭 장치로부터 에칭 장치로 반송될 때에, 웨이퍼 W의 표면에 형성된 자연 산화막이 제거된다. 이어서 처리 용기(10) 내에 Ar 가스를 공급함과 함께, 진공 배기를 행하여 처리 용기(10) 내를 가스로 치환한다.
계속해서, 도 5에 도시한 바와 같이 ClF3 가스를 1 내지 50sccm의 유량으로 공급함과 함께, HF 가스를 5 내지 500sccm의 유량으로 공급한다. 이때 ClF3 가스의 유량과 HF 가스의 유량은 이미 설명한 범위의 유량임과 함께, ClF3 가스의 유량과 HF 가스의 유량의 유량비가 1:5 이상(HF 가스의 유량/ClF3 가스의 유량=5 이상)으로 되도록 공급한다. 이것에 의하여, 오목부(103) 내에 노출된 SiGe층(100)의 일부가 에칭되어 제거된다. 이때 도 6에 도시한 바와 같이 각 SiGe층(100)의 에칭양이 고르게 된다.
여기서, 배경기술에서 설명한 바와 같이 웨이퍼 W에 NH3 가스와 HF 가스를 각각 공급한 후, 도 7에 도시한 바와 같이 웨이퍼 W에 HF 가스를 공급하지 않고 ClF3 가스만을 공급한 경우에 있어서는, 도 8에 도시한 바와 같이 SiGe층(100)의 각 층의 에칭양이 고르지 않게 되는 일이 있다. 이에 비해, 후술하는 실시예에 나타낸 바와 같이 SiGe층(100)을 에칭하는 데 있어서, ClF3 가스와 HF를 동시에 공급함으로써 SiGe층(100)을 균일하게 에칭할 수 있다.
이 메커니즘은 이하와 같이 추측된다. 이미 설명한 바와 같이 에칭 장치로 반송된 웨이퍼 W에 ClF3 가스를 공급하기 전에 NH3 가스와 HF 가스의 혼합 가스를 공급하여, 웨이퍼 W의 표면에 형성된 자연 산화막을 제거하고 있지만, 자연 산화막은 반드시 막 두께가 균일하게 형성되지는 않기 때문에, 웨이퍼 W의 표면에 부분적으로 자연 산화막이 남기 쉽다. 또한 NH3 가스 및 HF 가스의 혼합 가스에 의하여 모든 자연 산화막을 제거하고자 했을 때에, 자연 산화막이 얇은 부분에 있어서는 과잉으로 NH3 가스 및 HF 가스가 공급되게 되어, SiO2층(102)이나 Si층(101) 등이 에칭되거나 막질이 악화될 우려가 있다. 그 때문에 웨이퍼 W의 표면의 자연 산화막을 완전히 제거하는 것은 어렵다.
그리고 웨이퍼 W에 ClF3 가스를 공급하여 SiGe층(100)을 에칭하고자 했을 때에 자연 산화막의 제거가 불완전한 경우에는, 자연 산화막의 부착 개소에 있어서 ClF3에 의한 SiGe층(100)의 에칭 속도가 느리게 되어 버리는 일이 있다. 그 때문에, 도 8에 도시한 바와 같이 SiGe층(100)의 각 층의 에칭양이 고르지 않게 된다.
이에 비해, ClF3 가스와 HF를 동시에 공급했을 때에, HF 가스는 ClF3 가스보다도 웨이퍼 W에 흡착되기 쉬운 성질이 있기 때문에, 도 9에 도시한 바와 같이 웨이퍼 W에 ClF3 가스(105)를 흡착시키기 전에 웨이퍼 W의 표면에 HF 가스(104)를 균일하게 흡착시킬 수 있다. 이 ClF3 가스(105)에 선행하여 흡착되는 HF 가스(104)는, 웨이퍼 W의 표면에 약간 남는 자연 산화막을 제거한다. 그 후 ClF3 가스(105)가 웨이퍼 W에 흡착되고자 하지만, ClF3 가스(105)는 HF 가스(104)에 흡착되기 쉽기 때문에, 도 10에 도시한 바와 같이 웨이퍼 W의 표면에 균일하게 흡착된 HF 가스(104)를 향하여 흡착되어, ClF3 가스(105)는 웨이퍼 W의 표면에 균일하게 흡착된다. 이와 같이 ClF3 가스와 HF를 동시에 공급함으로써, 웨이퍼 W의 표면에 남는 자연 산화막을 제거할 수 있음과 함께, 웨이퍼 W의 표면에 ClF3 가스를 균일하게 흡착시킬 수 있다. 이것에 의하여, SiGe층(100)의 각 층에서 에칭 속도에 차가 생기기 어려워져 에칭양이 균일해진다.
그 후 처리 용기(10) 내에 Ar 가스를 공급함과 함께 진공 배기를 행하여 처리 용기(10) 내의 가스 치환을 행하고, 웨이퍼 W의 에칭을 종료한다. 에칭을 행한 웨이퍼 W는 제2 반송 암(21)에 의하여 열처리 장치(2)로 반송되어, 제2 반송 암(21)과, 적재대(25)에 마련된 승강 핀의 협동 작용에 의하여, 적재대(25)에 적재된다. 이것에 의하여, 웨이퍼 W에 부착되는 에칭 잔사 등이 가열 제거된다. 그 후 웨이퍼 W는, 제2 반송 암(21)에 의하여 웨이퍼 W를 수취하고, 웨이퍼 W를 캐리어 C로부터 로드 로크실(13)로 반송했을 때와 반대의 순서로 기판 처리 장치 내에서 반송되어, 캐리어 C로 복귀된다.
전술한 실시 형태에 의하면, 교대로 적층된 SiGe층(100)과 Si층(101)이 오목부(103) 내에 노출된 웨이퍼 W에 있어서 SiGe층(100)을 사이드 에칭에 의하여 에칭하는 데 있어서, 웨이퍼 W에 ClF3 가스와 HF 가스를 동시에 공급하고 있다. 그 때문에 각 SiGe층(100)의 에칭양을 고르게 할 수 있다.
또한 ClF3 가스와 함께 HF 가스를 공급함으로써 각 SiGe층(100)에 있어서 ClF3 가스를 균일하게 흡착시킬 수 있다. 그 때문에 각 SiGe층(100)의 마이크로로딩이 양호해져 에칭 후의 표면이 평탄해진다.
또한, 자연 산화막 제거 처리 후의 웨이퍼 W 표면에 있어서의 자연 산화막의 잔존량과 무관하게 SiGe층(100)의 에칭 속도가 고르게 된다. 그 때문에 상이한 웨이퍼 W 간에 있어서의 에칭양의 재현성을 높일 수 있다.
또한, 전술한 실시 형태에서 설명한 바와 같이 SiGe층(100)을 ClF3 가스에 의하여 에칭하기 전에, 웨이퍼 W의 표면에 HF 가스를 흡착시킴으로써 효과가 얻어진다. 그 때문에, 웨이퍼 W의 표면의 자연 산화막의 제거를 마친 후, 에칭 장치(3)에서 먼저 웨이퍼 W에 HF 가스를 선행하여 공급하고, 계속해서 HF 가스와 함께 ClF3 가스를 공급하도록 해도 된다. ClF3 가스에 의한 SiGe층(100)의 에칭이 시작되기 전에 확실히 웨이퍼 W의 표면에 HF 가스를 흡착시킬 수 있기 때문에, 보다 SiGe층(100)의 에칭양이 안정되기 쉬워진다.
또한 자연 산화막의 제거를 행하는 장치와, SiGe층(100)의 에칭을 행하는 장치가 개별로 마련되어 있어도 된다. 또는 SiGe층(100)의 에칭 후에 웨이퍼 W를 가열하지 않아도 된다. 도 11은, 이와 같은 기판 처리 장치의 예를 도시하며, 도 1에 도시한 기판 처리 장치와 마찬가지로 로드 포트(11), 상압 반송실(12), 로드 로크실(13)을 구비하고, 로드 로크실(13)의 안쪽에, 진공 분위기에서 웨이퍼 W를 반송하는 진공 반송실(5)이 마련되어 있다. 진공 반송실(5)에는, 웨이퍼 W에 HF 가스 및 ClF3 가스를 공급하여 SiGe층을 에칭하는 에칭 장치(6)와, 웨이퍼 W에 NH3 가스 및 HF 가스를 공급하여 자연 산화막을 제거하는 가스 처리 장치(7)가 접속되어 있다.
에칭 장치(6)는, 예를 들어 도 2에 도시하는 에칭 장치(3)에 있어서, 가스 도입부(36)로부터 처리 용기(10) 내에 HF 가스 및 ClF3 가스, 또는 Ar 가스를 더 공급할 수 있도록 구성하면 된다. 또한 웨이퍼 W에 NH3 가스 및 HF 가스를 공급하여 자연 산화막을 제거하는 가스 처리 장치(7)는, 예를 들어 가스 도입부(36)로부터 NH3 가스, HF 가스 및 Ar 가스를 도입할 수 있도록 구성한 것 외에는, 도 2의 에칭 장치와 마찬가지로 구성하면 된다. 또한 도 11 중의 51은, 에칭 장치(6) 및 가스 처리 장치(7)와 진공 반송실(5) 사이를 구획하는 게이트 밸브이고, 52는 반송 암이다. 이와 같은 기판 처리 장치에서는, 가스 처리 장치(7)에서 자연 산화막을 제거한 웨이퍼 W는 진공 반송실(5)을 통과하여 에칭 장치(7)로 반송된다. 이와 같은 기판 처리 장치에 있어서도 마찬가지의 효과를 얻을 수 있다.
또한 웨이퍼 W를 자연 산화막의 제거를 행하는 가스 처리 장치(7)로부터 에칭 장치(6)로 반송할 때에 대기 분위기에서 반송하도록 해도 된다. 자연 산화막을 제거한 후의 웨이퍼 W는 신속히 에칭 장치로 반송할 수 있어 거의 자연 산화막은 형성되지 않는다. 또한 자연 산화막을 제거한 후의 웨이퍼 W를 80℃ 이하로 냉각하도록 해도 된다. 자연 산화막을 제거한 후의 웨이퍼 W는 신속히 에칭 장치로 반송할 수 있기 때문에 거의 자연 산화막은 형성되지 않지만, 자연 산화막 처리 후에 웨이퍼 W를 80℃ 이하로 냉각함으로써 자연 산화막의 형성을 억제할 수 있기 때문에 보다 효과가 커진다.
또한, 후술하는 검증 시험에 나타낸 바와 같이 ClF3 가스는, SiGe층(100)을 에칭하는 데 있어서, SiO2층(102) 또는 SiN층에 대해서도 높은 선택성을 나타낸다. 그 때문에, SiGe층(100)과 함께 SiO2층(102) 또는 SiN층이 형성된 기판에 있어서의 SiGe층(100)의 선택적 에칭에 있어서 본 발명을 적용함으로써 효과가 있다. 또한 명세서 중 SiN은, Si 및 N의 화학양론비와 무관하게 SiN이라 기재하고 있다. 따라서 SiN이라는 기재에는, 예를 들어 Si3N4가 포함된다. 또한 SiGe층(100)을 에칭할 때에 ClF3 가스와 함께 웨이퍼 W에 공급하는 가스로는, 삼불화질소(NF3) 가스, 불소(F2) 가스, 육불화황(SF6) 가스 등의 불소 함유 가스를 이용해도 된다.
또한 SiO2층(102)은 자연 산화막의 제거 공정에 있어서 에칭되기 쉽다. 그 때문에, 표면에 SiO2층(102)이 노출되는 기판에 있어서는, 자연 산화막의 꼼꼼한 제거가 어려워 자연 산화막이 잔존하기 쉽다. 그 때문에, 표면에 SiO2층이 노출되는 기판에 있어서의 SiGe층(100)의 에칭에 있어서 보다 효과를 얻을 수 있다.
또한, ClF3 가스에 의하여 SiGe층(100)과, Si층(101), SiO2층(102) 및 SiN층 중의 적어도 1종의 층이 표면에 형성된 기판의 SiGe층(100)의 에칭을 행하는 데 있어서, SiGe층(100)에 대한 Si층(101), SiO2층(102) 및 SiN층의 선택비를 50 이상으로 하는 것이 바람직하다. 그 때문에, SiGe층(100)의 에칭을 행하는데 있어서는 처리 온도를 0.1 내지 100℃로 하는 것이 바람직하다. 또한 압력은 10 내지 500mT(1.3 내지 66.7㎩)에서 양호한 선택비를 얻을 수 있다. 또한 ClF3 가스의 유량과 불소 함유 가스의 유량의 유량비를 1:5 이상(HF 가스의 유량/ClF3 가스의 유량=5 이상)으로 하는 것이 바람직하고, ClF3 가스를 1 내지 50sccm, HF 가스를 5 내지 500sccm으로 하는 것이 바람직하다.
또한 본 발명은, SiGe층(100)의 일부를 제거하는 경우에 한하지 않고 SiGe층(100)을 전부 빼내어 제거하는 에칭에 적용해도 된다. 모든 SiGe층(100)을 제거하는 에칭에 있어서도, 예를 들어 SiGe층(100)을 제거함으로써 노출되는 층이 ClF3 가스에 노출되는 시간에 차가 생겨 부분적으로 막질이 악화될 우려가 있다. 그 때문에, 본 발명에 의하여 SiGe층의 에칭 속도를 고르게 함으로써 부분적으로 막질의 악화를 억제할 수 있다.
[검증 시험]
본 발명의 효과를 검증하기 위하여 행한 시험에 대하여 기재한다. ClF3 가스에 의한 SiGe층의 에칭양, 그리고 SiGe층에 대한, Si층, SiO2층 및 SiN층의 에칭 선택비에 대하여 조사하였다. 실리콘을 포함하는 4매의 평가용 기판을 이용하여 1매의 기판에 SiGe층을 성막하고, 다른 기판에 각각 Si층, SiO2층 및 SiN층을 성막하여 4종의 평가용 기판을 제작하였다. 그리고 도 1, 도 2에 도시하는 실시 형태에 이용한 에칭 장치(3)를 구비한 기판 처리 장치를 이용하여 실시 형태와 마찬가지로 자연 산화막의 제거를 행한 후, 이하의 시험예 1 내지 3에 나타내는 프로세스 조건에서 4종의 평가용 기판에 각각 ClF3 가스 및 Ar 가스의 혼합 가스를 공급하여 에칭을 행하였다. 그리고 에칭 처리 후에 있어서의 각 평가용 기판의 에칭양으로부터, 각 시험예에 있어서의 SiGe층, Si층, SiO2층 및 SiN층의 에칭양, 그리고 SiGe층에 대한, Si층, SiO2층 및 SiN층의 에칭 선택비를 구하였다.
[시험예 1]
ClF3 가스에 의한 SiGe층의 에칭에 있어서의 온도의 영향에 대하여 조사하기 위하여, 4종의 평가용 기판에 대하여 온도의 파라미터를 각각 0.1, 15, 30, 45 및 60℃로 설정하고 에칭을 행하였다. 에칭의 기타 프로세스 조건은, 처리 용기의 압력을 30mT(4㎩), ClF3 가스의 유량을 10 내지 30sccm, Ar 가스의 유량을 91 내지 285sccm으로 하고 프로세스 시간을 20초간으로 하였다.
[시험예 2]
ClF3 가스에 의한 SiGe층의 에칭에 있어서의 압력의 영향에 대하여 조사하기 위하여, 처리 용기(10) 내의 압력 파라미터를 각각 20, 30 및 40mT(2.67, 4 및 5.33㎩)로 설정하고 에칭을 행하였다. 에칭의 기타 프로세스 조건은, 평가용 기판의 온도를 30℃, ClF3 가스의 유량을 10 내지 30sccm, Ar 가스의 유량을 91 내지 285sccm으로 하고 프로세스 시간을 20초간으로 하였다.
[시험예 3]
ClF3 가스에 의한 SiGe층의 에칭에 있어서의 ClF3 가스의 유량 영향에 대하여 조사하기 위하여, ClF3 가스의 유량 파라미터를 10, 20 및 30sccm으로 각각 설정하고 에칭을 행하였다. 에칭의 기타 프로세스 조건은, 평가용 기판의 온도를 30℃, 처리 용기의 압력을 30mT(4㎩), Ar 가스의 유량을 91 내지 285sccm으로 하고 프로세스 시간을 20초간으로 하였다.
각 평가용 기판을 시험예 1 내지 3에 따라 에칭했을 때의 에칭양을 시험예 1 내지 3별로 각각 도 12, 14, 16에 나타낸다. 또한 시험예 1 내지 3에 있어서의 4종의 평가용 기판의 에칭양으로부터 산출된, SiGe층의, 다른 종류의 층에 대한 선택비를, 시험예 1 내지 3별로 각각 도 13, 15, 17에 나타낸다.
도 12, 14, 16은, 도면을 정면에서 보아 좌측으로부터, SiGe층에 있어서의 에칭양, Si층에 있어서의 에칭양, SiO2층에 있어서의 에칭양, 및 SiN층에 있어서의 에칭양의 그래프 군별로 늘어세워 기재하고 있다. 또한 SiGe층, Si층, SiO2층 및 SiN층의 각각의 그래프 군에 있어서의 각 그래프의 하방에 나타낸 수치는, 당해 시험예에서 변동시킨 온도, 압력, ClF3 가스의 유량의 각 파라미터의 설정값을 나타내고 있다.
또한 도 13, 15, 17은, 도면을 정면에서 보아 좌측으로부터, Si층에 대한 SiGe층의 에칭 선택비, SiO2층에 대한 SIGe층의 에칭 선택비, 및 SiN층에 대한 SIGe층의 에칭 선택비를 나타내는 그래프 군별로 늘어세워 기재하고 있다. 또한 각각의 그래프 군에 있어서의 각 그래프의 하방에 나타낸 수치는, 당해 시험예에서 변동시킨 온도, 압력, ClF3 가스의 유량의 각 파라미터의 설정값을 나타내고 있다.
또한 도 15 및 17 중에 기재한 ※는, SiO2층의 에칭양이 마이너스의 값으로 측정되었기 때문에 선택비가 음의 값을 나타낸 시험을 나타낸다. 마이너스의 값의 에칭양은 대략 0으로 추측되기 때문에 실질 선택비는 대략 무한대일 것으로 생각된다.
도 12, 14, 16에 나타낸 바와 같이 처리 온도 0.1 내지 60℃, 압력 20 내지 40mT, ClF3 유량 10 내지 30sccm, Ar 유량 91sccm 내지 285sccm로 설정한 경우에 있어서, 모두 SiGe층의 에칭양이 크고 Si층, SiO2층 및 SiN층은 거의 에칭되지 않았다. 그 때문에, SiGe층에 대한 Si층, SiO2층 및 SiN층의 에칭 선택비는 모두 50 이상의 높은 값을 나타내고 있었다. 이들 파라미터의 설정값에 있어서, ClF3 가스에 의하여 SiGe층을, Si층, SiO2층 및 SiN층의 각각에 대하여 높은 에칭 선택비로 에칭할 수 있다고 할 수 있다.
실시예
또한 본 발명의 실시 형태의 효과를 검증하기 위하여, 도 3에 도시한 오목부(103)를 형성한 웨이퍼 W에 대하여, 도 4에 도시한 바와 같이 자연 산화막의 제거 공정을 행하고, 도 2에 도시한 에칭 장치(3)를 이용하여, 실시 형태에 나타낸 바와 같이 SiGe층(100)의 에칭을 행하였다. 또한 에칭에 있어서는, ClF3 가스의 유량을 10 내지 30sccm, HF 가스의 유량을 91 내지 285sccm, 웨이퍼 W의 온도를 30℃, 처리 용기(10)의 압력을 30mT(4㎩)로 하였다. 또한 HF 가스 대신 Ar 가스를 공급한 것을 제외하면, 실시예와 마찬가지로 처리한 예를 비교예로 하였다.
도 18, 도 19는, 각각 실시예 및 비교예에 있어서의 웨이퍼 W의 표면의 모습을 모식적으로 도시한 설명도이다. 도 18에 도시한 바와 같이, 실시예에서는 SiGe층(100)의 에칭양이 균일하게 고르게 되어 있는 데 비해, 도 19에 도시한 바와 같이, 비교예에서는 SiGe층(100)의 에칭양이 고르지 되어 있지 않았다. 이 결과에 의하면, SiGe층(100), Si층(101) 및 SiO2층(102)이 노출된 웨이퍼 W에 있어서의 SiGe층(100)의 에칭에 본 발명의 에칭 방법을 적용함으로써, SiGe층(100)의 에칭양을 고르게 할 수 있다고 할 수 있다.
2: 열처리 장치
3: 에칭 장치
4: 적재대
10: 처리 용기
31: 배기구
36: 가스 도입부
100: SiGe층
101: Si층
102: SiO2층
103: 오목부
104: HF 가스
105: ClF3 가스
W: 웨이퍼

Claims (8)

  1. 실리콘게르마늄층과, 실리콘층, 산화실리콘층 및 질화실리콘층 중의 적어도 1종의 층이 노출된 기판에 있어서의 실리콘게르마늄층을 에칭하는 에칭 방법에 있어서,
    진공 분위기인 처리 용기 내에서 상기 기판에 불소 함유 가스 및 삼불화염소 가스를 동시에 공급하는 공정을 포함하는 것을 특징으로 하는 기판 처리 방법.
  2. 제1항에 있어서,
    상기 기판은, 실리콘층과 실리콘게르마늄층이 교대로 적층되고, 각 층의 단부면이 노출되어 있는 적층 구조체를 구비하고 있는 것을 특징으로 하는 기판 처리 방법.
  3. 제1항에 있어서,
    상기 불소 함유 가스는, 불화수소 가스, 삼불화질소 가스, 불소 가스 및 육불화황의 군에서 선택된 가스인 것을 특징으로 하는 기판 처리 방법.
  4. 제1항에 있어서,
    삼불화염소 가스의 유량에 대한 상기 불소 함유 가스의 유량비(불소 함유 가스의 유량/삼불화염소 가스의 유량)가 5 이상인 것을 특징으로 하는 기판 처리 방법.
  5. 제1항에 있어서,
    상기 공정에 있어서의 기판의 온도가 0.1 내지 100℃인 것을 특징으로 하는 기판 처리 방법.
  6. 제1항에 있어서,
    상기 공정에 있어서의 처리 용기 내의 압력이 1.3 내지 66.7㎩인 것을 특징으로 하는 기판 처리 방법.
  7. 제1항에 있어서,
    상기 공정 전에, 기판에 처리 가스를 공급하여 기판의 표면의 자연 산화막을 제거하는 공정을 포함하는 것을 특징으로 하는 기판 처리 방법.
  8. 진공 분위기인 처리 용기 내에서 상기 기판에 가스를 공급하여 처리를 행하는 기판 처리 장치에 이용되는 컴퓨터 프로그램을 기억한 기억 매체이며,
    상기 컴퓨터 프로그램은, 제1항에 기재된 기판 처리 방법을 실시하기 위하여 스텝 군이 짜여져 있는 것을 특징으로 하는 기억 매체.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892158B2 (en) * 2019-04-01 2021-01-12 Hitachi High-Tech Corporation Manufacturing method of a semiconductor device and a plasma processing apparatus
JP7345334B2 (ja) 2019-09-18 2023-09-15 東京エレクトロン株式会社 エッチング方法及び基板処理システム
CN114616650A (zh) 2019-10-29 2022-06-10 东京毅力科创株式会社 基板处理方法、基板处理装置和纳米线或纳米片的晶体管的制造方法
JP7414593B2 (ja) * 2020-03-10 2024-01-16 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7360979B2 (ja) * 2020-03-19 2023-10-13 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US11538690B2 (en) 2021-02-09 2022-12-27 Tokyo Electron Limited Plasma etching techniques
WO2022215649A1 (ja) * 2021-04-08 2022-10-13 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009510750A (ja) 2005-09-30 2009-03-12 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング シリコンを促進エッチングする方法
KR20100040726A (ko) * 2007-07-19 2010-04-20 로베르트 보쉬 게엠베하 실리콘 반도체 기판 상의 층을 에칭하는 방법
JP2011066151A (ja) * 2009-09-16 2011-03-31 Toshiba Corp 半導体装置およびその製造方法
US20140342569A1 (en) * 2013-05-16 2014-11-20 Applied Materials, Inc. Near surface etch selectivity enhancement

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0192385A (ja) 1987-09-30 1989-04-11 Iwatani Internatl Corp 金属類物質又はその化合物を材質とする部材の微細加工方法
KR200193954Y1 (ko) 2000-04-11 2000-08-16 국제엘렉트릭코리아주식회사 자연 산화막 제거 기능을 갖춘 화학 기상 침적 설비
DE102004036803A1 (de) * 2004-07-29 2006-03-23 Robert Bosch Gmbh Verfahren zum Ätzen einer Schicht auf einem Substrat
DE102005004878B4 (de) * 2005-02-03 2015-01-08 Robert Bosch Gmbh Mikromechanischer kapazitiver Drucksensor und entsprechendes Herstellungsverfahren
US7405140B2 (en) * 2005-08-18 2008-07-29 Tokyo Electron Limited Low temperature formation of patterned epitaxial Si containing films
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置
US8512586B2 (en) 2011-09-01 2013-08-20 Tel Epion Inc. Gas cluster ion beam etching process for achieving target etch process metrics for multiple materials
JPWO2014192870A1 (ja) 2013-05-31 2017-02-23 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および基板処理方法
US9236265B2 (en) * 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
JP6426489B2 (ja) * 2015-02-03 2018-11-21 東京エレクトロン株式会社 エッチング方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009510750A (ja) 2005-09-30 2009-03-12 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング シリコンを促進エッチングする方法
KR20100040726A (ko) * 2007-07-19 2010-04-20 로베르트 보쉬 게엠베하 실리콘 반도체 기판 상의 층을 에칭하는 방법
JP2011066151A (ja) * 2009-09-16 2011-03-31 Toshiba Corp 半導体装置およびその製造方法
US20140342569A1 (en) * 2013-05-16 2014-11-20 Applied Materials, Inc. Near surface etch selectivity enhancement

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