TWI725616B - 保護半導體積體電路以防範逆向工程的方法及半導體裝置 - Google Patents

保護半導體積體電路以防範逆向工程的方法及半導體裝置 Download PDF

Info

Publication number
TWI725616B
TWI725616B TW108141155A TW108141155A TWI725616B TW I725616 B TWI725616 B TW I725616B TW 108141155 A TW108141155 A TW 108141155A TW 108141155 A TW108141155 A TW 108141155A TW I725616 B TWI725616 B TW I725616B
Authority
TW
Taiwan
Prior art keywords
integrated circuit
semiconductor integrated
expected value
aforementioned
voltage
Prior art date
Application number
TW108141155A
Other languages
English (en)
Other versions
TW202036581A (zh
Inventor
村上洋樹
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW202036581A publication Critical patent/TW202036581A/zh
Application granted granted Critical
Publication of TWI725616B publication Critical patent/TWI725616B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0084—Arrangements for measuring currents or voltages or for indicating presence or sign thereof measuring voltage only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)

Abstract

提供一種保護方法，使得關於運作資訊的逆向工程變得困難。本發明以防範逆向工程的保護方法，生成正常運作時的期望值(S100)；監視半導體積體電路的監視地點P1、P2的電壓波形(S102)；對監視的電壓波形當中生成的測定值，與期望值進行比較(S104)；基於比較結果判定是否有逆向工程(S106)；以及判定為有逆向工程的情況下，使半導體積體電路執行異於正常運作的保護模式(S108)。

Description

保護半導體積體電路以防範逆向工程的方法及半導體裝置
本發明是關於一種保護半導體積體電路以防範逆向工程的方法。
在快閃記憶體等半導體積體電路的內部結構或內部運作中，包含了作為機密資訊而應該保護的有用資訊。然而，現況是這樣的資訊，可將半導體晶片利用逆向工程進行分析或解析，而為第三者所知悉。對此，藉由在積體電路結構下功夫，以採取防範逆向工程的對策。舉例來說：為了隱蔽配線的連接資訊，在多層配線的上層配置假電路，使下層形成的真正電路結構難以解析；或是形成與真實的介層金屬連接線(Via Contact Hall)相同形狀的金屬連接線，使得進行逆向工程時難以識別兩者是否有連接功能(專利文獻1)。又，揭示了藉由變更導電遮罩(Block Mask)，利用硅化層的人造邊緣(Artifact Edge)，使得裝置不表現出真實結構而引起誤導等範例(專利文獻2)。 [先前技術文獻] [專利文獻]
[專利文獻1]　特開2003-158185號公報 [專利文獻2]　特開2010-118688號公報
[發明所欲解決的課題]
如專利文獻1、2所示，既有的半導體積體電路或半導體電路的逆向工程防範對策，係結構上予以變更或增加，針對有關半導體積體電路的運作資訊，依舊未能找出完善的措施。舉例來說，近年來的快閃記憶體，為了改善像狹窄臨界值的分布或者抑制干擾等儲存單元的特性，而對於讀出或寫入雙方實行複雜的動作(例如，在電壓的斜率或是步階寬度等下工夫)。因此，參與設備製造的工程師，花費了大多數的時間，為了儲存單元特性的評估或其改善，而實行複雜的操作。這些複雜的操作對於設備製造業者來說，是非常有利的技術訣竅，透過針測半導體晶片的內部(例如金屬配線)，複雜的運作很容易曝光，並推測出內部的運作。
本發明係解決這樣的既有課題，以提供一種保護方法以及半導體裝置，使得有關於運作資訊的逆向工程變得困難為目的。 [用以解決課題的手段]
有關本發明的保護半導體積體電路以防範逆向工程的方法，具有下列步驟：監視前述半導體積體電路預定的監視地點的電壓波形的步驟；判定監視的電壓波形是否符合正常運作時的期望值的步驟；以及在判定不符合前述期望值的情況下，控制前述半導體積體電路，以使前述半導體積體電路以異於正常的模式下運作的步驟。
有關本發明的半導體裝置，具備保護半導體積體電路以防範逆向工程的功能，具有：生成裝置，在半導體積體電路正常運作時，從監視地點得到的電壓波形當中生成期望值；監視裝置，監視前述監視地點的電壓波形；判定裝置，根據前述監視裝置，判定監視的電壓波形是否符合正常運作時的前述期望值；以及控制裝置，在判定不符合前述期望值的情況下，控制前述半導體積體電路，以使前述半導體積體電路以異於正常的模式下運作。 [發明效果]
基於本發明，監視半導體積體電路預定的監視地點的電壓波形；以及在監視的電壓波形與正常運作時的期望值不符的情況下，使半導體積體電路以異於正常的模式下運作，故可以在進行逆向工程時，隱蔽與正常運作時的操作有關的資訊，並且防止這種資訊被輕易地解析。
接下來，將針對本發明的實施形態參照圖式詳細說明。本發明搭載了保護半導體積體電路以防範逆向工程的功能。作為保護對象的半導體積體電路，並沒有特別限制，例如：快閃記憶體、可變電阻式記憶體、磁記憶體等非揮發性記憶體、動態隨機存取記憶體(DRAM)或靜態隨機存取記憶體(SRAM)等揮發性記憶體、中央處理器(CPU)、數位信號處理器(DSP)、邏輯(logic)等。在以下實施例中，以反及(NAND)型快閃記憶體為例進行說明。 [實施例]
第1圖為關於本發明實施例，具備逆向工程保護功能的NAND型快閃記憶體的示意圖。本實施例的快閃記憶體100，具有複數個方塊BLK(0)、BLK(1)、…、BLK(m-1)；各方塊的結構，包含：記憶體陣列110，配置有複數個NAND串；輸入輸出緩衝120，連接外部輸入輸出端I/O；位址暫存器130，從輸入輸出緩衝120接收位址資料；控制器140，從輸入輸出緩衝120接收命令資料等，並控制各部；字元線選擇電路150，解碼來自於位址暫存器130的行位址資訊Ax，並基於解碼的結果而執行選擇方塊以及字元線等；頁緩衝/檢測電路160，保持字元線選擇電路150選擇的頁所讀出的資料，並保持應該要在選擇的頁中進行編程的輸入資料；列選擇電路170，解碼來自於位址暫存器130的列位址資訊Ay，並基於該解碼的結果而選擇頁緩衝/檢測電路160內的列位址的資料；內部電壓產生電路180，生成用於讀出資料、編程以及抹除等必要之種種電壓(寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、以及抹除電壓Vers等)；電壓檢測部190，檢測從外部供給的電源電壓Vcc或預定監視地點P1、P2的電壓；以及溫度檢測部192，檢測快閃記憶體的運作溫度。
控制器140係由硬體、軟體、硬體與軟體所構成，例如，由包含唯讀記憶體(ROM)/隨機存取記憶體(RAM)以及中央處理器(CPU)的微控制器、微處理器、或狀態機等所構成。本實施例的控制器140，附加控制讀出動作、編程動作、以及抹除動作之類的功能，並具備保護快閃記憶體以防範逆向工程的逆向工程保護功能。
第2圖示意本實施例的逆向工程(Reverse Engineering, RE)保護功能200的結構。RE保護功能200包含期望值生成部210、測定值生成部220、比較部230、RE判定部240、以及保護模式執行部250。RE保護功能200可以由硬體、軟體、硬體與軟體所構成。
期望值生成部210，生成關於快閃記憶體在正常運作時的電壓波形的期望值。該期望值，是依據定義關於正常運作時的操作時間而生成。第3圖示意其中一例。第3圖(A)為正常運作時內部電路的電壓波形，例如：執行編成動作或讀出動作時，施加於某條配線或某地點的信號的電壓波形。正常運作時，意即，探針未接觸半導體晶片或導電片時，內部電路的電壓波形以遵照設計等決定好的時間常數的斜率上昇，充電至目標電壓值，隨後，再放電到GND位準。電壓檢測部190，檢測如第3圖所示正常運作時的內部電路的監視地點P1、P2上升的峰值電壓以及下降的GND位準，將該檢測結果提供給期望值生成部210。期望值生成部210由檢測結果生成如第3圖(B)所示的脈衝波形。這樣的脈衝波形如第3圖(C)所示，用在與正常運作時相關的處理電路。因此，脈衝波形的生成可以由期望值生成部210執行，或者也可以由需要這種脈衝信號的其他電路執行。
期望值生成部210，基於正常運作時的監視地點P1、P2的電壓波形、或從電壓波形得到的脈衝波形而生成期望值。期望值至少包含從基準時刻tn到脈衝波形升起的時間Tp。基準時刻tn會預先定義好，例如：內部電路的電壓波形為編程電壓的情況下，基準時刻tn定義為編程電壓施加在選擇字元線的時間點。或者，內部電路的電壓波形為讀出電壓的情況下，基準時刻tn定義為讀出電壓施加在選擇字元線的時間點。自基準時刻起至脈衝波形升起的時間Tp，例如：控制器140與時脈信號同步運作的情況下，Tp也可以表示為該時脈信號的時脈數。期望值生成部210將期望值存儲於非揮發性記憶體(如記憶體陣列)。該期望值因應晶圓測試之類的結果，反映出每個晶片的工程誤差，作為原本的基準值(標準值)，通電後由非揮發性記憶體讀出，載入到快取記憶體或是暫存器，在需要期望值的時候由快取記憶體或暫存器讀出。
從基準時刻tn起至脈衝波形升起的時間Tp，為電壓波形升起的斜率的函數，但該斜率會受到電源電壓Vcc的狀態或內部電路的運作溫度的影響。例如，電源電壓越低Vcc，斜率越緩；電源電壓Vcc越高，斜率則越陡。因此，在某個實施態樣中，期望值生成部210將電源電壓Vcc以及運作溫度Ta的變動，回饋到基準時刻tn至脈衝波形升起的時間Tp上。舉例來說，準備了電源電壓Vcc的狀態以及運作溫度Ta與時間Tp的關係，上述關係如第4圖的表格為眾所知悉。在第4圖的表格當中，設定因應電壓電源Vcc的電壓的補正值，以及因應運作電壓Ta的溫度的補正值，該等補正值用來補正時間Tp。當期望值生成部210將期望值與測定值進行比較時，意即：從非揮發性記憶體讀出期望值時，參照第4圖的表格，基於電壓檢測部190所檢測的電源電壓Vcc的電壓位準，以及溫度檢測部192所檢測的溫度，對從基準時刻tn到脈衝波形上升的時間Tp進行補正。
測定值生成部220基於由電壓檢測部190檢測的監視地點P1、P2的電壓(峰值電壓以及GND位準)所生成的脈衝波形而生成期望值。監視地點P1、P2選擇為在半導體晶片上可以跟探針接觸的地點，以及電氣連接的位置。通常，探針係接觸到多層配線結構的上層的配線層或者電極片。但是，根據不同的情況，也有可能將半導體晶片的配線層或絕緣層除去，而接觸到內部的配線層或導電區域。若是快閃記憶體的話，由於讀出電壓或編程電壓係施加於全域字元線，且預充電壓係施加於全域位元線的緣故，則可以預想用探針測試(Probing)在與全域字元線或全域位元線電氣連接的部位。因此，可以監控施加在全域字元線或是全域位元線的電壓或信號的部位選擇為監視地點P1、P2。又，雖然本例中的監視地點選擇2個，但也可以選擇1個，亦可以選擇3個。
倘若有第三者將探針接觸到半導體晶片的話，探針的靜電容量會重疊到該接觸地點。換言之，針測地點與電氣連接的監視地點P1、P2的RC常數會變大。其結果為：監視地點P1、P2的電壓波形的斜率，會比起正常運作時的斜率變得緩慢上升，且變得緩慢下降。如第5圖(A)所示，實線為正常運作時的監視地點P1(P2)的電壓波形，而虛線則為針測時的監視地點P1(P2)的電壓波形。
第5圖(B)為針測時的監視地點P1、P2電壓波形所生成的脈衝波形。由於針測時的脈衝波形，其電壓波形上升的斜率變緩，因此自基準時刻tn起至脈衝波形升起的時間Tq，將比起正常運作時的時間Tq還來得長。
比較部230，將期望值生成部210生成的期望值，即基準時刻tn到脈衝波形升起的時間Tp、以及測定值生成部220生成的測定值，即基準時刻tn到脈衝波形升起的時間Tq，將兩者進行比較。時間Tp係在如上所述電源啟動時從非揮發性記憶體讀出，而展開至快取記憶體或暫存器。此時，比較部230可以直接使用保持在快取記憶體或暫存器的期望值，或是參照第4圖所示的表格，基於檢測的電源電壓Vcc的電壓位準與/或運作溫度Ta，而使用補正後的期望值。
RE判定部240接收比較部230的比較結果，判定是否正在進行逆向工程。具體而言的判定為Tq-Tp>Tm。Tm為運作裕度(margin)或是容許範圍，超過Tm的時間延遲，將視為人為的或有意圖的行為，判定為正在進行逆向工程。
第6圖示意RE判定部的運作範例。第6圖(A)為正常運作時的電壓波形(實線)、以及逆向工程時的電壓波形(虛線)，第6圖(B)為正常運作時的脈衝波形，第6圖(C)為逆向工程時的脈衝波形，第6圖(D)為時脈，用於控制器140的運作。RE判定部240檢測時間Tp-Tq的延遲時間，例如：當Tp-Tq的差分在一定的時脈數時，判定為正在進行逆向工程。又，為了提高判定精確度，也可以針對複數個脈衝波形比較時間Tp與時間Tq，根據其中的全部或一定以上的比率，檢測到延遲時間為一定的時脈數以上的情況下，判定為正在進行逆向工程。
保護模式執行部250，在RE判定部240判定為正在實施逆向工程的情況下，使得快閃記憶體在不同於正常運作的保護模式下運作，而隱蔽正常運作時真正的操作。保護模式執行部250執行事先準備好的假動作(虛偽的動作)，或是使正常運作停止運作。
第7圖示意保護模式的一例。第7圖(A)示意沒有保護功能情況下的電壓波形(虛線)，第7圖(B)示意本實施例的具有保護功能情況下的電壓波形(虛線)。從本圖可以清楚看出，在沒有保護功能的情況下，針測時的電壓波形，會遵照和正常運作時的電壓波形相同的電壓位準。因此，很容易推測出正常運作時的操作。相較於此，在有保護功能的情況下，保護模式執行部250在時刻tm進入保護模式，以虛偽的條件使內部電路運作。此處虛偽的條件，讓內部電路在比起正常運作時的電壓位準還要低的電壓位準下運作。為此，針測時的電壓波形，變成相異於正常運作時的電壓波形的電壓位準，可以讓第三者認識虛偽的動作。
第8圖示意本實施例的逆向工程保護功能的運作流程圖。首先，在半導體晶片製造階段，意即產品出貨之前，期望值生成部210生成正常運作時的期望值，將期望值儲存在非揮發性記憶體(例如記憶體陣列)中。正常運作時的期望值，可以在如讀出動作、編程動作、抹除動作等各種動作時生成。
產品出貨以後，測定值生成部220監視預先決定好的監視地點P1、P2的電壓波形(S102)，從監視地點P1、P2得到的電壓波形中生成測定值，比較部230將測定值與期望值進行比較(S104)。在此，於準備好讀出動作、編程動作、抹除動作等複數個正常運作的期望值的情況下，使用對應實際動作的期望值。此時，所使用的期望值，有可能是從非揮發性記憶體中讀出，未經電源電壓或溫度補正的期望值，也有可能是相應於檢測的電源電壓Vcc的電壓與/或運作溫度Ta，而進行補正後的期望值。後者所使用的期望值，能更加提高是否有針測的判定精確度。
接下來，RE判定部240基於比較結果，判定是否有逆向工程(S106)。然後，保護模式執行部250判定有逆向工程的情況下，以保護模式讓快閃記憶體運作(S108)。
以上實施例中，示意生成正常運作時的期望值(基準時刻起到脈衝波形升起的時間)，並將期望值儲存的範例，然而，若能夠自我測量逆向工程時到脈衝波形升起的延遲時間(Tq-Tp)，則未必一定需要儲存期望值。
接著，針對本發明的第2實施例進行說明。第9圖示意本實施例的逆向工程保護功能200A，針對與第2圖同樣的結構則給予相同的元件符號。第2的實施例具備保護模式設定部260，以設定逆向工程保護功能200A為有效或是無效。保護模式設定部260基於使用者的輸入而設定保護功能為啟用(Enable)或是未啟用(Disable) 。舉例來說，啟用時則將旗標設定為“1”，而未啟用時則將旗標設定為“0”。設定的方法是任意的，例如：可以從主機端輸入設定用的命令，或者是在特定的外部輸入輸出接腳施加特定的電壓以設定啟用或是未啟用。保護模式執行部250僅在“啟用”設定到保護模式設定部260的情況下，使快閃記憶體實行保護模式，以及隱蔽正常運作時的操作。
第10圖為依據第2實施例的逆向工程保護功能的運作流程圖。保護模式執行部250檢查保護模式設定部260的設定，若保護模式設定為啟用，則如同第1實施例的說明，相應於RE判定部240的判定結果執行保護模式；若保護模式設定為未啟用，則不執行保護模式，而是執行正常運作。
如上所述，根據本實施例，藉由設定保護模式的是否執行，例如，當快閃記憶體本身的製造者藉由針測等在半導體晶片上執行測試時，能夠確認真正的電壓波形或運作波形。
儘管上述的實施例中，例示了快閃記憶體的逆向功能保護，但是不用說，本發明也可以適用於快閃記憶體以外的各種半導體裝置。又，儘管上述的例子中，如第3圖(A)等所示，例示了電壓逐漸上升的運作波形，但這僅為其中一例，在正常運作時的運作波形以固定的電壓位準下變化的情況下，於虛偽的動作時，亦可以產生使得如電壓逐漸上升或是逐漸下降之虛偽的運作波形。此外，在正常運作時電壓為逐漸下降的運作波形的情況下，也可以在虛偽的動作時，產生使得如電壓在固定的電壓位準下變化之虛偽的運作波形。
以上詳述關於本發明較佳的實施形態，但本發明並非限定於特定的實施形態，在申請專利範圍所記載本發明的要旨之範圍內，可以進行各種的變形/變更。
100:快閃記憶體 110:記憶體陣列 120:輸入輸出緩衝 130:位址緩衝 140:控制器 150:字元線選擇電路 160:頁緩衝/檢測電路 170:列選擇電路 180:內部電壓產生電路 190:電壓檢測部 192:溫度檢測部 210:期望值生成部 220:測定值生成部 230:比較部 240:RE判定部 250:保護模式執行部 260:保護模式設定部 S100、S102、S104、S106、S108、S200、S202、S204:步驟
[第1圖] 為關於本發明實施例的快閃記憶體結構的方塊圖。 [第2圖]　為關於第1實施例的逆向工程保護功能結構的方塊圖。 [第3圖]　第3圖(A)為正常運作時的內部電路的電壓波形，第3圖(B)為第3圖(A)的電壓波形當中生成的脈衝波形，第3圖(C)為脈衝波形的關聯資料的示意圖。 [第4圖]　 為規定關於第1實施例的電源電壓Vcc，以及運作溫度Ta和時間Tp的關係的示意圖。 [第5圖]　第5圖(A)為異常運作時的內部電路的電壓波形，第5圖(B)為第5圖(A)的電壓波形當中生成的脈衝波形，第5圖(C)為脈衝波形的關聯資料的示意圖。 [第6圖]　為根據本發明第1實施例的RE判定部的其中一例，第6圖(A)為內部電路的電壓波形，第6圖(B)為電壓波形當中生成的正常運作的脈衝波形，第6圖(C)為電壓波形當中生成的逆向工程時的脈衝波形，第6圖(D)為控制器使用的時脈的示意圖。 [第7圖]　第7圖(A)、(B)為說明本發明第1實施例的保護模式的示意圖。 [第8圖]　為關於第1實施例的逆向工程的保護運作的流程圖。 [第9圖]　為關於第2實施例的逆向工程保護功能結構的方塊圖。 [第10圖]　為關於第2實施例的逆向工程的保護運作的流程圖。
S100、S102、S104、S106、S108:步驟

Claims (10)

  1. 一種保護方法，保護半導體積體電路以防範逆向工程，具有下列步驟：監視前述半導體積體電路預定的監視地點的電壓波形的步驟；判定監視的電壓波形是否符合正常運作時的期望值的步驟；以及在判定不符合前述期望值的情況下，控制前述半導體積體電路，以使前述半導體積體電路以異於正常的模式下運作的步驟；其中，前述監視步驟，從前述監視地點的電壓波形生成脈衝信號；以及前述判定步驟，自基準時刻起至脈衝信號升起的時間超過容許範圍時，判定為正在進行逆向工程。
  2. 如申請專利範圍第1項所述的保護方法，其中，前述判定步驟，當前述監視地點的電壓充電直到第1數值的時間超過容許範圍時，判定為正在進行逆向工程。
  3. 如申請專利範圍第1項所述的保護方法，其中，前述控制步驟，讓前述半導體積體電路在虛偽的條件下運作。
  4. 如申請專利範圍第1項所述的保護方法，其中，前述控制步驟，讓前述半導體積體電路停止運作。
  5. 如申請專利範圍第1項所述的保護方法，更包含：半導體積體電路在正常運作時，從前述監視地點得到的電壓波形當中生成前述期望值的步驟。
  6. 如申請專利範圍第5項所述的保護方法，更包含：檢測半導體積體電路的運作溫度的步驟，其中，前述生成步驟，基於前述檢測的運作溫度而生成前述期望值。
  7. 如申請專利範圍第5項所述的保護方法，更包含：檢測半導體積體電路的電源電壓的步驟，其中，前述生成步驟，基於前述檢測的電源電壓而生成前述期望值。
  8. 如申請專利範圍第1到7其中任何一項所述的保護方法，更包含：設定是否讓前述半導體積體電路以異於正常的模式下運作的步驟，其中，前述控制步驟，基於前述設定步驟的設定，讓前述半導體積體電路運作。
  9. 一種半導體裝置，具有保護半導體積體電路以防範逆向工程的功能，具有：生成裝置，在半導體積體電路正常運作時，從監視地點得到的電壓波形當中生成期望值；監視裝置，監視前述監視地點的電壓波形；判定裝置，根據前述監視裝置，判定監視的電壓波形是否符合正常運作時的前述期望值；以及控制裝置，在判定不符合前述期望值的情況下，控制前述半導體積體電路，以使前述半導體積體電路以異於正常的模式下運作； 其中，前述半導體積體電路，包含半導體記憶電路；以及前述判定裝置，將前述監視地點的電壓波形，與讀出動作時的期望值或者寫入動作時的期望值進行比較，判定是否有逆向工程。
  10. 如申請專利範圍第9項所述的半導體裝置，其中，前述判定裝置，當前述監視地點的電壓到達第1數值之前的時間超過預定的時脈數時，判定為正在進行逆向工程。
TW108141155A 2019-02-25 2019-11-13 保護半導體積體電路以防範逆向工程的方法及半導體裝置 TWI725616B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-031347 2019-02-25
JP2019031347A JP6832375B2 (ja) 2019-02-25 2019-02-25 半導体集積回路をリバースエンジニアリングから保護する方法

Publications (2)

Publication Number Publication Date
TW202036581A TW202036581A (zh) 2020-10-01
TWI725616B true TWI725616B (zh) 2021-04-21

Family

ID=72141806

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108141155A TWI725616B (zh) 2019-02-25 2019-11-13 保護半導體積體電路以防範逆向工程的方法及半導體裝置

Country Status (5)

Country Link
US (1) US10978162B2 (zh)
JP (1) JP6832375B2 (zh)
KR (1) KR102306919B1 (zh)
CN (1) CN111610425B (zh)
TW (1) TWI725616B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202429322A (zh) 2023-01-04 2024-07-16 熵碼科技股份有限公司 用來偵測物理攻擊的防竄改偵測器以及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200905559A (en) * 2007-02-23 2009-02-01 Cloakware Corp System and method of interlocking to protect software-mediated program and device behaviours
US20100025479A1 (en) * 2008-07-29 2010-02-04 International Business Machines Corporation Doped Implant Monitoring for Microchip Tamper Detection
CN102610278A (zh) * 2012-02-14 2012-07-25 北京航空航天大学 一种固态自毁硬盘功能验证及数据残留检测方法
CN105229654A (zh) * 2013-03-27 2016-01-06 爱迪德技术有限公司 保护软件应用
US20180302095A1 (en) * 2016-02-22 2018-10-18 University Of South Florida Threshold Voltage Defined Switches For Programmable Camouflage Gates

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3937813B2 (ja) 2001-11-20 2007-06-27 ソニー株式会社 集積回路
US7049667B2 (en) 2002-09-27 2006-05-23 Hrl Laboratories, Llc Conductive channel pseudo block process and circuit to inhibit reverse engineering
US7519439B2 (en) 2002-11-06 2009-04-14 Texas Instruments Incorporated Efficient digital processor for feedback control applications
KR20050011317A (ko) * 2003-07-22 2005-01-29 삼성전자주식회사 리버스 엔지니어링 방지수단을 구비하는 반도체 집적회로및 이의 리버스 엔지니어링 방지방법
JP2006228910A (ja) * 2005-02-16 2006-08-31 Matsushita Electric Ind Co Ltd 半導体装置
US7304464B2 (en) 2006-03-15 2007-12-04 Micrel, Inc. Switching voltage regulator with low current trickle mode
TW200805559A (en) 2006-07-14 2008-01-16 Powerchip Semiconductor Corp Method of manufacturing isolation structure
KR100850516B1 (ko) * 2007-01-25 2008-08-05 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
JP5041980B2 (ja) * 2007-11-16 2012-10-03 ルネサスエレクトロニクス株式会社 データ処理回路及び通信携帯端末装置
JP5241288B2 (ja) * 2008-03-31 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置及びその動作モード設定方法
CN102056385A (zh) 2009-11-04 2011-05-11 广闳科技股份有限公司 具有回授及保护的镇流器的驱动器
US9218511B2 (en) 2011-06-07 2015-12-22 Verisiti, Inc. Semiconductor device having features to prevent reverse engineering
KR101942863B1 (ko) 2012-06-19 2019-01-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9343162B2 (en) 2013-10-11 2016-05-17 Winbond Electronics Corporation Protection against side-channel attacks on non-volatile memory
CN108701193B (zh) * 2016-02-12 2022-08-30 汉阳大学校产学协力团 安全半导体芯片及其工作方法
US9870810B2 (en) * 2016-05-18 2018-01-16 Sidense Corp. Method and system for power signature suppression in memory devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200905559A (en) * 2007-02-23 2009-02-01 Cloakware Corp System and method of interlocking to protect software-mediated program and device behaviours
US20100025479A1 (en) * 2008-07-29 2010-02-04 International Business Machines Corporation Doped Implant Monitoring for Microchip Tamper Detection
CN102610278A (zh) * 2012-02-14 2012-07-25 北京航空航天大学 一种固态自毁硬盘功能验证及数据残留检测方法
CN105229654A (zh) * 2013-03-27 2016-01-06 爱迪德技术有限公司 保护软件应用
US20180302095A1 (en) * 2016-02-22 2018-10-18 University Of South Florida Threshold Voltage Defined Switches For Programmable Camouflage Gates

Also Published As

Publication number Publication date
TW202036581A (zh) 2020-10-01
JP2020136592A (ja) 2020-08-31
US20200273526A1 (en) 2020-08-27
KR20200104227A (ko) 2020-09-03
CN111610425A (zh) 2020-09-01
CN111610425B (zh) 2022-05-13
JP6832375B2 (ja) 2021-02-24
KR102306919B1 (ko) 2021-09-30
US10978162B2 (en) 2021-04-13

Similar Documents

Publication Publication Date Title
CN100495575C (zh) 电源启动时读取非易失性存储器的熔丝元件的方法及电路
US8441861B2 (en) Self-check calibration of program or erase and verify process using memory cell distribution
US7466600B2 (en) System and method for initiating a bad block disable process in a non-volatile memory
US7990778B2 (en) Nonvolatile semiconductor memory and method for testing the same
US9105357B2 (en) Semiconductor memory device and defective judging method thereof
US10923209B2 (en) Semiconductor memory device
US9824775B2 (en) Feedback validation of arbitrary non-volatile memory data
US7395464B2 (en) Memory circuit having a controllable output drive
JP4464454B1 (ja) 半導体装置及び半導体装置におけるベリファイ方法
KR20090003239A (ko) 제어되는 프로그램/삭제를 갖는 비휘발성 메모리
JP2013137845A (ja) 半導体記憶装置の試験方法及び半導体記憶装置
TWI725616B (zh) 保護半導體積體電路以防範逆向工程的方法及半導體裝置
CN106683703B (zh) 一种数据读取方法、集成电路及芯片
EP1901309A1 (en) Method of fixing read evaluation time in a non volatile nand type memory device
JP2014102831A (ja) アナログ−デジタル変換器を使用した不揮発性メモリのロバストな起動
JP2007317276A (ja) 不揮発性半導体記憶装置、不揮発性半導体記憶装置の消去方法および不揮発性半導体記憶装置の試験方法
KR20150030257A (ko) 검출이 방지되는 더미 메모리 소거 또는 프로그래밍 방법
KR20210105810A (ko) 반도체 장치
JP2005302809A (ja) 半導体装置
JP2017010603A (ja) 半導体不揮発性記憶装置及びその動作プログラム
JP5144413B2 (ja) 半導体装置
TWI700700B (zh) 半導體記憶裝置
JP6225814B2 (ja) 記憶装置、および制御方法
US5926485A (en) Semiconductor testing device with rewrite controller
JP2006040476A (ja) 半導体集積回路およびトリミング方法