TWI708388B - 半導體結構及其製備方法 - Google Patents
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Abstract
本揭露提供一種半導體結構及其製備方法。該半導體結構包括一基底、複數個堆疊、以及複數個單元柱。該複數個堆疊設置於該基底的上方並且透過至少一個切口彼此分離。該複數個堆疊中的至少一個堆疊包括複數個子堆疊，該複數個子堆疊中的至少一個子堆疊具有順序堆疊的一絕緣層、一第一種子層及一金屬層。該複數個單元柱穿透該複數個堆疊中的至少一個堆疊。
Description
本申請案主張2018/11/02申請之美國正式申請案第16/179,236號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體結構及其製備方法，特別是關於NAND字串(NAND string)及其製備方法。
眾多類型的半導體記憶體已被開發出來。一些記憶體類型是揮發性的，在移除電源時會遺失其儲存的內容。一些記憶體型是非揮發性的，即使在移除電源後也會保留儲存在記憶體中的資訊。因此，非揮發性記憶體已被廣泛應用於記憶卡及其他的應用中。其中一種類型的非揮發性記憶體是快閃記憶體(flash memory)，其將電荷儲存在記憶體胞的電荷儲存區中。
快閃記憶體元件可以分為兩種類型，一種類型是NAND快閃記憶體元件，另一種類型是OR快閃記憶體元件。
在NAND快閃記憶體的領域中，為了透過增加位元密度以節省成本，因此元件尺寸快速的減小，單元尺寸幾乎達到了物理極限。因此，透過三維堆疊記憶胞所形成的一種堆疊式非揮發性記憶體以獲得更高位元密度的方式因而引起注意。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種半導體結構，包括一基底、複數個堆疊、以及複數個單元柱。該複數個堆疊設置於該基底的上方並且透過至少一個切口彼此分離。至少一個堆疊包括複數個子堆疊，且至少一個子堆疊具有順序堆疊的一絕緣層、一第一種子層及一金屬層。該複數個單元柱穿透該複數個堆疊中的至少一個堆疊。
在一些實施例中，該複數個單元柱與該切口間隔開。
在一些實施例中，該複數個堆疊中的至少一個堆疊更包括複數個第二種子層，該複數個第二種子層設置於該絕緣層的一側壁的上方並被該金屬層覆蓋。
在一些實施例中，該第二種子層連接到設置於該絕緣層上的該第一種子層。
在一些實施例中，該第一種子層的一高度與該第二種子層的一厚度實質上相同。
在一些實施例中，該第一種子層的材料與該第二種子層的材料相同。
在一些實施例中，該複數個單元柱連接到該基底。
在一些實施例中，該複數個堆疊由具有實質上均一寬度的複數個切口分開，並且該切口彼此平行。
本揭露另提供一種半導體結構的製備方法。該製備方法包括：沉積一初始堆疊於一基底的上方，其中該初始堆疊包括複數個初始子堆疊，至少一個初始子堆疊包括一絕緣層、一犧牲層及一種子層，其中該種子層夾於該絕緣層與該犧牲層之間；形成穿透該初始堆疊的複數個單元柱；形成至少一個切口於該初始堆疊內以將該初始堆疊分隔成複數個部分；從該切口中去除該犧牲層以形成複數橫向凹陷區；以及沉積一導電材料於該複數橫向凹陷區內。
在一些實施例中，在去除該犧牲層之後，透過該複數個單元柱定位該初始堆疊內的該絕緣層及該第一種子層。
在一些實施例中，該製備方法更包括一步驟：在去除該犧牲層之後，沉積複數個第二種子層於至少該絕緣層的一側壁上。
在一些實施例中，該導電材料更沉積於該第二種子層的上方。
在一些實施例中，選擇性去除該犧牲層是透過一濕式蝕刻製程完成。
在一些實施例中，該絕緣層、該第一種子層及該犧牲層是透過原位製程(in-situ process)完成。
在一些實施例中，形成穿透該初始堆疊的該複數個單元柱包括：透過該初始堆疊形成複數個開口以暴露該基底的一主表面；以及沉積一半導體材料於該開口內。
在一些實施例中，執行一平坦化製程以從該初始堆疊的一頂表面的上方去除該半導體材料的多餘部分。
在一些實施例中，該第一種子層暴露於該橫向凹陷區。
在一些實施例中，沉積該導電材料於該第一種子層的上方是透過一電沉積製程。
藉由上述半導體結構的配置，在去除犧牲層之後，設置在絕緣層上並暴露於橫向凹陷區的第一種子層做為電沉積電極，以提供在電沉積過程中所需的橫向電流路徑。因此，電沉積電流可以被引導到第一種子層的位置，達到金屬層的有效橫向沉積。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1A是例示本揭露一些實施例之一種半導體結構10的上視圖。圖1B是圖1A中沿I-I線的剖視圖。參照圖1A及圖1B，在一些實施例中，半導體結構10包括一基底110、設置於基底110的一主表面112上並透過複數個切口125彼此分開的複數個堆疊120、以及穿透堆疊120的複數個單元柱130。
在一些實施例中，每個堆疊120包括複數個子堆疊122，並且每個子堆疊122具有三個層，包括一絕緣層124、一第一種子層126及一金屬層128。在一些實施例中，第一種子層126夾於絕緣層124與金屬層128之間。在一些實施例中，單元柱130連接到基底110。在一些實施例中，絕緣層124包括二氧化矽。在一些實施例中，第一種子層126包括鈦、銅、鎢或其組合。在一些實施例中，金屬層128包括銅或鎢。在一些實施例中，半導體結構10是一三維NAND記憶體的一部分。
圖2是例示本揭露一些實施例之半導體結構10的製備方法200的流程圖。圖3至圖10是例示本揭露的一些實施例之半導體結構10的製備方法的各種製造階段。圖3至圖10的各個的階段可於圖2的製造流程中示意性的說明。在後續說明中，圖3至圖10中所示的製造階段對應參照圖2中的製造步驟。
參照圖3，根據圖2中的步驟202，基底提供初始堆疊160於基底110上。在一些實施例中，基底110是一半導體基底，例如單晶矽基底。在一些實施例中，初始堆疊160形成於基底110的一主表面112的上方。在一些實施例中，初始堆疊160包括複數個初始子堆疊162，其中每個初始子堆疊162包括三個層，也就是，絕緣層124、第一種子層126及犧牲層170。在一些實施例中，初始子堆疊162的堆疊數量是由三維NAND記憶體的記憶胞的數量來決定。
在一些實施例中，絕緣層124、第一種子層126及犧牲層170順序堆疊在基底110的上方。在一些實施例中，第一種子層126夾於絕緣層124與金屬層128之間。在一些實施例中，絕緣層124中的一個設置於主表面112的上方，其他的絕緣層124設置於犧牲層170的上方。在一些實施例中，絕緣層124包括二氧化矽。在一些實施例中，透過化學氣相沉積(CVD)製程在基底110上沉積絕緣層124。在一些實施例中，第一種子層126是一金屬層。在一些實施例中，第一種子層126包括鈦、銅、鎢或其組合。在一些實施例中，透過CVD製程或物理氣相沉積(PVD)製程將第一種子層126沉積於絕緣層124的上方。在一些實施例中，第一種子層126的一厚度小於絕緣層124與犧牲層170的一厚度。在一些實施例中，犧牲層170包括氮化矽。在一些實施例中，透過CVD製程將犧牲層170設置於第一種子層126的上方。
在一些實施例中，絕緣層124、第一種子層126及犧牲層170是透過原位製程(in-situ process)完成。如本文所用，術語“原位”用於描述沉積堆疊120的基底110保持在處理系統(例如，包括裝載鎖定室、傳送室、處理室或其他流體耦合室)內時的執行處理，例如，處理室允許基底110保持在真空條件下。因此，術語“原位”通常也可以用於表示被處理的基底110不暴露於外部環境(例如，處理系統外部)環境的過程。
參照圖4A及4B，根據圖2中的步驟204，在Z軸方向上圖案化初始堆疊160，形成複數個開口180。在一些實施例中，開口180穿透初始堆疊160，因此主表面112的一部分暴露出開口180。在一些實施例中，開口180透過包括以下的步驟形成：(1)於初始堆疊160上塗佈第一光阻層190，(2)執行一黃光微影製程於第一光阻層190中定義形成開口180所需的圖案，(3)透過使用第一光阻層190中的圖案作為遮罩，對初始堆疊160進行一蝕刻製程，產生開口180。在一些實施例中，透過乾蝕刻製程形成開口180，例如反應離子蝕刻(RIE)製程。在一些實施例中，隨後透過一灰化製程從初始堆疊160去除第一光阻層190。在一些實施例中，開口180是圓形的。
參照圖5A及5B，根據圖2中的步驟206，在開口180內形成複數單元柱130。在一些實施例中，透過將半導體材料沉積到開口180內以在開口180內形成單元柱130。在一些實施例中，該半導體材料具有一厚度以填充開口180。在一些實施例中，透過CVD製程以沉積該半導體材料。在一些實施例中，選擇性地執行一平坦化製程以從初始堆疊160的頂表面164的上方去除該半導體材料的多餘部分132，並且沉積的該半導體材料的剩餘部分構成單元柱130。在一些實施例中，每個單元柱130的一端表面134與頂表面164共面。在一些實施例中，該平坦化製程是一化學機械平坦化(CMP)製程。在一些實施例中，單元柱130包括多晶矽。在一些實施例中，單元柱130是圓柱形柱。
參照圖6A及6B，根據圖2中的步驟208，穿透初始堆疊160以形成複數個切口125。在一些實施例中，切口125沿一Y方向橫向延伸。在一些實施例中，切口125將初始堆疊160分成包括多核心柱130的複數個部分161。在一些實施例中，切口125具有實質上均一寬度，彼此平行。在一些實施例中，切口125與單元柱130間隔開。在一些實施例中，單元柱130不位於切口125內。在一些實施例中，切口125透過包括以下的步驟形成：(1)在初始堆疊160與單元柱130上塗佈第二光阻層300，(2)執行一黃光微影製程以在第二光阻層300形成做成切口125所需的一圖案，和(3)使用第二光阻層300中的該圖案作為一遮罩，於初始堆疊160上執行一蝕刻製程以產生切口125。在一些實施例中，單元柱130不暴露於第二光阻層中的該圖案。在一些實施例中，隨後透過一灰化製程從初始堆疊160及單元柱130去除第二光阻層300。
參照圖7A及圖7B，在一些實施例中，根據圖2中的步驟210，從切口125去除犧牲層170。在一些實施例中，去除犧牲層170，同時透過單元柱130將絕緣層124及第一種子層126保持在適當位置。在一些實施例中，透過切口125以在犧牲層170的每個層級形成複數個橫向凹陷區172。在一些實施例中，橫向凹陷區172透過例如根據絕緣層124及第一種子層126的一選擇性蝕刻製程，蝕刻犧牲層170來形成。在一些實施例中，該蝕刻製程以比絕緣層124及第一種子層126更高的速率蝕刻犧牲層170。在一些實施例中，使用熱磷酸(H3PO4)濕蝕刻製程去除犧牲層170而不蝕刻絕緣層124或第一種子層126。在一些實施例中，選擇性去除犧牲層170是透過濕蝕刻製程來完成。在一些實施例中，第一種子層126暴露於橫向凹陷區172，因此便於隨後的電沉積。在一些實施例中，橫向凹陷區172與切口125連通。
參照圖8，在一些實施例中，根據圖2中的步驟212，於第一種子層126上沉積一導電材料以形成金屬層128。因此，形成半導體結構10。在一些實施例中，金屬層128形成在之前犧牲層170被蝕刻的橫向凹陷區172內。也就是說，犧牲層170被金屬層128代替。在一些實施例中，透過電沉積製程於橫向凹陷區172中形成金屬層128。在一些實施例中，該導電材料沉積在暴露於橫向凹陷區172的第一種子層126上。在一些實施例中，導電材料包括銅或鎢。在一些實施例中，每個第一種子層126做為電沉積電極，以提供在電沉積過程中所需的橫向電流路徑。因此，電沉積電流可以被引導到暴露第一種子層126的橫向凹陷區172，因此屬層128沉積在第一種子層126的上表面1260的上方，遠離絕緣層124。
需要說明的是，在一些實施例中，去除犧牲層170之後，根據圖2中的步驟211，可以在絕緣層124的側壁1240上設置一第二種子層190(如圖9所示)。在一些實施例中，第二種子層190更設置於第一種子層126的側壁1262的上方。在一些實施例中，第二種子層190連接到設置於同一絕緣層124上方的第一種子層126。在一些實施例中，第一種子層126的材料與第二種子層190的材料相同。在一些實施例中，上表面1260上方的第一種子層126的一厚度T1與側壁1240上方的第二種子層190的一厚度T2實質上相同。在一些實施例中，透過CVD製程形成第二種子層190。
在沉積第二種子層190之後，根據圖2中的步驟212，沉積導電材料於第一種子層126及第二種子層190的上方。因此，形成如圖10所示的半導體結構10A。在一些實施例中，金屬層128形成在之前犧牲層170被蝕刻的橫向凹陷區172內。在一些實施例中，透過電沉積製程於橫向凹陷區172中形成金屬層128。在一些實施例中，該導電材料沉積在第一種子層126及第二種子層190的上方。在一些實施例中，導電材料包括銅或鎢。在一些實施例中，每個第一種子層126及每個第二種子層190做為電沉積電極，以提供在電沉積過程中所需的電流路徑。因此，電沉積電流可以被引導到第一種子層126及第二種子層190的設置位置，金屬層128在第一種子層126及第二種子的上方因此有效沉積。
參照圖10，在一些實施例中，半導體結構10A包括一基底110、包括複數子堆疊122的複數個堆疊120A，該複數個子堆疊122設置於基底110的上方並且通過至少一個切口125彼此分離、以及穿透堆疊120的複數個單元柱130。在一些實施例中，子堆疊122包括一絕緣層124、一第一種子層126以及一金屬層128，其中第一種子層126夾於絕緣層124與金屬層128之間。堆疊120A更包括複數個第二種子層190，此第二種子層190設置於第一種子層126的側壁1262以及絕緣層124的側壁1240的上方。在一些實施例中，絕緣層124包括二氧化矽。在一些實施例中，第一種子層126及第二種子層190是金屬層。在一些實施例中，第一種子層126及第二種子層190包括鈦或銅。
因此，藉由上述半導體結構10/10A的配置，在去除犧牲層170之後，設置在絕緣層124上並暴露於橫向凹陷區172的第一種子層126做為電沉積電極，以提供在電沉積過程沉積金屬層128中所需的橫向電流路徑。因此，電沉積電流可以被引導到第一種子層的位置，達到金屬層的有效橫向沉積。
本揭露提供一種半導體結構。該半導體結構包括一基底、複數個堆疊、以及複數個單元柱。該複數個堆疊設置於該基底的上方並且透過至少一個切口彼此分離。該複數個堆疊中的至少一個堆疊包含複數個子堆疊，且該複數個子堆疊中的至少一個子堆疊具有順序堆疊的一絕緣層、一第一種子層及一金屬層。該複數個單元柱穿透該複數個堆疊中的至少一個堆疊。
本揭露另提供一種半導體結構的製備方法，包括：沉積一初始堆疊於一基底的上方，其中該初始堆疊抱括複數個初始子堆疊，至少一個初始子堆疊包括一絕緣層、一犧牲層及一種子層，其中該種子層夾於該絕緣層與犧牲層之間；形成穿透該初始堆疊的複數個單元柱；形成至少一個切口於該初始堆疊內以將該初始堆疊分隔成複數個部分；從該至少一個切口中去除該犧牲層以形成複數橫向凹陷區；以及沉積一導電材料於該複數橫向凹陷區內。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:半導體結構110:基底112:主表面120:堆疊120A:堆疊122:子堆疊124:絕緣層125:切口126:第一種子層128:金屬層130:單元柱132:多餘部分160:初始堆疊161:一部份162:初始子堆疊164:頂表面170:犧牲層172:橫向凹陷區180:開口190:第一光阻層200:方法202:步驟 204:步驟 206:步驟 208:步驟 210:步驟 211:步驟 212:步驟 300:第二光阻層1240:側壁1260:上表面1262:側壁T1:厚度T2:厚度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1A是上視圖，例示本揭露一些實施例之半導體結構。 圖1B是圖1A中沿I-I線的剖視圖。 圖2是流程圖，例示本揭露一些實施例之半導體結構的製備方法。 圖3是剖視圖，例示本揭露一些實施例之半導體結構的形成階段。 圖4A是上視圖，例示本揭露一些實施例之半導體結構的形成階段。 圖4B是圖4A中沿II-II線之剖視圖。 圖5A是上視圖，例示本揭露一些實施例之半導體結構的形成階段。 圖5B是圖5A中沿II-II線之剖視圖。 圖6A是上視圖，例示本揭露一些實施例之半導體結構的形成階段。 圖6B是圖6A中沿IV-IV線之剖視圖。 圖7A是上視圖，例示本揭露一些實施例之半導體結構的形成階段。 圖7B是圖7A中沿V-V線之剖視圖。 圖8至圖10是剖視圖，例示本揭露一些實施例之半導體結構的形成階段。
10:半導體結構
112:主表面
120:堆疊
128:金屬層
130:單元柱
Claims (16)
- 一種半導體結構，包括：一基底；複數個堆疊，設置於該基底上方並透過至少一個切口彼此分開，其中該複數個堆疊中的至少一個堆疊包括複數個子堆疊，並且該複數個子堆疊中的至少一個子堆疊包括順序堆疊的一絕緣層、一第一種子層及一金屬層；以及複數個單元柱，穿透該複數個堆疊中的至少一個堆疊；其中該複數個堆疊中的至少一個堆疊更包括複數個第二種子層，該複數個第二種子層設置於該絕緣層的一側壁的上方並被該金屬層覆蓋。
- 如請求項1所述的半導體結構，其中該複數個單元柱與該切口間隔開。
- 如請求項1所述的半導體結構，其中該第二種子層連接到設置於該絕緣層上的該第一種子層。
- 如請求項1所述的半導體結構，其中該第一種子層的一高度與該第二種子層的一厚度實質上相同。
- 如請求項1所述的半導體結構，其中該第一種子層的材料與該第二種子層的材料相同。
- 如請求項1所述的半導體結構，其中該複數個單元柱連接到該基底。
- 如請求項1所述的半導體結構，其中該複數個堆疊由具有實質上均一寬度的複數個切口分開，並且該切口彼此平行。
- 一種半導體結構的製備方法，包括：沉積一初始堆疊於一基底的上方，其中該初始堆疊包括複數個初始子堆疊，該複數個初始子堆疊中的至少一個子堆疊包括一絕緣層、一犧牲層及一第一種子層，其中該第一種子層夾於該絕緣層與犧牲層之間；形成穿透該初始堆疊的複數個單元柱；形成至少一個切口於該初始堆疊內以將該初始堆疊分隔成複數個部分；從該至少一個切口中去除該犧牲層以形成複數橫向凹陷區；在去除該犧牲層之後，沉積複數個第二種子層於至少該絕緣層的一側壁上；以及沉積一導電材料於該複數橫向凹陷區內。
- 如請求項8所述的製備方法，其中在去除該犧牲層之後，透過該複數個單元柱定位該初始堆疊內的該絕緣層及該第一種子層。
- 如請求項8所述的製備方法，其中該導電材料更沉積於該第二種子層的上方。
- 如請求項8所述的製備方法，其中選擇性去除該犧牲層是透過一濕式 蝕刻製程完成。
- 如請求項8所述的製備方法，其中該絕緣層、該第一種子層及該犧牲層是透過原位製程(in-situ process)完成。
- 如請求項8所述的製備方法，其中形成穿透該初始堆疊的該複數個單元柱包括：透過該初始堆疊形成複數個開口以暴露該基底的一主表面；以及沉積一半導體材料於該開口內。
- 如請求項13所述的製備方法，其中更包括執行一平坦化製程以從該初始堆疊的一頂表面的上方去除該半導體材料的多餘部分。
- 如請求項13所述的製備方法，其中該第一種子層暴露於該橫向凹陷區。
- 如請求項8所述的製備方法，其中沉積該導電材料於該第一種子層的上方是透過一電沉積製程。
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Citations (2)
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|---|---|---|---|---|
| US20160111284A1 (en) * | 2014-10-21 | 2016-04-21 | Samsung Electronics Co., Ltd. | Strained stacked nanosheet fets and/or quantum well stacked nanosheet |
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| KR20140069925A (ko) * | 2012-11-30 | 2014-06-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR20180053918A (ko) * | 2016-11-14 | 2018-05-24 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
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|---|---|---|---|---|
| US20160111284A1 (en) * | 2014-10-21 | 2016-04-21 | Samsung Electronics Co., Ltd. | Strained stacked nanosheet fets and/or quantum well stacked nanosheet |
| US9502432B1 (en) * | 2015-08-20 | 2016-11-22 | SK Hynix Inc. | Semiconductor device comprising a slit insulating layer configured to pass through a stacked structure |
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