CN117098389A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明实施例提供一种半导体结构及其形成方法，所述形成方法包括：提供基板；在基板上形成多个接触开口，且接触开口的侧壁上设置有介电衬层；以及在基板上形成位线结构，且位线结构在第一方向上横跨接触开口，其中介电衬层在接触开口内围绕位线结构且在基板的顶表面上方延伸到位线结构中。
Description
技术领域
本发明是关于半导体结构及其形成方法，特别是关于具有介电衬层的半导体结构及其形成方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)广泛地应用于消费性电子产品中。为了增加动态随机存取存储器内的组件密度以及改善其整体表现，目前其制造技术朝向组件尺寸的微缩化而努力。
然而，当组件尺寸缩小，许多挑战随之而生。举例而言，在形成存储器装置的有源区时，由于有源区的材料在不同成分的表面上的沉积速率不同，沉积速率较快的部分将提早封口而产生接缝(seam)。上述接缝可能会在后续的热工艺中因再结晶而圆化并形成具有圆形剖面的空隙，导致后续形成的位线结构电阻上升。
发明内容
一种半导体结构的形成方法，包括：提供基板；在基板上形成多个接触开口，且接触开口的侧壁上设置有介电衬层；以及在基板上形成位线结构，且位线结构在第一方向上横跨接触开口，其中介电衬层在接触开口内围绕位线结构且在基板的顶表面上方延伸到位线结构中。
一种半导体结构，包括：基板，具有多个接触开口；介电衬层，设置于接触开口的多个侧壁上；以及位线结构，设置于基板上且在第一方向上横跨接触开口，其中介电衬层在接触开口内围绕位线结构且在基板的顶表面上方延伸到位线结构中。
附图说明
图1A、图2～图7、图8A、图9、图10A是根据本发明的一些实施例，绘示出在半导体结构的制造过程的不同阶段的剖面图。
图1B是根据本发明的一些实施例，绘示出对应图1A的半导体结构的俯视图。
图8B是根据本发明的一些实施例，绘示出对应图8A的半导体结构的俯视图。
图10B是根据本发明的一些实施例，绘示出对应图10A的半导体结构的俯视图。
附图标记说明：
10:半导体结构
100:基板
102:导电部
104:隔离部
110:盖层
112:氮化物层
114,122:氧化物层
120:半导体材料
124:掩膜层
130:第一开口
140:介电材料
142:介电间隔物
144:介电衬层
150:导电材料
160:粘着层
162:氮化硅层
170:硬掩膜层
172:氧化硅层
174:碳层
176:氮氧化硅层
178:多晶硅层
180:接触开口
190:位线结构
192:接触件
194:半导体层
AA’,BB’:剖面
x,y,z:方向
具体实施方式
图1A显示半导体结构10的制造过程的中间阶段的剖面图。半导体结构10例如是动态随机存取存储器(DRAM)阵列的一部分。应理解的是，本领域的技术人员也可本发明的结构及其形成方法应用于其他类型的存储器装置。
首先，提供基板100。基板100可以是元素半导体基板，例如硅基板、或锗基板；或化合物半导体基板，例如碳化硅基板或砷化镓基板。在一些实施例中，基板100可以是绝缘体上覆半导体(semiconductor-on-insulator，SOI)基板。
在一些实施例中，通过在导电的基板100上形成隔离部件，可以形成包括导电部102及隔离部104的基板100。导电部102可以用于与后续形成的位线结构(例如图10A中的位线结构190)电连接，且隔离部104可以与导电部102交替排列。尽管在图1A中是将导电部102绘示为并未在基板100的最顶表面露出，在其他范例中，导电部102也可以在基板100的最顶表面露出。
在一些实施例中，导电部102包括导电材料，例如硅、锗、碳化硅、砷化镓、其他适合的材料、或前述的组合。在一些实施例中，隔离部104包括氮化物或氧化物，例如氧化硅、氮化硅、氮氧化硅、其他适合的材料、或前述的组合。在一些实施例中，隔离部104为基板100的浅沟槽隔离(shallow trench isolation，STI)结构。隔离部104的形成可以通过沉积工艺(例如化学气相沉积(chemical vapordeposition，CVD))、图案化工艺(例如光刻工艺及刻蚀工艺)、平坦化工艺(例如化学机械研磨(chemical mechanical polish，CMP)、或任何适合的工艺。
接着，可以在基板100上形成盖层110以保护基板100内的组件不受后续工艺影响而损害。在一些实施例中，盖层110包括氮化物层112及氧化物层114。氮化物层112例如包括氮化硅或氮氧化硅。氧化物层114例如包括由四乙氧基硅烷(tetraethylorthosilicate，TEOS)形成的氧化硅层。形成氮化物层112及氧化物层114的方法可为物理气相沉积(physical vapor deposition，PVD)工艺、化学气相沉积工艺、原子层沉积(atomic layerdeposition，ALD)工艺、或任何适合的沉积工艺。在一实施例中，氧化物层114的形成方法为临场蒸气产生技术(In-Situ SteamGeneration，ISSG)。
接着，可以在基板100上方形成半导体材料120。在一些实施例中，半导体材料120与基板100分隔。举例而言，盖层110可以分隔半导体材料120与基板100。在一些实施例中，半导体材料120包括例如多晶硅。
接着，依序在半导体材料120上形成氧化物层122及掩膜层124。在一些实施例中，氧化物层122是用作后续回蚀导电材料(例如导电材料150)时的阻挡层。氧化物层122可以包括例如四乙氧基硅烷(TEOS)，且掩膜层124可以包括任何适合的掩膜材料，例如光刻胶。掩膜层124的形成可以包括先在氧化物层122上形成掩膜材料，接着对掩膜材料进行图案化工艺以形成图案化的掩膜层124。在一些实施例中，掩膜层124的图案是根据后续所欲形成的开口(例如图1A、图1B所示的第一开口130)的截面形状来选择，且掩膜层124的图案大致上对应后续形成的接触开口的形状(参见图10B的接触开口180)。
继续参照图1A，可以进行刻蚀工艺以在基板100上形成穿过半导体材料120的多个第一开口130，且第一开口130的形状及位置可以对准掩膜层124的图案。上述刻蚀工艺可以包括例如干刻蚀或湿刻蚀工艺。第一开口130可以延伸到一部分的基板100中，且基板100中的导电部102可以在第一开口130中露出。
图1B绘示出对应图1A的半导体结构10的俯视图，其中图1A对应图1B中的剖面AA’。如图1B所示，第一开口130的位置可以在半导体结构10中形成一个阵列，且各个第一开口130定义出半导体结构10的有源区的位置。应注意的是，虽然在图1B中将各个第一开口130绘示为具有圆形的截面，本发明并未特别限定第一开口130的截面形状。举例而言，各个第一开口130也可以具有矩形、多边形、椭圆形、不规则的形状、或其他适合的截面形状。
如图2所示，在形成第一开口130之后，可以移除掩膜层124以露出氧化物层122的顶表面。用于移除掩膜层124的方法可以包括例如刻蚀工艺或灰化(ashing)工艺。在一实施例中，灰化工艺可以用于移除包括有机成分的掩膜层124。
参照图3，接着可以在第一开口130内顺应性地沉积介电材料140，且介电材料140可以沿着氧化物层122的顶表面、第一开口130的侧壁以及第一开口130的底部延伸。在一些实施例中，第一开口130的侧壁包括盖层110、半导体材料120、及氧化物层122的侧壁。介电材料140可以包括，例如氮化硅的氮化物，或是其他不容易在后续工艺中被刻蚀掉的材料。举例而言，介电材料140可以是与氧化物层122具有刻蚀选择比的材料，以在后续刻蚀氧化物层122的工艺中不容易被移除。介电材料140的形成方法可以包括物理气相沉积、化学气相沉积、原子层沉积、或其他适合的方法、或前述的组合。
参照图4，在沉积介电材料140之后，可以进行各向异性刻蚀工艺以移除位于第一开口130的底部的介电材料140。如此一来，可以在第一开口130的侧壁(包括半导体材料120的侧壁)上形成介电间隔层142以露出基板100。通过在第一开口130中露出基板100，特别是基板100的导电部102，后续形成的位线结构可以在半导体结构10的有源区与基板100电连接。在一些实施例中，位于氧化物层122上的部分的介电材料140也被各向异性刻蚀工艺移除。在一些实施例中，上述各向异性刻蚀工艺包括干刻蚀工艺，例如反应性离子刻蚀(reactive ion etching，RIE)工艺。
参照图5，在形成介电间隔层142之后，可以在基板100上且第一开口130中形成导电材料150，且半导体材料120与导电材料150之间被介电间隔层142分隔。通过在第一开口130的侧壁上形成介电间隔层142，导电材料150可以在第一开口130中具有均匀的沉积速率。相较于本发明的实施例，如果直接将导电材料150填充于没有介电间隔层142的第一开口130中，可能会形成其中具有接缝的导电材料。
举例而言，在导电材料150包括掺杂多晶硅且基板100及半导体材料120包括多晶硅的实施例中，导电材料150在基板100及半导体材料120的侧壁上具有比在盖层110或氧化物层122上更快的沉积速率，沉积速率较快的部分将提早封口并在导电材料150内部形成接缝。上述接缝可能会在后续的热工艺中因再结晶而圆化并形成具有圆形剖面的空隙，导致后续形成的位线结构电阻上升。
在一些实施例中，导电材料150包括掺杂多晶硅、金属、金属氮化物、其他适合的导电材料、或前述的组合。导电材料150的形成包括将导电材料150填充于第一开口130中，且形成方法可以包括例如物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺、电子束蒸镀、电镀、或任何适合的沉积工艺。在一些实施例中，过量的导电材料150形成于第一开口130及氧化物层122上方。
参照图6，在形成导电材料150之后，可以利用适当的平坦化工艺及回蚀(etchback)工艺以移除位于氧化物层122的顶表面上方的过量的导电材料150。在一些实施例中，氧化物层122的侧壁之间的部分的导电材料150也被移除，且介电间隔层142维持在氧化物层122的侧壁上。在一些实施例中，导电材料150被回蚀到与半导体材料120的顶表面实质上等高。
参照图7，将氧化物层122移除并留下从导电材料150及半导体材料120的顶表面突出的部分的介电间隔层142。上述移除工艺可以包括例如干刻蚀或湿刻蚀工艺。在一些实施例中，上述移除是利用湿刻蚀工艺来进行，且所使用的刻蚀剂包括氢氟酸(HF)、硝酸(HNO3)、硫酸(H2SO4)、磷酸(H3PO4)、盐酸(HCl)、氨(NH3)、其他适合的刻蚀剂、或前述的组合。在一个实施例中，可以使用包括稀氢氟酸(dilute HF，DHF)的刻蚀液对包括TEOS的氧化物层122进行刻蚀以移除氧化物层122。
参照图8A，移除高于导电材料150及半导体材料120的顶表面的突出的部分的介电间隔层142。移除工艺后的介电间隔层142的顶表面与导电材料150及半导体材料120的顶表面实质上共平面。上述移除工艺可以包括例如干刻蚀或湿刻蚀工艺。在一些实施例中，上述移除是利用湿刻蚀工艺来进行，所使用的刻蚀剂包括氢氟酸(HF)、硝酸(HNO3)、硫酸(H2SO4)、磷酸(H3PO4)、盐酸(HCl)、氨(NH3)、其他适合的刻蚀剂、或前述的组合。在一个实施例中，可以使用包括磷酸的刻蚀液对包括氮化硅的介电间隔层142进行刻蚀以移除从导电材料150及半导体材料120的顶表面突出的部分的介电间隔层142。
图8B绘示出对应图8A的半导体结构10的俯视图，其中图8A对应图8B中的剖面AA’。如图8B所示，介电间隔层142及导电材料150的位置可以在半导体结构10的与z方向垂直的俯视图中形成一个阵列，且介电间隔层142定义出半导体结构10的有源区的位置。
接着参照图9，在半导体材料120、介电间隔层142、及导电材料150上依序形成粘着层160、氮化硅层162、及硬掩膜层170。在一些实施例中，硬掩膜层170包括氧化硅层172、碳层174、氮氧化硅层176、及多晶硅层178。粘着层160可以用于降低后续形成的位线结构的电阻，氮化硅层162可以用作半导体结构10的周边电路区(未显示)的栅极接触件的硬掩膜，且硬掩膜层170中的各个膜层可以在多个图案化工艺中被图案化或用作刻蚀掩膜。
粘着层160的材料可以包括钛、氮化钛、其他适合的材料、或前述的组合。粘着层160的形成方法可以包括物理气相沉积、化学气相沉积、原子层沉积、电子束蒸镀、电镀、或其他适合的方法、或前述的组合。氮化硅层162的形成方法可以包括物理气相沉积、化学气相沉积、原子层沉积、或其他适合的方法、或前述之组合。
图10A、图10B分别绘示出半导体结构10的剖面图及俯视图。应注意的是，图10A为对应图10B中的剖面AA’的剖面图，且图10B为对应图10A中的剖面BB’的俯视图。如图10A、图10B所示，可以进行各种刻蚀工艺以在基板100上形成露出基板100的接触开口180以及位线结构190，且位线结构190在y方向横跨多个接触开口180。为了清楚起见，在图10B中是以虚线表示位线结构190的位置。此外，介电间隔层142的并未相交位线结构190且高于基板100的部分也在上述刻蚀工艺中被移除，凭此形成设置于接触开口180的侧壁上的介电衬层144。在一些实施例中，介电衬层144在接触开口180内围绕位线结构190，且介电衬层144的与位线结构190相交的部分(参见图10B)在基板100的顶表面上方延伸到位线结构190中(未显示)。
导电材料150及半导体材料120可以在上述刻蚀工艺中被刻蚀以在基板100上形成位线结构190，且导电材料150及半导体材料120分别被刻蚀以形成位线结构190的接触件192及半导体层194。如图10A所示，接触件192可以设置于接触开口180正上方，且半导体层194可以设置于基板100上方(包括接触开口180以外的部分的基板100正上方)。参见图10B，半导体层194与接触件192之间被部分的介电衬层144分隔，其中上述部分为介电衬层144与位线结构190相交的部分，且位线结构190在y方向上与介电衬层144实体接触。
在一些实施例中，位线结构190还包括位于接触件192及半导体层194上的粘着层160及氮化硅层162。接触件192可以在接触开口180的底表面与基板100连接，特别是与导电部102电连接。在一些实施例中，位线结构190还包括位于半导体层194下的盖层110，且基板100与半导体层194之间彼此分隔。
继续参照图10A、图10B。在一些实施例中，介电衬层144完全覆盖接触开口180的侧壁。在一些实施例中，与位线结构190相交的部分的介电衬层144与接触件192的顶表面齐平。在一些实施例中，并未相交位线结构190的部分的介电衬层144与基板100的顶表面齐平。在一些实施例中，位线结构190与介电衬层144之间在x方向上具有位于接触开口180中的间隔。
综上所述，本发明提供了一种半导体结构及其形成方法，其中在沉积用于存储器装置的有源区的导电材料之前，在半导体结构上形成介电间隔层。通过形成介电间隔层以覆盖有源区周围的结构的表面，可以使导电材料在上述表面上以一致的速率成长，防止接缝等缺陷形成于有源区中。如此一来，可以避免在后续形成的位线结构中产生空隙、降低位线结构的电阻、且提高存储器装置的良率。
以上概述数个实施例的特征，以使本发明所属技术领域中的技术人员可更易理解本发明实施例的观点。本发明所属技术领域中的技术人员应理解，可轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中的技术人员也应理解到，此类等效的工艺和结构并无背离本发明的精神与范围，且可在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供一基板；
在所述基板上形成多个接触开口，且所述接触开口的侧壁上设置有一介电衬层；以及
在所述基板上形成一位线结构，且所述位线结构在一第一方向上横跨所述多个接触开口，
其中所述介电衬层在所述多个接触开口内围绕所述位线结构且在所述基板的顶表面上方延伸到所述位线结构中。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：
在所述基板上方形成一半导体材料；
在所述半导体材料的侧壁上形成一介电间隔层；以及
在所述基板上形成一导电材料，且所述半导体材料与所述导电材料之间被所述介电间隔层分隔。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，还包括刻蚀所述导电材料及所述半导体材料以分别形成所述位线结构的一接触件及一半导体层。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，还包括移除高于所述导电材料及所述半导体材料的顶表面的部分的所述介电间隔层。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，还包括：
在所述基板上形成穿过所述半导体材料的多个第一开口；以及
在所述第一开口的侧壁上形成所述介电间隔层，
其中所述导电材料填充于所述多个第一开口中。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述介电间隔层的形成包括：
在所述多个第一开口内顺应性地沉积一介电材料；以及
移除一部分的所述介电材料以在所述第一开口的底部露出所述基板。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，还包括：
移除并未相交所述位线结构且高于所述基板的部分的所述介电间隔层以形成所述介电衬层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括进行刻蚀工艺以形成所述多个接触开口，且所述多个接触开口露出所述基板。
9.一种半导体结构，其特征在于，包括：
一基板，具有多个接触开口；
一介电衬层，设置于所述多个接触开口的多个侧壁上；以及
一位线结构，设置于所述基板上且在一第一方向上横跨所述多个接触开口，
其中所述介电衬层在所述多个接触开口内围绕所述位线结构且在所述基板的一顶表面上方延伸到所述位线结构中。
10.如权利要求9所述的半导体结构，其特征在于，所述介电衬层完全覆盖所述多个接触开口的所述侧壁。
11.如权利要求9所述的半导体结构，其特征在于，所述位线结构包括：
一接触件，设置于所述多个接触开口正上方；以及
一半导体层，设置于所述基板上方，且与所述接触件之间被所述介电衬层分隔。
12.如权利要求11所述的半导体结构，其特征在于，与所述位线结构相交的部分的所述介电衬层与所述接触件的顶表面齐平。
13.如权利要求9所述的半导体结构，其特征在于，并未相交所述位线结构的部分的所述介电衬层与所述基板的所述顶表面齐平。
14.如权利要求9所述的半导体结构，其特征在于，所述位线结构在所述第一方向上与所述介电衬层实体接触。
15.如权利要求9所述的半导体结构，其特征在于，所述位线结构与所述介电衬层之间在一第二方向上具有间隔，且所述第二方向与所述第一方向垂直。
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