TWI686949B - 半導體元件結構及其製作方法 - Google Patents

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Abstract

本發明提供一種半導體元件結構及其製作方法，結構包括：基板；P 型半導體通道，懸空於基板之上，P型半導體通道表面形成矽-氘鈍化層；N型半導體通道，懸空於基板之上，N型半導體通道表面形成矽-氘鈍化層；閘介電層，包圍於P型半導體通道及N型半導體通道；閘電極層，包圍於閘介電層；P型源區及P型汲區，分別連接於P型半導體通道的兩端；以及N型源區及N型汲區，分別連接於N型半導體通道的兩端；其中，P型半導體通道的截面寬度大於N型半導體通道的截面寬度。本發明可以在單位面積下實現元件的多層堆疊，同時有效縮短元件的通道長度，降低短通道效應，提高元件的負載能力，提高元件的集成度並提高元件的可靠性。

Description

半導體元件結構及其製作方法
本發明屬於積體電路設計製造，特別是涉及一種三維堆疊的無接面型鈍化通道半導體元件結構及其製作方法。
隨著半導體技術的不斷發展，半導體元件的尺寸不斷縮小，驅動電流等性能不斷提升，功耗不斷降低，同時也面臨越來越嚴重的短通道效應，越來越複雜的半導體製造工藝以及較高的生產成本。
鰭式場效應電晶體(Fin Field-Effect Transistor，FinFET)是一種新的互補式金氧半導體電晶體。FinFET的形狀與魚鰭相似，這種設計可以改善電路控制並減少漏電流，縮短電晶體的閘長。
FinFET是源自于傳統標準的電晶體-場效應電晶體(Field-Effect Transistor；FET)的一項創新設計。在傳統電晶體結構中，閘極只能控制電流在通道區的一個表面的接通與斷開，屬於平面的架構。在FinFET的架構中，閘極被設計呈魚鰭狀的3D架構，可於魚鰭狀的閘極的兩側控制電路的接通與斷開。這種設計可以大幅改善電路控制並減少漏電流(leakage)，也可以大幅縮短電晶體的通道長度。
在2011年初，英特爾公司推出了商業化的FinFET，使用在其22奈米節點的製程上，為未來的移動處理器等提供更快，更省電的處理器。從2012年起，FinFET已經開始向20奈米節點和14奈米節點推進。2015年三星率先將FinFET技術用於10nm製程，2016年台積電也將FinFET技術用於10nm製程節點。
作為FinFET技術的一個改進，三面包圍閘場效應電晶體可以有效提高場效應電晶體的功率和效率，是最近才開始用於伺服器、電腦和設備等領域，三面包圍閘場效應電晶體將會是未來幾年的主流技術。
隨著對元件集成度、功率及性能需求的進一步提高，通過將矽奈米片層疊在一起，可以進一步提高功率和性能。在美國專利US8350298中，肖德元等提出了一種混合晶向積累型全包圍閘CMOS場效應電晶體，如圖1所示，其包括：底層半導體基板1010、具有第一通道1401的PMOS區域、具有第二通道1301的NMOS區域1501及一個閘區域。所述第一通道1401及第二通道1301的橫截面均為跑道形。所述閘區域1500將所述第一通道1401及第二通道1301的表面完全包圍。該元件可避免多晶矽閘耗盡及短通道效應，增大元件的閾值電壓。然而，當元件通道長度進入深奈米尺度以後，傳統反型通道元件的源汲突變PN接面的摻雜濃度需要在幾奈米之內變化幾個數量級，實現這種大濃度梯度對於摻雜技術設計會帶來很大的困難，並且這些複雜製程的製造成本很高，影響半導體元件的批量化生產。另外，通常採用矽作為半導體通道的基體材料，而在矽和閘氧層的介面處，矽半導體通道的表面Si-H鍵斷裂形成大量的矽懸掛鍵，矽半導體通道601中的H原子向閘氧化層602中擴散，造成了矽半導體通道 601與閘氧化層602之間形成大量的介面陷阱，從而嚴重的影響介面電荷，造成元件性能的惡化，如圖1b所示。
基於以上所述，提供一種可以進一步提高元件功率及性能、有效縮短元件通道長度並有效提高元件可靠性的半導體元件結構實屬必要。
鑒於以上所述現有技術的缺點，本發明的目的在於提供一種半導體元件結構及其製作方法，用於解決現有技術中元件的功率不足、通道長度難以進一步降低以及元件可靠性較低的問題。
為實現上述目的及其他相關目的，本發明提供一種半導體元件結構，包括：基板；P型半導體通道，懸空於所述基板之上，所述P型半導體通道中摻雜有氘離子，所述氘離子與所述P型半導體通道表面的矽結合形成矽-氘鈍化層；N型半導體通道，懸空於所述基板之上，所述N型半導體通道中摻雜有氘離子，所述氘離子與所述N型半導體通道表面的矽結合形成矽-氘鈍化層；閘介電層，包圍於所述P型半導體通道及所述N型半導體通道；閘電極層，包圍於所述閘介電層；P型源區及P型汲區，分別連接於所述P型半導體通道的兩端；以及N型源區及N型汲區，分別連接於所述N型半導體通道的兩端；其中，所述P型半導體通道的截面寬度大於所述N型半導體通道的截面寬度。
可選地，所述P半導體通道的材質包含P型離子摻雜的矽，所述N型半導體通道的材質包含N型離子摻雜的矽。
可選地，所述P型源區及P型汲區的材質包含P型離子摻雜的鍺矽，所述N型源區及N型汲區的材質包含N型離子摻雜的碳化矽。
可選地，所述P型源區及P型汲區的截面面積大於所述P型通道的截面面積，且所述P型源區及P型汲區分別包覆於所述P型半導體通道的兩端，所述N型源區及N型汲區的截面面積大於所述N型通道的截面面積，且所述N型源區及N型汲區分別包覆於所述N型半導體通道的兩端。
可選地，所述P型半導體通道的截面寬度為所述N型半導體通道的截面寬度的1.5~10倍。
可選地，所述P型半導體通道的截面寬度為所述N型半導體通道的截面寬度的2~4倍。
可選地，所述P型半導體通道及所述N型半導體通道均經過圓角化處理而具有圓角矩形的截面形狀。
可選地，包括至少兩個自所述基板向上堆疊的P型半導體通道及兩個自所述基板向上堆疊的N型半導體通道，其中，基於所述P型半導體通道形成無接面型P型場效應電晶體，基於所述N型半導體通道形成無接面型N型場效應電晶體，且相鄰兩無接面型N型場效應電晶體之間及相鄰兩無接面型P型場效應電晶體之間均具有間距，所述無接面型N型場效應電晶體的閘電極層與所述無接面型P型場效應電晶體的閘電極由一共用電極連接，以形成反相器。
可選地，所述N型場效應電晶體的閘電極層的材質包括TiN、TaN、TiAl及Ti中的一種，所述P型場效應電晶體的閘電極層的材質包括TiN、TaN、TiAl及Ti中的一種，所述共用電極的材質包括Al、W及Cu中的一種。
本發明還提供一種半導體元件結構的製作方法，包括步驟：1)提供一基板，於所述基板上形成懸空於所述基板之上的P型半導體通道及N型半導體通道，其中，所述P型半導體通道的截面寬度大於所述N型半導體通道的截 面寬度；2)形成包圍於所述P型半導體通道及N型半導體通道的閘介電層；3)形成包圍於所述閘介電層的閘電極層；4)於所述P型半導體通道的兩端分別形成P型源區及P型汲區；以及5)於所述N型半導體通道的兩端分別形成N型源區及N型汲區。
可選地，步驟1)包括：將所述P型半導體通道及N型半導體通道在氘氣和氫氣的混合氣體下進行熱處理，使得所述P型半導體通道及N型半導體通道的角部圓角化而具有圓角矩形的截面形狀，同時，所述氘氣擴散進入所述P型半導體通道及N型半導體通道中，以形成氘離子摻雜的P型半導體通道及N型半導體通道。
可選地，所述混合氣體中的氘氣的體積百分比不小於10%。
可選地，步驟1)包括：1-1)提供一基板，於所述基板上形成堆疊的若干基體結構層，所述基體結構層包括犧牲層以及位於所述犧牲層上的通道層；1-2)蝕刻所述若干基體結構層，以在所述基板上形成相鄰的第一鰭形結構及第二鰭形結構，所述第一鰭形結構包括交替層疊的若干第一犧牲單元及若干第一半導體通道，所述第二鰭形結構包括交替層疊的若干第二犧牲單元及若干第二半導體通道，所述第一半導體通道的截面寬度大於所述第二半導體通道的截面寬度；1-3)選擇性去除所述第一鰭形結構中的第一犧牲單元及所述第二鰭形結構中的第二犧牲單元，以獲得懸空的若干第一半導體通道及懸空的若干第二半導體通道；以及1-4)對所述第一半導體通道進行P型離子摻雜以形成P型半導體通道，對所述第二半導體通道進行N型離子摻雜以形成N型半導體通道。
可選地，所述P半導體通道的材質包含P型離子摻雜的矽，所述N型半導體通道的材質包含N型離子摻雜的矽。
可選地，所述P型源區及P型汲區的材質包含P型離子摻雜的鍺矽，所述N型源區及N型汲區的材質包含N型離子摻雜的碳化矽。
可選地，所述P型源區及P型汲區的截面面積大於所述P型通道的截面面積，且所述P型源區及P型汲區分別包覆於所述P型半導體通道的兩端，所述N型源區及N型汲區的截面面積大於所述N型通道的截面面積，且所述N型源區及N型汲區分別包覆於所述N型半導體通道的兩端。
可選地，所述P型半導體通道的截面寬度為所述N型半導體通道的截面寬度的1.5~10倍。
可選地，所述P型半導體通道的截面寬度為所述N型半導體通道的截面寬度的2~4倍。
可選地，步驟1)還包括對所述P型半導體通道及N型半導體通道進行圓角化處理的步驟，使得所述P型半導體通道及N型半導體通道具有圓角矩形的截面形狀。
可選地，步驟1)於所述基板上形成至少兩個自所述基板向上堆疊的P型半導體通道及兩個自所述基板向上堆疊的N型半導體通道，且相鄰兩P型半導體通道之間及相鄰兩N型半導體通道之間均具有間距，步驟4)基於所述P型半導體通道形成無接面型P型場效應電晶體及步驟5)基於所述N型半導體通道形成無接面型N型場效應電晶體之後，還包括沉積共用電極的步驟，所述共用電極連接所述無接面型N型場效應電晶體的閘電極層與所述無接面型P型場效應電晶體的閘電極，以形成反相器。
可選地，所述無接面型N型場效應電晶體的閘電極層的材質包括TiN、TaN、TiAl及Ti中的一種，所述無接面型P型場效應電晶體的閘電極層的材質包括TiN、TaN、TiAl及Ti中的一種，所述共用電極的材質包括Al、W及Cu中的一種。
如上所述，本發明的半導體元件結構及其製作方法，具有以下有益效果：本發明提出了一種三維堆疊結構的全包圍閘無接面型場效應電晶體結構，可以在單位面積下實現元件的多層堆疊，同時有效縮短元件的通道長度，降低短通道效應，有效提高元件的集成度，大大提高元件的功率。
本發明的P型半導體通道的截面寬度大於所述N型半導體通道的截面寬度，通過提高P型半導體通道的截面面積，以提高電洞的遷移量，從而提高P型場效應電晶體的電流負載能力，降低元件的導通電阻；同時，基於N型通道的電子遷移率高於P型半導體通道，將N型半導體通道的截面寬度設計得較小，可以在保證N型場效應電晶體的電流負載能力的同時，縮小N型半導體通道的面積，降低其關斷所需電壓，縮小元件的總面積，提高元件的集成度。
本發明通過磊晶方式形成P型場效應電晶體的P型源區及P型汲區以及N型場效應電晶體的N型源區及N型汲區，並採用鍺矽作為P型源區及P型汲區的基體材料以及採用碳化矽作為N型源區及N型汲區的基體材料，可以有效提高P型源區及P型汲區的電洞遷移率，同時提高N型源區及N型汲區的電子遷移率，從而可以有效降低反相器的導通電阻，提高反相器的驅動電流。
本發明對所述P型半導體通道及N型半導體通道進行氘離子摻雜，P型半導體通道及N型半導體通道，以在所述P型半導體通道表面及N型半導體通道 表面形成矽-氘鈍化層，避免矽懸掛鍵的產生，降低介面陷阱，從而大大提高元件的可靠性。
1010:底層半導體基板
101:基板
102:隔離層
20:基體結構層
201:犧牲層
202:通道層
30:第一鰭形結構
301:第一犧牲單元
302:第一半導體通道
40:第二鰭形結構
401:第二犧牲單元
402:第二半導體通道
303、403:閘介電層
304、404:閘電極層
305:P型半導體通道
405:N型半導體通道
306:P型源區及P型汲區
406:N型源區及N型汲區
307、407:矽-氘鈍化層
50:共用電極
601:矽半導體通道
602:閘氧化層
圖1a顯示為現有技術中的一種混合晶向積累型全包圍閘CMOS場效應電晶體的結構示意圖。
圖1b顯示為現有技術中，矽半導體通道的與閘介電層介面處的Si-H鍵斷裂形成大量的矽懸掛鍵的示意圖。
圖2a顯示為本發明的三維堆疊的無接面型鈍化通道半導體元件結構的結構示意圖。
圖2b~圖2c顯示為本發明氘摻雜的半導體通道中，矽-氘結合而形成鈍化層，避免矽懸掛鍵的產生的示意圖。
圖3顯示為本發明的三維堆疊的無接面型鈍化通道半導體元件結構通過共用電極連接N型場效應電晶體及P型場效應電晶體所形成結構的電路原理圖。
圖4~圖13顯示為本發明的三維堆疊的無接面型鈍化通道半導體元件結構的製作方法各步驟所呈現的結構示意圖。
以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地瞭解本發明的其他優點與功效。本發明還 可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
請參閱圖2a~圖13。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖示中僅顯示與本發明中有關的組件而非按照實際實施時的元件數目、形狀及尺寸繪製，其實際實施時各元件的型態、數量及比例可為一種隨意的改變，且其元件佈局型態也可能更為複雜。
如圖2a所示，本實施例提供一種三維堆疊的無接面型鈍化通道半導體元件結構，包括：基板101、P型半導體通道305、N型半導體通道405、閘介電層303、403、閘電極層304、404、P型源區及P型汲區306、及N型源區及N型汲區406。
所述基板101可以為矽基板、碳化矽基板101、鍺矽基板101等。在本實施例中，所述基板101為矽基板101，所述基板101表面還形成有隔離層102，以隔離基板101與元件的有源區及後續形成的共用電極50，提高元件的性能。
如圖2a所示，所述P型半導體通道305及所述N型半導體通道405懸空於所述基板101之上。所述P型半導體通道305及所述N型半導體通道405經過圓角化處理而具有圓角矩形的截面形狀。所述P半導體通道的材質可以為P型離子摻雜的矽，所述N型半導體通道405的材質可以為N型離子摻雜的矽。在本實施例中，所述半導體元件結構包括兩個自所述基板101向上堆疊的P型半導體通道305，以及兩個自所述基板101向上堆疊的N型半導體通道405，所述P型半導體通道305用以形成P型場效應電晶體，所述N型半導體通道405用以形成N型場效應電晶體，所述P型半導體通道305的截面寬度大於所述N型半導體通道405 的截面寬度。例如，所述P型半導體通道305的截面寬度可以為所述N型半導體通道405的截面寬度的1.5~10倍，更可選地，所述P型半導體通道305的截面寬度為所述N型半導體通道405的截面寬度的2~4倍。由於P型半導體通道305中的電洞遷移率通常為N型半導體通道405中的電子遷移率的三分之一左右，故將所述P型半導體通道305的截面寬度為所述N型半導體通道405的截面寬度的2~4倍，可以在保證P型場效應電晶體佔用面積較小的情況下，有效提高的P型場效應電晶體的負載能力。
本發明的P型半導體通道305的截面寬度大於所述N型半導體通道405的截面寬度，通過提高P型半導體通道305的截面面積，以提高電洞的遷移量，從而提高P型場效應電晶體的電流負載能力，降低元件的導通電阻；同時，基於N型通道的電子遷移率高於P型半導體通道305，將N型半導體通道405的截面寬度設計得較小，可以在保證N型場效應電晶體的電流負載能力的同時，縮小N型半導體通道405的面積，降低其關斷所需電壓，縮小元件的總面積，提高元件的集成度。
如圖2b所示，所述P型半導體通道中摻雜有氘(D)離子，所述氘(D)離子與所述P型半導體通道表面的矽結合形成矽-氘鈍化層307。如圖2c所示，所述N型半導體通道中摻雜有氘離子，所述氘(D)離子與所述N型半導體通道表面的矽結合形成矽-氘鈍化層407，矽-氘具有較高的結合鍵強度，所述矽-氘鈍化層307、407可以避免矽懸掛鍵的產生，降低介面陷阱，從而大大提高元件的可靠性。同時，由於所述P型半導體通道中摻雜有氘(D)離子及所述N型半導體通道中摻雜有氘離子，即使有少量的氘(D)離子與矽分離進入到閘介電層而形成少量的矽懸掛鍵時，位於所述P型半導體通道及N型半導體通道的 氘離子會擴散至通道表面，與矽懸掛鍵結合，從而可以避免矽懸掛鍵的產生，進一步提高元件的可靠性。
如圖2a所示，所述閘介電層303、403包圍於所述P型半導體通道305及所述N型半導體通道405。所述閘介電層303、403可以為可以是二氧化矽、氧化鋁、氮氧矽化合物、碳氧矽化合物或鉿基的等高介電常數材料中的一種。
所述閘電極層304、404包圍於所述閘介電層303、403，所述閘電極層304、404包括N型場效應電晶體的閘電極層404以及P型場效應電晶體的閘電極層304，所述P型場效應電晶體的閘電極層304與所述第一半導體通道302對應設置，所述N型場效應電晶體的閘電極層404與所述第二半導體通道402對應設置。
所述N型場效應電晶體的閘電極層404的材質包括氮化鈦(TiN)、氮化鉭(TaN)、鋁化鈦(TiAl)及鈦(Ti)中的一種。所述P型場效應電晶體的閘電極層304的材質包括氮化鈦(TiN)、氮化鉭(TaN)、鋁化鈦(TiAl)及鈦(Ti)中的一種。例如，所述N型場效應電晶體的閘電極層404與所述P型場效應電晶體的閘電極層304可以為相同的材質。
如圖2a所示，所述P型源區及P型汲區306分別連接於所述P型半導體通道305的兩端。所述N型源區及N型汲區406分別連接於所述N型半導體通道405的兩端。所述P型源區及P型汲區306的材質包含P型離子摻雜的鍺矽，所述N型源區及N型汲區406的材質包含N型離子摻雜的碳化矽。所述P型源區及P型汲區306的截面面積大於所述P型通道的截面面積，且所述P型源區及P型汲區306分別包覆於所述P型半導體通道305的兩端，所述N型源區及N型汲區406的截面 面積大於所述N型通道的截面面積，且所述N型源區及N型汲區406分別包覆於所述N型半導體通道405的兩端。本發明通過磊晶方式形成P型場效應電晶體的P型源區及P型汲區306以及N型場效應電晶體的N型源區及N型汲區406，並採用鍺矽作為P型源區及P型汲區306的基體材料以及採用碳化矽作為N型源區及N型汲區406的基體材料，可以有效提高P型源區及P型汲區306的電洞遷移率，同時提高N型源區及N型汲區406的電子遷移率，從而可以有效降低反相器的導通電阻，提高反相器的驅動電流。
如圖2a所示，所述半導體元件結構包括至少兩個自所述基板向上堆疊的P型半導體通道305及兩個自所述基板向上堆疊的N型半導體通道405，其中，基於所述P型半導體通道305形成無接面型P型場效應電晶體，基於所述N型半導體通道405形成無接面型N型場效應電晶體，且相鄰兩無接面型N型場效應電晶體之間及相鄰兩無接面型P型場效應電晶體之間均具有間距，所述無接面型N型場效應電晶體的閘電極層與所述無接面型P型場效應電晶體的閘電極由一共用電極連接，以形成反相器。所述共用電極50的材質包括Al、W及Cu中的一種。
本發明提出了一種三維堆疊結構的全包圍閘無接面型場效應電晶體結構，可以在單位面積下實現元件的多層堆疊，同時有效縮短元件的通道長度，降低短通道效應，有效提高元件的集成度，大大提高元件的功率。
圖3顯示為通過共用電極連接的所述N型場效應電晶體及所述P型場效應電晶體所形成結構的電路原理圖。該電路中，所述N型場效應電晶體的閘電極層與所述P型場效應電晶體的閘電極相連後作為輸入端Vin，所述P型場效應電晶體的源極與電源VDD相連，所述N型場效應電晶體的汲極與所述P型 場效應電晶體的汲極相連，並作為輸出端Vout，所述N型場效應電晶體的源極接地。
如圖4~圖13所示，本實施例還提供一種三維堆疊的無接面型鈍化通道半導體元件結構的製作方法，所述製作方法包括：如圖4所示，首先進行步驟1)，提供一基板101，於所述基板101上形成堆疊的若干基體結構層20，所述基體結構層20包括犧牲層201以及位於所述犧牲層201上的通道層202。
所述基板101可以為矽基板、碳化矽基板101、鍺矽基板101等。在本實施例中，所述基板101為矽基板101。然後採用如化學氣相沉積法等製程於所述基板101上重複形成犧牲層201及通道層202，所述犧牲層201的材料可以為二氧化矽層，所述通道層202的材料可以為矽。
在本實施例中，所述犧牲層201的厚度範圍可以為10~200奈米，如50奈米、100奈米、150奈米等，所述通道層202的厚度範圍可以為10~100奈米，如25奈米、50奈米、75奈米等。
如圖5所示，然後進行步驟2)，採用微影製程及蝕刻製程蝕刻所述若干基體結構層20，以在所述基板101上形成相鄰的第一鰭形結構30及第二鰭形結構40，所述第一鰭形結構30的寬度D1大於所述第二鰭形結構40的寬度D2，所述第一鰭形結構30包括交替層疊的若干第一犧牲單元301及若干第一半導體通道302，所述第二鰭形結構40包括交替層疊的若干第二犧牲單元401及若干第二半導體通道402。所述第一犧牲單元301及第二犧牲單元401為由所述犧牲層201蝕刻而成，所述第一半導體通道302及所述第二半導體通道402為由所述通道層202蝕刻而成。
如圖6所示，接著進行步驟3)，選擇性去除所述第一鰭形結構30中的第一犧牲單元301及所述第二鰭形結構40中的第二犧牲單元401，以獲得懸空的若干第一半導體通道302及懸空的若干第二半導體通道402。
具體地，採用稀釋氫氟酸溶液DHF對所述第一鰭形結構30中的第一犧牲單元301及所述第二鰭形結構40中的第二犧牲單元401進行濕式蝕刻，以選擇性去除所述第一鰭形結構30中的第一犧牲單元301及所述第二鰭形結構40中的第二犧牲單元401，以獲得懸空的若干第一半導體通道302及懸空的若干第二半導體通道402。
如圖7~圖9所示，接著，將所述第一半導體通道302及第二半導體通道402在氘氣(D2)和氫氣的混合氣體下進行熱處理，所述混合氣體中的氘氣(D2)的體積百分比不小於10%，使得所述第一半導體通道302及第二半導體通道402的表面光滑化，角部圓角化而具有圓角矩形(或跑道形)的截面形狀，所述熱處理製程的氧化溫度可以為800℃~1200℃之間，熱處理時間可以為5分鐘~8小時之間；同時，所述氘氣擴散進入所述第一半導體通道302及第二半導體通道402中，以形成氘離子摻雜的第一半導體通道302及氘離子摻雜的第二半導體通道402，b)採用稀釋氫氟酸溶液DHF對所述熱氧化層進行濕式蝕刻，以將其去除，獲得具有圓角矩形的截面形狀的第一半導體通道302及第二半導體通道402。
如圖8所示，對所述第一半導體通道進行P型離子摻雜以形成P型半導體通道305，例如，可以採用離子注入製程或離子擴散製程對所述第一半導體通道進行P型離子摻雜以形成P型半導體通道305，所述P型離子可以為硼或氟化硼等，所述P型半導體通道305中摻雜有氘離子。
如圖9所示，對所述第二半導體通道進行N型離子摻雜以形成N型半導體通道405，例如，可以採用離子注入製程或離子擴散製程對所述第一半導體通道進行N型離子摻雜以形成N型半導體通道405，所述N型離子可以為磷或砷等，所述N型半導體通道405中摻雜有氘離子。
在本實施例中，所述半導體元件結構包括兩個自所述基板101向上堆疊的P型半導體通道305，以及兩個自所述基板101向上堆疊的N型半導體通道405，所述P型半導體通道305用以形成P型場效應電晶體，所述N型半導體通道405用以形成N型場效應電晶體。
所述P型半導體通道305的截面寬度可以為所述N型半導體通道405的截面寬度的1.5~10倍，更可選地，所述P型半導體通道305的截面寬度為所述N型半導體通道405的截面寬度的2~4倍。由於P型半導體通道305中的電洞遷移率通常為N型半導體通道405中的電子遷移率的三分之一左右，故將所述P型半導體通道305的截面寬度為所述N型半導體通道405的截面寬度的2~4倍，可以在保證P型場效應電晶體佔用面積較小的情況下，有效提高的P型場效應電晶體的負載能力。
如圖10所示，然後進行步驟4)，形成包圍所述P型半導體通道305及N型半導體通道405的閘介電層303、403。
例如，可以採用化學氣相沉澱製程(CVD)或原子層沉積製程(ALD)形成包圍所述P型半導體通道305及N型半導體通道405的閘介電層303、403。所述閘介電層303、403可以為可以是二氧化矽、氧化鋁、氮氧矽化合物、碳氧矽化合物或鉿基的等高介電常數材料中的一種。
形成所述閘介電層303、403的同時，於所述基板101表面形成隔離層102，以隔離基板101與元件的有源區及後續形成的共用電極50，提高元件的性能。
在形成所述閘介電層303、304的過程中，所述氘離子擴散至所述P型半導體通道305表面，與所述P型半導體通道305表面的矽結合形成矽-氘鈍化層307，所述氘離子擴散至所述N型半導體通道405表面，與所述N型半導體通道405表面的矽結合形成矽-氘鈍化層407。矽-氘具有較高的結合鍵強度，所述矽-氘鈍化層307、407可以避免矽懸掛鍵的產生，降低介面陷阱，從而大大提高元件的可靠性。
如圖11所示，接著進行步驟5)，形成包圍所述閘介電層303、403的閘電極層304、404。
例如，可以採用化學氣相沉澱製程(CVD)或原子層沉積製程(ALD)沉積形成包圍所述閘介電層303、403的閘電極層304、404。所述N型場效應電晶體的閘電極層404的材質包括氮化鈦(TiN)、氮化鉭(TaN)、鋁化鈦(TiAl)及鈦(Ti)中的一種。所述P型場效應電晶體的閘電極層304的材質包括氮化鈦(TiN)、氮化鉭(TaN)、鋁化鈦(TiAl)及鈦(Ti)中的一種。如圖12所示，然後沉積一共用電極，連接所述閘電極層304、404，所述共用電極50的材質包括Al、W及Cu中的一種。
如圖13所示，然後進行步驟6)，於所述P型半導體通道305的兩端分別形成P型源區及P型汲區306，以形成無接面型P型場效應電晶體，於所述N型半導體通道405的兩端分別形成N型源區及N型汲區406，以形成無接面型N 型場效應電晶體，所述無接面型N型場效應電晶體的閘電極層404與所述無接面型P型場效應電晶體的閘電極層304由所述共用電極50連接，以形成反相器。
所述P型源區及P型汲區306的材質包含P型離子摻雜的鍺矽，所述N型源區及N型汲區406的材質包含N型離子摻雜的碳化矽。所述P型源區及P型汲區306的截面面積大於所述P型通道的截面面積，且所述P型源區及P型汲區306分別包覆於所述P型半導體通道305的兩端，所述N型源區及N型汲區406的截面面積大於所述N型通道的截面面積，且所述N型源區及N型汲區406分別包覆於所述N型半導體通道405的兩端。本發明通過磊晶方式形成P型場效應電晶體的P型源區及P型汲區306以及N型場效應電晶體的N型源區及N型汲區406，並採用鍺矽作為P型源區及P型汲區306的基體材料以及採用碳化矽作為N型源區及N型汲區406的基體材料，可以有效提高P型源區及P型汲區306的電洞遷移率，同時提高N型源區及N型汲區406的電子遷移率，從而可以有效降低反相器的導通電阻，提高反相器的驅動電流。
如上所述，本發明的半導體元件結構及其製作方法，具有以下有益效果：本發明提出了一種三維堆疊結構的全包圍閘無接面型場效應電晶體結構，可以在單位面積下實現元件的多層堆疊，同時有效縮短元件的通道長度，降低短通道效應，有效提高元件的集成度，大大提高元件的功率。
本發明通過P型半導體通道的截面寬度大於所述N型半導體通道的截面寬度，通過提高P型半導體通道的截面面積，以提高電洞的遷移量，從而提高P型場效應電晶體的電流負載能力，降低元件的導通電阻；同時，基於N型通道的電子遷移率高於P型半導體通道，將N型半導體通道的截面寬度設計得 較小，可以在保證N型場效應電晶體的電流負載能力的同時，縮小N型半導體通道的面積，降低其關斷所需電壓，縮小元件的總面積，提高元件的集成度。
本發明通過磊晶方式形成P型場效應電晶體的P型源區及P型汲區以及N型場效應電晶體的N型源區及N型汲區，並採用鍺矽作為P型源區及P型汲區的基體材料以及採用碳化矽作為N型源區及N型汲區的基體材料，可以有效提高P型源區及P型汲區的電洞遷移率，同時提高N型源區及N型汲區的電子遷移率，從而可以有效降低反相器的導通電阻，提高反相器的驅動電流。
本發明對所述P型半導體通道及N型半導體通道進行氘離子摻雜，P型半導體通道及N型半導體通道，以在所述P型半導體通道表面及N型半導體通道表面形成矽-氘鈍化層，避免矽懸掛鍵的產生，降低介面陷阱，從而大大提高元件的可靠性。
所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的請求項所涵蓋。
101:基板
102:隔離層
303、403:閘介電層
304、404:閘電極層
305:P型半導體通道
405:N型半導體通道
306:P型源區及P型汲區
406:N型源區及N型汲區
50:共用電極

Claims (20)

  1. 一種半導體元件結構，包括：基板；P型半導體通道，懸空於所述基板之上，所述P型半導體通道中摻雜有氘離子，所述氘離子與所述P型半導體通道表面的矽結合形成矽-氘鈍化層；N型半導體通道，懸空於所述基板之上，所述N型半導體通道中摻雜有氘離子，所述氘離子與所述N型半導體通道表面的矽結合形成矽-氘鈍化層；閘介電層，包圍於所述P型半導體通道及所述N型半導體通道；閘電極層，包圍於所述閘介電層；P型源區及P型汲區，分別連接於所述P型半導體通道的兩端；以及N型源區及N型汲區，分別連接於所述N型半導體通道的兩端；其中，所述P型半導體通道的截面寬度大於所述N型半導體通道的截面寬度。
  2. 如請求項1所述的半導體元件結構，其中所述P半導體通道的材質包含P型離子摻雜的矽，所述N型半導體通道的材質包含N型離子摻雜的矽。
  3. 如請求項l所述的半導體元件結構，其中所述P型源區及P型汲區的材質包含P型離子摻雜的鍺矽，所述N型源區及N型汲區的材質包含N型離子摻雜的碳化矽。
  4. 如請求項1所述的半導體元件結構，其中所述P型源區及P型汲區的截面面積大於所述P型通道的截面面積，且所述P型源區及P型汲區分別包覆於所述P型半導體通道的兩端，所述N型源區及N型汲區的截面面積大於所述N型通道的截面面積，且所述N型源區及N型汲區分別包覆於所述N型半導體通道的兩端。
  5. 如請求項1所述的半導體元件結構，其中所述P型半導體通道的截面寬度為所述N型半導體通道的截面寬度的1.5~10倍。
  6. 如請求項5所述的半導體元件結構，其中所述P型半導體通道的截面寬度為所述N型半導體通道的截面寬度的2~4倍。
  7. 如請求項1所述的半導體元件結構，其中所述P型半導體通道及所述N型半導體通道均經過圓角化處理而具有圓角矩形的截面形狀。
  8. 如請求項1~7任意一項所述的半導體元件結構，其中：包括至少兩個自所述基板向上堆疊的P型半導體通道及兩個自所述基板向上堆疊的N型半導體通道，其中，基於所述P型半導體通道形成無接面型P型場效應電晶體，基於所述N型半導體通道形成無接面型N型場效應電晶體，且相鄰兩無接面型N型場效應電晶體之間及相鄰兩無接面型P型場效應電晶體之間均具有間距，所述無接面型N型場效應電晶體的閘電極層與所述無接面型P型場效應電晶體的閘電極由一共用電極連接，以形成反相器。
  9. 如請求項8所述的半導體元件結構，其中所述N型場效應電晶體的閘電極層的材質包括TiN、TaN、TiAl及Ti中的一種，所述P型場效應電晶體的閘電極層的材質包括TiN、TaN、TiAl及Ti中的一種，所述共用電極的材質包括Al、W及Cu中的一種。
  10. 一種半導體元件結構的製作方法，包括步驟：1)提供一基板，於所述基板上形成懸空於所述基板之上的P型半導體通道及N型半導體通道，其中，所述P型半導體通道中摻雜有氘離子，所述N型半導體通道中摻雜有氘離子，所述P型半導體通道的截面寬度大於所述N型半導體通道的截面寬度； 2)形成包圍於所述P型半導體通道及N型半導體通道的閘介電層，所述氘離子擴散至所述P型半導體通道表面，與所述P型半導體通道表面的矽結合形成矽-氘鈍化層，所述氘離子擴散至所述N型半導體通道表面，與所述N型半導體通道表面的矽結合形成矽-氘鈍化層；3)形成包圍於所述閘介電層的閘電極層；4)於所述P型半導體通道的兩端分別形成P型源區及P型汲區；以及5)於所述N型半導體通道的兩端分別形成N型源區及N型汲區。
  11. 如請求項10所述的半導體元件結構的製作方法，其中步驟1)包括：將所述P型半導體通道及N型半導體通道在氘氣和氫氣的混合氣體下進行熱處理，使得所述P型半導體通道及N型半導體通道的角部圓角化而具有圓角矩形的截面形狀，同時，所述氘氣擴散進入所述P型半導體通道及N型半導體通道中，以形成氘離子摻雜的P型半導體通道及N型半導體通道。
  12. 如請求項11所述的半導體元件結構的製作方法，其中所述混合氣體中的氘氣的體積百分比不小於10%。
  13. 如請求項10所述的半導體元件結構的製作方法，其中步驟1)包括：1-1)提供一基板，於所述基板上形成堆疊的若干基體結構層，所述基體結構層包括犧牲層以及位於所述犧牲層上的通道層；1-2)蝕刻所述若干基體結構層，以在所述基板上形成相鄰的第一鰭形結構及第二鰭形結構，所述第一鰭形結構包括交替層疊的若干第一犧牲單元及若干第一半導體通道，所述第二鰭形結構包括交替層疊的若干第二犧牲單元及若干第二半導體通道，所述第一半導體通道的截面寬度大於所述第二半導體通道的截面寬度； 1-3)選擇性去除所述第一鰭形結構中的第一犧牲單元及所述第二鰭形結構中的第二犧牲單元，以獲得懸空的若干第一半導體通道及懸空的若干第二半導體通道；以及1-4)對所述第一半導體通道進行P型離子摻雜以形成P型半導體通道，對所述第二半導體通道進行N型離子摻雜以形成N型半導體通道。
  14. 如請求項10所述的半導體元件結構的製作方法，其中所述P半導體通道的材質包含P型離子摻雜的矽，所述N型半導體通道的材質包含N型離子摻雜的矽。
  15. 如請求項10所述的半導體元件結構的製作方法，其中所述P型源區及P型汲區的材質包含P型離子摻雜的鍺矽，所述N型源區及N型汲區的材質包含N型離子摻雜的碳化矽。
  16. 如請求項10所述的半導體元件結構的製作方法，其中所述P型源區及P型汲區的截面面積大於所述P型通道的截面面積，且所述P型源區及P型汲區分別包覆於所述P型半導體通道的兩端，所述N型源區及N型汲區的截面面積大於所述N型通道的截面面積，且所述N型源區及N型汲區分別包覆於所述N型半導體通道的兩端。
  17. 如請求項10所述的半導體元件結構的製作方法，其中所述P型半導體通道的截面寬度為所述N型半導體通道的截面寬度的1.5~10倍。
  18. 如請求項17所述的半導體元件結構的製作方法，其中所述P型半導體通道的截面寬度為所述N型半導體通道的截面寬度的2~4倍。
  19. 如請求項10所述的半導體元件結構的製作方法，其中步驟1於所述基板上形成至少兩個自所述基板向上堆疊的P型半導體通道及兩個自所述基板向上堆疊的N型半導體通道，且相鄰兩P型半導體通道之間及相鄰兩N型半導 體通道之間均具有間距，步驟4)基於所述P型半導體通道形成無接面型P型場效應電晶體及步驟5)基於所述N型半導體通道形成無接面型N型場效應電晶體之後，還包括沉積共用電極的步驟，所述共用電極連接所述無接面型N型場效應電晶體的閘電極層與所述無接面型P型場效應電晶體的閘電極，以形成反相器。
  20. 如請求項19所述的半導體元件結構的製作方法，其中所述無接面型N型場效應電晶體的閘電極層的材質包括TiN、TaN、TiAl及Ti中的一種，所述無接面型P型場效應電晶體的閘電極層的材質包括TiN、TaN、TiAl及Ti中的一種，所述共用電極的材質包括Al、W及Cu中的一種。
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