CN111354729A - 半导体存储器件结构及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体存储器件结构及其制作方法，结构包括：衬底、P型半导体沟道、N型半导体沟道、第一、二栅介质层、第一、二栅电极层、P型源区、漏区、N型源区、漏区，其中，N型半导体沟道与P型半导体沟道位于同一半导体层，N型、P型半导体沟道的沟道宽度由其在半导体层中的横向宽度控制，使N型、P型半导体沟道的沟道宽度连续可调，P型半导体沟道、第一栅介质层、第一栅电极层、P型源区、漏区形成静态随机存取储存器，N型半导体沟道、第二栅介质层、第二栅电极层、N型源区、漏区形成逻辑晶体管。本发明的N型、P型半导体沟道的沟道宽度连续可调，可大大提高半导体存储器件设计的灵活性，提高器件集成度以及器件性能。

Description

半导体存储器件结构及其制作方法
技术领域
本发明属于半导体集成电路设计及制造领域，特别是涉及一种半导体存储器件结构及其制作方法。
背景技术
随着半导体技术的不断发展，半导体器件的尺寸不断缩小，驱动电流等性能不断提升，功耗不断降低，同时也面临越来越严重的短沟效应，越来越复杂的半导体制造工艺以及较高的生产成本。
鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)是一种新的互补式金氧半导体晶体管。FinFET的形状与鱼鳍相，这种设计可以改善电路控制并减少漏电流，缩短晶体管的闸长。
FinFET是源自于传统标准的晶体管—场效应晶体管(Field-Effect Transistor；FET)的一项创新设计。在传统晶体管结构中，栅极只能控制电流在沟道区的一个表面的接通与断开，属于平面的架构。在FinFET的架构中，栅极被设计呈鱼鳍状的3D架构，可于鱼鳍状的栅极的三侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少漏电流(leakage)，也可以大幅缩短晶体管的沟道长度。
FinFET器件通常是基于于衬底上的鱼鳍状半导体层所制作，然而，一般情况下在衬底上的所有鱼鳍状半导体层均具有相同的高度，由于这个原因，FinFET器件的沟道宽度受到这个高度的限制，其沟道宽度只能呈离散变化，而不能呈连续的变化，大大降低了电路设计得灵活性。另外，相比于平面栅极型的器件来说(平面栅极型器件可以连续调整其沟道宽度)，FinFET器件由于设计的限制(不能连续地调整沟道宽度)，可能会造成一定的布局损失，从而造成电路集成度的降低。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器件结构及其制作方法，用于解决现有技术中FinFET结构的半导体存储器件的沟道宽度只能离散调整，限制器件设计的灵活性等题。
为实现上述目的及其他相关目的，本发明提供一种半导体存储器件结构，包括：衬底；P型半导体沟道，悬空于所述衬底之上；N型半导体沟道，悬空于所述衬底之上，所述N型半导体沟道与所述P型半导体沟道位于同一半导体层，所述N型半导体沟道与所述P型半导体沟道的沟道宽度由其在所述半导体层中的横向宽度控制，以使得所述N型半导体沟道与所述P型半导体沟道的沟道宽度连续可调；第一栅介质层，包围于所述P型半导体沟道；第二栅介质层，包围于所述N型半导体沟道；第一栅电极层，包围于所述第一栅介质层；第二栅电极层，包围于所述第二栅介质层；P型源区及P型漏区，分别连接于所述P型半导体沟道的两端；以及N型源区及N型漏区，分别连接于所述N型半导体沟道的两端；其中，所述P型半导体沟道、第一栅介质层、第一栅电极层、P型源区及P型漏区形成静态随机存取储存器，所述N型半导体沟道、第二栅介质层、第二栅电极层、N型源区及N型漏区形成逻辑晶体管。
可选地，所述P型半导体沟道具有第一沟道宽度，所述N型半导体沟道具有第二沟道宽度，且所述第一沟道宽度大于所述第二沟道宽度。
可选地，所述P型半导体沟道中掺杂有氚离子，所述氚离子与所述P型半导体沟道表面的硅结合形成硅-氚钝化层；所述N型半导体沟道中掺杂有氚离子，所述氚离子与所述N型半导体沟道表面的硅结合形成硅-氚钝化层。
可选地，所述P半导体沟道的材质包含P型离子掺杂的硅，所述N型半导体沟道的材质包含N型离子掺杂的硅，所述P型源区及P型漏区的材质包含P型离子掺杂的锗硅，所述N型源区及N型漏区的材质包含N型离子掺杂的碳化硅。
可选地，所述P型源区及P型漏区的截面面积大于所述P型沟道的截面面积，且所述P型源区及P型漏区分别包覆于所述P型半导体沟道的两端，所述N型源区及N型漏区的截面面积大于所述N型沟道的截面面积，且所述N型源区及N型漏区分别包覆于所述N型半导体沟道的两端。
可选地，所述P型半导体沟道及所述N型半导体沟道均经过圆角化处理而具有圆角矩形的截面形状。
可选地，包括至少两个自所述衬底向上堆叠的静态随机存取储存器及两个自所述衬底向上堆叠的逻辑晶体管，且上下相邻的两逻辑晶体管之间具有间距，上下相邻两静态随机存取储存器之间具有间距，所述静态随机存取储存器的第一栅电极由第一共用电极连接，所述逻辑晶体管的第二栅电极层由第二共用电极连接。
可选地，所述逻辑晶体管的第二栅电极层的材质包括TiN、TaN、TiAl及Ti中的一种，所述静态随机存取储存器的第一栅电极层的材质包括TiN、TaN、TiAl及Ti中的一种，所述第一共用电极的材质包括Al、W及Cu中的一种，所述第二共用电极的材质包括Al、W及Cu中的一种。
本发明还提供一种半导体存储器件结构的制作方法，包括步骤：1)提供一衬底，于所述衬底上形成悬空于所述衬底之上的P型半导体沟道及N型半导体沟道，所述N型半导体沟道与所述P型半导体沟道位于同一半导体层，且所述N型半导体沟道与所述P型半导体沟道的沟道宽度由其在所述半导体层中的横向宽度控制，以使得所述N型半导体沟道与所述P型半导体沟道的沟道宽度连续可调；2)形成包围于所述P型半导体沟道的第一栅介质层及包围于所述N型半导体沟道的第二栅介质层；3)形成包围于所述第一栅介质层的第一栅电极层以及包围于所述第二栅介质层的第二栅电极层；4)于所述P型半导体沟道的两端分别形成P型源区及P型漏区；以及5)于所述N型半导体沟道的两端分别形成N型源区及N型漏区；其中，所述P型半导体沟道、第一栅介质层、第一栅电极层、P型源区及P型漏区形成静态随机存取储存器，所述N型半导体沟道、第二栅介质层、第二栅电极层、N型源区及N型漏区形成逻辑晶体管。
可选地，步骤1)中，所述P型半导体沟道中掺杂有氚离子，所述N型半导体沟道中掺杂有氚离子；步骤2)形成栅介质层时，所述氚离子分别扩散至所述P型半导体沟道表面及所述N型半导体沟道表面，分别与所述P型半导体沟道表面的硅以及所述N型半导体沟道表面的硅结合形成硅-氚钝化层。
可选地，步骤1)包括：将所述P型半导体沟道及N型半导体沟道在氘气和氢气的混合气体下进行热处理，使得所述P型半导体沟道及N型半导体沟道的角部圆角化而具有圆角矩形的截面形状，同时，所述氘气扩散进入所述P型半导体沟道及N型半导体沟道中，以形成氚离子掺杂的P型半导体沟道及N型半导体沟道。
可选地，所述混合气体中的氚气的体积百分比不小于10％，所述热处理的温度范围介于800℃～1200℃之间，时间范围介于5分钟～8小时之间。
可选地，所述P型半导体沟道具有第一沟道宽度，所述N型半导体沟道具有第二沟道宽度，且所述第一沟道宽度大于所述第二沟道宽度。
可选地，步骤1)包括：1-1)提供一衬底，所述衬底上具有堆叠的至少两个基体结构层，所述基体结构层包括牺牲层以及位于所述牺牲层上的沟道层；1-2)刻蚀所述基体结构层，以在所述衬底上形成相邻的第一鳍形结构及第二鳍形结构，所述第一鳍形结构包括交替层叠的第一牺牲单元及第一半导体沟道，所述第二鳍形结构包括交替层叠的第二牺牲单元及第二半导体沟道；1-3)选择性去除所述第一鳍形结构中的第一牺牲单元及所述第二鳍形结构中的第二牺牲单元，以获得悬空的至少两个第一半导体沟道及悬空的至少两个第二半导体沟道；以及1-4)对所述第一半导体沟道进行P型离子掺杂以形成P型半导体沟道，对所述第二半导体沟道进行N型离子掺杂以形成N型半导体沟道。
可选地，所述P半导体沟道的材质包含P型离子掺杂的硅，所述N型半导体沟道的材质包含N型离子掺杂的硅，所述P型源区及P型漏区的材质包含P型离子掺杂的锗硅，所述N型源区及N型漏区的材质包含N型离子掺杂的碳化硅。
可选地，所述P型源区及P型漏区的截面面积大于所述P型沟道的截面面积，且所述P型源区及P型漏区分别包覆于所述P型半导体沟道的两端，所述N型源区及N型漏区的截面面积大于所述N型沟道的截面面积，且所述N型源区及N型漏区分别包覆于所述N型半导体沟道的两端。
可选地，步骤3)还包括沉积第一共用电极及第二共用电极的步骤，所述静态随机存取储存器的第一栅电极由所述第一共用电极连接，所述逻辑晶体管的第二栅电极层由所述第二共用电极连接。
可选地，所述第二栅电极层的材质包括TiN、TaN、TiAl及Ti中的一种，所述第一栅电极层的材质包括TiN、TaN、TiAl及Ti中的一种，所述第一共用电极的材质包括Al、W及Cu中的一种，所述第二共用电极的材质包括Al、W及Cu中的一种。
如上所述，本发明的半导体存储器件结构及其制作方法，具有以下有益效果：
本发明的N型半导体沟道与P型半导体沟道的沟道宽度由其在半导体层中的横向宽度控制，可以使得所述N型半导体沟道与所述P型半导体沟道的沟道宽度连续可调，可以大大提高半导体存储器件设计的灵活性，提高器件集成度以及器件性能。
本发明对所述P型半导体沟道及N型半导体沟道进行氚离子掺杂，P型半导体沟道及N型半导体沟道，以在所述P型半导体沟道表面及N型半导体沟道表面形成硅-氚钝化层，避免硅悬挂键的产生，降低界面陷阱，从而大大提高器件的可靠性。
附图说明
图1显示为本发明的半导体存储器件结构的结构示意图。
图2～图11显示为本发明的半导体存储器件结构的制作方法各步骤所呈现的结构示意图。
元件标号说明
101 衬底
102 隔离层
20 基体结构层
201 牺牲层
202 沟道层
30 第一鳍形结构
301 第一牺牲单元
302 第一半导体沟道
40 第二鳍形结构
401 第二牺牲单元
402 第二半导体沟道
303、403 栅介质层
304、404 栅电极层
305 P型半导体沟道
405 N型半导体沟道
306 P型源区及P型漏区
406 N型源区及N型漏区
307、407 共用电极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实施例提供一种半导体存储器件结构，包括：衬底101、P型半导体沟道305、N型半导体沟道405、第一栅介质层303、第二栅介质层403、第一栅电极层304、第二栅电极层404、P型源区及P型漏区306、及N型源区及N型漏区406其中，所述P型半导体沟道305、第一栅介质层303、第一栅电极层304、P型源区及P型漏区306形成静态随机存取储存器，所述N型半导体沟道405、第二栅介质层403、第二栅电极层404、N型源区及N型漏区406形成逻辑晶体管。
所述衬底101可以为硅衬、碳化硅衬底、锗硅衬底等。在本实施例中，所述衬底101为硅衬底，所述衬底101表面还形成有隔离层102，以隔离衬底101与器件的有源区及后续形成的共用电极307、407，提高器件的性能。
如图1所示，所述P型半导体沟道305及所述N型半导体沟道405悬空于所述衬底101之上。所述P型半导体沟道305及所述N型半导体沟道405经过圆角化处理而具有圆角矩形的截面形状。所述P半导体沟道的材质可以为P型离子掺杂的硅，所述N型半导体沟道405的材质可以为N型离子掺杂的硅。在本实施例中，所述半导体器件结构包括两个自所述衬底101向上堆叠的P型半导体沟道305，以及两个自所述衬底101向上堆叠的N型半导体沟道405，所述N型半导体沟道405与所述P型半导体沟道305位于同一半导体层，所述N型半导体沟道405与所述P型半导体沟道305的沟道宽度由其在所述半导体层中的横向宽度控制，以使得所述N型半导体沟道405与所述P型半导体沟道305的沟道宽度连续可调，可以通过入光刻-刻蚀工艺等对所述N型半导体沟道405与所述P型半导体沟道305的沟道宽度的调整，实现不同的器件设计需求，可以大大提高器件设计的灵活性。
在本实施例中，所述P型半导体沟道305的沟道宽度大于所述N型半导体沟道405的沟道宽度。例如，所述P型半导体沟道305的沟道宽度可以为所述N型半导体沟道405的沟道宽度的1.5～10倍，更优选地，所述P型半导体沟道305的沟道宽度为所述N型半导体沟道405的沟道宽度的2～4倍。由于P型半导体沟道305中的空穴迁移率通常为N型半导体沟道405中的电子迁移率的三分之一左右，故将所述P型半导体沟道305的截面宽度为所述N型半导体沟道405的截面宽度的2～4倍，可以在保证静态随机存取储存器占用面积较小的情况下，有效提高的静态随机存取储存器的负载能力。
所述P型半导体沟道中掺杂有氚(D)离子，所述氚(D)离子与所述P型半导体沟道表面的硅结合形成硅-氚钝化层，所述N型半导体沟道中掺杂有氚离子，所述氚(D)离子与所述N型半导体沟道表面的硅结合形成硅-氚钝化层，硅-氚具有较高的结合键强度，所述硅-氚钝化层可以避免硅悬挂键的产生，降低界面陷阱，从而大大提高器件的可靠性。同时，由于所述P型半导体沟道中掺杂有氚(D)离子及所述N型半导体沟道中掺杂有氚离子，即使有少量的氚(D)离子与硅分离进入到栅介质层而形成少量的硅悬挂键时，位于所述P型半导体沟道及N型半导体沟道的氚离子会扩散至沟道表面，与硅悬挂键结合，从而可以避免硅悬挂键的产生，进一步提高器件的可靠性。
如图1所示，所述栅介质层303、403包围于所述P型半导体沟道305及所述N型半导体沟道405。所述栅介质层303、403可以为可以是二氧化硅、氧化铝、氮氧硅化合物、碳氧硅化合物或铪基的等高介电常数材料中的一种。
所述栅电极层304、404包围于所述栅介质层303、403，所述栅电极层304、404包括逻辑晶体管的栅电极层404以及静态随机存取储存器的栅电极层304，所述逻辑晶体管的栅电极层404的材质包括氮化钛(TiN)、氮化钽(TaN)、铝化钛(TiAl)及钛(Ti)中的一种。所述静态随机存取储存器的栅电极层304的材质包括氮化钛(TiN)、氮化钽(TaN)、铝化钛(TiAl)及钛(Ti)中的一种。例如，所述逻辑晶体管的栅电极层404与所述静态随机存取储存器的栅电极层304可以为相同的材质。
如图1所示，所述P型源区及P型漏区306分别连接于所述P型半导体沟道305的两端。所述N型源区及N型漏区406分别连接于所述N型半导体沟道405的两端。所述P型源区及P型漏区306的材质包含P型离子掺杂的锗硅，所述N型源区及N型漏区406的材质包含N型离子掺杂的碳化硅。所述P型源区及P型漏区306的截面面积大于所述P型沟道的截面面积，且所述P型源区及P型漏区306分别包覆于所述P型半导体沟道305的两端，所述N型源区及N型漏区406的截面面积大于所述N型沟道的截面面积，且所述N型源区及N型漏区406分别包覆于所述N型半导体沟道405的两端。本发明通过外延方式形成静态随机存取储存器的P型源区及P型漏区306以及逻辑晶体管的N型源区及N型漏区406，并采用锗硅作为P型源区及P型漏区306的基体材料以及采用碳化硅作为N型源区及N型漏区406的基体材料，可以有效提高P型源区及P型漏区306的空穴迁移率，同时提高N型源区及N型漏区406的电子迁移率，从而提高存储器件的性能。
如图1所示，所述半导体器件结构包括至少两个自所述衬底向上堆叠的静态随机存取储存器及两个自所述衬底向上堆叠的逻辑晶体管，且上下相邻的两逻辑晶体管之间具有间距，上下相邻两静态随机存取储存器之间具有间距，所述静态随机存取储存器的第一栅电极由第一共用电极307连接，所述逻辑晶体管的第二栅电极层由第二共用电极407连接。。所述共用电极307、407的材质包括Al、W及Cu中的一种。
本发明的N型半导体沟道与P型半导体沟道的沟道宽度由其在半导体层中的横向宽度控制，可以使得所述N型半导体沟道与所述P型半导体沟道的沟道宽度连续可调，可以大大提高半导体存储器件设计的灵活性，提高器件集成度以及器件性能。
如图2～图11所示，本实施例还提供一种半导体存储器件结构的制作方法，所述制作方法包括：
如图2所示，首先进行步骤1)，提供一衬底101，于所述衬底101上形成堆叠的若干基体结构层20，所述基体结构层20包括牺牲层201以及位于所述牺牲层201上的沟道层202。
所述衬底101可以为硅衬、碳化硅衬底、锗硅衬底等。在本实施例中，所述衬底101为硅衬底。然后采用如化学气相沉积法等工艺于所述衬底101上重复形成牺牲层201及沟道层202，所述牺牲层201的材料可以为二氧化硅层，所述沟道层202的材料可以为硅。
在本实施例中，所述牺牲层201的厚度范围可以为10～200纳米，如50纳米、100纳米、150纳米等，所述沟道层202的厚度范围可以为10～100纳米，如25纳米、50纳米、75纳米等。
如图3所示，然后进行步骤2)，采用光刻工艺及刻蚀工艺刻蚀所述若干基体结构层20，以在所述衬底101上形成相邻的第一鳍形结构30及第二鳍形结构40，所述第一鳍形结构30的宽度D1大于所述第二鳍形结构40的宽度D2，所述第一鳍形结构30包括交替层叠的若干第一牺牲单元301及若干第一半导体沟道302，所述第二鳍形结构40包括交替层叠的若干第二牺牲单元401及若干第二半导体沟道402。所述第一牺牲单元301及第二牺牲单元401为由所述牺牲层201刻蚀而成，所述第一半导体沟道302及所述第二半导体沟道402为由所述沟道层202刻蚀而成，所述第一半导体沟道302及所述第二半导体沟道402的宽度可以连续可调。
如图4所示，接着进行步骤3)，选择性去除所述第一鳍形结构30中的第一牺牲单元301及所述第二鳍形结构40中的第二牺牲单元401，以获得悬空的若干第一半导体沟道302及悬空的若干第二半导体沟道402。
具体地，采用稀释氢氟酸溶液DHF对所述第一鳍形结构30中的第一牺牲单元301及所述第二鳍形结构40中的第二牺牲单元401进行湿法腐蚀，以选择性去除所述第一鳍形结构30中的第一牺牲单元301及所述第二鳍形结构40中的第二牺牲单元401，以获得悬空的若干第一半导体沟道302及悬空的若干第二半导体沟道402。
如图5所示，接着，将所述第一半导体沟道302及第二半导体沟道402在氘气(D2)和氢气的混合气体下进行热处理，所述混合气体中的氚气(D2)的体积百分比不小于10％，使得所述第一半导体沟道302及第二半导体沟道402的表面光滑化，角部圆角化而具有圆角矩形(或跑道形)的截面形状，所述热处理工艺的氧化温度可以为800℃～1200℃之间，热处理时间可以为5分钟～8小时之间；同时，所述氘气扩散进入所述第一半导体沟道302及第二半导体沟道402中，以形成氚离子掺杂的第一半导体沟道302及氚离子掺杂的第二半导体沟道402，b)采用稀释氢氟酸溶液DHF对所述热氧化层进行湿法腐蚀，以将其去除，获得具有圆角矩形的截面形状的第一半导体沟道302及第二半导体沟道402。
如图6所示，对所述第一半导体沟道进行P型离子掺杂以形成P型半导体沟道305，例如，可以采用离子注入工艺或离子扩散工艺对所述第一半导体沟道进行P型离子掺杂以形成P型半导体沟道305，所述P型离子可以为硼或氟化硼等，所述P型半导体沟道305中掺杂有氚离子。
如图7所示，对所述第二半导体沟道进行N型离子掺杂以形成N型半导体沟道405，例如，可以采用离子注入工艺或离子扩散工艺对所述第一半导体沟道进行N型离子掺杂以形成N型半导体沟道405，所述N型离子可以为磷或砷等，所述N型半导体沟道405中掺杂有氚离子。
在本实施例中，所述半导体器件结构包括两个自所述衬底101向上堆叠的P型半导体沟道305，以及两个自所述衬底101向上堆叠的N型半导体沟道405，所述P型半导体沟道305用以形成静态随机存取储存器，所述N型半导体沟道405用以形成逻辑晶体管。
所述N型半导体沟道与所述P型半导体沟道位于同一半导体层，且所述N型半导体沟道与所述P型半导体沟道的沟道宽度由其在所述半导体层中的横向宽度控制，以使得所述N型半导体沟道与所述P型半导体沟道的沟道宽度连续可调。所述P型半导体沟道305的截面宽度可以为所述N型半导体沟道405的截面宽度的1.5～10倍，更可选地，所述P型半导体沟道305的沟道宽度为所述N型半导体沟道405的沟道宽度的2～4倍。由于P型半导体沟道305中的空穴迁移率通常为N型半导体沟道405中的电子迁移率的三分之一左右，故将所述P型半导体沟道305的截面宽度为所述N型半导体沟道405的截面宽度的2～4倍，可以在保证静态随机存取储存器占用面积较小的情况下，有效提高的静态随机存取储存器的负载能力。
如图8所示，然后进行步骤4)，形成包围所述P型半导体沟道305及N型半导体沟道405的栅介质层303、403。
例如，可以采用化学气相沉淀工艺(CVD)或原子层沉积工艺(ALD)形成包围所述P型半导体沟道305及N型半导体沟道405的栅介质层303、403。所述栅介质层303、403可以为可以是二氧化硅、氧化铝、氮氧硅化合物、碳氧硅化合物或铪基的等高介电常数材料中的一种。
形成所述栅介质层303、403的同时，于所述衬底101表面形成隔离层102，以隔离衬底101与器件的有源区及后续形成的共用电极307、407，提高器件的性能。
在形成所述栅介质层303、304的过程中，所述氚离子扩散至所述P型半导体沟道305表面，与所述P型半导体沟道305表面的硅结合形成硅-氚钝化层，所述氚离子扩散至所述N型半导体沟道405表面，与所述N型半导体沟道405表面的硅结合形成硅-氚钝化层。硅-氚具有较高的结合键强度，所述硅-氚钝化层、407可以避免硅悬挂键的产生，降低界面陷阱，从而大大提高器件的可靠性。
如图9所示，接着进行步骤5)，形成包围所述栅介质层303、403的栅电极层304、404。
例如，可以采用化学气相沉淀工艺(CVD)或原子层沉积工艺(ALD)沉积形成包围所述栅介质层303、403的栅电极层304、404。所述逻辑晶体管的栅电极层404的材质包括氮化钛(TiN)、氮化钽(TaN)、铝化钛(TiAl)及钛(Ti)中的一种。所述静态随机存取储存器的栅电极层304的材质包括氮化钛(TiN)、氮化钽(TaN)、铝化钛(TiAl)及钛(Ti)中的一种。如图10所示，然后沉积形成第一共用电极307及第二共用电极407，所述静态随机存取储存器的第一栅电极由第一共用电极307连接，所述逻辑晶体管的第二栅电极层由第二共用电极407连接，所述共用电极307、407的材质包括Al、W及Cu中的一种。
如图11所示，最后进行步骤6)，于所述P型半导体沟道305的两端分别形成P型源区及P型漏区306，以形成无结型静态随机存取储存器，于所述N型半导体沟道405的两端分别形成N型源区及N型漏区406，以形成无结型逻辑晶体管。
所述P型源区及P型漏区306的材质包含P型离子掺杂的锗硅，所述N型源区及N型漏区406的材质包含N型离子掺杂的碳化硅。所述P型源区及P型漏区306的截面面积大于所述P型沟道的截面面积，且所述P型源区及P型漏区306分别包覆于所述P型半导体沟道305的两端，所述N型源区及N型漏区406的截面面积大于所述N型沟道的截面面积，且所述N型源区及N型漏区406分别包覆于所述N型半导体沟道405的两端。本发明通过外延方式形成静态随机存取储存器的P型源区及P型漏区306以及逻辑晶体管的N型源区及N型漏区406，并采用锗硅作为P型源区及P型漏区306的基体材料以及采用碳化硅作为N型源区及N型漏区406的基体材料，可以有效提高P型源区及P型漏区306的空穴迁移率，同时提高N型源区及N型漏区406的电子迁移率。
如上所述，本发明的半导体器件结构及其制作方法，具有以下有益效果：
本发明的N型半导体沟道与P型半导体沟道的沟道宽度由其在半导体层中的横向宽度控制，可以使得所述N型半导体沟道与所述P型半导体沟道的沟道宽度连续可调，可以大大提高半导体存储器件设计的灵活性，提高器件集成度以及器件性能。
本发明对所述P型半导体沟道及N型半导体沟道进行氚离子掺杂，P型半导体沟道及N型半导体沟道，以在所述P型半导体沟道表面及N型半导体沟道表面形成硅-氚钝化层，避免硅悬挂键的产生，降低界面陷阱，从而大大提高器件的可靠性。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种半导体存储器件结构，其特征在于，包括：
衬底；
P型半导体沟道，悬空于所述衬底之上；
N型半导体沟道，悬空于所述衬底之上，所述N型半导体沟道与所述P型半导体沟道位于同一半导体层，所述N型半导体沟道与所述P型半导体沟道的沟道宽度由其在所述半导体层中的横向宽度控制，以使得所述N型半导体沟道与所述P型半导体沟道的沟道宽度连续可调；
第一栅介质层，包围于所述P型半导体沟道；
第二栅介质层，包围于所述N型半导体沟道；
第一栅电极层，包围于所述第一栅介质层；
第二栅电极层，包围于所述第二栅介质层；
P型源区及P型漏区，分别连接于所述P型半导体沟道的两端；以及
N型源区及N型漏区，分别连接于所述N型半导体沟道的两端；
其中，所述P型半导体沟道、第一栅介质层、第一栅电极层、P型源区及P型漏区形成静态随机存取储存器，所述N型半导体沟道、第二栅介质层、第二栅电极层、N型源区及N型漏区形成逻辑晶体管。
2.根据权利要求1所述的半导体存储器件结构，其特征在于：所述P型半导体沟道具有第一沟道宽度，所述N型半导体沟道具有第二沟道宽度，且所述第一沟道宽度大于所述第二沟道宽度。
3.根据权利要求1所述的半导体存储器件结构，其特征在于：所述P型半导体沟道中掺杂有氚离子，所述氚离子与所述P型半导体沟道表面的硅结合形成硅-氚钝化层；所述N型半导体沟道中掺杂有氚离子，所述氚离子与所述N型半导体沟道表面的硅结合形成硅-氚钝化层。
4.根据权利要求1所述的半导体存储器件结构，其特征在于：所述P半导体沟道的材质包含P型离子掺杂的硅，所述N型半导体沟道的材质包含N型离子掺杂的硅，所述P型源区及P型漏区的材质包含P型离子掺杂的锗硅，所述N型源区及N型漏区的材质包含N型离子掺杂的碳化硅。
5.根据权利要求1所述的半导体存储器件结构，其特征在于：所述P型源区及P型漏区的截面面积大于所述P型沟道的截面面积，且所述P型源区及P型漏区分别包覆于所述P型半导体沟道的两端，所述N型源区及N型漏区的截面面积大于所述N型沟道的截面面积，且所述N型源区及N型漏区分别包覆于所述N型半导体沟道的两端。
6.根据权利要求1所述的半导体存储器件结构，其特征在于：所述P型半导体沟道及所述N型半导体沟道均经过圆角化处理而具有圆角矩形的截面形状。
7.根据权利要求1～6任意一项所述的半导体存储器件结构，其特征在于：包括至少两个自所述衬底向上堆叠的静态随机存取储存器及两个自所述衬底向上堆叠的逻辑晶体管，且上下相邻的两逻辑晶体管之间具有间距，上下相邻两静态随机存取储存器之间具有间距，所述静态随机存取储存器的第一栅电极由第一共用电极连接，所述逻辑晶体管的第二栅电极层由第二共用电极连接。
8.根据权利要求7所述的半导体存储器件结构，其特征在于：所述逻辑晶体管的第二栅电极层的材质包括TiN、TaN、TiAl及Ti中的一种，所述静态随机存取储存器的第一栅电极层的材质包括TiN、TaN、TiAl及Ti中的一种，所述第一共用电极的材质包括Al、W及Cu中的一种，所述第二共用电极的材质包括Al、W及Cu中的一种。
9.一种半导体存储器件结构的制作方法，其特征在于，包括步骤：
1)提供一衬底，于所述衬底上形成悬空于所述衬底之上的P型半导体沟道及N型半导体沟道，所述N型半导体沟道与所述P型半导体沟道位于同一半导体层，且所述N型半导体沟道与所述P型半导体沟道的沟道宽度由其在所述半导体层中的横向宽度控制，以使得所述N型半导体沟道与所述P型半导体沟道的沟道宽度连续可调；
2)形成包围于所述P型半导体沟道的第一栅介质层及包围于所述N型半导体沟道的第二栅介质层；
3)形成包围于所述第一栅介质层的第一栅电极层以及包围于所述第二栅介质层的第二栅电极层；
4)于所述P型半导体沟道的两端分别形成P型源区及P型漏区；以及
5)于所述N型半导体沟道的两端分别形成N型源区及N型漏区；
其中，所述P型半导体沟道、第一栅介质层、第一栅电极层、P型源区及P型漏区形成静态随机存取储存器，所述N型半导体沟道、第二栅介质层、第二栅电极层、N型源区及N型漏区形成逻辑晶体管。
10.根据权利要求9所述的半导体存储器件结构的制作方法，其特征在于：步骤1)中，所述P型半导体沟道中掺杂有氚离子，所述N型半导体沟道中掺杂有氚离子；步骤2)形成栅介质层时，所述氚离子分别扩散至所述P型半导体沟道表面及所述N型半导体沟道表面，分别与所述P型半导体沟道表面的硅以及所述N型半导体沟道表面的硅结合形成硅-氚钝化层。
11.根据权利要求10所述的半导体存储器件结构的制作方法，其特征在于：步骤1)包括：
将所述P型半导体沟道及N型半导体沟道在氘气和氢气的混合气体下进行热处理，使得所述P型半导体沟道及N型半导体沟道的角部圆角化而具有圆角矩形的截面形状，同时，所述氘气扩散进入所述P型半导体沟道及N型半导体沟道中，以形成氚离子掺杂的P型半导体沟道及N型半导体沟道。
12.根据权利要求11所述的半导体存储器件结构的制作方法，其特征在于：所述混合气体中的氚气的体积百分比不小于10％，所述热处理的温度范围介于800℃～1200℃之间，时间范围介于5分钟～8小时之间。
13.根据权利要求9所述的半导体存储器件结构的制作方法，其特征在于：所述P型半导体沟道具有第一沟道宽度，所述N型半导体沟道具有第二沟道宽度，且所述第一沟道宽度大于所述第二沟道宽度。
14.根据权利要求9所述的半导体存储器件结构的制作方法，其特征在于：步骤1)包括：
1-1)提供一衬底，所述衬底上具有堆叠的至少两个基体结构层，所述基体结构层包括牺牲层以及位于所述牺牲层上的沟道层；
1-2)刻蚀所述基体结构层，以在所述衬底上形成相邻的第一鳍形结构及第二鳍形结构，所述第一鳍形结构包括交替层叠的第一牺牲单元及第一半导体沟道，所述第二鳍形结构包括交替层叠的第二牺牲单元及第二半导体沟道；
1-3)选择性去除所述第一鳍形结构中的第一牺牲单元及所述第二鳍形结构中的第二牺牲单元，以获得悬空的至少两个第一半导体沟道及悬空的至少两个第二半导体沟道；以及
1-4)对所述第一半导体沟道进行P型离子掺杂以形成P型半导体沟道，对所述第二半导体沟道进行N型离子掺杂以形成N型半导体沟道。
15.根据权利要求9所述的半导体存储器件结构的制作方法，其特征在于：所述P半导体沟道的材质包含P型离子掺杂的硅，所述N型半导体沟道的材质包含N型离子掺杂的硅，所述P型源区及P型漏区的材质包含P型离子掺杂的锗硅，所述N型源区及N型漏区的材质包含N型离子掺杂的碳化硅。
16.根据权利要求9所述的半导体存储器件结构的制作方法，其特征在于：所述P型源区及P型漏区的截面面积大于所述P型沟道的截面面积，且所述P型源区及P型漏区分别包覆于所述P型半导体沟道的两端，所述N型源区及N型漏区的截面面积大于所述N型沟道的截面面积，且所述N型源区及N型漏区分别包覆于所述N型半导体沟道的两端。
17.根据权利要求9所述的半导体存储器件结构的制作方法，其特征在于：步骤3)还包括沉积第一共用电极及第二共用电极的步骤，所述静态随机存取储存器的第一栅电极由所述第一共用电极连接，所述逻辑晶体管的第二栅电极层由所述第二共用电极连接。
18.根据权利要求17所述的半导体存储器件结构的制作方法，其特征在于：所述第二栅电极层的材质包括TiN、TaN、TiAl及Ti中的一种，所述第一栅电极层的材质包括TiN、TaN、TiAl及Ti中的一种，所述第一共用电极的材质包括Al、W及Cu中的一种，所述第二共用电极的材质包括Al、W及Cu中的一种。
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