TWI671743B - 晶片外驅動器 - Google Patents

Abstract

一種晶片外驅動器，包括第一驅動電路，第一驅動電路用以調整晶片外驅動器的迴轉率。第一驅動電路包括第一預驅動器、開關串與第一輸出級。第一預驅動器接收讀取訊號與第一預驅動器控制訊號。開關串被配置為依據讀取訊號以結合第一預驅動器對電源電壓進行分壓操作，以產生第一輸出級控制訊號。第一輸出級依據第一輸出級控制訊號產生資料訊號。

Description

晶片外驅動器

本發明是有關於一種晶片外驅動器，且特別是有關於一種可調整迴轉率的晶片外驅動器。

晶片外驅動器應用在動態隨機存取記憶體(DRAM)，用以將記憶體上的資料傳送到主機上。其中，晶片外驅動器的迴轉率(Slew Rate)與驅動力由聯合電子裝置工程委員會(JEDEC)標準所規範。這些參數受到製程、電壓與溫度影響。

一般來說，晶片外驅動器的迴轉率是經由控制晶片外驅動器中輸出級的閘極訊號來調整，然而，製程變異(process variation)導致晶片外驅動器的實際輸出產生漂移。另一種方式是控制晶片外驅動器的致能時間，但此方式需要額外設計致能時間調整電路，並且考慮製程變異下難以調整致能時間調整電路的時序。

再者，基於電流時變率dI/dt對信號完整性(Signal Integrity，SI)的重要性，僅僅保持JEDEC規範對於高速輸出入電路(Input/output circuit，IO circuit)來說是不夠的。因此，高速輸出入電路還需要設計精密的迴轉率調整電路。

本發明提供一種晶片外驅動器，利用迴轉率調整電路，不須提高功率消耗與佈局面積即可調整迴轉率。

本發明提供一種晶片外驅動器，適用於記憶體，包括第一驅動電路，第一驅動電路用以調整晶片外驅動器的迴轉率。第一驅動電路包括：第一預驅動器、開關串與第一輸出級。第一預驅動器接收讀取訊號與第一預驅動器控制訊號。開關串耦接第一預驅動器，開關串被配置為依據讀取訊號以結合第一預驅動器對電源電壓進行分壓操作，以產生第一輸出級控制訊號。第一輸出級耦接第一預驅動器與開關串，第一輸出級依據第一輸出級控制訊號產生資料訊號。

基於上述，在本發明中，所述晶片外驅動器可以運用第一預驅動器與開關串的分壓操作來調整迴轉率，並且不會提高功率消耗與佈局面積。由於電路結構對稱，可以在製程變異下保持對迴轉率的控制。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧晶片外驅動器

110‧‧‧第一驅動電路

120、120_1~120_n‧‧‧第二驅動電路

210、210_1、210_2‧‧‧第一預驅動器

220、210_1、220_2‧‧‧開關串

230‧‧‧第一輸出級

410、410_1、410_2‧‧‧第二預驅動器

430‧‧‧第二輸出級

710_1、710_2‧‧‧第一預驅動器

730‧‧‧第一輸出級

DataP、DataN‧‧‧讀取訊號

TmSRt、TmSRc‧‧‧第一預驅動器控制訊號

ZqNEnt、ZqNEnc、ZqNEnt<1>、ZqNEnc<1>......ZqNEnt<n>、ZqNEnc<n>‧‧‧第二預驅動器控制訊號

DQ‧‧‧資料訊號

VDD、VSS‧‧‧電源電壓

DP1、DN1‧‧‧第一輸出級控制訊號

DP2、DN2‧‧‧第二輸出級控制訊號

mp1、mp2、mp3、mp4、mp5、mp6、mp7、mp8、mp9、mn1、mn2、mn3、mn4、mn5、mn6、mn7、mn8、mn9‧‧‧電晶體

V(DQ@110)‧‧‧非測試模式下第一驅動電路輸出的資料訊號

V(DQ@120)‧‧‧非測試模式下第二驅動電路輸出的資料訊號

V(DQ)‧‧‧非測試模式下晶片外驅動器的資料訊號

V(DQ@110)_T‧‧‧測試模式下第一驅動電路輸出的資料訊號

V(DQ@120_1)_T‧‧‧測試模式下第二驅動電路輸出的資料訊號

V(DQ)_T‧‧‧測試模式下晶片外驅動器的資料訊號

T1、T2、T3、T4‧‧‧時間

圖1繪示本發明一實施例中的晶片外驅動器示意圖。

圖2繪示本發明一實施例中的第一驅動電路方塊圖。

圖3繪示本發明一實施例中的第一驅動電路示意圖。

圖4繪示本發明一實施例中的第二驅動電路方塊圖。

圖5繪示本發明一實施例中的第二驅動電路示意圖。

圖6繪示本發明一實施例中的晶片外驅動器時序圖。

圖7繪示本發明另一實施例中的第一驅動電路示意圖。

請參照圖1，晶片外驅動器100包括第一驅動電路110、多個第二驅動電路120_1~120_n。第一驅動電路110用以調整晶片外驅動器100的迴轉率，多個第二驅動電路120_1~120_n用以調整晶片外驅動器100的驅動力。

在本實施例中，多個第二驅動電路120_1~120_n彼此並聯，且多個第二驅動電路120_1~120_n與第一驅動電路110彼此並聯。

第一驅動電路110接收讀取訊號DataP/DataN、第一預驅動器控制訊號TmSRt與第一預驅動器控制訊號TmSRc，以產生資料訊號DQ。第二驅動電路120_1接收讀取訊號DataP/DataN、第二預驅動器控制訊號ZqNEnt<1>與第二預驅動器控制訊號ZqNEnc<1>，以產生資料訊號DQ。第二驅動電路120_n接收讀取訊號DataP/DataN、第二預驅動器控制訊號ZqNEnt<n>與第二預驅動器控制訊號ZqNEnc<n>，以產生資料訊號DQ。第二驅動電路120_2~120_n-1(未繪示)可依此類推，不再贅述。第二驅動電路的 數量n可以依據實際需求來設置，沒有特別的限制。

同時參照圖2與圖3，在本範例實施例中，第一驅動電路110包括第一預驅動器210、開關串220與第一輸出級230。第一預驅動器210接收讀取訊號DataP/DataN與第一預驅動器控制訊號TmSRt/TmSRc。開關串220耦接第一預驅動器210，被配置為依據讀取訊號DataP/DataN結合第一預驅動器210對電源電壓VDD進行分壓操作，以產生第一輸出級控制訊號DP1/DN1。第一輸出級230耦接第一預驅動器210與開關串220，第一輸出級230依據第一輸出級控制訊號DP1/DN1產生資料訊號DQ。

同時參照圖2與圖3，圖2可以表示圖3中第一輸出級230及其耦接的第一預驅動器210_1、開關串220_1，也可以表示第一輸出級230及其耦接的第一預驅動器210_2、開關串220_2。在一實施例中，第一輸出級230依據第一輸出級控制訊號DP1和第一輸出級控制訊號DN1以產生資料訊號DQ。

參照圖3，第一驅動電路110包括第一預驅動器210_1、第一預驅動器210_2、開關串220_1、開關串220_2、第一輸出級230。其中，第一預驅動器210_1與開關串220_1耦接至第一輸出級230的電晶體mp9，第一預驅動器210_2與開關串220_2耦接至第一輸出級230的電晶體mn9。

第一預驅動器210_1包括反相器、第一開關與第二開關。

第一預驅動器210_1的反相器由電晶體mp1與電晶體mn2耦接構成，其中電晶體mp1的閘極與電晶體mn2的閘極互相 耦接，用以接收讀取資料DataP，電晶體mp1的源極耦接至電源電壓VDD，電晶體mp1的汲極與電晶體mn2的汲極彼此耦接。

第一預驅動器210_1的第一開關即電晶體mn3，電晶體mn3的汲極耦接電晶體mn2的源極，電晶體mn3的閘極接收第一預驅動器控制訊號TmSRt以開啟或關閉電晶體mn3，電晶體mn3的源極耦接至電源電壓VSS。

第一預驅動器210_1的第二開關即電晶體mp6，電晶體mp6的閘極耦接至電晶體mn3的閘極，以接收第一預驅動器控制訊號TmSRt而開啟或關閉電晶體mp6，電晶體mp6的源極耦接至電源電壓VDD，電晶體mp6的汲極耦接至電晶體mp1的汲極與電晶體mn2的汲極。

開關串220_1包括第三開關與第四開關。

開關串220_1的第三開關即電晶體mn4，電晶體mn4的汲極耦接至電晶體mp6的汲極、電晶體mp1的汲極與電晶體mn2的汲極，電晶體mn4的閘極接收讀取訊號DataP以開啟或關閉電晶體mn4。

開關串220_1的第四開關即電晶體mn5，電晶體mn5的汲極耦接至開關串220_1中電晶體mn4的源極，電晶體mn5的閘極接收電源電壓VDD以開啟電晶體mn5，電晶體mn5的源極耦接至電源電壓VSS。

在本實施例中，開關串220_1結合第一預驅動器210_1的反相器、第一開關與第二開關以產生第一輸出級控制訊號DP1。

第一預驅動器210_2包括反相器、第一開關與第二開關。其中第一預驅動器210_2為第一預驅動器210_1的互補型態，不再贅述。

開關串220_2包括第三開關(電晶體mp4)與第四開關(電晶體mp5)。其中開關串220_2為開關串220_1的互補型態，不再贅述。

在本實施例中，開關串220_2(電晶體mp4與電晶體mp5)結合第一預驅動器210_2的反相器(電晶體mn1與mp3)、第一開關(電晶體mp2)與第二開關(電晶體mn6)以產生第一輸出級控制訊號DN1。

第一輸出級230包括電晶體mp9與電晶體mn9，其中電晶體mp9為P型電晶體，電晶體mn9為N型電晶體，電晶體mp9的汲極耦接至電晶體mn9的汲極。

在本實施例中，第一輸出級230接收第一輸出級控制訊號DP1與第一輸出級控制訊號DN1，經過電晶體mp9與mn9以推挽(push-pull)方式輸出資料訊號DQ。關於第一預驅動器控制訊號TmSRt與第一預驅動器控制訊號TmSRc在不同邏輯準位時第一驅動電路110的操作方式，將於圖3與圖5的比較中詳細描述。

參照圖4，第二驅動電路120包括第二預驅動器410與第二輸出級430。

第二預驅動器410接收讀取訊號DataP/DataN與第二預驅動器控制訊號ZqNEnt/ZqPEnc，以開啟或關閉第二預驅動器410。 當第二預驅動器410開啟時，產生第二輸出級控制訊號DP2/DN2。

第二輸出級430耦接第二預驅動器410，第二輸出級430依據第二輸出級控制訊號DP2/DN2以產生資料訊號DQ。

同時參照圖4與圖5，必須注意的是，在本範例實施例中，圖4可以表示圖5中第二輸出級430及其耦接的第二預驅動器410_1，也可以表示第二輸出級430及其耦接的第二預驅動器410_2。在一實施例中，第二輸出級430依據第二輸出級控制訊號DP2與第二輸出級控制訊號DN2以產生資料訊號DQ。

參照圖5，第二驅動電路120包括第二預驅動器410_1、第二預驅動器410_2與第二輸出級430。其中，第二預驅動器410_1耦接至第二輸出級430的電晶體mp9，第二預驅動器410_2耦接至第二輸出級430的電晶體mn9。

第二預驅動器410_1包括第二預驅動器410_1的反相器、第一開關與第二開關(電晶體mp6)。

第二預驅動器410_1的反相器由電晶體mp1與電晶體mn7耦接構成，其中電晶體mp1的閘極與電晶體mn7的閘極互相耦接，用以接收讀取資料DataP，電晶體mp1的源極耦接至電源電壓VDD，電晶體mp1的汲極與電晶體mn7的汲極彼此耦接。

第二預驅動器410_1的第一開關即電晶體mn8，電晶體mn8的汲極耦接電晶體mn7的源極，電晶體mn8的閘極接收第二預驅動器控制訊號ZqNEnt以開啟或關閉電晶體mn8，電晶體mn8的源極耦接至電源電壓VSS。

第二預驅動器410_1的第二開關即電晶體mp6，電晶體mp6的閘極耦接至電晶體mn8的閘極，用以接收第二預驅動器控制訊號ZqNEnt而開啟或關閉電晶體mp6，電晶體mp6的源極耦接至電源電壓VDD，電晶體mp6的汲極耦接至電晶體mp1的汲極與電晶體mn7的汲極。

在本範例實施例中，當第二預驅動器410_1藉由讀取訊號DataP/DataN與第二預驅動器控制訊號ZqNEnt而被開啟時，產生第二輸出級控制訊號DP2。

第二預驅動器410_2包括反相器(電晶體mp8與電晶體mn1)、第一開關(電晶體mp7)與第二開關(電晶體mn6)。其中第二預驅動器410_2為第二預驅動器410_1的互補型態，不再贅述。

在本範例實施例中，第二預驅動器410_2結合反相器(電晶體mp8與mn1)、第一開關(電晶體mp7)與第二開關(電晶體mn6)以產生第二輸出級控制訊號DN2。

第二輸出級430包括電晶體mp9與電晶體mn9，其中電晶體mp9為P型電晶體，電晶體mn9為N型電晶體，電晶體mp9的汲極耦接至電晶體mn9的汲極。

在本範例實施例中，第二輸出級430接收第二輸出級控制訊號DP2與第二輸出級控制訊號DN2，藉由電晶體mp9與mn9以推挽(push-pull)方式輸出資料訊號DQ。

參照圖5，在本範例實施例中，當第二預驅動器控制訊號ZqNEnt為高邏輯準位而第二預驅動控制訊號ZqNEnc為低邏輯準 位時，電晶體mn8開啟而電晶體mp6關閉，電晶體mp7開啟而電晶體mn6關閉。此時，第二預驅動電路410_1以及第二預驅動電路410_2開啟，第二預驅動電路410_1等效為一由電晶體mp1與電晶體mn7構成的反相器，第二預驅動電路410_2等效為一由電晶體mp8與電晶體mn1構成的反相器。第二預驅動電路410_1產生第二輸出級控制訊號DP2且第二預驅動電路410_2產生第二輸出級控制訊號DN2，以供第二輸出級430以推挽方式輸出資料訊號DQ。此時第二驅動電路120處於致能狀態，可提供晶片外驅動器100驅動力。

相反地，當第二預驅動器控制訊號ZqNEnt為低邏輯準位而第二預驅動控制訊號ZqNEnc為高邏輯準位時，電晶體mn8關閉而電晶體mp6開啟，電晶體mp7關閉而電晶體mn6開啟。此時，反相器(電晶體mp1與電晶體mn7)因電晶體mn8關閉而斷路，且電晶體mp6開啟使得第二輸出級控制訊號DP2為高邏輯準位。反相器(電晶體mp8與電晶體mn1)因電晶體mp7關閉而斷路，且電晶體mn6開啟使得第二輸出級控制訊號DN2為低邏輯準位。第二輸出級控制訊號DP2為高邏輯準位以及第二輸出級控制訊號DN2為低邏輯準位導致電晶體mp9與電晶體mn9皆為關閉狀態，因此第二輸出級430無法輸出資料訊號DQ。此時，第二驅動電路120為禁能狀態，無法提供晶片外驅動器100驅動力。

同時參照圖1與圖5，當多個第二驅動電路120_1-120_n中開啟的數目越多，則晶片外驅動器100所提供的驅動力越高。 相反地，當多個第二驅動電路120_1-120_n中開啟的數目越少，則晶片外驅動器100所提供的驅動力越低。

參照圖3，在一實施例中，第一驅動電路110可以依據第一預驅動器控制訊號TmSRt與第一預驅動器控制訊號TmSRc而處於驅動力調整模式或迴轉率調整模式。

參照圖3，在本範例實施例中，當第一預驅動器控制訊號TmSRt為高邏輯準位而第一預驅動控制訊號TmSRc為低邏輯準位時，第一驅動電路110處於驅動力調整模式。此時，第一預驅動器210_1的電晶體mn3開啟而電晶體mp6關閉，電晶體mp2開啟而電晶體mn6關閉。在一實施例中，第一驅動電路110中電晶體mn2與電晶體mn4的佈局寬度(width size)總和可以等同於第二驅動電路120中電晶體mn7的佈局寬度，第一驅動電路110中電晶體mn3與電晶體mn5的佈局寬度總和可以等同於電晶體mn8的佈局寬度。此外，第一預驅動器210_2的操作如第一預驅動器210_1，第一驅動電路110中第二預驅動器210_2與開關串220_2的佈局寬度配置同上述，不再贅述。因此，處於驅動力調整模式下的第一驅動電路110，其等效電路相同於第二驅動電路120。因而處於驅動力調整模式下的第一驅動電路110其時序等同於第二驅動電路120，可用以調整晶片外驅動器100的驅動力。

相反地，當第一預驅動器控制訊號TmSRt為低邏輯準位而第一預驅動控制訊號TmSRc為高邏輯準位時，第一驅動電路110處於迴轉率調整模式。此時，第一預驅動器210_1的電晶體mn3 關閉而電晶體mp6開啟，電晶體mp2關閉而電晶體mn6開啟。在一實施例中，電晶體mn2與電晶體mn4的佈局寬度(width size)的總和可以等同於電晶體mn7，電晶體mn3與電晶體mn5的佈局寬度的總和可以等同於電晶體mn8。此時，第一預驅動器210_1與開關串220_1等效為一由電晶體mp6、電晶體mn4與電晶體mn5組成之分壓結構，該分壓結構對電源電壓VDD進行一分壓操作。由於電晶體mn4的佈局寬度小於電晶體mn7，且電晶體mn5的佈局寬度小於電晶體mn8，因此電晶體mn4與電晶體mn5的導通電阻相較於電晶體mn7與電晶體mn8的導通電阻較大，這使得第一輸出級控制訊號DP1的電壓上升。第一預驅動器210_2與開關串220_2的操作如上述第一預驅動器210_1與開關串220_1，不再贅述。由於電晶體mp4的佈局寬度小於電晶體mp7，電晶體mp5的佈局寬度小於電晶體mp8，電晶體mp4與電晶體mp5的導通電阻相較於電晶體mp7與電晶體mp8的導通電阻較大，將使得第一輸出級控制訊號DN1的電壓下降。

因此，第一輸出級控制訊號DP1的電壓上升與第一輸出級控制訊號DN1的電壓下降，導致第一輸出級230的導通電流下降，以降低迴轉率並增加轉態時間。因此，處於迴轉率調整模式第一驅動電路110可用以調整晶片外驅動器100的迴轉率。

值得一提的是，無論第一驅動電路110處於驅動力調整模式或迴轉率調整模式，第一驅動電路總是被致能的。

參照圖6，在一實施例中，晶片外驅動器100包括非測試 模式與測試模式。在非測試模式下，第一驅動電路110處於驅動力調整模式。在測試模式下，第一驅動電路110則處於迴轉率調整模式。非測試模式的時序包括非測試模式下第一驅動電路輸出的資料訊號V(DQ@110)、非測試模式下第二驅動電路輸出的資料訊號V(DQ@120)與非測試模式下晶片外驅動器的資料訊號V(DQ)。測試模式的時序包括測試模式下第一驅動電路輸出的資料訊號V(DQ@110)_T、測試模式下第二驅動電路輸出的資料訊號V(DQ@120_1)_T與測試模式下晶片外驅動器的資料訊號V(DQ)_T。其中，非測試模式下第二驅動電路輸出的資料訊號V(DQ@120)為非測試模式下第一驅動電路110以外的其他驅動電路所輸出的資料訊號DQ。而測試模式下第二驅動電路輸出的資料訊號V(DQ@120_1)_T為測試模式下第二驅動電路120_1所輸出的資料訊號DQ。

非測試模式下，第一驅動電路110處於驅動力調整模式，轉態時間為時間T1與時間T3間的時間段。測試模式下，由於第一驅動電路110處於迴轉率調整模式，測試模式下第一驅動電路輸出的資料訊號V(DQ@110)_T與測試模式下晶片外驅動器的資料訊號V(DQ)_T的轉態時間較長，為時間T1與時間T4間的時間段。因此，當第一驅動電路110則處於迴轉率調整模式時，將降低第一驅動電路110以及晶片外驅動器100的迴轉率。

參照圖7，在另一實施例中，為了減少電晶體數量以及佈局面積，第一驅動電路110也可以配置為不具有迴轉率調整模式。 在另一實施例中，第一驅動電路110僅具有第一預驅動器710_1、第一預驅動器710_2與第一輸出級730。並且，第一驅動電路110中的第一預驅動器710_1僅具有反相器(由電晶體mp1與電晶體mn7構成)而不具有第一開關與第二開關。第一驅動電路110中的第一預驅動器710_2亦同，不再贅述。

綜上所述，在本發明中，晶片外驅動器包括調整迴轉率的第一驅動電路，用以改善信號完整性。第一驅動電路運用分壓結構而不需要額外增加延遲電路，可以節省功率消耗與佈局面積。由於本發明在高閾值電壓製程與低閾值電壓製程下的迴轉率調節效果對稱，因此可以在製程變異下保持對迴轉率的控制。更進一步地，本發明更可包括第二驅動電路來調整晶片外驅動器的驅動力。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (11)

1. 一種晶片外驅動器，適用於記憶體，包括：第一驅動電路，用以調整所述晶片外驅動器的迴轉率，包括：第一預驅動器，接收讀取訊號與第一預驅動器控制訊號；開關串，耦接所述第一預驅動器，被配置為接收所述讀取訊號，並依據所述讀取訊號結合被所述第一預驅動器對電源電壓進行分壓操作，以產生第一輸出級控制訊號；以及第一輸出級，耦接所述第一預驅動器與所述開關串，依據所述第一輸出級控制訊號產生資料訊號。
2. 如申請專利範圍第1項所述的晶片外驅動器，其中所述第一預驅動器包括：反相器，接收所述讀取訊號；第一開關，耦接至所述反相器，依據所述第一預驅動器控制訊號而開啟或關閉；以及第二開關，耦接至所述反相器與第一開關，依據所述第一預驅動器控制訊號而開啟或關閉。
3. 如申請專利範圍第2項所述的晶片外驅動器，其中所述開關串包括：第三開關，耦接所述第一預驅動器，依據所述讀取訊號而開啟或關閉；第四開關，耦接所述第三開關，依據所述電源電壓而開啟。
4. 如申請專利範圍第1項所述的晶片外驅動器，其中所述第一驅動電路依據所述第一預驅動器控制訊號而處於驅動力調整模式或迴轉率調整模式。
5. 如申請專利範圍第1項所述的晶片外驅動器，其中所述第一輸出級包括P型電晶體與N型電晶體，其中所述P型電晶體的汲極耦接至所述N型電晶體的汲極。
6. 如申請專利範圍第1項所述的晶片外驅動器，其中所述第一驅動電路總是被致能的。
7. 如申請專利範圍第6項所述的晶片外驅動器，更包括：多個第二驅動電路，彼此並聯且用以調整所述晶片外驅動器的驅動力，所述多個第二驅動電路的每一者包括：第二預驅動器，接收所述讀取訊號與第二預驅動器控制訊號以開啟或關閉，當所述第二預驅動器開啟時，產生第二輸出級控制訊號；以及第二輸出級，耦接所述第二預驅動器，依據所述第二輸出級控制訊號而產生所述資料訊號。
8. 如申請專利範圍第7項所述的晶片外驅動器，其中所述第二預驅動器包括：反相器，接收所述讀取訊號；第一開關，耦接至所述反相器，依據所述第二預驅動器控制訊號而開啟或關閉所述第一開關；以及第二開關，耦接至所述反相器與所述第一開關，依據所述第二預驅動器控制訊號而開啟或關閉所述第二開關。
9. 如申請專利範圍第7項所述的晶片外驅動器，其中所述多個第二驅動電路與所述第一驅動電路彼此並聯。
10. 如申請專利範圍第7項所述的晶片外驅動器，其中所述第二輸出級包括P型電晶體與N型電晶體，其中所述P型電晶體的汲極耦接至所述N型電晶體的汲極。
11. 如申請專利範圍第7項所述的晶片外驅動器，其中當所述多個第二驅動電路的一者由所述第二預驅動器控制訊號致能且所述第一預驅動器控制訊號與所述第二預驅動器控制訊號為相同邏輯準位時，所述第二驅動電路與所述第一驅動電路的時序相同。