TWI667764B - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

Info

Publication number
TWI667764B
TWI667764B TW107128251A TW107128251A TWI667764B TW I667764 B TWI667764 B TW I667764B TW 107128251 A TW107128251 A TW 107128251A TW 107128251 A TW107128251 A TW 107128251A TW I667764 B TWI667764 B TW I667764B
Authority
TW
Taiwan
Prior art keywords
bonding layer
bonding
layer
semiconductor structure
substrate
Prior art date
Application number
TW107128251A
Other languages
English (en)
Other versions
TW202002222A (zh
Inventor
陳俊
子群 華
胡思平
王家文
王濤
朱繼鋒
丁滔滔
王新勝
宏斌 朱
衛華 程
士寧 楊
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Application granted granted Critical
Publication of TWI667764B publication Critical patent/TWI667764B/zh
Publication of TW202002222A publication Critical patent/TW202002222A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/27444—Manufacturing methods by blanket deposition of the material of the layer connector in gaseous form
    • H01L2224/27452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明涉及一種半導體結構及其形成方法，所述半導體結構包括：第一基底、位於所述第一基底表面上的第一接合層，所述第一接合層的材料包括Si、N和C的介電材料。所述半導體結構的第一接合層在接合時能夠具有較高的接合力。

Description

半導體結構及其形成方法
本發明涉及半導體技術領域，更具體言之，其係關於一種半導體結構及其形成方法。
在3D晶片技術平臺中，通常會將兩片以上形成有半導體元件的晶圓通過晶圓接合(wafer bonding)技術進行接合，以提高晶片的積集度。現有的晶圓接合技術，在晶圓接合面上採用的接合薄膜多為氧化矽或氮化矽薄膜。
現有技術中採用氧化矽和氮化矽薄膜作為接合薄膜，然而其接合強度不夠，導致製程中容易出現缺陷，產品良率因而受到影響。
再者，接合薄膜內還形成有金屬連接結構，在混合接合(hybrid bonding)的過程中，所述金屬連接結構容易在接合介面出現擴散現象，導致產品性能受到影響。
因此，如何提高晶圓接合的品質，是目前亟待解決的問題。
本發明所要解決的技術問題是，提供一種半導體結構及其形成方法。
本發明提供一種半導體結構，所述半導體結構包括：第一基底、在所述第一基底表面上的第一接合層，所述第一接合層的材料包括Si、N和C的介 質材料。
可選的，所述第一接合層中，C的原子濃度大於0且小於50%。
可選的，所述第一接合層中，C的原子濃度均勻分佈。
可選的，所述第一接合層中，C的原子濃度隨著第一接合層厚度增加而逐漸改變。
可選的，所述第一接合層中的緻密度隨著厚度增加而逐漸改變。
可選的，所述第一接合層的厚度大於100埃(Å)。
可選的，還包括：第二基底，所述第二基底表面形成有第二接合層，所述第二接合層與所述第一接合層表面相對接合固定。
可選的，所述第二接合層的材料與所述第一接合層的材料相同。
可選的，還包括：貫穿所述第一接合層的第一接合墊、貫穿所述第二接合層的第二接合墊、所述第一接合墊與第二接合墊相對接合連接。
本發明的技術方案還提供半導體結構的形成方法，包括：提供第一基底、在所述第一基底表面形成第一接合層，所述第一接合層的材料包括Si、N和C的介電材料。
可選的，採用化學氣相沉積製程形成所述第一接合層。
可選的，所述第一接合層中，C的原子濃度大於0且小於50%。
可選的，所述第一接合層中C的原子濃度均勻分佈。
可選的，所述第一接合層中C的原子濃度隨著第一接合層厚度增加而逐漸改變。
可選的，所述第一接合層中的緻密度隨著厚度增加而逐漸改變。
可選的，所述第一接合層的厚度大於100埃(Å)。
可選的，還包括：第二基底，所述第二基底表面形成有第二接合層，將所述第二接合層表面與所述第一接合層表面相對接合固定。
可選的，所述第二接合層與所述第一接合層的材料相同。
可選的，還包括：形成貫穿所述第一接合層的第一接合墊、形成貫穿所述第二接合層的第二接合墊、在將所述第二接合層表面與所述第一接合層表面相對接合固定的同時，將所述第一接合墊與第二接合墊相對接合連接。
本發明的半導體結構的第一接合層的材料包括Si、N和C的介電材料，其在接合時能夠具有較高的接合力，並且能夠阻擋金屬材料在接合介面擴散，從而提高形成的半導體結構的性能。
100‧‧‧第一基底
101‧‧‧第一半導體基底
102‧‧‧第一元件層
200‧‧‧第一接合層
300‧‧‧第二基底
301‧‧‧第二半導體基底
302‧‧‧第二元件層
400‧‧‧第二接合層
501‧‧‧第一接合墊
502‧‧‧第二接合墊
600‧‧‧第三基底
700‧‧‧第三接合層
701‧‧‧第三接合墊
800‧‧‧第四接合層
801‧‧‧第四接合墊
第1圖至第4圖為本發明一具體實施方式的半導體結構的形成過程的結構示意圖；第5圖為本發明一具體實施方式的半導體結構的結構示意圖；以及第6圖為本發明一具體實施方式的半導體結構的結構示意圖。
下面結合附圖對本發明提供的半導體結構及其形成方法的具體實施方式做詳細說明。
請參考第1圖至第4圖，為本發明一具體實施方式的半導體結構的形成過程的結構示意圖。
請參考第1圖，提供第一基底100。
所述第一基底100包括第一半導體基底101、形成於所述第一半導體基底101表面的第一元件層102。
所述第一半導體基底101可以為單晶矽基底、鍺(Ge)基底、矽鍺(SiGe) 基底、矽覆絕緣基底(SOI)或鍺覆絕緣基底(GOI)等。根據元件的實際需求，可以選擇合適的第一半導體基底101，於此不作限定。該具體實施方式中，所述第一半導體基底101為單晶矽晶圓。
所述第一元件層102包括形成於所述半導體基底101上的半導體元件、連接所述半導體元件的金屬互連結構、覆蓋所述半導體元件以及金屬互連結構的介電層等。所述第一元件層102可以為多層或單層結構。在一個具體實施方式中，所述第一元件層102包括介電層以及形成於介電層內的3D NAND結構。
請參考第2圖，在所述第一基底100表面形成第一接合層200，所述第一接合層的材料包括矽(Si)、氮(N)和碳(C)的介電材料。
可以採用化學氣相沉積製程來形成所述第一接合層200。該具體實施方式中，採用電漿輔助化學氣相沉積(PECVD)製程來形成所述第一接合層200。
所述第一接合層200的材料為包括S)、N和C的介電材料，基於化學氣相沉積製程中採用的反應氣體以及具體產品的需求，所述第一接合層200內還可以摻雜有氧(O)、氫(H)、磷(P)、氟(F)等元素中的至少一種。例如，所述第一接合層200的材料可以為摻碳氮化矽、摻碳氮氧化矽、摻氮碳氧化矽等。
在一個具體實施方式中，採用PECVD製程形成所述第一接合層200，採用的反應氣體包括：三甲基矽烷或四甲基矽烷中的其中一種以及NH3，三甲基矽烷或四甲基矽烷與NH3的流量比大於0.5，射頻功率大於300W。
在其他具體實施方式中，還可以通過對介電材料進行處理來形成所述第一接合層200。例如，在第一基底100表面形成氮化矽薄膜後，對所述氮化矽薄膜進行氮摻雜，形成第一接合層200。可以根據待形成的第一接合層200材料選擇合適的介電薄膜材料以及薄膜處理方式。
通過控制形成所述第一接合層200的製程參數，可以調整所述第一接合層200內各組分的濃度，對第一接合層200與第一元件層102之間的黏著力、第 一接合層200的介電係數以及與其他接合層進行接合後的接合力進行調整。
所述第一接合層200中的C能夠有效提高所述第一接合層201在接合過程中與其他接合層之間的接合力。C濃度越高，與其他接合層之間進行接合時產生的接合力越大。在一個具體實施方式中，所述第一接合層200中C的原子濃度大於0，小於50%。
由於不同材料層之間的黏著力與介面兩側的材料組成相關，材料組成越接近，黏著力越強。為了進一步增強所述第一接合層200與所述第一元件層102之間的黏著力，可以在形成所述第一接合層200的過程中逐漸調整製程參數，使得所述第一接合層200內的組成濃度逐漸發生變化，使得所述第一接合層200與所述第一元件層102介面兩側的材料組成接近。在一個具體實施方式中，在形成所述第一接合層200的過程中，隨著第一接合層200厚度的增加，通過調整沉積製程的參數，使得C的原子濃度隨著第一接合層200厚度增加而逐漸改變，使得所述第一接合層200表面的C原子濃度最大。在其他具體實施方式中，也可以使得C的原子濃度隨著第一接合層200厚度增加而逐漸減小或者先逐漸增大再逐漸減小。在其他具體實施方式中，在形成所述第一接合層200的過程中，保持沉積製程的參數不變，使得第一接合層200中各元素的原子濃度在不同的厚度位置處保持穩定不變。
在另一具體實施方式中，也可以透過調整製程參數來使得形成的所述第一接合層200的緻密度隨厚度增加而逐漸改變。例如自所述第一元件層102表面向上，所述第一接合層200的緻密度逐漸增大、逐漸減小或者先增大後減小。所述第一接合層200與第一元件層102介面處密度接近。
所述第一接合層201的厚度不能過小，以確保在將所述第一接合層200與其他接合層進行接合時，所述第一接合層200具有足夠的接合厚度。在一個具體實施方式中，所述第一接合層200的厚度大於100Å。
請參考第3圖，在另一具體實施方式中，還包括：提供第二基底300、在所述第二基底300表面形成第二接合層400。
所述第二基底300包括第二半導體基底301以及位於所述第二半導體基底201表面的第二元件層302。
採用化學氣相沉積製程在所述第二元件層302表面形成第二接合層400。所述第二接合層400的材料可以為氧化矽或氮化矽。
在該具體實施方式中，所述第二接合層400的材料也可以為包含Si、N和C的介電材料，請參考上述具體實施方式中的第一接合層200的描述，於此不再贅述。在一個具體實施方式中，所述第二接合層400的材料與上述第一接合層200的材料相同。
請參考第4圖，將所述第二接合層400與所述第一接合層200的表面相對接合固定。
所述第二接合層400與第一接合層200內均含有C，部分C以-CH3的形式存在，-CH3更易被氧化為-OH，並在接合過程中形成Si-O鍵，使得在接合介面上能夠形成更多的矽氧鍵，從而形成較強的接合力。在一個具體實施方式中，所述第二接合層400與第一接合層200之間的接合力大於1.7焦耳/平方公尺(J/m2)。而現有技術中在採用不含C的接合層進行接合的場合中，通常其接合力小於1.5J/m2。
在一個具體實施方式中，所述第一基底100為形成有3D NAND記憶體結構的基底，而所述第二基底200為形成有週邊電路的基底。
在其他具體實施方式中，還可以在基底的兩側表面均形成上述接合層，以實現多層接合。
請參考第5圖，在另一具體實施方式中，還包括：形成貫穿所述第一接合層200的第一接合墊501、形成貫穿所述第二接合層400的第二接合墊502、在 將所述第二接合層400表面與所述第一接合層200的表面相對接合固定的同時，將所述第一接合墊501與第二接合墊502相對接合連接。
所述第一接合墊501和第二接合墊502可以分別連接至所述第一元件層102和第二元件層302內的半導體器件以及金屬互連層。
所述第一接合墊501的形成方法包括：對所述第一接合層200進行圖形化製程，形成貫穿所述第一接合層200的開口、在所述開口內填充金屬材料並進行平坦化，以形成填滿所述開口的第一接合墊501。採用相同的方法在所述第二接合層400內形成所述第二接合墊502。將所述第一接合墊501與第二接合墊502接合連接，可以實現所述第一元件層102和第二元件層302內的半導體元件之間的電連接。
所述第一接合墊501和第二接合墊502的材料可以是Cu、W等金屬材料。所述第一接合層200和第一接合層400內含有C，能夠有效阻擋所述第一接合墊501和第二接合墊502的材料在接合介面發生擴散，從而提高所述半導體結構的性能。
上述方法還用於多片基底接合。
請參考第6圖，在本發明一具體實施方式中，還包括提供第三基底600，在所述第三基底600的相對兩側表面分別形成第三接合層700和第四接合層800、將所述第三接合層700與第一接合層200的表面相對接合固定，將所述第四接合層800與第二接合層400的表面接合固定，形成三層接合結構。
所述第三接合層700和第四接合層800的材料與形成方法請參照上述具體實施方式中第一接合層200的材料與形成方法，於此不再贅述。
該具體實施方式中，還包括在第三接合層700內形成第三接合墊701，在第四接合層800內形成第四接合墊801，將所述第三接合墊701與第一接合墊501接合連接，將所述第四接合墊801與第二接合墊502接合連接。
在其他具體實施方式中，還可以採用上述方法形成四層以上的接合結構。
上述具體實施方式，在基底表面形成接合層，所述接合層的材料為包含Si、N和C的介質材料，在接合後也能在接合表面具有較強的接合力，並且能夠阻擋金屬材料在接合介面的擴散，從而提高形成的半導體結構的性能。
需說明的是，在本發明的技術方案中，半導體結構中各個基底內的半導體元件類型並不應侷限於所給實施例，除了3D NAND之外，其可以為互補式金屬氧化物半導體(CMOS)電路、影像感測器(CIS)電路、薄膜電晶體(TFT)電路等等。
本發明的具體實施方式還提供一種半導體結構。
請參考第2圖，為本發明一具體實施方式的半導體結構的結構示意圖。
所述半導體結構，包括：第一基底100、位於所述第一基底100表面的第一接合層200，所述第一接合層200材料包括Si、N和C的介電材料。
所述第一基底100包括第一半導體基底101、形成於所述第一半導體基底101表面的第一元件層102。
所述第一半導體基底101可以為單晶矽基底、Ge基底、SiGe基底、SOI或GOI等。根據元件的實際需求，可以選擇合適的第一半導體基底101，於此不作限定。該具體實施方式中，所述第一半導體基底101為單晶矽晶圓。
所述第一元件層102包括形成與所述半導體基底101上的半導體元件、連接所述半導體元件的金屬互連結構、覆蓋所述半導體元件以及金屬互連結構的介電層等。所述第一元件層102可以為多層或單層結構。在一個具體實施方式中，所述第一元件層102包括介電層以及形成於介電層內的3D NAND結構。
所述第一接合層200的材料為包括Si、N和C的介電材料。基於形成所 述第一接合層200的製程以及具體的產品需求，所述第一接合層200內還可以摻雜有O、H、P、F等元素中的至少一種。例如，所述第一接合層200的材料可以為摻碳氮化矽、摻碳氮氧化矽、摻氮碳氧化矽等。
通過控制形成所述第一接合層200的製程參數，可以調整所述第一接合層200內各組成的濃度，對所述第一接合層200與第一元件層102之間的黏著力、所述第一接合層200的介電係數以及與其他接合層進行接合後的接合力進行調整。
所述第一接合層200中的C能夠有效提高所述第一接合層200在接合過程中與其他接合層之間的接合力。C濃度越高，與其他接合層之間進行接合時產生的接合力越大。在一個具體實施方式中，所述第一接合層200中C的原子濃度大於0且小於50%。
由於不同材料層之間的黏著力與介面兩側的材料組成相關，材料組成越接近，黏著力越強。為了進一步增強所述第一接合層200與所述第一元件層102之間的黏著力，所述第一接合層200內的組成濃度隨著厚度逐漸發生變化，使得所述第一接合層200與所述第一元件層102介面兩側的材料組成接近。在一個具體實施方式中，隨著第一接合層200厚度的增加，第一接合層200內的C原子濃度會隨著第一接合層200厚度增加而逐漸增大，使得所述第一接合層200表面的C的原子濃度最大。在其他具體實施方式中，第一接合層200內的C的原子濃度隨第一接合層200厚度增加而逐漸減小或者先逐漸增大再逐漸減小。在其他具體實施方式中，所述第一接合層200中各元素在不同厚度位置處保持穩定不變，具有均勻分佈的原子濃度。
在另一具體實施方式中，所述第一接合層200的緻密度會隨著厚度增加而逐漸改變，例如自所述第一元件層102表面向上，所述第一接合層200的緻密度逐漸增大、逐漸減小或者先增大後減小。所述第一接合層200與第一元件層102 介面處密度接近。
所述第一接合層200的厚度不能過小，以確保所述第一接合層200與其他接合層進行接合時，所述第一接合層200會具有足夠的接合厚度。在一個具體實施方式中，所述第一接合層200的厚度大於100Å。
請參考第4圖，為本發明另一具體實施方式的半導體結構的示意圖。
該具體實施方式中，所述半導體結構還包括：第二基底300，所述第二基底300表面形成有第二接合層400，所述第二接合層400與所述第一接合層200的表面相對接合固定。
所述第二基底300包括第二半導體基底301以及位於所述第二半導體基底201表面的第二元件層302。所述第二接合層400的材料可以為氧化矽或氮化矽。所述第二接合層400的材料也可以為包含Si、N和C的介電材料，具體請參考上述具體實施方式中關於第一接合層200的描述，於此不再贅述。在一個具體實施方式中，所述第二接合層400的材料與上述第一接合層200的材料相同。
所述第二接合層400與所述第一接合層200的表面相對接合固定，由於所述第二接合層400與第一接合層200內均含有C，部分C以-CH3的形式存在，-CH3更易被氧化為-OH，並在接合過程中形成Si-O鍵，使得在接合介面上能夠形成更多的矽氧鍵，從而形成較強的接合力。
在其他具體實施方式中，所述半導體結構可以包括三個以上的基底，相鄰基底之間均通過本發明具體實施方式中的接合層進行接合。
請參考第5圖，為發明另一具體實施方式的半導體結構的結構示意圖。
該具體實施方式中，所述半導體結構還包括：貫穿所述第一接合層200的第一接合墊501、貫穿所述第二接合層400的第二接合墊502、所述第二接合層400表面與所述第一接合層200的表面相對接合固定且所述第一接合墊501與第 二接合墊502相對接合連接。
所述第一接合墊501和第二接合墊502可以分別連接至所述第一元件層102和第二元件層302內的半導體元件以及金屬互連層。
所述第一接合墊501和第二接合墊502的材料可以是Cu、W等金屬材料。所述第一接合層200和第二接合層400內含有C，能夠有效阻擋所述第一接合接合墊501和第二接合墊502的材料在接合介面發生擴散，從而提高所述半導體結構的性能。
在一個具體實施方式中，所述第一基底100為形成有3D NAND記憶體結構的基底，而所述第二基底200為形成有週邊電路的基底。
請參考第6圖，為本發明另一具體實施方式的半導體結構示意圖。
該具體實施方式中，所述半導體結構還包括：第三基底600，所述第三基底600的相對兩側表面分別形成有第三接合層700和第四接合層800、所述第三接合層700與第一接合層200的表面相對接合固定，所述第四接合層800與第二接合層400的表面接合固定，構成三層接合結構。
所述第三接合層700和第四接合層800的材料和結構，請參考上述具體實施方式中對第一接合層200的具體描述，於此不再贅述。
該具體實施方式中，所述第三接合層700內還形成有第三接合墊701，在第四接合層800內形成有第四接合墊801，所述第三接合墊701與第一接合墊501接合連接，所述第四接合墊801與第二接合墊502接合連接。
在其他具體實施方式中，還可以採用上述方法形成四層以上的接合結構。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (15)

  1. 一種半導體結構，包括：第一基底；以及位在該第一基底的表面上的第一接合層，該第一接合層的材料包括矽、氮及碳的介電材料，其中該第一接合層中的碳原子濃度隨著該第一接合層的厚度增加而逐漸增大，使得該第一接合層的表面的碳原子濃度最大。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第一接合層中的碳原子濃度大於0且小於50%。
  3. 如申請專利範圍第1項所述之半導體結構，其中該第一接合層的緻密度隨著厚度增加而逐漸改變。
  4. 如申請專利範圍第1項所述之半導體結構，其中該第一接合層的厚度大於100Å。
  5. 如申請專利範圍第1項所述之半導體結構，還包括：第二基底，該第二基底的表面形成有第二接合層，該第二接合層與該第一接合層的表面相對接合固定。
  6. 如申請專利範圍第5項所述之半導體結構，其中該第二接合層的材料與該第一接合層的材料相同。
  7. 如申請專利範圍第5項所述之半導體結構，還包括：貫穿該第一接合層的第一接合墊；以及貫穿該第二接合層的第二接合墊，其中該第一接合墊與該第二接合墊相對接合連接。
  8. 一種半導體結構的形成方法，包括：提供第一基底；以及在該第一基底的表面形成第一接合層，該第一接合層的材料為包括矽、氮及碳的介電材料，其中該第一接合層中的碳原子濃度隨著該第一接合層的厚度增加而逐漸增大，使得該第一接合層的表面的碳原子濃度最大。
  9. 如申請專利範圍第8項所述之半導體結構的形成方法，其中該第一接合層採用化學氣相沉積製程形成。
  10. 如申請專利範圍第8項所述之半導體結構的形成方法，其中該第一接合層中的碳原子濃度大於0且小於50%。
  11. 如申請專利範圍第8項所述之半導體結構的形成方法，其中該第一接合層的緻密度隨著厚度增加而逐漸改變。
  12. 如申請專利範圍第8項所述之半導體結構的形成方法，其中該第一接合層的厚度大於100Å。
  13. 如申請專利範圍第8項所述之半導體結構的形成方法，還包括：提供第二基底；在該第二基底的表面形成第二接合層；以及將該第二接合層的表面與該第一接合層的表面相對接合固定。
  14. 如申請專利範圍第13項所述之半導體結構的形成方法，其中該第二接合疊層與該第一接合層的材料相同。
  15. 如申請專利範圍第13項所述之半導體結構的形成方法，還包括：形成貫穿該第一接合層的第一接合墊；形成貫穿該第二接合層的第二接合墊；以及在將該第二接合層的表面與該第一接合層的表面相對接合固定的同時，將該第一接合墊與該第二接合墊相對接合連接。
TW107128251A 2018-06-29 2018-08-14 半導體結構及其形成方法 TWI667764B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
PCT/CN2018/093691 WO2020000377A1 (zh) 2018-06-29 2018-06-29 半导体结构及其形成方法
??PCT/CN2018/093691 2018-06-29
WOPCT/CN2018/093691 2018-06-29

Publications (2)

Publication Number Publication Date
TWI667764B true TWI667764B (zh) 2019-08-01
TW202002222A TW202002222A (zh) 2020-01-01

Family

ID=68316416

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107128251A TWI667764B (zh) 2018-06-29 2018-08-14 半導體結構及其形成方法

Country Status (4)

Country Link
US (3) US20200006275A1 (zh)
CN (2) CN116995059A (zh)
TW (1) TWI667764B (zh)
WO (1) WO2020000377A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148498B (zh) * 2018-08-14 2021-06-15 武汉新芯集成电路制造有限公司 一种高存储容量的三维键合传感器的结构及其制造方法
CN115472494A (zh) * 2021-06-11 2022-12-13 联华电子股份有限公司 用于晶片级接合的半导体结构及接合半导体结构

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012243792A (ja) * 2011-05-16 2012-12-10 Sumitomo Electric Ind Ltd ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系高電子移動度トランジスタおよびその製造方法
CN103589983A (zh) * 2013-11-22 2014-02-19 中国民航大学 一种用于增强碳化钨涂层与钛合金基体结合强度的方法
US8877609B2 (en) * 2011-05-11 2014-11-04 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded substrate having an insulator layer in part of bonded substrate
TWI480936B (zh) * 2009-11-30 2015-04-11 Sony Corp 製造接合基板之方法、接合基板、製造固態成像裝置之方法、固態成像裝置及攝影機
US20150284296A1 (en) * 2012-11-20 2015-10-08 Tokuyama Corporation Metal/ceramic bonding substrate and method for producing same
TWI512150B (zh) * 2013-11-29 2015-12-11 Nat Inst Chung Shan Science & Technology Preparation of copper - clad copper - clad copper clad copper
JP6048541B2 (ja) * 2012-02-01 2016-12-21 三菱マテリアル株式会社 パワーモジュール用基板、ヒートシンク付パワーモジュール用基板、パワーモジュール及びパワーモジュール用基板の製造方法、並びに、銅部材接合用ペースト
US20170034905A1 (en) * 2012-02-01 2017-02-02 Mitsubishi Materials Corporation Power module substrate, power module substrate with heat sink, power module, method of manufacturing power module substrate, and copper member-bonding paste

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526768A (en) * 1994-02-03 1996-06-18 Harris Corporation Method for providing a silicon and diamond substrate having a carbon to silicon transition layer and apparatus thereof
US5869149A (en) * 1997-06-30 1999-02-09 Lam Research Corporation Method for preparing nitrogen surface treated fluorine doped silicon dioxide films
US6953984B2 (en) * 2000-06-23 2005-10-11 International Business Machines Corporation Hydrogenated oxidized silicon carbon material
US7384693B2 (en) * 2004-04-28 2008-06-10 Intel Corporation Diamond-like carbon films with low dielectric constant and high mechanical strength
US8779600B2 (en) * 2012-01-05 2014-07-15 International Business Machines Corporation Interlevel dielectric stack for interconnect structures
CN105226008B (zh) * 2014-06-27 2018-07-10 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN105304554B (zh) * 2014-07-28 2018-06-29 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN108122823B (zh) * 2016-11-30 2020-11-03 中芯国际集成电路制造(上海)有限公司 晶圆键合方法及晶圆键合结构
CN107394058B (zh) * 2017-07-31 2019-11-12 上海天马有机发光显示技术有限公司 一种有机发光显示面板，其显示装置及其制作方法
US10692826B2 (en) * 2017-09-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
CN117080201A (zh) * 2018-06-29 2023-11-17 长江存储科技有限责任公司 半导体结构及其形成方法
CN112567506B (zh) * 2018-06-29 2022-07-29 长江存储科技有限责任公司 半导体结构及其形成方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI480936B (zh) * 2009-11-30 2015-04-11 Sony Corp 製造接合基板之方法、接合基板、製造固態成像裝置之方法、固態成像裝置及攝影機
US20170084647A1 (en) * 2009-11-30 2017-03-23 Sony Corporation Method of manufacturing bonded substrate, bonded substrate, method of manufacturing solid-state imaging apparatus, solid-state imaging apparatus, and camera
US8877609B2 (en) * 2011-05-11 2014-11-04 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded substrate having an insulator layer in part of bonded substrate
JP2012243792A (ja) * 2011-05-16 2012-12-10 Sumitomo Electric Ind Ltd ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系高電子移動度トランジスタおよびその製造方法
JP6048541B2 (ja) * 2012-02-01 2016-12-21 三菱マテリアル株式会社 パワーモジュール用基板、ヒートシンク付パワーモジュール用基板、パワーモジュール及びパワーモジュール用基板の製造方法、並びに、銅部材接合用ペースト
US20170034905A1 (en) * 2012-02-01 2017-02-02 Mitsubishi Materials Corporation Power module substrate, power module substrate with heat sink, power module, method of manufacturing power module substrate, and copper member-bonding paste
US20150284296A1 (en) * 2012-11-20 2015-10-08 Tokuyama Corporation Metal/ceramic bonding substrate and method for producing same
CN103589983A (zh) * 2013-11-22 2014-02-19 中国民航大学 一种用于增强碳化钨涂层与钛合金基体结合强度的方法
TWI512150B (zh) * 2013-11-29 2015-12-11 Nat Inst Chung Shan Science & Technology Preparation of copper - clad copper - clad copper clad copper

Also Published As

Publication number Publication date
CN112567521B (zh) 2023-09-01
US20210398932A1 (en) 2021-12-23
TW202002222A (zh) 2020-01-01
US20230005873A1 (en) 2023-01-05
CN112567521A (zh) 2021-03-26
WO2020000377A1 (zh) 2020-01-02
CN116995059A (zh) 2023-11-03
US20200006275A1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
TWI710001B (zh) 半導體結構及其形成方法
US20230005873A1 (en) Semiconductor structure and method of forming the same
US20220216178A1 (en) Semiconductor structure and method of forming the same
CN112567506B (zh) 半导体结构及其形成方法
TWI668860B (zh) 半導體結構及其形成方法
JP2005222994A (ja) 半導体装置及びその製造方法
JP2010517307A (ja) 誘電体キャップ層
JP2981366B2 (ja) 半導体装置の製造方法
JP3315907B2 (ja) 半導体装置の製造方法
TW468262B (en) Copper damascene process to enhance the reliability of electrical characteristics
JPH07142578A (ja) 半導体装置及びその製造方法
JPH11219951A (ja) 半導体装置の製造方法及び製造装置
CN105826237A (zh) 互连结构及其形成方法
JP2005340262A (ja) 半導体装置および半導体装置の製造方法