CN112567521B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112567521B
CN112567521B CN201880096611.7A CN201880096611A CN112567521B CN 112567521 B CN112567521 B CN 112567521B CN 201880096611 A CN201880096611 A CN 201880096611A CN 112567521 B CN112567521 B CN 112567521B
Authority
CN
China
Prior art keywords
bonding layer
bonding
layer
substrate
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880096611.7A
Other languages
English (en)
Other versions
CN112567521A (zh
Inventor
陈俊
华子群
胡思平
王家文
王涛
朱继锋
丁滔滔
王新胜
朱宏斌
程卫华
杨士宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202311005995.6A priority Critical patent/CN116995059A/zh
Publication of CN112567521A publication Critical patent/CN112567521A/zh
Application granted granted Critical
Publication of CN112567521B publication Critical patent/CN112567521B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/27444—Manufacturing methods by blanket deposition of the material of the layer connector in gaseous form
    • H01L2224/27452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体结构及其形成方法，半导体结构包括：第一基底(100)；位于第一基底表面的第一键合层(200)，第一键合层的材料为包含Si、N和C的介质材料。半导体结构的第一键合层在键合时能够具有较高的键合力。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在3D的芯片技术平台中，通常会将两片及以上形成有半导体器件的结构通过晶圆键合技术进行键合，以提高芯片的集成度。现有的晶圆键合技术，在晶圆键合面上采用的键合薄膜多为氧化硅或氮化硅薄膜。
现有技术中，采用氧化硅和氮化硅薄膜作为键合薄膜，键合强度不够，导致工艺过程中容易出现缺陷，产品良率受到影响。
并且，键合薄膜内还形成有金属连接结构，在混合键合的过程中，所述金属连接结构容易在键合界面出现扩散现象，导致产品性能受到影响。
因此，如何提高晶圆键合的质量，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种半导体结构及其形成方法。
本发明提供一种半导体结构，所述半导体结构包括：第一基底；位于所述第一基底表面的第一键合层，所述第一键合层的材料为包含Si、N和C的介质材料。
可选的，所述第一键合层中，C的原子浓度大于0且小于50％。
可选的，所述第一键合层中，C的原子浓度均匀分布。
可选的，所述第一键合层中，C的原子浓度随第一键合层厚度增加而逐渐改变。
可选的，所述第一键合层的致密度随厚度增加而逐渐改变。
可选的，所述第一键合层的厚度大于
可选的，还包括：第二基底，所述第二基底表面形成有第二键合层，所述第二键合层与所述第一键合层表面相对键合固定。
可选的，所述第二键合层的材料与所述第一键合层的材料相同。
可选的，还包括：贯穿所述第一键合层的第一键合垫；贯穿所述第二键合层的第二键合垫；所述第一键合垫与第二键合垫相对键合连接。
本发明的技术方案还提供一种半导体结构的形成方法，包括：提供第一基底；在所述第一基底表面形成第一键合层，所述第一键合层的材料为包含Si、N和C的介质材料。
可选的，采用化学气相沉积工艺形成所述第一键合层。
可选的，所述第一键合层中，C的原子浓度大于0且小于50％。
可选的，所述第一键合层中，C的原子浓度均匀分布。
可选的，所述第一键合层中，C的原子浓度随第一键合层厚度增加而逐渐改变。
可选的，所述第一键合层的致密度随厚度增加而逐渐改变。
可选的，所述第一键合层的厚度大于
可选的，还包括：提供第二基底；在所述第二基底表面形成第二键合层；将所述第二键合层表面与所述第一键合层表面相对键合固定。
可选的，所述第二键合层与所述第一键合层的材料相同。
可选的，还包括：形成贯穿所述第一键合层的第一键合垫；形成贯穿所述第二键合层的第二键合垫；在将所述第二键合层表面与所述第一键合层表面相对键合固定的同时，将所述第一键合垫与第二键合垫相对键合连接。
本发明的半导体结构的第一键合层的材料为包含Si、N和C的介质材料，在键合时能够具有较高的键合力，并且能够阻挡金属材料在键合界面的扩散，从而提高形成的半导体结构的性能。
附图说明
图1至图4为本发明一具体实施方式的半导体结构的形成过程的结构示意图；
图5为本发明一具体实施方式的半导体结构的示意图；
图6为本发明一具体实施方式的半导体结构的示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
请参考图1至图4，为本发明一具体实施方式的半导体结构的形成过程的结构示意图。
请参考图1，提供第一基底100。
所述第一基底100包括第一半导体衬底101、形成于所述第一半导体衬底101表面的第一器件层102。
所述第一半导体衬底101可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的第一半导体衬底101，在此不作限定。该具体实施方式中，所述第一半导体衬底101为单晶硅晶圆。
所述第一器件层102包括形成于所述半导体衬底101上的半导体器件、连接所述半导体器件的金属互连结构、覆盖所述半导体器件以及金属互连结构的介质层等。所述第一器件层102可以为多层或单层结构。在一个具体实施方式中，所述第一器件层102包括介质层以及形成于介质层内的3D NAND结构。
请参考图2，在所述第一基底100表面形成第一键合层200，所述第一键合层的材料为包含Si、N和C的介质材料。
可以采用化学气相沉积工艺，形成所述第一键合层200。该具体实施方式中，采用等离子体化学气相沉积工艺形成所述第一键合层200。
所述第一键合层200的材料为包含Si、N和C的介质材料，基于化学气相沉积工艺中采用的反应气体，以及具体产品的需求，所述第一键合层200内还可以掺杂有O、H、P、F等元素中的至少一种。所述第一键合层200的材料可以为掺碳氮化硅、掺碳氮氧化硅、掺氮碳氧化硅等。
在一个具体实施方式中，采用等离子化学气相沉积工艺形成所述第一键合层200，采用的反应气体包括：三甲基硅烷或四甲基硅烷中的一种以及NH3，三甲基硅烷或四甲基硅烷与NH3的流量比大于0.5，射频功率大于300W。
在其他具体实施方式中，还可以通过对介质材料进行处理形成所述第一键合层200。例如，在所述第一基底100表面形成氮化硅薄膜，并对所述氮化硅薄膜进行碳掺杂，形成所述第一键合层200。可以根据待形成的第一键合层200的材料选择合适的介质薄膜材料以及薄膜处理方式。
通过控制所述第一键合层200的形成工艺参数，可以调整所述第一键合层200内各组分的浓度，对所述第一键合层200与第一器件层102之间的粘附力、第一键合层200的介电系数以及与其他键合层进行键合后的键合力进行调整。
所述第一键合层200中的C能够有效提高所述第一键合层201在键合过程中，与其他键合层之间的键合力。C浓度越高，与其他键合层之间进行键合时产生的键合力越大。在一个具体实施方式中，所述第一键合层200中，C的原子浓度大于0且小于50％。
由于不同材料层之间的粘附力与界面两侧的材料组分相关，材料组分越接近，粘附力越强。为了进一步增强所述第一键合层200与所述第一器件层102之间的粘附力，可以在形成所述第一键合层200的过程中，逐渐调整工艺参数，使得所述第一键合层200内的组分浓度逐渐发生变化，使得所述第一键合层200与所述第一器件层102界面两侧的材料组分接近。在一个具体实施方式中，在形成所述第一键合层200的过程中，随着第一键合层200厚度的增加，通过调整沉积工艺的参数，使得C的原子浓度随第一键合层200厚度增加而逐渐增大，使得所述第一键合层200表面的C的原子浓度最大。在其他具体实施方式中，也可以使得C的原子浓度随第一键合层200厚度增加而逐渐减小或者先逐渐增大再逐渐减小。在其他具体实施方式中，在形成所述第一键合层200的过程中，保持沉积工艺参数不变，使得第一键合层200中各元素在不同厚度位置处保持稳定不变。
在另一具体实施方式中，也可以通过调整行程工艺参数，使得形成的所述第一键合层200的致密度随厚度增加而逐渐改变。例如自所述第一器件层102表面向上，所述第一键合层200的致密度逐渐增大、逐渐减小或者先增大后减小。所述第一键合层200与第一器件层102界面处密度接近。
所述第一键合层200的厚度不能过小，以确保在将所述第一键合层200与其他键合层进行键合时，所述第一键合层200具有足够的键合厚度。在一个具体实施方式中，所述第一键合层200的厚度大于
请参考图3，在另一具体实施方式中，还包括：提供第二基底300；在所述第二基底300表面形成第二键合层400。
所述第二基底300包括第二半导体衬底301以及位于所述第二半导体衬底201表面的第二器件层302。
采用化学气相沉积工艺在所述第二器件层302表面形成第二键合层400，所述第二键合层400的材料可以为氧化硅或氮化硅。
在该具体实施方式中，所述第二键合层400的材料也可以为包含Si、N和C的介质材料，请参考上述具体实施方式中的第一键合层200的描述，在此不再赘述。在一个具体实施方式中，所述第二键合层400的材料与上述第一键合层200的材料相同。
请参考图4，将所述第二键合层400所述第一键合层200表面相对键合固定。
所述第二键合层400与第一键合层200内均含有C，部分C以-CH3的形式存在，-CH3更易被氧化为-OH，并在键合过程中形成Si-O键，使得在键合界面上能够形成更多的硅氧键，从而形成较强的键合力。在一个具体实施方式中，所述第二键合层400与第一键合层200之间的键合力大于1.7J/M2，而现有技术中采用不含C的键合层进行键合，通常键合力小于1.5J/M2。
在一个具体实施方式中，所述第一基底100为形成有3D NAND存储结构的基底，而所述第二基底200为形成有外围电路的基底。
在其他具体实施方式中，还可以在基底的两侧表面均形成上述键合层，以实现多层键合。
请参考图5，在另一具体实施方式中，还包括：形成贯穿所述第一键合层200的第一键合垫501；形成贯穿所述第二键合层400的第二键合垫502；在将所述第二键合层400表面与所述第一键合层200表面相对键合固定的同时，将所述第一键合垫501与第二键合垫502相对键合连接。
所述第一键合垫501和第二键合垫502可以分别连接至所述第一器件层102和第二器件层302内的半导体器件以及金属互连层。
所述第一键合垫501的形成方法包括：对所述第一键合层200进行图形化，形成贯穿所述第一键合层200的开口；在所述开口内填充金属材料，并进行平坦化，形成填充满所述开口的第一键合垫501。采用相同的方法在所述第二键合层400内形成所述第二键合垫502。将所述第一键合垫501与第二键合垫502键合连接，可以实现所述第一器件层102和第二器件层302内的半导体器件之间的电连接。
所述第一键合垫501和第二键合垫502的材料可以是Cu、W等金属材料。所述第一键合层200和第二键合层400内含有C，能够有效阻挡所述第一键合垫501和第二键合垫502的材料在键合界面发生扩散，从而提高所述半导体结构的性能。
上述方法还用于多片基底键合。
请参考图6，在本发明一具体实施方式中，还包括提供第三基底600，在所述第三基底600的相对两侧表面分别形成第三键合层700和第四键合层800；将所述第三键合层700与第一键合层200表面相对键合固定，将所述第四键合层800与第二键合层400表面键合固定，形成三层键合结构。
所述第三键合层700和第四键合层800的材料与形成方法请参照上述具体实施方式中第一键合层200的材料与形成方法，在此不再赘述。
该具体实施方式中，还包括在第三键合层700内形成第三键合垫701，在第四键合层800内形成第四键合垫801，将所述第三键合垫701与第一键合垫501键合连接，将所述第四键合垫801与第二键合垫502键合连接。
在其他具体实施方式中，还可以采用上述方法形成四层以上的键合结构。
上述具体实施方式，在基底表面形成键合层，所述键合层的材料为包含Si、N和C的介质材料，在键合后也能在键合表面具有较强的键合力，并且能够阻挡金属材料在键合界面的扩散，从而提高形成的半导体结构的性能。
需说明的是，在本发明的技术方案中，半导体结构中各个基底内的半导体器件类型并不应局限于所给实施例，除了3D NAND之外，其可以为CMOS电路、CIS电路、TFT电路等等。
本发明的具体实施方式还提供一种半导体结构。
请参考图2，为本发明一具体实施方式的半导体结构的结构示意图。
所述半导体结构，包括：第一基底100；位于所述第一基底100表面的第一键合层200，所述第一键合层200材料为包含Si、N和C的介质材料。
所述第一基底100包括第一半导体衬底101、形成于所述第一半导体衬底101表面的第一器件层102。
所述第一半导体衬底101可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等；根据器件的实际需求，可以选择合适的第一半导体衬底101，在此不作限定。该具体实施方式中，所述第一半导体衬底101为单晶硅晶圆。
所述第一器件层102包括形成于所述半导体衬底101上的半导体器件、连接所述半导体器件的金属互连结构、覆盖所述半导体器件以及金属互连结构的介质层等。所述第一器件层102可以为多层或单层结构。在一个具体实施方式中，所述第一器件层102包括介质层以及形成于介质层内的3D NAND结构。
所述第一键合层200的材料为包含Si、N和C的介质材料，基于所述第一键合层200的形成工艺以及具体产品的需求，所述第一键合层200内还可以掺杂有O、H、P、F等元素中的至少一种。所述第一键合层200的材料可以为掺碳氮化硅、掺碳氮氧化硅、掺氮碳氧化硅等。
通过控制所述第一键合层200的形成工艺参数，可以调整所述第一键合层200内各组分的浓度，对所述第一键合层200与第一器件层102之间的粘附力、所述第一键合层200的介电系数以及与其他键合层进行键合后的键合力进行调整。
所述第一键合层200中的C能够有效提高所述第一键合层200在键合过程中，与其他键合层之间的键合力。C浓度越高，与其他键合层之间进行键合时产生的键合力越大。在一个具体实施方式中，所述第一键合层200中，C的原子浓度大于0且小于50％。
由于不同材料层之间的粘附力与界面两侧的材料组分相关，材料组分越接近，粘附力越强。为了进一步增强所述第一键合层200与所述第一器件层102之间的粘附力，所述第一键合层200内的组分浓度也可以随厚度逐渐变化，使得所述第一键合层200与所述第一器件层102界面两侧的材料组分接近。在一个具体实施方式中，随着第一键合层200厚度的增加，第一键合层200内的C原子浓度随第一键合层200厚度增加而逐渐增大，使得所述第一键合层200表面的C的原子浓度最大。在其他具体实施方式中，第一键合层200内的C的原子浓度随第一键合层200厚度增加而逐渐减小或者先逐渐增大再逐渐减小。在其他具体实施方式中，所述第一键合层200中各元素在不同厚度位置处保持稳定不变，具有均匀分布的原子浓度。
在另一具体实施方式中，所述第一键合层200的致密度随厚度增加而逐渐改变，例如自所述第一器件层102表面向上，所述第一键合层200的致密度逐渐增大、逐渐减小或者先增大后减小。所述第一键合层200与第一器件层102界面处密度接近。
所述第一键合层200的厚度不能过小，以确保所述第一键合层200与其他键合层进行键合时，所述第一键合层200具有足够的键合厚度。在一个具体实施方式中，所述第一键合层200的厚度大于
请参考图4，为本发明另一具体实施方式的半导体结构的示意图。
该具体实施方式中，所述半导体结构还包括：第二基底300，所述第二基底300表面形成有第二键合层400，所述第二键合层400与所述第一键合层200表面相对键合固定。
所述第二基底300包括第二半导体衬底301以及位于所述第二半导体衬底201表面的第二器件层302。所述第二键合层400的材料可以为氧化硅或氮化硅。所述第二键合层400的材料也可以为包含Si、N和C的介质材料，具体请参考上述具体实施方式中的第一键合层200的描述，在此不再赘述。在一个具体实施方式中，所述第二键合层400的材料与上述第一键合层200的材料相同。
所述第二键合层400与所述第一键合层200的表面相对键合固定，由于所述第二键合层400与第一键合层200内均含有C，部分C以-CH3的形式存在，-CH3更易被氧化为-OH，并在键合过程中形成Si-O键，使得在键合界面上形成较多的硅氧键，从而形成较强的键合力。
在其他具体实施方式中，所述半导体结构可以包括三个以上的基底，相邻基底之间均通过本发明具体实施方式中的键合层进行键合。
请参考图5，为发明另一具体实施方式的半导体结构的结构示意图。
该具体实施方式中，所述半导体结构还包括：贯穿所述第一键合层200的第一键合垫501；贯穿所述第二键合层400的第二键合垫502；所述第二键合层400表面与所述第一键合层200表面相对键合固定且所述第一键合垫501与第二键合垫502相对键合连接。
所述第一键合垫501和第二键合垫502可以分别连接至所述第一器件层102和第二器件层302内的半导体器件以及金属互连层。
所述第一键合垫501和第二键合垫502的材料可以是Cu、W等金属材料。所述第一键合层200和第二键合层400内含有C，能够有效阻挡所述第一键合垫501和第二键合垫502的材料在键合界面发生扩散，从而提高所述半导体结构的性能。
在一个具体实施方式中，所述第一基底100为形成有3D NAND存储结构的基底，而所述第二基底200为形成有外围电路的基底。
请参考图6，为本发明另一具体实施方式的半导体结构示意图。
该具体实施方式中，所述半导体结构还包括：第三基底600，在所述第三基底600的相对两侧表面形成有第三键合层700和第四键合层800；所述第三键合层700与第一键合层200表面相对键合固定，所述第四键合层800与第二键合层400表面键合固定，形成三层键合结构。
所述第三键合层700和第四键合层800的材料与结构请参照上述具体实施方式中第一键合层200的材料与结构，在此不再赘述。
该具体实施方式中，所述第三键合层700还形成有第三键合垫701，在第四键合层800内形成有第四键合垫801，所述第三键合垫701与第一键合垫501键合连接，所述第四键合垫801与第二键合垫502键合连接。
在其他具体实施方式中，所述半导体结构还可以为四层以上的键合结构。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (11)

1.一种半导体结构，其特征在于，包括：
第一基底；
位于所述第一基底表面的第一键合层，所述第一键合层的材料为包含Si、N和C的介质材料，所述第一键合层内的组分浓度随厚度逐渐发生变化，使得所述第一键合层与所述第一基底界面两侧的材料组分接近；
第二基底，所述第二基底表面形成有第二键合层，所述第二键合层与所述第一键合层表面相对键合固定，所述第二键合层的材料与所述第一键合层的材料相同。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一键合层中，C的原子浓度大于0且小于50％。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一键合层的致密度随厚度增加而逐渐改变。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一键合层的厚度大于
5.根据权利要求1所述的半导体结构，其特征在于，还包括：贯穿所述第一键合层的第一键合垫；贯穿所述第二键合层的第二键合垫；所述第一键合垫与第二键合垫相对键合连接。
6.一种半导体结构的形成方法，其特征在于，包括：
提供第一基底；
在所述第一基底表面形成第一键合层，所述第一键合层的材料为包含Si、N和C的介质材料，所述第一键合层内的组分浓度随厚度逐渐发生变化，使得所述第一键合层与所述第一基底界面两侧的材料组分接近；
提供第二基底；
在所述第二基底表面形成第二键合层，所述第二键合层与所述第一键合层的材料相同；
将所述第二键合层表面与所述第一键合层表面相对键合固定。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺形成所述第一键合层。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第一键合层中，C的原子浓度大于0且小于50％。
9.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第一键合层的致密度随厚度增加而逐渐改变。
10.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第一键合层的厚度大于
11.根据权利要求6所述的半导体结构的形成方法，其特征在于，还包括：形成贯穿所述第一键合层的第一键合垫；形成贯穿所述第二键合层的第二键合垫；在将所述第二键合层表面与所述第一键合层表面相对键合固定的同时，将所述第一键合垫与第二键合垫相对键合连接。
CN201880096611.7A 2018-06-29 2018-06-29 半导体结构及其形成方法 Active CN112567521B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311005995.6A CN116995059A (zh) 2018-06-29 2018-06-29 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/093691 WO2020000377A1 (zh) 2018-06-29 2018-06-29 半导体结构及其形成方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202311005995.6A Division CN116995059A (zh) 2018-06-29 2018-06-29 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN112567521A CN112567521A (zh) 2021-03-26
CN112567521B true CN112567521B (zh) 2023-09-01

Family

ID=68316416

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202311005995.6A Pending CN116995059A (zh) 2018-06-29 2018-06-29 半导体结构及其形成方法
CN201880096611.7A Active CN112567521B (zh) 2018-06-29 2018-06-29 半导体结构及其形成方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202311005995.6A Pending CN116995059A (zh) 2018-06-29 2018-06-29 半导体结构及其形成方法

Country Status (4)

Country Link
US (3) US20200006275A1 (zh)
CN (2) CN116995059A (zh)
TW (1) TWI667764B (zh)
WO (1) WO2020000377A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148498B (zh) * 2018-08-14 2021-06-15 武汉新芯集成电路制造有限公司 一种高存储容量的三维键合传感器的结构及其制造方法
CN115472494A (zh) * 2021-06-11 2022-12-13 联华电子股份有限公司 用于晶片级接合的半导体结构及接合半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526768A (en) * 1994-02-03 1996-06-18 Harris Corporation Method for providing a silicon and diamond substrate having a carbon to silicon transition layer and apparatus thereof
CN102082157A (zh) * 2009-11-30 2011-06-01 索尼公司 结合基板及制造方法、固体摄像装置及制造方法、照相机
CN105304554A (zh) * 2014-07-28 2016-02-03 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN108122823A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 晶圆键合方法及晶圆键合结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869149A (en) * 1997-06-30 1999-02-09 Lam Research Corporation Method for preparing nitrogen surface treated fluorine doped silicon dioxide films
US6953984B2 (en) * 2000-06-23 2005-10-11 International Business Machines Corporation Hydrogenated oxidized silicon carbon material
US7384693B2 (en) * 2004-04-28 2008-06-10 Intel Corporation Diamond-like carbon films with low dielectric constant and high mechanical strength
JP5505367B2 (ja) * 2011-05-11 2014-05-28 信越半導体株式会社 基板の一部に絶縁層を有する貼り合わせ基板の製造方法
JP2012243792A (ja) * 2011-05-16 2012-12-10 Sumitomo Electric Ind Ltd ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系高電子移動度トランジスタおよびその製造方法
US8779600B2 (en) * 2012-01-05 2014-07-15 International Business Machines Corporation Interlevel dielectric stack for interconnect structures
JP2013179263A (ja) * 2012-02-01 2013-09-09 Mitsubishi Materials Corp パワーモジュール用基板、ヒートシンク付パワーモジュール用基板、パワーモジュール及びパワーモジュール用基板の製造方法
WO2013115359A1 (ja) * 2012-02-01 2013-08-08 三菱マテリアル株式会社 パワーモジュール用基板、ヒートシンク付パワーモジュール用基板、パワーモジュール、パワーモジュール用基板の製造方法、および銅部材接合用ペースト
WO2014080536A1 (ja) * 2012-11-20 2014-05-30 Ｄｏｗａメタルテック株式会社 金属－セラミックス接合基板およびその製造方法
CN103589983A (zh) * 2013-11-22 2014-02-19 中国民航大学 一种用于增强碳化钨涂层与钛合金基体结合强度的方法
TWI512150B (zh) * 2013-11-29 2015-12-11 Nat Inst Chung Shan Science & Technology Preparation of copper - clad copper - clad copper clad copper
CN105226008B (zh) * 2014-06-27 2018-07-10 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN107394058B (zh) * 2017-07-31 2019-11-12 上海天马有机发光显示技术有限公司 一种有机发光显示面板，其显示装置及其制作方法
US10692826B2 (en) * 2017-09-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
CN115188731A (zh) * 2018-06-29 2022-10-14 长江存储科技有限责任公司 半导体结构及其形成方法
WO2020000379A1 (zh) * 2018-06-29 2020-01-02 长江存储科技有限责任公司 半导体结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5526768A (en) * 1994-02-03 1996-06-18 Harris Corporation Method for providing a silicon and diamond substrate having a carbon to silicon transition layer and apparatus thereof
CN102082157A (zh) * 2009-11-30 2011-06-01 索尼公司 结合基板及制造方法、固体摄像装置及制造方法、照相机
CN105304554A (zh) * 2014-07-28 2016-02-03 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN108122823A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 晶圆键合方法及晶圆键合结构

Also Published As

Publication number Publication date
CN112567521A (zh) 2021-03-26
CN116995059A (zh) 2023-11-03
TW202002222A (zh) 2020-01-01
WO2020000377A1 (zh) 2020-01-02
TWI667764B (zh) 2019-08-01
US20230005873A1 (en) 2023-01-05
US20210398932A1 (en) 2021-12-23
US20200006275A1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
CN112567495B (zh) 半导体结构及其形成方法
KR101120805B1 (ko) 수직의 웨이퍼 대 웨이퍼 상호접속을 제공하기 위한 금속 충진된 관통 비아 구조
TW202243181A (zh) 具有直通基板穿孔的結構以及形成此結構的方法
US20230005873A1 (en) Semiconductor structure and method of forming the same
CN112567506B (zh) 半导体结构及其形成方法
KR20200036696A (ko) 감소된 워피지 및 더 나은 트렌치 충전 성능을 갖는, 반도체 디바이스를 제조하는 방법
US20220216178A1 (en) Semiconductor structure and method of forming the same
CN112567512B (zh) 半导体结构及其形成方法
CN117877972A (zh) 半导体制造方法及半导体结构
CN117673008A (zh) 使用应力水平不同的两个氧化物层的接合结构和相关方法
CN116998010A (zh) 3d堆叠封装结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant