CN117673008A - 使用应力水平不同的两个氧化物层的接合结构和相关方法 - Google Patents

使用应力水平不同的两个氧化物层的接合结构和相关方法 Download PDF

Info

Publication number
CN117673008A
CN117673008A CN202310984338.4A CN202310984338A CN117673008A CN 117673008 A CN117673008 A CN 117673008A CN 202310984338 A CN202310984338 A CN 202310984338A CN 117673008 A CN117673008 A CN 117673008A
Authority
CN
China
Prior art keywords
oxide layer
range
forming
bonding
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310984338.4A
Other languages
English (en)
Inventor
J·A·卢布古班
S·H·尼克博克
L·伯莱尔
J·J·格兰特
M·C·戈菲恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries US Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries US Inc filed Critical GlobalFoundries US Inc
Publication of CN117673008A publication Critical patent/CN117673008A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开涉及使用应力水平不同的两个氧化物层的接合结构和相关方法。提供了用于半导体衬底的接合结构和相关方法。接合结构包括在半导体衬底上的第一氧化物层和在第一氧化物层上的第二氧化物层，第二氧化物层用于接合至另一结构。第二氧化物层具有比第一氧化物层高的应力水平，并且第二氧化物层比第一氧化物层薄。第二氧化物层还可以具有比第一氧化物层高的密度。接合结构可用于将芯片接合到晶片或者将晶片接合到晶片，并且提供比仅厚氧化层更大的接合强度。

Description

使用应力水平不同的两个氧化物层的接合结构和相关方法
技术领域
本公开涉及集成电路(IC)制造，更具体地涉及使用两个氧化物层来提高接合强度的诸如芯片到晶片或者晶片到晶片的接合结构的结构和方法。
背景技术
芯片到晶片和晶片到晶片接合具有改善各种硅技术的性能的潜力。实现与低应力和高密度薄膜的具有足够接合强度的接合是一项挑战。一种方法在低沉积温度下形成厚氧化物(例如，1000-15000纳米)，以与另一晶片接合。低沉积温度防止了对衬底上器件的损伤，但以不足的接合强度提供低密度和低应力层。当厚层变得更致密时，晶片接合强度增加，但应力高得令人无法接受。其他方法用氨处理晶片的表面，以提高接合强度。另外的方法尝试在升高的温度下进行接合并施加压力或在表面上进行水等离子体处理。这些方法无法提供足够的接合强度，并且/或者会损伤先前存在的器件。
发明内容
下面提到的所有方面、示例和特征可以以任何技术上可能的方式进行组合。
本文公开的一方面提供一种用于半导体衬底的接合结构，所述接合结构包括：在所述半导体衬底上的第一氧化物层；以及在所述第一氧化物层上的第二氧化物层，所述第二氧化物层用于接合到另一结构，其中，所述第二氧化物层具有比所述第一氧化物层高的应力水平，并且所述第二氧化物层比所述第一氧化物层薄。
本公开的另一方面包括任一前述方面，并且所述第二氧化物层具有比所述第一氧化物层高的密度。
一方面包括一种半导体器件，包括：半导体衬底；以及在所述半导体衬底与第一结构之间的第一接合结构，所述第一接合结构包括：在所述半导体衬底上的第一氧化物层，以及在所述第一氧化物层上的第二氧化物层，其耦合到所述第一结构，其中，所述第二氧化物层具有比所述第一氧化物层高的应力水平，并且所述第二氧化物层比所述第一氧化物层薄。
本公开的另一方面包括任一前述方面，并且所述第二氧化物层具有比所述第一氧化物层高的密度。
本公开的另一方面包括任一前述方面，并且所述第一氧化物层具有在2.31-2.37克每立方厘米(g/cm3)范围内的密度，并且所述第二氧化物层具有在2.43-2.52g/cm3范围内的密度。
本公开的另一方面包括任一前述方面，并且还包括用于将第二结构接合到所述第一结构的第二接合结构，其中，所述第二接合结构包括：在所述第一结构上的第三氧化物层，以及在所述第三氧化物层上的第四氧化物层，其中，所述第四氧化物层具有比所述第三氧化物层高的密度和比所述第三氧化物层高的应力水平，并且所述第四氧化物层比所述第三氧化物层薄。
本公开的另一方面包括任一前述方面，并且所述第一氧化物层具有在5000至15000纳米(nm)范围内的厚度，并且所述第二氧化物层具有在250至750nm范围内的厚度。
本公开的另一方面包括任一前述方面，并且所述第一氧化物层具有在70-100兆帕(MPa)范围内的压缩应力，并且所述第二氧化物层具有在300-350MPa范围内的压缩应力。
本公开的另一方面包括任一前述方面，并且所述第一氧化物层和所述第二氧化物层中的至少一者具有均方根粗糙度在0.1至0.5纳米范围内的表面。
本公开的另一方面包括任一前述方面，并且所述第二氧化物层与所述第一结构之间的接合强度为至少1.0焦耳每平方米(J/m2)。
本公开的一方面包括一种方法，包括：形成第一接合结构，所述形成包括：在第一结构上形成第一氧化物层；在所述第一氧化物层上形成第二氧化物层，其中，所述第二氧化物层具有比所述第一氧化物层高的应力水平，并且所述第二氧化物层比所述第一氧化物层薄；以及将所述第二氧化物层接合到第二结构。
本公开的另一方面包括任一前述方面，并且所述第二氧化物层具有比所述第一氧化物层高的密度。
本公开的另一方面包括任一前述方面，并且所述第一氧化物层具有在2.31-2.37克每立方厘米(g/cm3)范围内的密度，并且所述第二氧化物层具有在2.43-2.52g/cm3范围内的密度。
本公开的另一方面包括任一前述方面，并且形成所述第一氧化物层和形成所述第二氧化物层均在低于300摄氏度(℃)的温度下发生。
本公开的另一方面包括任一前述方面，并且形成所述第一氧化物层包括将所述第一氧化物层沉积至在5至15μm范围内的厚度，并且其中，形成所述第二氧化物层包括将所述第二氧化物层沉积至在0.25至0.75μm范围内的厚度。
本公开的另一方面包括任一前述方面，并且所述第一氧化物层具有在70-100MPa范围内的压缩应力，并且所述第二氧化物层具有在300-350MPa范围内的压缩应力。
本公开的另一方面包括任一前述方面，并且形成所述第一氧化物层和形成所述第二氧化物层中的至少一者包括对相应氧化物层的表面进行平面化，以具有在0.1至0.5纳米范围内的均方根粗糙度。
本公开的另一方面包括任一前述方面，并且所述第二氧化物层与所述第一结构之间的接合强度为至少1.6J/m2。
本公开的另一方面包括任一前述方面，并且还包括：在所述第二结构上形成第二接合结构，包括：在所述第二结构上形成第三氧化物层，以及在所述第三氧化物层上形成第四氧化物层，其中，所述第四氧化物层具有比所述第三氧化物层高的密度和比所述第三氧化物层高的应力水平，并且所述第四氧化物层比所述第三氧化物层薄；以及将第三结构接合到所述第四氧化物层。
本公开的另一方面包括任一前述方面，并且形成所述第三氧化物层包括将所述第三氧化物层沉积至在5至15μm范围内的厚度，并且其中，形成所述第四氧化物层包括将所述第四氧化物层沉积至在0.25至0.75μm范围内的厚度。
本公开中描述的两个或更多个方面，包括本发明内容部分中描述的方面，可以组合以形成此处未具体描述的实施方式。
一个或多个实施方式的细节在附图和下面的描述中阐述。通过描述和附图以及权利要求，其他特征、目标和优点将变得显而易见。
附图说明
将参考以下附图详细描述本公开的实施例，其中相似的标记表示相似的元素，并且其中：
图1示出了根据本公开的实施例形成第一接合结构的第一氧化物层的截面图。
图2示出了根据本公开的实施例形成第一接合结构的第二氧化物层的截面图。
图3示出了根据本公开的实施例使用第一接合结构将IC芯片形式的结构接合至另一结构的截面图。
图4示出了根据本公开的实施例对使用第一接合结构的IC芯片进行平面化的截面图。
图5示出根据本公开的实施例在沉积另一厚氧化物层以封装IC芯片并移除另一结构之后将一结构接合到IC芯片的截面图。
图6示出了根据本公开的实施例在旋转图5的结构之后将另一结构接合至图5的结构的截面图。
图7示出了根据本公开的实施例使用第一接合结构的半导体器件的截面图。
图8示出了根据本公开的实施例形成第二接合结构的截面图。
图9示出了根据本公开的实施例在旋转图8的结构之后将另一结构接合至图8的结构的截面图。
图10示出了根据本公开的实施例使用第一和第二接合结构的半导体器件的截面图。
图11示出了根据本公开的实施例使用接合结构前对后地(front-to-back)接合衬底的截面图。
图12示出了根据本公开的实施例使用接合结构前对前地(front-to-front)接合衬底的截面图。
图13示出了根据本公开的实施例使用接合结构将IC芯片接合到载体晶片的截面图。
图14示出了根据本公开的实施例使用接合结构将图13的IC芯片前对前地接合到另一晶片的截面图。
图15示出了根据本公开的实施例在使用(一个或多个)接合结构接合之后减薄衬底的截面图。
图16示出了根据本公开的其他实施例的(一个或多个)半导体接合结构的截面图。
请注意，本公开的附图不一定按比例绘制。附图旨在仅描绘本公开的典型方面，因此不应被视为限制本公开的范围。在附图中，相似的参考标号表示附图之间的相似元素。
具体实施方式
在下面的描述中，参考了形成其一部分的附图，并且其中以说明的方式示出了可以实践本教导的特定示例性实施例。这些实施例被足够详细地描述以使本领域技术人员能够实践本教导，应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以进行更改。因此，以下描述仅是说明性的。
将理解，当诸如层、区域或衬底的元素被称为位于另一元素“上”或“之上”时，它可以直接地位于另一元素上、或者也可以存在中间元素。与此形成对比，当元素被称为“直接位于另一元素上”或“直接位于另一元素之上”时，不存在任何中间元素。还应当理解，当一个元素被称为“被连接”或“被耦合”到另一元素时，它可以被直接地连接或耦合到另一元素、或者可以存在中间元素。与此形成对比，当一个元素被称为“被直接连接”或“被直接耦合”到另一元素时，不存在任何中间元素。
说明书中对本公开的“一个实施例”或“一实施例”及其的其他变型的提及意味着结合该实施例描述的特定特征、结构、特性等被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”或“在一实施例中”以及出现在说明书各处的任何其他变型不一定都指同一实施例。应当理解，例如在“A/B”、“A和/或B”以及“A和B中的至少一者”的情况下使用“/”、“和/或”和“至少一者”中的任一者旨在包含仅选择第一个列出的选项(a)、或仅选择第二个列出的选项(B)、或同时选择这两个选项(A和B)。作为其他示例，在“A、B和/或C”和“A、B和C中的至少一者”的情况下，这些短语旨在包含仅选择第一个列出的选项(A)、或仅选择第二个列出的选项(B)、或仅选择第三个列出的选项(C)、或仅选择第一个和第二个列出的选项(A和B)、或仅选择第一个和第三个列出的选项(A和C)、或仅选择第二个和第三个列出的选项(B和C)、或选择所有这三个选项(A和B和C)。如本领域普通技术人员显而易见的，该情况可扩展用于所列出的许多项。
本公开的实施例包括用于半导体衬底的接合结构和相关方法。接合结构包括在半导体衬底上的第一氧化物层和在第一氧化物层上的另一第二氧化物层，其中第二氧化物层接合到另一结构，例如另一衬底(晶片)或芯片。接合结构可用于在具有或不具有导体到导体特征的情况下将芯片接合到晶片或者将晶片接合到晶片。在任何情况下，第二氧化物层具有比第一氧化物层高的应力水平，并且第二氧化物层比第一氧化物层薄。第二氧化物层也可以具有比第一氧化物层高的密度。可以在单个器件中使用接合结构中的一个或多个。接合结构提供了比仅厚氧化物层大的接合强度，例如，与常规厚氧化物接合层的约0.6焦耳每平方米(J/m2)相比为至少1.0J/m2。在其他实施例中，接合强度可以为至少1.6J/m2。接合结构中没有空隙。形成接合结构的过程不需要工具修改。每个氧化物形成步骤都使用不损伤预先存在的器件的低温。虽然本公开将关于氧化物层进行描述，但本公开的教导同样适用于碳氮化硅(SiCN)层。
图1-2示出了根据本公开实施例的形成第一接合结构100(图2)的方法的截面图。图1-2示出了以适用于各种应用的通用方式来形成第一接合结构100。如本文将进一步描述的，第一接合结构100(以下简称“接合结构100”)可用于许多半导体制造情况，以增加例如芯片到晶片和/或晶片到晶片设置中的接合强度。
图1示出了在第一结构112上形成第一氧化物层110。在所示的示例中，第一结构112可包括半导体衬底114，其在某些情况下可称为处理晶片。如本文所用，任何半导体衬底(例如，衬底114)可以包括例如硅或硅基衬底(例如，碳化硅(SIC)衬底或支持半导体外延生长的其他材料)、蓝宝石衬底或用于III-V族半导体器件的任何其他合适的衬底。本领域技术人员将认识到，III-V族半导体是指通过将诸如铝(Al)、镓(Ga)或铟(In)的III族元素与诸如氮(N)、磷(P)、砷(As)或锑(Sb)的V族元素组合而获得的化合物(例如GaN、InP、GaAs或GaP)。衬底可包括或不包括器件(未示出)，例如晶体管或相关无源器件，如电容器、电阻器等。本文中术语“晶片”和“衬底”可以互换地使用。
第一氧化物层110可以使用基于硅烷(SiH4)的等离子体增强化学气相沉积(PECVD)形成，从而形成氧化硅(SiOx)。PECVD中氢化硅(SiH4)与一氧化二氮(N2O)的气体比可以在例如1:25至1:35的范围内。在任何情况下，PECVD的温度低于300摄氏度(℃)，这保护了任何先前存在的器件(例如半导体衬底114中的晶体管)免受热致损伤。第一氧化物层110可以沉积到5000至15000纳米(nm)范围内的厚度。第一氧化物层110沉积可以以例如350-500纳米每分钟(nm/min)范围内的速率发生。当完成时，第一氧化物层110可以具有在2.31-2.37克每立方厘米(g/cm3)范围内的密度。第一氧化物层110具有在例如70-100兆帕(MPa)范围内的相对低的压缩应力。第一氧化物层110可以具有在例如4.7至6.0范围内的介电常数。
作为其形成的一部分，可以使用任何现在已知或以后开发的平面化工艺，例如但不限于化学机械抛光(CMP)(由弯曲箭头指示)，来平面化第一氧化物层110。在某些实施例中，第一氧化物层110的表面具有在0.1-0.5纳米(nm)范围内的均方根(RMS)粗糙度。
图2示出了在第一氧化物层110上形成第二氧化物层120，从而形成接合结构100。如将描述的，第二氧化物层120具有比第一氧化物层110高的应力水平。例如，与第一氧化物层110相比，第二氧化物层120可以具有在例如300-350MPa范围内的相对高的压缩应力。第二氧化物层120也可以具有比第一氧化物层110高的密度。此外，如图所示，第二氧化物层120比第一氧化物层110薄，例如，T2＜T1。第二氧化物层120可以沉积到0.25至0.75μm范围内的厚度。第二氧化物层120可以使用例如基于硅烷(SiH4)的PECVD形成，从而形成氧化硅(SiOx)。
形成第二氧化物层120使用的硅烷浓度高于形成第一氧化物层110使用的硅烷浓度。此外，PECVD中氢化硅(SiH4)与一氧化二氮(N2O)的气体比可以在例如1:200到1:250的范围内。在任何情况下，用于第二氧化物层120的PECVD的温度低于300℃，这继续保护任何先前存在的器件(例如，半导体衬底114中的先前存在的器件)免受热致损伤。第二氧化物层120沉积可以以例如范围内的速率发生。因此，即使层120比层110薄，沉积第二氧化物层120的持续时间也可以比第一氧化物层110长。当完成时，第二氧化物层120可以具有在2.43-2.52g/cm3范围内的密度。第二氧化物层120可以具有在4.0至4.5范围内的介电常数。由于第二氧化物层120的密度较高，当第二氧化物层120用于接合到另一结构时，第二氧化物层120与被接合的结构之间的接合强度高于常规上使用单个厚氧化物层可能的接合强度。在某些实施例中，接合强度可以是至少1.0J/m2。在其他实施例中，接合强度可以是至少1.6J/m2。因此，接合结构100的接合强度显著强于使用常规单个厚氧化物层接合结构可能的接合强度，该常规单个厚氧化物层接合结构的接合强度通常为约0.6J/m2。接合结构100可以包括任何现在已知的或以后开发的用于将其他结构与其对准的对准标记(未示出)。如将描述的，混合接合衬垫(pad)可以通过接合结构100形成。
作为其形成的一部分，可以使用任何现在已知的或以后开发的平面化工艺，例如但不限于CMP(由弯曲箭头指示)，来平面化第二氧化物层120。在某些实施例中，第二氧化物层120的表面具有在0.1-0.5nm范围内的RMS粗糙度。
图2示出了根据本公开的实施例的半导体衬底114和半导体器件102的接合结构100。接合结构100包括在半导体衬底114上的第一氧化物层110和在第一氧化物层110上的第二氧化物层120。第二氧化物层120可用于接合到另一结构，例如，如图3所示，包括IC芯片132的第二结构130。第二氧化物层120具有比第一氧化物层110高的应力水平。例如，与具有例如70-100MPa的压缩应力的第一氧化物层110相比，第二氧化物层120可以具有在例如300-350MPa范围内的相对高的压缩应力。第二氧化物层120还可以具有比第一氧化物层110高的密度。此外，第二氧化物层120比第一氧化物层110薄。例如，第一氧化物层110可以具有5至15μm范围内的厚度，并且第二氧化物层120可以具有0.25至0.75μm范围内的厚度。
图3-15示出了根据本公开的实施例的使用接合结构100的各种方式的截面图。
图3-4示出了使用接合结构100的一种方式的截面图。值得注意的是，图3示出了将接合结构100的第二氧化物层120接合到第二结构130。在该示例中，第二结构130包括多个集成电路(IC)芯片132，每个芯片132都具有在其上方的电介质层134(例如，氧化硅或氮化硅)，该电介质层134可以延伸到各种厚度。第二结构130可以以任何现在已知的或以后开发的方式提供，用于接合到结构100，例如，带(tape)释放、带框架上的管芯(die)或从管芯包中选出的管芯。一旦就位，可对结构100、130执行退火(图3中的弯曲箭头)。如图4所示，然后可发生对电介质层134的平面化(例如CMP)。接合结构100提供足够的接合强度，以防止IC芯片132在平面化期间被移除。
图5-7示出了使用接合结构100的另一方式的截面图。图5示出了在第二结构130(如图4所示)之上形成第三氧化物层140。第三氧化物层140可以使用本文中关于第一氧化物层110描述的工艺来形成。可以使用例如基于硅烷(SiH4)的PECVD形成第三氧化物层140，从而形成氧化硅(SiOx)。PECVD中氢化硅(SiH2)与一氧化二氮(N2O)的气体比可以在例如1:25至1:35的范围内。在任何情况下，PECVD的温度低于300℃，这保护任何先前存在的器件(例如IC芯片132)免受热损伤。第三氧化物层140可沉积至在5至15μm范围内的厚度，并可封装第二结构130的IC芯片132。第三氧化物层140沉积可以以例如范围内的速率发生。当完成时，第三氧化物层140可以具有在2.31-2.37g/cm3范围内的密度。第三氧化物层140具有在例如70-100MPa范围内的相对低的压缩应力。第三氧化物层140可以具有在例如4.7至6.0范围内的介电常数。一旦形成，第三氧化物层140可以使用任何已知的或以后开发的工艺，例如CVD层平面化和/或CMP，而被平面化(参见图5中虚线方框所示的平面化和减薄)。
如图5所示，在某些实施例中，第三结构150然后可被接合到第三氧化物层140——参见图5中的上部箭头。在所示示例中，第三结构150可以包括半导体衬底152，半导体衬底152可以包括任何形式的集成电路器件和/或互连结构，例如，附加晶体管、金属布线和接触等。半导体衬底152可以包括任何半导体材料，例如硅、硅锗、碳化硅等，并且可以包括或不包括半导体器件(未示出)。然后可以使用任何现在已知的或以后开发的技术去除第一结构112，该技术可以减薄第一氧化物层110。
图6示出了在将如图5中的第二结构150旋转为处于接合结构100下方之后的结构。图6和图7示出了使用接合结构100将第四结构160接合到第三结构150。这里，接合结构100的第一氧化物层110与第四结构160接合。在所示示例中，第四结构160可以包括衬底162，衬底162可以包括例如任何形式的互连结构，例如金属布线和接触等。
回到图5并参考图8-10，在另一实施例中，第二接合结构170(图8)可与第一接合结构100一起使用。图8示出了在第二结构130(如图4所示)上形成第二接合结构170。如关于图5所描述的，方法包括在第二结构130上形成第三氧化物层140。与图5实施例不同，如图8所示，方法还可包括在第三氧化物层140上形成第四氧化物层180。第四氧化物层180如关于第二氧化物层120所描述的那样形成。也就是说，第四氧化物层180可以使用例如基于硅烷(SiH4)的PECVD来形成，从而形成氧化硅(SiOx)。形成第四氧化物层180比形成第一或第三氧化物层110、140使用更高浓度的硅烷。此外，PECVD中氢化硅(SiH2)与一氧化二氮(N2O)的气体比可以在例如1:20至1:25的范围内。在任何情况下，用于第四氧化物层180的PECVD温度低于300℃，这继续保护任何先前存在的器件(例如IC芯片132或第一结构114中的其他器件)免受热致损伤。第四氧化物层180可以如关于第二氧化物层120所描述的那样被平面化，例如，平面化至在0.1至0.5nm范围内的表面RMS粗糙度。
第四氧化物层180具有比第三氧化物层140高的应力水平。例如，与第三氧化物层140不同(并且类似于第二氧化物层120)，第四氧化物层180可以具有在例如300-350MPa范围内的相对高的压缩应力。第四氧化物层180还可以具有比第三氧化物层140高的密度。此外，如图所示，第四氧化物层180比第三氧化物层110薄(即，T3<T4)。第四氧化物层180可以沉积到在0.25至0.75μm范围内的厚度。第四氧化物层180沉积可以以例如范围内的速率发生。因此，即使层180比层110、140薄，沉积第四氧化物层180的持续时间也可能比第一和第三氧化物层110、140长。当完成时，第四氧化物层180可以具有在2.43-2.52g/cm3范围内的密度。第四氧化物层180可以具有在4.0-4.5范围内的介电常数。由于第四氧化物层180中的较高应力，当第四氧化物层180被用于接合到另一结构时，第四氧化物层180与该结构之间的接合强度为至少1.0J/m2。在其他实施例中，接合强度可以是至少1.6J/m2。因此，第二接合结构170的接合强度显著强于使用常规单个厚氧化物层接合结构可能的接合强度，该常规单个厚氧化物层接合结构通常具有约0.6J/m2的接合强度。第二接合结构170可以包括任何现在已知或以后开发的对准标记(未示出)，用于将其他结构与其对准。根据需要，可以通过第二接合结构170形成混合接合衬垫(未示出)。
如图8所示，第三结构150被接合到第二接合结构170，具体地，接合到第四氧化物层180。接合可以包括任何现在已知的或以后开发的工艺。然后可以使用任何现在已知的或以后开发的技术去除第一结构112，该技术可以减薄第一氧化物层110。
图9示出了在将第二结构150旋转为位于第一接合结构100(和第二接合结构170)下方之后的结构。图9和图10示出了使用第一接合结构100将第四结构160接合到第三结构150。这里，第一氧化物层110接合到第四结构160。在所示示例中，第四结构160可以包括衬底162，衬底162可以包括任何形式的互连结构，例如金属布线和接触等。接合可以包括任何现在已知或以后开发的工艺。
图10还示出了包括第二接合结构170的半导体器件102，该第二接合结构170用于将第四结构160接合至另一结构，例如第二结构中的IC芯片132和/或第三结构150。如上所述，第二接合结构170包括在结构150上的第三氧化物层140和在第三氧化物层140上的第四氧化物层180。如所描述的，第四氧化物层180具有比第三氧化物层140高的密度和比第三氧化物层140高的应力水平，并且第四氧化物层180比第三氧化物层140薄。第四氧化物层180与结构150之间的第二接合结构170的接合强度为至少1.0焦耳每平方米(J/m2)。在其他实施例中，接合强度可以是至少1.6J/m2。
参考图11-15，示出了(一个或多个)接合结构100、170的替代实施例和/或应用的截面图。这些实施例包括各种工艺，其中一些工艺可以称为混合接合工艺，其中另一器件、晶片或IC芯片通过直接导体到导体的连接而被接合。
图11示出了类似于图6的接合工艺，具有正面对背面(face-to-back)的晶片到晶片混合接合。在图11中，结构100形成在结构200(例如，硅载体)上，该结构100包括氧化物层110和120，该结构200包括在器件204背面的硅通孔(TSV)202和其中的相关互连层206。可以在使用例如研磨、刻蚀和平面化工艺使TSV 202露出之后如本文所述形成氧化物层110、120。然后，混合接合衬垫208将以任何现在已知或以后开发的方式(例如，单铜镶嵌工艺和平面化)形成在TSV 202上。结构200然后将接合到另一结构210的前侧，该另一结构210包括类似的、对准的混合接合衬垫212。混合接合衬垫208、212以已知方式形成直接导体到导体(例如Cu-Cu)混合接合。然而，如本文所述，接合结构100在结构200、210之间提供更强的接合强度。虽然仅在一个结构200上示出，但接合结构100可以在两个结构200、210上都形成。
图12示出了与图11类似的接合过程，但具有正面对正面(face-to-face)的晶片到晶片混合接合。每个结构200、210包括在器件204、214的前侧上的混合接合衬垫202、212。在这种情况下，可以在结构200、210的前侧，即，在混合接合衬垫形成之前，如本文所述形成氧化物层110、120。然后将以任何现在已知或以后开发的方式(例如，双铜镶嵌工艺)在相应的结构200、210中形成混合接合衬垫202、212，以通过随后的平面化而连接到器件204、214。可以使用对准的混合接合衬垫202、212将结构200的前侧接合到结构210的前侧。混合接合衬垫202、212以已知的方式形成直接导体到导体(例如Cu-Cu)混合接合。然而，如本文所述，接合结构100可以在结构200、210之间提供更强的接合强度。虽然图中所示的是在两个结构200、210上，但是接合结构100可以仅在结构200、210中的一者上形成。
图13-14示出了另一应用的截面图。在该应用中，如图13所示，IC芯片132可以制备成其上具有接合结构100，并被单个化(singulated)。IC芯片132可以取自具有不同IC结构和功能的不同晶片，例如，逻辑和存储器芯片或者IC芯片132可以取自不同的IP节点。在将来自不同源的IC芯片接合到载体晶片220上之前，IC芯片132可以被测试并被确定为具有高产量的“已知良品管芯(Known Good Die)”。IC芯片132被熔接到第一载体晶片220上，第一载体晶片220也包括接合结构100。如图14所示，IC芯片132被封装在电介质层222中，并且被共同地从第一载体晶片220(图13)移除。然后将IC芯片132熔接至第二载体晶片224。第二载体晶片224也可以包括(一个或多个)接合结构100。然后使用接合结构100将图15中所示的结构正面对正面地熔接到其中包括互连(例如金属布线和过孔)的另一结构230。(一个或多个)接合结构100具有足够的接合强度，以防止结构断开。
图15和图16示出了使用例如平面化(弯曲箭头)的诸如半导体衬底的减薄结构的截面图。图15示出了图12实施例的减薄，而图16示出了图14实施例的减薄。在任一情况下，(一个或多个)接合结构100都提供了改善的接合强度以耐受平面化工艺。
本公开的实施例提供各种技术和商业优点，其示例在本文中进行了描述。接合结构100、170中的一者或多者可用于单个器件中。(一个或多个)接合结构100、170提供比仅厚氧化物层更大的接合强度，例如，与约0.6焦耳/平方米(J/m2)相比的至少1.0J/m2。在其他实施例中，接合强度可以为至少1.6J/m2。此外，(一个或多个)接合结构100、170中没有空隙。形成(一个或多个)接合结构100，170的过程不需要工具修改，并且任何氧化物形成步骤都使用低温，该低温不会损伤先前存在的器件。
上述方法用于集成电路芯片的制造和封装。封装可以作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。最终产品还可以包括移动显示器和其他微LED产品以及RF芯片和相关移动显示器。
本文中使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另有明确说明。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们构成的组的存在或者添加。“可选的”或“可选地”表示随后描述的事件或情况可能发生或可能不发生，并且该描述包括事件发生的情况和事件不发生的情况。
在整个说明书和权利要求书中使用的近似语言可以被用于修饰任何定量表示，该定量表示可以允许在不导致其相关的基本功能变化的情况下改变。因此，由诸如“约”、“近似”和“基本上”之类的一个或多个术语修饰的值不限于指定的精确值。在至少一些情况下，近似语言可以对应于用于测量值的仪器的精度。在本文以及整个说明书和权利要求书中，范围限制可以被组合和/或互换，这样的范围被识别并且包括含在其中的所有子范围，除非上下文或语言另有说明。应用于范围的特定值的“近似”适用于两个值，并且除非另外取决于测量值的仪器的精度，否则可指示所述值的+/-10％。
以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等同物旨在包括结合具体要求保护的其它要求保护的要素执行功能的任何结构、材料或动作。已经出于说明和描述的目的给出了对本公开的描述，但是该描述并不旨在是穷举的或将本公开限制于所公开的形式。在不脱离本公开的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择和描述实施例是为了最好地解释本公开的原理和实际应用，并且使本领域的其他技术人员能够理解本公开的具有适合于预期的特定用途的各种修改的各种实施例。

Claims (20)

1.一种用于半导体衬底的接合结构，所述接合结构包括：
在所述半导体衬底上的第一氧化物层；以及
在所述第一氧化物层上的第二氧化物层，所述第二氧化物层用于接合到另一结构，
其中，所述第二氧化物层具有比所述第一氧化物层高的应力水平，并且所述第二氧化物层比所述第一氧化物层薄。
2.根据权利要求1所述的接合结构，其中，所述第二氧化物层具有比所述第一氧化物层高的密度。
3.一种半导体器件，包括：
半导体衬底；以及
在所述半导体衬底与第一结构之间的第一接合结构，所述第一接合结构包括：
在所述半导体衬底上的第一氧化物层，以及
在所述第一氧化物层上的第二氧化物层，其耦合到所述第一结构；
其中，所述第二氧化物层具有比所述第一氧化物层高的应力水平，并且所述第二氧化物层比所述第一氧化物层薄。
4.根据权利要求3所述的半导体器件，其中，所述第二氧化物层具有比所述第一氧化物层高的密度。
5.根据权利要求4所述的半导体器件，其中，所述第一氧化物层具有在2.31-2.37克每立方厘米(g/cm3)范围内的密度，并且所述第二氧化物层具有在2.43-2.52g/cm3范围内的密度。
6.根据权利要求3所述的半导体器件，还包括用于将第二结构接合到所述第一结构的第二接合结构，其中，所述第二接合结构包括：
在所述第一结构上的第三氧化物层，以及
在所述第三氧化物层上的第四氧化物层，
其中，所述第四氧化物层具有比所述第三氧化物层高的密度和比所述第三氧化物层高的应力水平，并且所述第四氧化物层比所述第三氧化物层薄。
7.根据权利要求3所述的半导体器件，其中，所述第一氧化物层具有在5000至15000纳米(nm)范围内的厚度，并且所述第二氧化物层具有在250至750nm范围内的厚度。
8.根据权利要求3所述的半导体器件，其中，所述第一氧化物层具有在70-100兆帕(MPa)范围内的压缩应力，并且所述第二氧化物层具有在300-350MPa范围内的压缩应力。
9.根据权利要求3所述的半导体器件，其中，所述第一氧化物层和所述第二氧化物层中的至少一者具有均方根粗糙度在0.1至0.5纳米范围内的表面。
10.根据权利要求3所述的半导体器件，其中，所述第二氧化物层与所述第一结构之间的接合强度为至少1.0焦耳每平方米(J/m2)。
11.一种方法，包括：
形成第一接合结构，所述形成包括：
在第一结构上形成第一氧化物层；
在所述第一氧化物层上形成第二氧化物层，其中，所述第二氧化物层具有比所述第一氧化物层高的应力水平，并且所述第二氧化物层比所述第一氧化物层薄；以及
将所述第二氧化物层接合到第二结构。
12.根据权利要求11所述的方法，其中，所述第二氧化物层具有比所述第一氧化物层高的密度。
13.根据权利要求12所述的方法，其中，所述第一氧化物层具有在2.31-2.37克每立方厘米(g/cm3)范围内的密度，并且所述第二氧化物层具有在2.43-2.52g/cm3范围内的密度。
14.根据权利要求11所述的方法，其中，形成所述第一氧化物层和形成所述第二氧化物层均在低于300摄氏度(℃)的温度下发生。
15.根据权利要求11所述的方法，其中，形成所述第一氧化物层包括将所述第一氧化物层沉积至在5000至15000纳米(nm)范围内的厚度，并且其中，形成所述第二氧化物层包括将所述第二氧化物层沉积至在250至750nm范围内的厚度。
16.根据权利要求11所述的方法，其中，所述第一氧化物层具有在70-100兆帕(MPa)范围内的压缩应力，并且所述第二氧化物层具有在300-350MPa范围内的压缩应力。
17.根据权利要求11所述的方法，其中，形成所述第一氧化物层和形成所述第二氧化物层中的至少一者包括对相应氧化物层的表面进行平面化，以具有在0.1至0.5纳米范围内的均方根粗糙度。
18.根据权利要求11所述的方法，其中，所述第二氧化物层与所述第一结构之间的接合强度为至少1.0焦耳每平方米(J/m2)。
19.根据权利要求11所述的方法，还包括：
在所述第二结构上形成第二接合结构，包括：
在所述第二结构上形成第三氧化物层，以及
在所述第三氧化物层上形成第四氧化物层，
其中，所述第四氧化物层具有比所述第三氧化物层高的密度和比所述第三氧化物层高的应力水平，并且所述第四氧化物层比所述第三氧化物层薄；以及
将第三结构接合到所述第四氧化物层。
20.根据权利要求19所述的方法，其中，形成所述第三氧化物层包括将所述第三氧化物层沉积至在5000至15000纳米(nm)范围内的厚度，并且其中，形成所述第四氧化物层包括将所述第四氧化物层沉积至在250至750nm范围内的厚度。
CN202310984338.4A 2022-09-06 2023-08-07 使用应力水平不同的两个氧化物层的接合结构和相关方法 Pending CN117673008A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/929,790 US20240079360A1 (en) 2022-09-06 2022-09-06 Bonding structure using two oxide layers with different stress levels, and related method
US17/929790 2022-09-06

Publications (1)

Publication Number Publication Date
CN117673008A true CN117673008A (zh) 2024-03-08

Family

ID=89905266

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310984338.4A Pending CN117673008A (zh) 2022-09-06 2023-08-07 使用应力水平不同的两个氧化物层的接合结构和相关方法

Country Status (3)

Country Link
US (1) US20240079360A1 (zh)
CN (1) CN117673008A (zh)
DE (1) DE102023120847A1 (zh)

Also Published As

Publication number Publication date
DE102023120847A1 (de) 2024-03-07
US20240079360A1 (en) 2024-03-07

Similar Documents

Publication Publication Date Title
US9553014B2 (en) Bonded processed semiconductor structures and carriers
US9646938B2 (en) Integrated circuit with backside structures to reduce substrate warp
US11244916B2 (en) Low temperature bonded structures
JP2024501017A (ja) 基板貫通ビアを有する構造体及びそれを形成する方法
Swinnen et al. 3D integration by Cu-Cu thermo-compression bonding of extremely thinned bulk-Si die containing 10 μm pitch through-Si vias
CN112534574A (zh) Tsv之上的大金属焊盘
CN105489512B (zh) 临时半导体结构键合方法和相关的键合半导体结构
CN110660687B (zh) 接合支撑结构、多个半导体晶圆及其接合方法
US20130320556A1 (en) Three Dimensional Integrated Circuit Structures and Hybrid Bonding Methods for Semiconductor Wafers
US10074567B2 (en) Method and system for vertical integration of elemental and compound semiconductors
US10141291B2 (en) Semiconductor device and method of manufacturing the same
KR20120112091A (ko) 접합 반도체 구조 형성 방법 및 그 방법에 의해 형성된 반도체 구조
Enquist et al. Advanced direct bond technology
US20130087884A1 (en) Silicon interposer including backside inductor
US8629061B2 (en) Method for three-dimensional packaging of electronic devices
US20240079360A1 (en) Bonding structure using two oxide layers with different stress levels, and related method
US9355905B2 (en) Methods and structure for carrier-less thin wafer handling
US20080237718A1 (en) Methods of forming highly oriented diamond films and structures formed thereby
US11164749B1 (en) Warpage reduction
Bertheau et al. Extreme thinned-wafer bonding using low temperature curable polyimide for advanced wafer level integrations
US20230352369A1 (en) Through-substrate vias with metal plane layers and methods of manufacturing the same
TW202418478A (zh) 中介層結構及其製作方法
CN116682742A (zh) 半导体封装件以及用于制造封装件的方法
TW202345239A (zh) 半導體封裝與其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination