CN110660687B - 接合支撑结构、多个半导体晶圆及其接合方法 - Google Patents

接合支撑结构、多个半导体晶圆及其接合方法 Download PDF

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Abstract

在一些实施例中，提供了用于接合半导体晶圆的方法。方法包括在第一半导体晶圆的中心区域上方形成第一集成电路(IC)。第一环形接合支撑结构形成在第一半导体晶圆的环形周边区域上方，其中，第一半导体晶圆的环形周边区域围绕第一半导体晶圆的中心区域。第二半导体晶圆接合至第一半导体晶圆，使得布置在第二半导体晶圆上的第二IC电连接至第一IC。本发明的实施例还提供了接合支撑结构和多个半导体晶圆。

Description

接合支撑结构、多个半导体晶圆及其接合方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及接合支撑结构、多个半导体晶圆及其接合方法。
背景技术
半导体工业通过缩小最小部件尺寸来不断地改进集成电路(IC)的处理能力和功耗。然而，近年来，工艺限制很难继续缩小最小部件尺寸。作为潜在方法已经出现了将二维(2D)IC堆叠为三维(3D)IC，以不断改善IC的处理能力和功耗。
发明内容
根据本发明的一方面，提供了一种用于接合半导体晶圆的方法，所述方法包括：在第一半导体晶圆的中心区域上方形成第一集成电路(IC)；在所述第一半导体晶圆的环形周边区域上方形成第一环形接合支撑结构，其中，所述第一半导体晶圆的环形周边区域环绕所述第一半导体晶圆的中心区域；以及将第二半导体晶圆接合至所述第一半导体晶圆，使得设置在所述第二半导体晶圆上的第二集成电路电连接至所述第一集成电路。
根据本发明的另一方面，提供了一种用于接合半导体晶圆的方法，所述方法包括：在第一半导体晶圆的第一侧上形成多个堆叠的层间介电(ILD)层，其中，所述多个堆叠的层间介电层具有位于第一半导体晶圆的中心区域上方的第一厚度和位于所述第一半导体晶圆的周边区域上方的第二厚度，所述第二厚度小于所述第一厚度；在形成所述多个堆叠的层间介电层中的一个或多个之后，在所述周边区域上方形成包括介电材料层的环形接合支撑结构，其中，所述介电材料层具有侧壁，以面对所述多个堆叠的层间介电层中的一个或多个的一侧；以及将第二半导体晶圆接合至所述第一半导体晶圆的第一侧。
根据本发明的又一方面，提供了一种多个接合在一起的半导体晶圆，包括：多个堆叠的层间介电(ILD)层，设置在第一半导体晶圆的第一侧的中心区域上方；环形接合支撑结构，包括设置在所述第一半导体晶圆的环形周边区域上方的介电材料层，其中，所述第一半导体晶圆的环形周边区域环绕所述第一半导体晶圆的中心区域，并且所述介电材料层具有侧壁，以面对所述多个堆叠的层间介电层中的一个或多个的一侧；以及第二半导体晶圆，接合至所述第一半导体晶圆的第一侧。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1示出了接合在一起的多个半导体器件的截面图，其中，每个均具有设置在外围区域上方的接合支撑结构。
图2示出了接合在一起的多个半导体晶圆的截面图，其中，每个半导体晶圆均具有设置在外围区域上方的接合支撑结构。
图3示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些更详细的实施例的截面图。
图4示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些更详细的实施例的截面图。
图5示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些更详细的实施例的截面图。
图6示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些更详细的实施例的截面图。
图7示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些更详细的实施例的截面图。
图8示出了图1的多个半导体晶圆中的至少一个半导体晶圆的一些实施例的截面图。
图9A至图9K示出了用于形成图3的半导体晶圆并且将图3的半导体晶圆接合至另一半导体晶圆的方法的一些实施例的一系列截面图。
图10示出了对于图9J至图9K的接合在一起的第一半导体晶圆和第二半导体晶圆的一些实施例执行图9K的晶圆切割工艺的一些实施例的顶视图。
图11A至图11I示出了用于形成图4的半导体晶圆的方法的一些实施例的一系列截面图。
图12A至图12I示出了用于形成图5的半导体晶圆的方法的一些实施例的一系列截面图。
图13A至图13I示出了用于形成图6的半导体晶圆的方法的一些实施例的一系列截面图。
图14A至图14J示出了用于形成图7的半导体晶圆的方法的一些实施例的一系列截面图。
图15示出了用于形成图3的半导体晶圆并且将图3的半导体晶圆接合至另一半导体晶圆的方法的一些实施例的流程图。
具体实施方式
现在，将参照附图描述本发明，其中，在通篇描述中相同的参考标号用于指定相同的元件，并且其中所示的结构没有必要按比例绘制。应该理解，该详细描述和相应附图没有以任何方式限制本发明的范围，并且详细的描述和附图仅提供多个示例以示出发明概念可以显示其本身的一些方法。
本发明提供了许多不同的用于实施本发明的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示的一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述符可因此进行类似的解释。
三维(3D)集成电路(IC)包括堆叠和集成在一起的多个集成芯片管芯。制造3D IC的一种可能的方法包括将第一半导体晶圆接合至第二半导体晶圆的晶圆堆叠方法。在这种方法中，多个第一2D IC设置在半导体晶圆上并且第一接合结构设置在多个第一2D IC。第一接合结构和第二接合结构可以彼此堆叠并接合在一起(即，经由共晶接合、混合接合等)，使得形成多个3D IC，其中的每个3D IC都包括将第一2D IC电耦合至第二2D IC。随后，可以对接合的半导体晶圆实施晶圆切割工艺(例如，机械锯切、激光锯切等)以形成多个独立的3D IC。
上述晶圆堆叠方法的一种挑战是非接合(NB)区域。NB区域是在接合工艺期间没有接合在一起(例如，由于第一接合结构的位于第一半导体晶圆的相对边缘之间基本上不平坦的上表面)的位于第一半导体晶圆上方的区域和/或位于第二半导体晶圆上方的区域。例如，因为半导体晶圆通常具有圆角/子弹形斜面区，所以NB区域存在于第一半导体晶圆的周边区域和/或第二半导体晶圆的周边区域上方。
在接合期间，这些NB区域可以导致第一半导体晶圆和第二半导体晶圆之间的结构支撑不足，从而这种结构支撑不足可能随着接合在一起的半导体晶圆的数量的增加(例如，堆叠的5个半导体晶圆)而加剧。这种结构支撑不足在接合期间和/或接合的半导体晶圆的随后工艺步骤期间(例如，堆叠和/或接合附加半导体晶圆、处理接合的半导体晶圆、切割接合的半导体晶圆等)可能引起不期望的机械应力(多种机械应力)。这种不期望的机械应力会导致机械故障(例如，分层、破裂等)，从而降低3D IC的产量。
在各个实施例中，本发明涉及将第一半导体晶圆和第二半导体晶圆接合在一起以减少第一半导体晶圆的NB区域(例如，周边区域)的方法。该方法包括在第一半导体晶圆的周边区域上方形成接合支撑结构(例如，介电材料层)。随后，第一半导体晶圆接合至第二半导体晶圆。通过在第一半导体晶圆的周边区域上方形成接合支撑结构，可以减小第一半导体晶圆的周边区域上方的NB区域。在一些实施例中，由于接合支撑结构的上表面与第一半导体晶圆的接合结构的上表面基本上共面，所以接合支撑结构可以减小第一半导体晶圆的周边区域上方的NB区域。在其他实施例中，通过存在可以在其上形成接合结构(或接合结构的多部分)的子结构，接合支撑结构可以减少第一半导体晶圆的周边区域上方的NB区域，使得接合结构可以形成有在第一半导体晶圆的相对边缘之间延伸的基本平坦的上表面。
通过减少第一半导体晶圆的周边区域上方的NB区域，在接合期间，可以改善第一半导体晶圆和第二半导体晶圆之间的结构支撑。该改善的结构支撑可以在接合期间和/或接合的半导体晶圆的随后的工艺步骤期间减少不期望的机械力。因此，接合支撑结构可以改善3D IC的产量。
图1示出了接合在一起的多个半导体晶圆的截面图，其中，多个半导体晶圆中的每个半导体晶圆都具有设置在周边区域上方的接合支撑结构。
如图1所示，多个半导体晶圆102a-102b接合在一起(例如，经由混合接合、共晶接合等)以形成多个三维(3D)集成电路(IC)101a-101c。例如，第一半导体晶圆102a接合至第二半导体晶圆102b以形成第一3D IC 101a、第二3D IC 101b和第三3D IC 101c。
多个二维(2D)集成电路(IC)104a-104c设置在半导体晶圆102a-102b的每个上。例如，第一2D IC 104a、第二2D IC 104b和第三2D IC 104c设置在第一半导体晶圆102a和第二半导体晶圆102b上。在一些实施例中，多个2D IC 104a-104c分别设置在半导体晶圆102a-102b的中心区域106中/上方。此外，接合结构108分别设置在半导体晶圆102a-102b上方。在一些实施例中，接合结构108分别设置在多个2D IC 104a-104c上方。在又一些实施例中，接合结构108分别设置在半导体晶圆102a-102b的中心区域106上方。
接合支撑结构110设置在半导体晶圆102a-102b的每个上方。接合支撑结构110设置在半导体晶圆102a-102b的每个的周边区域112上方。在一些实施例中，接合支撑结构110分别包括作为环围绕半导体晶圆102a-102b的外边缘延伸的介电材料层(例如，氧化物、氮化物等)。通过在半导体晶圆102a-102b周边区域112上方形成接合支撑结构110，接合支撑结构110能够将周边区域112的高度增加至与半导体晶圆102a-102b的中心区域106的高度基本相等。通过增加周边区域112的高度，接合支撑结构110被配置为减小半导体晶圆102a-102b的周边区域112上方的非接合(NB)区域。在一些实施例中，由于接合支撑结构110的上表面分别与接合结构108的上表面基本上齐平，所以接合支撑结构110可以减小半导体晶圆102a-102b的周边区域112上方的NB区域。在其他实施例中，接合支撑结构110通过存在形成接合结构108(或者接合结构的多部分)的子结构而减小半导体晶圆102a-102b的周边区域112的NB结构，使得接合结构108可以形成有分别在半导体晶圆102a-102b的相对边缘之间延伸的基本平坦的上表面。
通过减小半导体晶圆102a-102b的周边区域112上方的NB区域，在接合期间，可以改善第一半导体晶圆102a和第二半导体晶圆102b之间的结构支撑。改善的结构支撑在接合期间和/或接合在一起的半导体晶圆102a-102b的随后的工艺步骤期间减小不期望的机械应力。
图2示出了接合在一起的多个半导体晶圆的截面图，其中，多个半导体晶圆中的每个半导体晶圆均具有设置在周边区域上方的接合支撑结构。
如图2所示，多个半导体晶圆102a-102e接合在一起。在一些实施例中，多个半导体晶圆102a-102e包括第一半导体晶圆102a、第二半导体晶圆102b、第三半导体晶圆102c、第四半导体晶圆102d和第五半导体晶圆102e。应该理解，多个半导体晶圆102a-102e可以包括任何数量的半导体晶圆。
在一些实施例中，半导体晶圆102a-102e中的一些包括第一接合结构108a和第二接合结构108b。例如，第一半导体晶圆102a包括设置在第一半导体晶圆102a的正面102a,f上的第一接合结构108a和设置在第一结构结构102a的背面102a,b上的第二接合结构108b。在又一些实施例中，半导体晶圆102a-e的正面(例如，102a,f)可以对应于半导体晶圆102a-e中的设置有2D IC 104a-c的一面。在又一些实施例中，半导体晶圆102a-e中的每一个的背面(例如，102a,b)可以对应于半导体晶圆中的与半导体晶圆的正面(例如，102a,f)相对的一面。
在一些实施例中，半导体晶圆102a-e中的一些耦合至多个半导体晶圆。例如，第一半导体晶圆102a可以耦合至第三半导体晶圆102c和第二半导体晶圆102b。在又一些实施例中，第三半导体晶圆102c经由第二接合结构108b耦合至第一半导体晶圆102a。在又一些实施例中，接合支撑结构110可以沿着半导体晶圆102a的外边缘朝向第一半导体晶圆102a的背面102a,b延伸，使得接合支撑结构110是可以部分地设置有第二接合结构108b的子结构。因此，可以减小介于第一半导体晶圆102a和第三半导体晶圆102c之间的NB区域。
在一些实施例中，衬底贯通孔(TSV)(未示出)延伸穿过第一半导体晶圆102a以将第一半导体晶圆102a的多个2D IC 104a-104c电耦合至第三半导体晶圆102c的多个2D IC104a-104c。在又一些实施例中，第二半导体晶圆102b经由第一接合结构108a接合至第一半导体晶圆102a，使得第一半导体晶圆102a的多个2D IC 104a-104c、第二半导体晶圆102b的多个2D IC 104a-104c和第三半导体晶圆102c的多个2D IC 104a-104c电耦合在一起。应该理解，基本类似的电耦合可以存在于半导体晶圆102a-102e中的相邻两个半导体晶圆之间，以形成多个3D IC 101a-101c。
在一些实施例中，输入/输出(I/O)结构114可以设置在多个半导体晶圆102a-102e中的最上部(或最底部)半导体晶圆(例如，第二半导体晶圆102b)上。在又一些实施例中，I/O结构114包括设置在I/O介电层118中/上方的多个I/O导电接触件116(例如，接触焊盘、焊料凸块等)。I/O结构114配置成提供至多个3D IC 101a-101c和它们相应的半导体封装件的电连接。例如，一个或多个I/O导电接触件116可以电耦合至第一3D IC 101a。在又一些实施例中，TSV(未示出)延伸穿过最上部(或最底部)的半导体晶圆，以将I/O导电接触件116电耦合至最上部(或最底部)半导体晶圆的多个2D IC 104a-104c。在又一些实施例中，最上部(或最底部)半导体晶圆的2D IC 104a-104c可以包括配置为分别访问3D IC 101a-101c的其他2D IC 104a-104c的半导体晶圆的逻辑。
图3示出了图1的半导体晶圆中的至少一个的一些更详细的实施例的截面图。尽管图3示出了单个2D IC 104，但是应该理解，2D IC 104可以是多个2D IC(例如，参见图1)中的一个。
如图3所示，2D IC 104包括多个半导体器件302(例如，晶体管)。在一些实施例中，半导体器件302中的每个包括设置在半导体晶圆中的一对源极/漏极区域304。在这样的实施例中，半导体器件302中的每个包括堆叠在栅极电介质308上并设置在源极/漏极区域304之间的栅电极306。在又一些实施例中，半导体晶圆包括任何类型的半导体主体(例如，单晶硅/CMOS块、硅锗(SiGe)、绝缘体上硅(SOI)等)。
互连结构310设置在半导体晶圆102和半导体器件302上方。互连结构310包括设置在多个堆叠的层间电介质(ILD)层316中的多个导电接触件312和多个导电部件314(例如，导线和导电通孔)。互连结构310配置为提供半导体器件302之间的电连接，以形成用于2DIC 104的电路。在一些实施例中，互连结构310可以设置在半导体晶圆102的中心区域106上方并且通过非零距离与半导体晶圆102的最外部边缘横向分离。
在一些实施例中，多个堆叠的ILD层316可以包括低k介电层(例如，介电常数小于约3.9的电介质)、超低k介电层、氧化物(例如，二氧化硅(SiO2))等中的一种或两种。在又一些实施例中，例如，导电接触件312可以包括钨、铜等。在又一些实施例中，例如，导电部件314包括铜、铝等。在又一些实施例中，多个堆叠的ILD层316可以具有基本上平坦的上表面。在又一些实施例中，多个堆叠的ILD层316可以设置在半导体晶圆102的中心区域106上方并且通过非零距离与半导体晶圆102的最外部边缘横向分离。
接合结构108设置在互连结构310上方。在一些实施例中，接合结构108包括设置在多个堆叠的ILD层316和最上部导电部件314(例如，最上部导线)上的第一蚀刻停止层318。在又一些实施例中，第一蚀刻停止层318是与多个堆叠的ILD层316不同的材料，并且例如包括氮化硅(SiN)。在又一些实施例中，第一蚀刻停止层318可以具有基本上平坦的上表面。在又一些实施例中，接合结构108可以设置在半导体晶圆102的中心区域106上方并且通过非零距离与半导体晶圆102的最外部边缘横向分离。
在一些实施例中，接合结构介电层320设置在第一蚀刻停止层318上。在又一些实施例中，接合结构介电层320是与第一蚀刻停止层318不同的材料并且例如可以包括氧化硅(例如，SiO2)、低k电介质、超低k电介质等。在又一些实施例中，接合结构介电层320可以包括与多个堆叠的ILD层316相同的材料。在其他实施例中，接合结构介电层320可以包括与多个堆叠的ILD层316不同的材料。在又一些实施例中，接合结构介电层320可以具有基本平坦的上表面。
在一些实施例中，第二蚀刻停止层322设置在接合结构介电层320上。在又一些实施例中，第二蚀刻停止层322具有与接合结构介电层320不同的材料并且例如，可以包括SiN。在又一些实施例中，第二蚀刻停止层322可以具有与第一蚀刻停止层318不同的材料。在又一些实施例中，第二蚀刻停止层322可以具有基本平坦的上表面。
在一些实施例中，再分布介电层324设置在第二蚀刻停止层322上。在又一些实施例中，再分布介电层324具有与第二蚀刻停止层322不同的材料并且例如可以包括氧化物(例如，SiO2)、低k电介质、超低k电介质等。在又一些实施例中，再分布介电层324可以具有基本平坦的上表面。
在一些实施例中，接合界面介电层326设置在再分布介电层324上。在又一些实施例中，接合界面介电层326具有与再分布介电层324不同的材料并且例如可以包括氮氧化物(例如，氮氧化硅(SiON))、氮化物(例如，SiN)、氧化物(例如，SiO2)等。在又一些实施例中，接合界面介电层326可以具有基本平坦的上表面。
此外，接合结构108包括导电接合连接器328和导电接合通孔330。在一些实施例中，导电接合连接器328从接合界面介电层326的上表面延伸、穿过接合界面介电层326、穿过再分布介电层324并且穿过第二蚀刻停止层322导电接合结构介电层320的上表面。在又一些实施例中，导电接合连接器328的上表面与接合界面介电层326的上表面基本上齐平。在又一些实施例中，例如，导电接合连接器328可以包括铜、铝、钨、一些其他导电材料、或者上述材料的组合。尽管图3示出了单个导电接合连接器328，但是应该理解，接合结构108可以包括多个导电接合连接器。
导电接合通孔330从导电接合连接器328延伸至导电部件314，使得导电接合连接器328电耦合至导电部件314。在一些实施例中，导电接合通孔330延伸穿过接合结构介电层320和第一蚀刻停止层318，以接触最上部导电部件314(例如，最上部导线)。在又一些实施例中，例如，导电接合通孔330包括铜、铝、钨、一些其他导电材料或上述材料的组合。在又一些实施例中，导电接合通孔330可以包括与导电接合连接器328相同的材料。在其他实施例中，导电接合通孔330可以包括与导电接合连接器328不同的材料。尽管图3示出了单个导电接合通孔330，但是应该理解，接合结构108可以包括多个导电接合通孔，其中的每个导电接合通孔都将导电接合连接器328电耦合至导电部件314(例如，最上部导线)。此外，应该理解，再分布导线(非示出)可以设置在再分布介电层324中，使得导电接合通孔330和/或导电接合连接器328可以设置在不同的位置，同时仍然电耦合至导电部件314。
还如图3所示，在一些实施例中，半导体晶圆102的周边区域112包括分别定位为沿着半导体晶圆102的相对外边缘的斜面区域332。在一些实施例中，半导体晶圆102的外边缘具有圆角轮廓、子弹形轮廓等。在又一些实施例中，周边区域112分别包括内部周边区域334。内部周边区域334将半导体晶圆102的斜面区域332与中心区域106分离开。
在一些实施例中，半导体晶圆102的中心区域106的宽度(例如，介于相对的周边区域112之间的距离)可以在半导体晶圆102的宽度的约92％和半导体晶圆102的宽度的约99.8％之间。更具体地，在又一些实施例中，半导体晶圆102的中心区域106的宽度为半导体晶圆102的宽度的约94％。在又一些实施例中，周边区域112的宽度(例如，半导体晶圆102的中心区域106和边缘之间的距离)分别可以在半导体晶圆102的宽度的约0.1％和半导体晶圆102的宽度的约4％之间，使得相对的周边区域112的组合宽度可以在约半导体晶圆的宽度的约0.2％和半导体晶圆102的宽度的约8％之间。更具体地，在又一些实施例中，周边区域112的宽度可以分别为半导体晶圆102的宽度的约3％，使得相对的周边区域112的组合宽度可以为半导体晶圆102的宽度的约6％。
多个堆叠的ILD层316的沿着半导体晶圆102的边缘的厚度(例如，基本上为零的厚度)小于半导体晶圆102的中心区域106的厚度。为了防止在半导体晶圆102接合至另一晶圆(例如，如图1所示)时结构支撑不足，接合支撑结构110设置在半导体晶圆102上。接合支撑结构110可以包括介电材料层，该介电材料层在半导体晶圆102的周边区域112上方布置为分别沿着多个堆叠的ILD层316的相对侧。在一些实施例中，介电材料层可以从半导体晶圆102延伸至接合结构108的上表面。在其他实施例中，介电材料层可以具有位于接合结构108的上表面之上或之下的上表面。介电材料层完全没有导电互连层(例如互连线和/或通孔)和/或再分布层。
在一些实施例中，接合支撑结构110从半导体晶圆102相对外边缘横向地延伸至半导体晶圆102的中心区域106。在这样的实施例中，每个接合支撑结构110设置在一个斜面区域332和一个内部周边区域334上方。例如，接合支撑结构110中的一个可以设置在一个斜面区域332和一个内部周边区域334上方，并且另一个接合支撑结构110可以设置在与一个斜面区域332相对的另一个斜面区域332上方以及与一个内部周边区域334相对的另一个内部周边区域334上方。在又一些实施例中，接合支撑结构110可以设置在半导体晶圆102的周边区域112上方，并且通过非零距离与半导体晶圆102的最外部边缘分离。
在一些实施例中，接合支撑结构110从半导体晶圆102的上表面沿着多个堆叠的ILD层316的相对侧壁和接合结构108的相对侧壁垂直地延伸。在又一些实施例中，接合支撑结构110可以与半导体晶圆102、多个堆叠的ILD层316、第一蚀刻停止层318、接合结构介电层320、第二蚀刻停止层322、再分布介电层324、和接合界面介电层326接触。在又一些实施例中，接合支撑结构110的上表面可以与接合界面介电层326和/或导电接合连接器328的上表面基本上齐平，使得接合结构108和接合支撑结构110提供介于半导体晶圆102的相对边缘之间的基本平坦的上表面。在又一些实施例中，接合支撑结构110的外侧壁可以是基本垂直的。在又一些实施例中，接合支撑结构110的外侧壁可以分别与半导体晶圆102的相对外边缘基本上垂直对准。
在一些实施例中，例如，接合支撑结构110可以包括氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiON)、碳化物(例如，碳化硅(SiC))、一些其他电介质或上述材料的组合。在又一些实施例中，接合支撑结构110可以具有介于大约200埃
Figure BDA0002101696390000111
和大约10微米(μm)之间的高度(例如，从接合支撑结构110的底面至接合支撑结构的上表面的距离)。在又一些实施例中，接合支撑结构110可以具有基本类似的高度。在其他实施例中，接合支撑结构110可以具有不同高度。
更具体地，在一些实施例中，接合支撑结构110可以包括SiO2并且具有在大约
Figure BDA0002101696390000121
和大约4μm之间的高度或者在大约4.1μm和大约10μm之间的高度。在又一些实施例中，接合支撑结构110可以包括SiON并且具有在大约
Figure BDA0002101696390000122
和大约4μm之间的高度或者在大约4.1μm和大约10μm之间的高度。在又一些实施例中，接合支撑结构110可以包括SiN并且具有在大约
Figure BDA0002101696390000123
Figure BDA0002101696390000124
和大约3μm之间的高度或者在大约3.1μm和大约9μm之间的高度。在又一些实施例中，接合支撑结构110可以包括SiC并且具有在大约
Figure BDA0002101696390000125
和大约2μm之间的高度或者在大约2.1μm和大约5μm之间的高度。在又一些实施例中，接合支撑结构110的高度可以分别在接合支撑结构110的整个宽度上变化(例如，最高到大约
Figure BDA0002101696390000126
)。
接合支撑结构110的材料、宽度和高度差异提供了调节接合支撑结构110的能力，以降低可能存在于半导体晶圆102的中心区域106和周边区域112之间的不同的α形阶梯轮廓(例如，设置在中心区域106上方的最上层和设置在周边区域112上的最上层之间的高度差异)。因此，即使α形阶梯轮廓可以在不同的半导体晶圆之间改变，也可以减小半导体晶圆上方的NB区域。
在一些实施例中，接合支撑结构110可以具有大于非掺杂硅玻璃(USG)的折射率(RI)。在又一些实施例中，接合支撑结构110的RI可以在大约1.65和大约1.45之间。更具体地，在又一些实施例中，接合支撑结构110的RI为大约1.6。不同RI提供了调节传播通过接合支撑结构110的入射辐射(例如，光量子)的量的能力。因此，可以通过允许/防止传播通过接合支撑结构110的预定量的入射辐射来改善2D IC 104的性能。
在一些实施例中，接合支撑结构110的蚀刻率可以与接合界面介电层326、导电接合连接器328、I/O介电层118(例如，参见图2)和/或I/O导电接触件116(例如，参见图2)的蚀刻率不同。在其他实施例中，接合支撑结构110的蚀刻率可以与接合界面介电层326、导电接合连接器328、I/O介电层118和/或I/O导电接触件116的蚀刻率大约相同。在又一些实施例中，接合支撑结构110可以具有比USG更低的蚀刻率。不同的蚀刻率提供了调节蚀刻接合支撑结构110的速率的能力。因此，在形成接合支撑结构110之后(例如，在接合之前或之后)，执行蚀刻工艺(例如，晶圆清洁工艺)，而没有与接合界面介电层326、导电接合连接器328、I/O介电层118和/或I/O导电接触件116相关的接合支撑结构110的过蚀刻/蚀刻不足。
图4示出了图1的至少一个半导体晶圆的一些更具体的实施例的截面图。
如图4所示，在一些实施例中，接合支撑结构110是在其中设置多部分接合结构108的子结构。因为接合支撑结构110是在其中设置多部分接合结构108的子结构，所以接合结构108的最上部表面可以具有在接合支撑结构110上方以及在半导体晶圆102的相对边缘之间(或者之外)延伸的基本平坦的上表面。
在一些实施例中，接合支撑结构110的最上表面与半导体晶圆102的正面(例如，参见图2)分离开的距离至少与互连结构310的最上表面与半导体晶圆102的正面分离开的距离大约相同。在又一些实施例中，接合支撑结构110设置在第二蚀刻停止层322的最上表面上方。在又一些实施例中，每个接合支撑结构110的最外表面与半导体晶圆102的中心区域106分离开的距离大于半导体晶圆102的边缘与半导体晶圆102的中心区域106分离开的距离。
在一些实施例中，接合支撑结构110可以具有圆形的外侧壁(例如，远离中心区域106)。在又一些实施例中，圆形外侧壁大约从第二蚀刻停止层322的上表面、沿着曲率半径延伸到半导体晶圆102的中线轴336之下，其中，中线轴336横向延伸穿过半导体晶圆102并且与半导体晶圆102的正面和半导体晶圆102的背面(例如，参见图2)均匀的分离开。
在一些实施例中，再分布介电层324设置在第二蚀刻停止层322和接合支撑结构110上。在又一些实施例中，再分布介电层324可以具有位于半导体晶圆102的中心区域106上方的基本平坦的底面，并且可以具有加衬里于半导体晶圆102的周边区域112上方的接合支撑结构110的圆形内侧壁。在又一些实施例中，再分布介电层324具有基本平坦的上表面。在又一些实施例中，再分布介电层324的基本平坦的上表面在半导体晶圆102的相对边缘之间延伸。在又一些实施例中，再分布介电层324的上表面可以延伸越过接合支撑结构110的最外表面。在又一些实施例中，再分布介电层324的外侧壁可以延伸越过接合支撑结构110的外侧壁。在又一些实施例中，再分布介电层的外侧壁可以是圆形的。
在一些实施例中，接合界面介电层326设置在再分布介电层324上并且在半导体晶圆102的中心区域106和周边区域112这两者上方延伸。在又一些实施例中，接合界面介电层326具有在半导体晶圆102的相对边缘之间延伸的基本平坦的上表面。在又一些实施例中，接合界面介电层326的上表面可以延伸越过接合支撑结构110的最外表面。在又一些实施例中，接合界面介电层326的外侧壁可以延伸越过再分布介电层324的外侧壁。在又一些实施例中，接合界面介电层326的外侧壁可以是圆形的。
图5示出了根据图1的至少一个半导体晶圆的一些更具体的实施例的截面图。
如图5所示，在一些实施例中，接合支撑结构110可以分别具有基本平坦的上表面。在一些实施例中，接合支撑结构110的基本平坦的上表面与第二蚀刻停止层322的上表面基本上齐平。在又一些实施例中，接合支撑结构110的基本平坦的上表面可以从第二蚀刻停止层322延伸至半导体晶圆102的相对外边缘。在又一些实施例中，接合支撑结构110的基本平坦的上表面可以从第二蚀刻停止层延伸越过半导体晶圆102的相对外边缘。在又一些实施例中，接合支撑结构110的圆形外侧壁可以从接合支撑结构110的相对平坦上表面延伸至半导体晶圆102的中线轴(例如，参见图4)之下。
图6示出了图1的至少一个半导体晶圆的一些更具体的实施例的截面图。
如图6所示，在一些实施例中，每个接合支撑结构110的圆形外侧壁从再分布介电层324的上表面延伸至半导体晶圆102的中线轴(例如，参见图4)之下。在又一些实施例中，接合界面介电层326的设置在半导体晶圆102的周边区域112上方的多部分可以被设置在接合界面介电层326的最上表面之下。在又一些实施例中，接合界面介电层326可以共形地加衬里于再分布介电层324和接合支撑结构110。
图7示出了图1的至少一个半导体晶圆的一些更具体的实施例的截面图。
如图7所示，在一些实施例中，多个ILD层316a至316c堆叠在半导体晶圆102上。例如，第一ILD层316a设置在半导体晶圆102上，第二ILD层316b设置在第一ILD层316a上，并且第三ILD层316c设置在第二ILD层316b上。在又一些实施例中，堆叠在第一ILD层316a上的多个ILD层(例如，第二ILD层316b和第三ILD层316c)可以对应于金属间介电(IMD)层。应该理解，多个ILD层316a至316c可以包括任何数量的ILD层。
在一些实施例中，第一ILD层316a、第二ILD层316b、第三ILD层316c、第一蚀刻停止层318、接合结构介电层320、和第二蚀刻停止层322设置在半导体晶圆102的中心区域106和周边区域112上方。在又一些实施例中，第一ILD层316a可以共形地加衬里于半导体晶圆102。在又一些实施例中，第二ILD层316b、第三ILD层316c、第一蚀刻停止层318、接合结构介电层320、第二蚀刻停止层322可以共形地加衬里于彼此。在又一些实施例中，再分布介电层324共形地加衬里于第二蚀刻停止层322，并且在半导体晶圆102的中心区域106和周边区域112上方延伸。应该理解，上述层的任何组合(例如，316a至316c、318、320、322和/或324)可以共形地加衬里于彼此并且在半导体晶圆102的中心区域106和周边区域112这两者上方延伸。
在一些实施例中，接合支撑结构110在周边区域112中位于一个或多个ILD层上方。例如，在一些实施例中，接合支撑结构110设置在第二蚀刻停止层322的圆形外侧壁上。在又一些实施例中，接合支撑结构110的上表面可以设置在第二蚀刻停止层322的上表面之上。虽然图7示出了接合支撑结构110设置在第二蚀刻停止层322上，但是应该理解，接合支撑结构可以设置在第一ILD层316a、第二ILD层316b、第三ILD层316c、第一蚀刻停止层318、接合结构介电层320或再分布介电层324上。应该理解，接合支撑结构110的上表面可以与设置有接合支撑结构110的每一层(例如，316a-316c、318、320、或324)的上表面基本齐平(或者设置在其之上)。
图8示出了图1的至少一个半导体晶圆的一些实施例的布局图。
如图8所示，在一些实施例中，半导体晶圆102可以对应于盘状半导体晶圆102。在又一些实施例中，盘状半导体晶圆102的中心区域106的直径可以在盘状半导体晶圆102的直径的大约92％和盘状半导体晶圆102的直径的大约99.8％之间。更具体地，在又一些实施例中，盘状半导体晶圆102的中心区域106的直径可以为盘状半导体晶圆102的直径的大约94％。
在一些实施例中，半导体晶圆102的周边区域112可以对应于半导体晶圆102的环形周边区域112。在又一些实施例中，环形周边区域112可以具有环形周边区域的环厚度TP，其中，该环形周边区域的环厚度在盘状半导体晶圆102的直径的大约0.1％至盘状半导体晶圆102的直径的大约4％。更具体地，在又一些实施例中，环形周边区域的环厚度TP可以为盘状半导体晶圆102的直径的大约3％。在又一些实施例中，斜面区域332可以对应于环形斜面区域332并且内部周边区域334可以对应于环形内部周边区域。
在一些实施例中，接合支撑结构110对应于环形接合支撑结构110。在又一些实施例中，环形接合支撑结构110可以具有在盘形半导体晶圆102的直径的大约0.1％和盘形半导体晶圆102的直径的大约4％之间的环形接合支撑结构的环厚度TR。更具体地，在又一些实施例中，环形接合支撑结构的环厚度TR,可以为盘形半导体晶圆102的直径的大约3％。
图9A至图9K示出了用于形成图3的半导体晶圆并且将图3的半导体晶圆接合至另一半导体晶圆的方法的一些实施例的截面图。
如图9A所示，第一蚀刻停止层318形成在多个堆叠的ILD层316上以及设置在多个堆叠的ILD层316中的导电部件314上。在一些实施例中，第一蚀刻停止层318形成在第一半导体晶圆102a的中心区域106上方。在又一些实施例中，第一蚀刻停止层318可以形成有与多个堆叠的ILD层316的侧壁基本对准的侧壁。
在一些实施例中，用于形成第一蚀刻停止层318的工艺可以包括在多个堆叠的ILD层316和导电部件314上沉积第一蚀刻停止层318。在又一些实施例中，可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、溅射、一些其他沉积工艺或上述工艺的组合来沉积第一蚀刻停止层318。在又一些实施例中，可以在第一蚀刻停止层318上实施平坦化工艺(例如，化学机械平坦化(CMP))，以平坦化第一蚀刻停止层318的上表面。
如图9B所示，接合结构介电层320形成在第一蚀刻停止层318上。在一些实施例中，接合结构介电层320形成在第一半导体晶圆102a的中心区域106上方。在又一些实施例中，接合结构介电层320可以形成有与第一蚀刻停止层318的侧壁基本对准的侧壁。
在一些实施例中，用于形成接合结构介电层320的工艺可以包括在第一蚀刻停止层318上沉积或生长接合结构介电层320。在又一些实施例中，可以通过CVD、PVD、ALD、溅射、热氧化、一些其他沉积或生长工艺或者上述工艺的组合来沉积或生长接合结构介电层320。在又一些实施例中，可以在接合结构介电层320上实施平坦化工艺(例如，CMP)，以平坦化接合结构介电层320的上表面。
如图9C所示，第二蚀刻停止层322形成在接合结构介电层320上。在一些实施例中，第二蚀刻停止层322形成在第一半导体晶圆102a的中心区域106上方。在又一些实施例中，第二蚀刻停止层322可以形成有与接合结构介电层320的侧壁基本对准的侧壁
在一些实施例中，用于形成第二蚀刻停止层322的工艺可以包括在接合结构介电层320上沉积第二蚀刻停止层322。在又一些实施例中，可以通过CVD、PVD、ALD、溅射、一些其他沉积工艺或上述工艺的组合来沉积第二蚀刻停止层322。在又一些实施例中，可以在第二蚀刻停止层322上实施平坦化工艺(例如，CMP)，以平坦化第二蚀刻停止层322的上表面。
如图9D所示，第一介电层902形成在第二蚀刻停止层322上。在一些实施例中，第一介电层902形成在第一半导体晶圆102a的中心区域106上方。在又一些实施例中，第一介电层902可以形成有与第二蚀刻停止层322的侧壁基本对准的侧壁。在又一些实施例中，第一介电层902是与第二蚀刻停止层322不同的材料并且例如可以包括氧化物(例如，SiO2)、低k电介质、超低k电介质等。
在一些实施例中，用于形成第一介电层902的工艺可以包括在第二蚀刻停止层322上沉积或生长第一介电层902。在又一些实施例中，可以通过CVD、PVD、ALD、溅射、热氧化、一些其他沉积或生长工艺或上述工艺的组合来沉积或生长第一介电层902。在又一些实施例中，可以在第一介电层902(例如，通过光刻工艺)上方形成掩模层(未示出)。在又一些实施例中，通过掩模层位于适当位置，可以在第一介电层902上实施蚀刻工艺(例如，湿蚀刻、干蚀刻等)，以去除第一介电层902的未掩蔽部分(例如，第一介电层902的设置在周边区域112上方的区域)。在这样的实施例中，随后可以将掩模层剥离。应该理解，可以在第一蚀刻停止层318、接合结构介电层320和/或第二蚀刻停止层322上实施以上掩蔽/蚀刻工艺，以去除第一蚀刻停止层318、接合结构介电层320和/或第二蚀刻停止层322的未掩蔽部分(例如，设置在周边区域112上方的部分)。
如图9E所示，在第一介电层902(例如，参见图9D)上实施第一平坦化工艺904，以形成具有基本平坦的上表面的再分布介电层324。再分布介电层324包括在第一平坦化工艺904之后所剩余的第一介电层902的部分。在一些实施例中，第一平坦化工艺904可以是CMP工艺。应该理解，导电层(未示出)可以形成在第一介电层902上方并且填充设置在第一介电层902中的再分布导线开口(未示出)。应该理解，可以在导电层和第一介电层902上实施第一平坦化工艺904，以使再分布介电层324和导电层的上表面共平面，使得形成在再分布介电层324中的再分布导线的上表面与再分布介电层324的上表面基本齐平。
如图9F所示，第二介电层906形成在再分布介电层324上。在一些实施例中，第二介电层906形成在第一半导体晶圆102a的中心区域106上方。在又一些实施例中，第二介电层906形成有与再分布介电层324的侧壁基本对准的侧壁。在又一些实施例中，第二介电层906具有与再分布介电层324不同的材料并且例如可以包括氮氧化物(例如，氮氧化硅(SiON))、氧化物(例如，SiO2)、氮化物(例如，SiN)等。在又一些实施例中，用于形成第二介电层906的工艺可以包括在再分布介电层324上沉积或生长第二介电层906。在又一些实施例中，可以通过CVD、PVD、ALD、溅射、热氧化、一些其他沉积或生长工艺或上述工艺的组合来沉积或生长第二介电层906。
如图9G所示，从第二介电层906的上表面延伸至最上部导电部件314的开口908形成在第一半导体晶圆102a上方。在一些实施例中，开口908延伸穿过第二介电层906、再分布介电层324、第二蚀刻停止层322、接合结构介电层320和第一蚀刻停止层318到达最上部导电部件314。在又一些实施例中，开口908可以包括从第二介电层906的上表面延伸至接合结构介电层320的上表面的上部以及从接合结构介电层320的上表面延伸至最上部导电部件314的下部。在这样的实施例中，开口908的上部的宽度可以大于开口908的下部的宽度。应该理解，开口908可以是从第二介电层906的上表面延伸至最上部导电部件314的多个开口中的一个。
在一些实施例中，用于形成开口908的工艺包括在第二介电层906、再分布介电层324、第二蚀刻停止层322、接合结构介电层320和第一蚀刻停止层318中实施选择性蚀刻。在又一些实施例中，选择性蚀刻包括在第二介电层906上形成掩模层(未示出)(例如，经由光刻工艺)。随后，第二介电层906暴露于一种或多种蚀刻剂，从而去除未被掩模层覆盖的第二介电层906、再分布介电层324、第二蚀刻停止层322、接合结构介电层320和第一蚀刻停止层318的多部分，以形成开口908。随后，可以剥离掩模层。应该理解，可以实施多种选择性蚀刻以形成开口908。例如，可以实施第一选择性蚀刻以形成开口908的上部，并且可以实施第二选择性蚀刻以形成开口908的下部
如图9H所示，可以在开口908(例如，参考图9G)中形成导电接合通孔330和导电接合连接器328。此外，在第二介电层906(例如，参见图9G)上实施第二平坦化工艺910以形成接合界面介电层326。接合界面介电层326包括在第二平坦化工艺910之后剩余的第二介电层906的部分。在一些实施例中，导电接合通孔330可以形成在开口908的下部中，并且导电接合连接器328可以形成在开口908的上部中。在又一些实施例中，导电接合连接器328、导电接合通孔330和接合界面介电层326的形成完成接合结构108和/或2D IC104的形成。
在一些实施例中，用于形成导电接合通孔330、导电接合连接器328和接合界面介电层326的工艺包括第二介电层906上沉积填充开口908的导电层(未示出)。在一些实施例中，例如，导电层可以包括铜、铝、钨、一些其他导电材料或上述材料的组合。在又一些实施例中，例如，可以通过CVD、PVD、ALD、溅射、电化学镀、化学镀、一些其他沉积工艺或上述工艺的组合来形成导电层。
随后，在导电层和第二介电层906上实施第二平坦化工艺910，以形成导电接合通孔330、导电接合连接器328、和接合界面介电层326。在一些实施例中，第二平坦化工艺910使导电接合连接器328的上表面和接合界面介电层326的上表面共平面。在又一些实施例中，第二平坦化工艺910可以CMP工艺。
如图9I所示，接合支撑结构110分别形成在第一半导体晶圆102a的周边区域112上方。在一些实施例中，接合支撑结构110包括介电材料层，其中，该介电材料层形成在第一半导体晶圆102a上并且沿着多个堆叠的ILD层316、第一蚀刻停止层318、接合结构介电层320、第二蚀刻停止层322、再分布介电层324和接合界面介电层326的侧壁延伸。在又一些实施例中，每个接合支撑结构110形成为在第一半导体晶圆102a的内部周边区域334和斜面区域332上方延伸。在又一些实施例中，接合支撑结构110形成有与接合界面介电层326的上表面基本齐平的上表面。在又一些实施例中，接合支撑结构110可以形成有与第一半导体晶圆102a的相对外边缘基本对准的外侧壁。在又一些实施例中，接合支撑结构110的外侧壁可以形成为沿着基本垂直线延伸。
在一些实施例中，用于形成接合支撑结构110的工艺可以包括在第一半导体晶圆102a上并且在第一半导体晶圆102a的周边区域112上方选择性地沉积或生长接合支撑结构110。在又一些实施例中，可以通过CVD、PVD、ALD、溅射、热氧化、一些其他沉积或生长工艺、或上述工艺的组合来选择性地沉积或生长接合支撑结构110。更具体地，在又一些实施例中，通过等离子体增强的CVD(PECVD)来选择性地沉积接合支撑结构110。
在一些实施例中，PECVD工艺包括将第一半导体晶圆102a加载到工艺室中。随后，一种或多种工艺气体流入工艺室中，使得接合支撑结构110可以选择性地沉积在第一半导体晶圆102a的周边区域112上方。在又一些实施例中，上部等离子体排除(PEZ)环在第一半导体晶圆102a的正面(例如，参见图2)上方对准并且覆盖第一半导体晶圆102的中心区域106。上部PEZ环被配置为防止PECVD工艺在第一半导体晶圆102a的中心区域106上方沉积接合支撑结构110。在又一些实施例中，在PECVD工艺期间，上部PEZ环可以与第一半导体晶圆102a分离开大约0.3mm至大约0.85mm。
在一些实施例中，在PECVD工艺期间，下部PEZ环在第一半导体晶圆102a的相对边缘之间延伸，并且配置在第一半导体晶圆102a的背面之下(例如，参见图2)。下部PEZ环被配置为防止PECVD工艺在第一半导体晶圆102a的背面上沉积接合支撑结构110。在又一些实施例中，在PECVD工艺期间，下部PEZ环可以与第一半导体晶圆102a分离开大约0.3mm至大约0.85mm。
在一些实施例中，例如，一种或多种工艺气体可以包括多种硅烷(例如，硅烷(SiH4))、含氮氧化物(例如，氧化氮(N2O))、氮气(N2)等。在又一些实施例中，一种或多种工艺气体可以大约10标准立方厘米/分钟(sccm)和大约3000sccm之间的流速流入以工艺室。在又一些实施例中，一种工艺气体为SiH4并且以大约10sccm和大约500sccm之间的流速流入工艺室。更具体地，在又一些实施例中，SiH4可以大约20sccm和大约72sccm之间的流速流入工艺室。通过改变SiH4的流速，可以调节接合支撑结构110的折射率(RI)。例如，增加SiH4的流速(例如，大约20sccm至大约72sccm)可以增加接合支撑结构110的RI(例如，分别从大约1.475至大约1.65)。
在一些实施例中，一种工艺气体为N2并以大约100sccm和大约3000sccm之间的流速流入工艺室。更具体地，在又一些实施例中，N2可以大约1092sccm和大约2000sccm之间的流速流入工艺室。通过改变N2的流速，可以调节接合支撑结构110的厚度和高度。例如，减小N2的流速(例如，从大约2000sccm至大约1092sccm)可以增加接合支撑结构110的高度(例如，从大约
Figure BDA0002101696390000211
至大约
Figure BDA0002101696390000212
)。在一些实施例中，一种工艺气体是N2O并且以大约50sccm和大约2500sccm之间的流速流入工艺室。
在一些实施例中，PECVD工艺可以包括将第一半导体晶圆102a加热至大约80℃和大约410℃之间的温度。更具体地，在又一些实施例中，第一半导体晶圆102a可以加热至大约350℃。在又一些实施例中，工艺室的压力可以在大约0.5Torr和大约6Torr之间。更具体地，在又一些实施例中，工艺室的压力可以在大约0.9Torr和大约2Torr之间。在又一些实施例中，PECVD可以包括提供功率在大约150瓦特(W)至大约800W之间的射频(RF)生成器以在工艺室内生成等离子体。在又一些实施例中，可以在第一半导体晶圆102a上实施PECVD工艺大约10秒至大约300秒。在又一些实施例中，在形成接合支撑结构110之后，可以在接合支撑结构110上实施平坦化工艺(例如，CMP)，使得接合支撑结构110的上表面与接合结构108的上表面基本齐平。在又一些实施例中，在形成接合支撑结构110之后，可以在第一半导体晶圆102a上实施晶圆清洁工艺。
如图9J所示，第一半导体晶圆102a接合至第二半导体晶圆102b以形成3D IC 101。在一些实施例中，通过将第一半导体晶圆102a的接合界面介电层326、导电接合连接器328和接合支撑结构110分别接合至第二半导体晶圆102b的接合界面介电层326、导电接合连接器328和接合支撑结构110，第一半导体晶圆102a接合至第二半导体晶圆102b。在又一些实施例中，第一半导体晶圆102a接合至第二半导体晶圆102b沿着第一半导体晶圆102a和第二半导体晶圆102b的接合界面介电层326、导电接合连接器328、和接合支撑结构110形成接合界面912。应该理解，将第一半导体晶圆102a接合至第二半导体晶圆102b可以形成多个3DIC。
在一些实施例中，接合界面912包括第一半导体晶圆102a和第二半导体晶圆102b的接合界面介电层326之间的介电层与介电层接合。在又一些实施例中，接合界面912包括第一半导体晶圆102a和第二半导体晶圆102b的导电接合连接器328之间的导体与导体接合。在又一些实施例中，接合界面912包括第一半导体晶圆102a和第二半导体晶圆102b的接合支撑结构110之间的介电层与介电层接合。
在一些实施例中，用于将第一半导体晶圆102a接合至第二半导体晶圆102b的工艺包括翻转(例如，旋转180度)第二半导体晶圆102b，使得第二半导体晶圆102b的接合界面介电层326面对第一半导体晶圆102a的接合界面介电层326。此后，第一半导体晶圆102a通过例如混合接合、共晶接合等接合至第二半导体晶圆102b。应该理解，附加半导体晶圆可以通过基本类似的接合工艺接合至第一半导体晶圆102a和/或第二半导体晶圆102b。
因为接合支撑结构110形成在第一半导体晶圆102a的周边区域112的上方，所以可以减小第一半导体晶圆102a的周边区域112上方的非接合区域(NB)。通过减小第一半导体晶圆102a的周边区域112上方的NB区域，在接合期间，可以改善第一半导体晶圆102a和第二半导体晶圆102b之间的结构支撑。改善的结构支撑可以在接合期间和/或接合在一起半导体晶圆的随后的处理步骤期间减小不期望的机械应力。因此，接合支撑结构110可以改善3DIC的产量。
如图9J所示，输入/输出(I/O)结构114可以形成在第二半导体晶圆102b的一侧上，其中，该第二半导体晶圆102b的一侧与第二半导体晶圆102b的面对第一半导体晶圆102a的一侧相对。在一些实施例中，I/O结构114包括设置在I/O介电层118中/上方的I/O导电接触件116。应该理解，I/O导电接触件116可以是设置在I/O介电层118中/上方的多个I/O导电接触件中的一个。还应该理解，I/O结构114可以形成在第一半导体晶圆102a的一侧上，其中，该第一半导体晶圆102a的一侧与第一半导体晶圆102a面对第二半导体晶圆102b的一侧相对。
在一些实施例中，用于形成I/O结构114的工艺包括在第二半导体晶圆102b的一侧上沉积或生长介电层(未示出)，其中，该第二半导体晶圆102b的一侧与第二半导体晶圆102b面对第一半导体晶圆102a的一侧相对。在一些实施例中，例如，介电层可以包括氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiON)等。在一些实施例中，可以通过CVD、PVD、ALD、溅射、热氧化、一些其他沉积或生长工艺、或者上述工艺的组合来沉积或生长介电层。
此外，开口(未示出)形成在介电层(例如，经由光刻工艺)中，以延伸穿过介电层到达衬底通孔(TSV)(未示出)。导电层(未示出)然后沉积在介电层上并填充该开口。在一些实施例中，例如，导电层可以包括铜、铝、钨、一些其他导电材料或上述材料的组合。在一些实施例中，可以通过CVD、PVD、ALD、溅射、电化学镀、化学镀、一些其他沉积工艺或上述工艺的组合来沉积导电层。随后，可以在导电层和介电层上实施平坦化工艺(例如，CMP)，以形成I/O导电接触件116和I/O介电层118。应该理解，多个开口可以形成在介电层中并且随后填充有导电层，使得平坦化工艺在介电层118中形成多个导电接触件116。
如图9K所示，在接合在一起的第一半导体晶圆102a和第二半导体晶圆102b上实施晶圆分割工艺914以分离3D IC 101，从而形成包括3D IC 101的管芯。在一些实施例中，晶圆切割工艺914包括在接合在一起的半导体晶圆中实施一系列切割以形成多条划线，其中，每条划线都设置在3D IC 101的一侧上。随后，机械力施加至接合在一起的第一半导体晶圆102a和第二半导体晶圆102b以分离管芯。在又一些实施例中，可以通过锯切、激光切割等来实施该切割。应该理解，3D IC 101可以是多个3D IC中的一个，其中，每个3D IC通过晶圆分割工艺从接合在一起的第一半导体晶圆102a和第二半导体晶圆102b中分离。
图10示出了对图9J至图9K的接合在一起的第一半导体晶圆和第二半导体晶圆的一些实施例实施图9K的晶圆切割工艺的一些实施例中的顶视图。
如图10所示，接合在一起的第一半导体晶圆和第二半导体晶圆(例如，参见图9J至图9K)包括布置为阵列的多个3D IC 101。在一些实施例中，阵列包括多行和多列。在接合在一起的第一半导体晶圆102a和第二半导体晶圆102b中切割介于每行和每列之间的划线916以将接合在一起的第一半导体晶圆102a和第二半导体晶圆102b分离为多个独立的3D IC101。在一些实施例中，划线916完全地延伸穿过接合在一起的第一半导体晶圆102a和第二半导体晶圆102b，使得划线延伸进入第一半导体晶圆102的接合支撑结构110和/或第二半导体晶圆102b的接合支撑结构。
在一些实施例中(未示出)，划线916限定多个独立的3D IC 101中的第一个并可以延伸进入接合支撑结构110。在这样的实施例中，多个独立的3D IC101中的第一个可以具有布置为沿着独立的IC的一侧的接合支撑结构110的部分。例如，多个独立的3D IC 101中的第一个可以具有垂直地布置在第一半导体晶圆102a和第二半导体晶圆102b之间的接合支撑结构110的一部分。
图11A至图11I示出了用于形成图4的半导体晶圆的方法的一些实施例的一系统截面图。
如图11A所示，第一蚀刻停止层318形成在多个堆叠的ILD层316和最上部导电部件314上。在一些实施例中，用于形成第一蚀刻停止层318的工艺可以是上文中参考图9A所述的基本类似的工艺(例如，参见第[0078]至[0079]段)。
如图11B所示，接合结构介电层320形成在第一蚀刻停止层318上。在一些实施例中，用于形成接合结构介电层320的工艺可以是上文中参考图9B所述的基本类似的工艺(例如，参考第[0080]至[0081]段)。
如图11C所示，第二蚀刻停止层322形成在接合结构介电层320上。在一些实施例中，用于形成第二蚀刻停止层322的工艺可以是上文中参考图9C所述的基本类似的工艺(例如，参见第[0082]-[0083]段)。
如图11D所示，接合支撑结构110形成在半导体晶圆102的周边区域112上方。在一些实施例中，接合支撑结构110形成有的最上表面，其中，该最上表面设置在第二蚀刻停止层322的最上表面上方。在又一些实施例中，接合支撑结构110可以形成有外侧壁，其中，该外侧壁与半导体晶圆102的中心区域106分离开的距离大于半导体晶圆102的边缘与半导体晶圆102的中心区域106分离开的距离。
在一些实施例中，接合支撑结构110可以形成有圆形外侧壁。在又一些实施例中，接合支撑结构110可以形成有圆形外侧壁，该圆形外侧壁从第二蚀刻停止层322的上表面、沿着曲率半径延伸至半导体晶圆102的中线轴之下(例如，参见图4)，其中，中线轴横向延伸穿过半导体晶圆102并且与半导体晶圆102的正面(例如，参见图2)和半导体晶圆102的背面(例如，参见图2)均匀地分离开。在又一些实施例中，用于形成接合支撑结构110的工艺可以是上文中参考图9I所述的基本类似的工艺(例如，参见第[0093]至[0099]段)。
如图11E所示，第一介电层902形成在第二蚀刻停止层322上和接合支撑结构110上，使得第一介电层902形成在半导体晶圆102的周边区域112和中心区域106这两者上方。在一些实施例中，第一介电层902可以形成为共形地加衬里于第二蚀刻停止层322和接合支撑结构110。在又一些实施例中，用于形成第一介电层902的工艺可以是上文中参考图9D所述的基本类似的工艺(例如，第[0084]至[0085]段)。
如图11F所示，在第一介电层902(例如，参见图11E)上实施第一平坦化工艺904以形成具有基本平坦的上表面的再分布介电层324。在一些实施例中，第一平坦化工艺904可以是上文中参考图9E所述的基本类似的工艺(例如，参见第[0086]段)。
如图11G所示，第二介电层906形成在再分布介电层324上。在一些实施例中，第二介电层906形成在半导体晶圆102的周边区域112和中心区域106上方。在又一些实施例中，第二介电层906形成为共形地加衬里于再分布介电层324。在又一些实施例中，用于形成第二介电层906的工艺可以是上文中参考9F所述的基本类似的工艺(例如，参见第[0087]段)。
如图11H所示，开口908形成在半导体晶圆102上方，其中，该开口908从第二介电层906的上表面延伸至最上部导电部件314。在一些实施例中，用于形成开口908的工艺可以是上文中参考图9G所述的基本类似的工艺(例如，参见第[0088]-[0089]段)。
如图11I所示，导电接合通孔330和导电接合连接器328形成在开口908(例如，参见图11H)中。此外，在第二介电层906(例如，参见图11H)上实施在第二平坦化工艺910以形成接合界面介电层326。在一些实施例中，用于形成导电接合通孔330、导电接合连接器328和接合界面介电层326的工艺可以是上文中参考图9H所述的基本类似的工艺(例如，参见第[0090]-[0092]段)。
图12A至图12I示出了用于形成图5的半导体晶圆的方法的一些实施例的一系列截面图。
如图12A所示，第一蚀刻停止层318形成在多个堆叠的ILD层316上以及最上部导电部件314。在一些实施例中，用于形成第一蚀刻停止层318的工艺可以是上文中参考图9A所述的基本平坦的工艺(例如，参见第[0078]至[0079]段)。
如图12B所示，接合结构介电层320形成在第一蚀刻停止层318上。在一些实施例中，用于形成接合结构介电层320的工艺可以是上文中参考图9B所述的基本平坦的工艺(例如，参见第[0080]至[0081]段)。
如图12C所示，第二蚀刻停止层322形成在接合结构介电层320上。在一些实施例中，用于形成第二蚀刻停止层322的工艺可以是上文中参考图9C所述的基本类似的工艺(例如，参见第[0082]至[0083]段)。
还如图12C所示，接合支撑结构110分别形成在半导体晶圆102的周边区域112上方。在一些实施例中，用于形成接合支撑结构110的工艺可以是上文中参考图11D所述的基本相同的工艺(例如，参见第[00115]至[00116]段)。
如图12D所示，对接合支撑结构110实施第三平坦化工艺1202以平坦化接合支撑结构110的上表面。在一些实施例中，第三平坦化工艺1202使接合支撑结构110的上表面与第二蚀刻停止层322的上表面共平面。在又一些实施例中，第三平坦化工艺1202可以是CMP工艺。
如图12E所示，第一介电层902形成在第二蚀刻停止层322上以及接合支撑结构110上。在一些实施例中，用于形成第一介电层902的工艺可以是上文中参考图11E所述的基本类似的工艺(例如，参见第[00117]段)。
如图12F所示，在第一介电层902(例如，参见图12E)上实施第一平坦化工艺904以形成具有基本类似的上表面的再分布介电层324。在一些实施例中，第一平坦化工艺904可以是上文中参考图9E所述的基本类似的工艺(例如，参见第[0086]段)。
如图12G所示，第二介电层906形成在再分布介电层324上。在一些实施例中，用于形成第二介电层906的工艺可以是上文中参考图11G所示的基本类似的工艺(例如，第[00119]段)。
如图12H所示，开口908形成在半导体晶圆102上方，其中，该开口从第二介电层906的上表面延伸至最上部导电部件314。在一些实施例中，用于形成开口908的工艺是上文中参考图9G所述的基本类似的工艺(例如，第[0088]-[0089])。
如图12I所示，导电接合通孔330和导电接合连接器328形成在开口908(例如，参见图12H)中。此外，对第二介电层906实施第二平坦化工艺910(例如，参见图12H)以形成接合界面介电层326。在一些实施例中，用于形成导电接合通孔330、导电接合连接器328、和接合界面介电层326的工艺可以是上文中参考图9H所述的基本类似的工艺(例如，参见第[0090]-[0092]段)。
图13A至图13I示出了用于形成图6的半导体晶圆的方法的一些实施例的一系统截面图。
如图13A所示，第一蚀刻停止层318形成在多个堆叠的ILD层316上以及最上部导电部件314上。在一些实施例中，用于形成第一蚀刻停止层318的工艺可以是上文中参考图9A所述的基本类似的工艺(例如，参见第[0078]至[0079]段)。
如图13B所示，接合结构介电层320形成在第一蚀刻停止层318上。在一些实施例中，用于形成接合结构介电层320的工艺可以是上文中参考图9B所述的基本类似的工艺(例如，参见第[0080]至[0081]段)。
如图13C所示，第二蚀刻停止层322形成在接合结构介电层320上。在一些实施例中，用于形成第二蚀刻停止层322的工艺可以是上文中参考图9C所述的基本类似的工艺(例如，第[0082]至[0083]段)。
如图13D所示，第一介电层902形成在第二蚀刻停止层322上。在一些实施例中，用于形成第一介电层902的工艺可以是上文中参考图9D所述的基本类似地工艺(例如，参见第[0084]至[0085]段)。
如图13E所示，在第一介电层902(例如，参见图13D)上实施第一平坦化工艺904以形成具有基本平坦的上表面的再分布介电层324。在一些实施例中，第一平坦化工艺904可以是上文中参考图9E所述的基本类似的工艺(例如，参见第[0086]段)。
如图13F所示，接合支撑结构110分别形成在半导体晶圆102的周边区域上方。在一些实施例中，接合支撑结构110可以形成有外侧壁，其中，该外侧壁从再分布介电层324的上表面沿着曲率半径分别延伸至半导体晶圆102的中线轴(例如，参见图4)之下。在又一些实施例中，用于形成接合支撑结构110的工艺可以是上文中参考图11D所述的基本类似的工艺(例如，参见第[00115]至[00116]段)。
如图13G所示，第二介电层906形成在再分布介电层324和接合支撑结构110上。在一些实施例中，第二介电层906可以形成为共形地加衬里于再分布介电层324和接合支撑结构110。在又一些实施例中，用于形成第二介电层906的工艺可以是上文中参考图11G所述的基本类似地的工艺(例如，参见第[00119]段)。
如图13H所示，开口908形成在半导体晶圆102上方，其中，开口908第二介电层906的上表面延伸至最上部导电部件314。在一些实施例中，用于形成开口908的工艺可以是上文中参考图9G所述的基本类似的工艺(例如，参见第[0088]至[0089]段)。
如图13I所示，导电接合通孔330和导电接合连接器328形成在开口908(例如，参见图13H)中。此外，在第二介电层906(例如，参见图13H)上实施第二平坦化工艺910以形成接合界面介电层326。在一些实施例中，用于形成导电接合通孔330、导电接合连接器328、和接合界面介电层326的工艺可以是上文中参考图9H所述的基本类似的工艺(例如，参见[0090]至[0092]).
图14A至图14I示出了用于形成图7的半导体晶圆的方法的一些实施例的一系列截面图。
如图14A，第一蚀刻停止层318形成在第三ILD层316c和最上部导电部件314上。在一些实施例中，第一蚀刻停止层318形成为共性地加衬里于第三ILD层316c，使得第一蚀刻停止层318形成在半导体晶圆102的中心区域106和周边区域112这两者上方。在又一些实施例中，用于形成第一蚀刻停止层318的工艺可以是上文中参考图9A所述的基本类似的工艺(例如，参见第[0078]至[0079]段)。
如图14B所示，接合结构介电层320形成在第一蚀刻停止层318上。在一些实施例中，接合结构介电层320共形成地加衬里于第一蚀刻停止层318，使得接合结构介电层320形成在半导体晶圆102的中心区域106和周边区域112这两者上方。在又一些实施例中，用于形成合结构介电层320的工艺可以是上文中参考图9B所述的基本类似的工艺(例如，参见第[0080]至[0081]段)。
如图14C所示，第二蚀刻停止层322形成在接合结构介电层320上。在一些实施例中，第二蚀刻停止层322可以形成为共形成加衬里于接合结构介电层320，使得第二蚀刻停止层322形成在半导体晶圆102的中心区域106和周边区域112上方。在又一些实施例中，用于形成第二蚀刻停止层322的工艺可以是上文中参考图9C所述的基本类似的工艺(例如，参见第[0082]至[0083]段)。
如图14D所示，接合支撑结构110形成在半导体晶圆102的周边区域112上方。在一些实施例中，接合支撑结构110形成在第二蚀刻停止层322上。在又一些实施例中，接合支撑结构110形成为部分地加衬里于第二蚀刻停止层322的相对外侧壁，并且形成为部分地位于第二蚀刻停止层322的上表面上。在这样的实施例中，接合支撑结构110可以形成有设置在第二蚀刻停止层322的上表面上方的最上表面。
在一些实施例中，接合支撑结构110可以沿着第二蚀刻停止层322的侧壁延伸，使得接合支撑结构110也部分地设置在接合结构介电层320、第一蚀刻停止层318、第三ILD层316c、第二ILD层316b、第一ILD层316a、和/或半导体晶圆102上。在又一些实施例中，用于形成接合支撑结构110工艺可以是上文中参考图11D所述的基本类似的工艺(例如，参见第[00115]至[00116]段)。尽管图14D示出了接合支撑结构110部分地形成在第二蚀刻停止层322的相对侧壁上以及部分上表面上，但是应该理解，接合支撑结构110可以部分地形成在第三ILD层316c、第一蚀刻停止层318、接合结构介电层320、第一介电层902(例如，参见图13D)、再分布介电层324(例如，参见图13E)、第二介电层906(例如，参见图13G)、接合界面介电层326(例如，参见图13I)或上述部件的组合的相对侧壁上以及部分上表面上。
如图14E所示，在接合支撑结构110上实施第三平坦化工艺1202以平坦化接合支撑结构110的上表面。在一些实施例中，第三平坦化工艺1202可以是上文中参考图12D所述的基本类似的工艺(例如，参见第[00127]段)。
如图14F所示，第一介电层902形成在第二蚀刻停止层322和接合支撑结构110上。在一些实施例中，第一介电层902可以形成为共形地加衬里于第二蚀刻停止层322和接合支撑结构110。在又一些实施例中，用于形成第一介电层902的工艺可以是上文中参考图11E所述的基本类似的工艺(例如，参见第[00117]段)。
如图14G所示，在第一介电层902(例如，参见图14F)上实施第一平坦化工艺904以形成具有基本平坦的上表面的再分布介电层324。在一些实施例中，第一平坦化工艺904可以是上文中参考图9E所述的基本类似的工艺(例如，参见第[00119]段)。
如图14H所示，第二介电层906形成在再分布介电层324上。在一些实施例中，用于形成第二介电层906的工艺可以是上文中参考图11G所述的基本类似的工艺(例如，参见第[00119]段)。
如图14I所示，开口908形成在半导体晶圆102上方，其中，开口908从第二介电层906的上表面延伸至最上部导电部件314。在一些实施例中，用于形成开口908的工艺可以是上文中参考图9G所述的基本类似的工艺(例如，参见第[0088]至[0089]段)。
如图14J所示，导电接合通孔330和导电接合连接器328形成在开口908(例如，参见图13H)中。此外，在第二介电层906(例如，参见图13H)上实施第二平坦化工艺910以形成接合界面介电层326。在一些实施例中，用于形成导电接合通孔330、导电接合连接器328、和接合界面介电层326的工艺可以是上文中参考图9H所述的基本类似的工艺(例如，参见第[0090]-[0092]段)。
如图15所示，提供了用于形成图3的半导体晶圆并且将图3的半导体晶圆接合至另一半导体晶圆的方法的一些实施例的流程图1500。虽然图15在本文中示出和描述为一系列动作或事件，但是应该理解，这样的动作或事件的所示顺序没有解释为限制意义。例如，一些动作可以与除本文中所述的动作或事件之外的其他动作或事件的不同顺序和/或同时发生。此外，不是所有示出的动作都需要实施本文中描述的一个或多个方面或实施例，并且可以在一个或多个独立的动作和/或阶段中实施本文中所示的一个或多个动作。
在动作1502处，接合结构形成在第一半导体晶圆的中心区域上方，其中，第一半导体晶圆的周边区域设置在中心区域的相对侧上并且从中心区域的相对侧延伸至第一半导体晶圆的边缘。图9A至图9H示出了对应于动作1502的一些实施例的一系列截面图。
在动作1504处，接合支撑结构分别形成在第一半导体晶圆的周边区域上方，其中，接合支撑结构具有与接合结构的上表面基本齐平的上表面。图9I示出了对应于动作1504的一些实施例的截面图。
在动作1506处，第一半导体晶圆接合至第二半导体晶圆。图9J示出了对应于动作1506的一些实施例的截面图。
通过在第一半导体晶圆的周边区域上方形成接合支撑结构，可以减小第一半导体晶圆的周边区域上方的非接合(NB)区域。在一些实施例中，接合支撑结构可以由于接合支撑结构的上表面与接合结构的上表面基本上齐平而减小了第一半导体晶圆的周边区域上方的NB区域。在其他实施例中，接合支撑结构可以通过存在在其上形成接合结构(或接合结构的一部分)的子结构来减小第一半导体晶圆的周边区域上方的NB区域，使得接合结构形成有在第一半导体晶圆的相对边缘之间延伸的基本平坦的上表面。
通过减小第一半导体晶圆的周边区域上方的NB区域，在接合期间，可以改善第一半导体晶圆和第二半导体晶圆之间的结构支撑。改善的结构支撑可以在接合期间和/或接合在一起的第一半导体晶圆102a和第二半导体晶圆102b的后续处理步骤期间减小不期望的机械力。
在动作1508处，可以在接合在一起的第一半导体晶圆102a和第二半导体晶圆102b上实施晶圆切割工艺以从接合在一起的第一半导体晶圆和第二半导体晶圆分离包括三维(3D)集成电路(IC)的管芯。图9K示出了对应于动作1508的一些实施例的截面图。
在一些实施例中，本申请提供了一种用于接合半导体晶圆的方法。所述方法包括：在第一半导体晶圆的中心区域上方形成第一集成电路(IC)。在所述第一半导体晶圆的环形周边区域上方形成第一环形接合支撑结构，其中，所述第一半导体晶圆的环形周边区域环绕所述第一半导体晶圆的中心区域。将第二半导体晶圆接合至所述第一半导体晶圆，使得设置在所述第二半导体晶圆上的第二集成电路电连接至所述第一集成电路。在一些实施例中，形成所述第一集成电路包括：在互连结构上方形成蚀刻停止层，其中，所述互连结构设置在所述第一半导体晶圆上；以及在所述互连结构上方以及所述第一环形接合支撑结构上方形成介电层，其中，在所述蚀刻停止层之后形成所述第一环形接合支撑结构。在一些实施例中，形成所述第一集成电路进一步包括：在所述介电层上实施第一平坦化工艺以形成再分布介电层。在一些实施例中，所述再分布介电层与所述蚀刻停止层和所述第一环形接合支撑结构都接触。在一些实施例中，形成所述第一集成电路进一步包括：在所述再分布介电层上方形成接合界面介电层，其中，所述接合界面介电层具有在所述第一半导体晶圆的相对边缘之间延伸的基本平坦的上表面。在一些实施例中，形成所述第一集成电路进一步包括：在形成所述介电层之前，在所述第一环形接合支撑结构上实施第二平坦化工艺，使得所述第一环形接合支撑结构的上表面与所述蚀刻停止层的上表面齐平。在一些实施例中，形成所述第一集成电路包括：在互连结构上方形成再分布介电层，其中，所述互连结构设置在所述第一半导体晶圆上方；以及在所述再分布介电层和所述第一环形接合支撑结构上形成接合界面介电层，其中，在所述再分布介电层之后形成所述第一环形接合支撑结构。在一些实施例中，所述第一环形接合支撑结构具有从所述再分布介电层的上表面附近延伸至所述第一半导体晶圆的圆形外侧壁。在一些实施例中，形成所述第一集成电路包括：在互连结构上方形成接合结构，其中，所述互连结构设置在所述第一半导体晶圆上方，其中，所述接合结构包括设置在接合界面介电层中的导电接合连接器，并且其中，在所述接合结构之后形成所述第一环形接合支撑结构。在一些实施例中，所述第一环形接合支撑结构的上表面与所述导电接合连接器的上表面和所述接合界面介电层的上表面齐平。在一些实施例中，所述第一半导体晶圆的中心区域的直径在所述第一半导体晶圆的直径的92％和所述第一半导体晶圆的直径的99.8％之间。在一些实施例中，所述环形接合支撑结构具有在所述第一半导体晶圆的直径的0.1％和所述第一半导体晶圆的直径的4％之间的环厚度。在一些实施例中，方法进一步包括：在所述第二半导体晶圆的环形周边区域上方形成第二环形接合支撑结构；其中，所述第二半导体晶圆的环形周边区域围绕所述第二半导体晶圆的中心区域；其中，所述第二集成电路设置在所述第二半导体晶圆的中心区域上方；以及其中，将所述第一半导体晶圆接合至所述第二半导体晶圆在所述第一环形接合支撑结构和所述第二环形接合支撑结构之间形成介电层与介电层接合。
在实施例中，形成所述第一集成电路包括：在互连结构上方形成蚀刻停止层，其中，所述互连结构设置在所述第一半导体晶圆上；以及在所述互连结构上方以及所述第一环形接合支撑结构上方形成介电层，其中，在所述蚀刻停止层之后形成所述第一环形接合支撑结构。
在实施例中，形成所述第一集成电路进一步包括：在所述介电层上实施第一平坦化工艺以形成再分布介电层。
在实施例中，所述再分布介电层与所述蚀刻停止层和所述第一环形接合支撑结构都接触。
在实施例中，形成所述第一集成电路进一步包括：在所述再分布介电层上方形成接合界面介电层，其中，所述接合界面介电层具有在所述第一半导体晶圆的相对边缘之间延伸的平坦的上表面。
在实施例中，形成所述第一集成电路进一步包括：在形成所述介电层之前，在所述第一环形接合支撑结构上实施第二平坦化工艺，使得所述第一环形接合支撑结构的上表面与所述蚀刻停止层的上表面齐平。
在实施例中，形成所述第一集成电路包括：在互连结构上方形成再分布介电层，其中，所述互连结构设置在所述第一半导体晶圆上方；以及在所述再分布介电层和所述第一环形接合支撑结构上形成接合界面介电层，其中，在所述再分布介电层之后形成所述第一环形接合支撑结构。
在实施例中，所述第一环形接合支撑结构具有圆形外侧壁，其中，所述圆形外侧壁从所述再分布介电层的上表面附近延伸至所述第一半导体晶圆。
在实施例中，形成所述第一集成电路包括：在互连结构上方形成接合结构，其中，所述互连结构设置在所述第一半导体晶圆上方，所述接合结构包括设置在接合界面介电层中的导电接合连接器，并且在所述接合结构之后形成所述第一环形接合支撑结构。
在实施例中，所述第一环形接合支撑结构的上表面与所述导电接合连接器的上表面和所述接合界面介电层的上表面这两者齐平。
在实施例中，所述第一半导体晶圆的中心区域的直径在所述第一半导体晶圆的直径的92％和所述第一半导体晶圆的直径的99.8％之间。
在实施例中，所述第一环形接合支撑结构具有在所述第一半导体晶圆的直径的0.1％和所述第一半导体晶圆的直径的4％之间的环厚度。
在实施例中，方法进一步包括：在所述第二半导体晶圆的环形周边区域上方形成第二环形接合支撑结构；其中，所述第二半导体晶圆的环形周边区域围绕所述第二半导体晶圆的中心区域；其中，所述第二集成电路设置在所述第二半导体晶圆的中心区域上方；以及其中，所述第一半导体晶圆接合至所述第二半导体晶圆形成介于所述第一环形接合支撑结构和所述第二环形接合支撑结构之间的介电层与介电层接合。
在其他实施例中，本申请提供了一种用于接合半导体晶圆的方法。所述方法包括：在第一半导体晶圆的第一侧上形成多个堆叠的层间介电(ILD)层，其中，所述多个堆叠的层间介电层具有位于第一半导体晶圆的中心区域上方的第一厚度和位于所述第一半导体晶圆的周边区域上方的第二厚度，所述第二厚度小于所述第一厚度。在形成所述多个堆叠的层间介电层中的一个或多个之后，在所述周边区域上方形成包括介电材料层的环形接合支撑结构，其中，所述介电材料层具有面对所述多个堆叠的层间介电层中的一个或多个的一侧的侧壁。将第二半导体晶圆接合至所述第一半导体晶圆的第一侧。在一些实施例中，所述环形接合支撑结构的最外表面与所述第一半导体晶圆的中心区域分离开的距离大于所述第一半导体晶圆的边缘与所述中心区域分离开的距离。在一些实施例中，所述环形接合支撑结构从所述第一半导体晶圆的第一侧延伸至所述第一半导体晶圆的中线轴之下，其中，所述中线轴横向地延伸穿过所述第一半导体晶圆并且与所述第一半导体晶圆的第一侧和所述第一半导体晶圆的第二侧均匀地分离开，其中，所述所述第一半导体晶圆的第二侧与所述第一侧相对。在一些实施例中，所述环形接合支撑结构没有金属互连层。在一些实施例中，形成所述环形接合支撑结构包括：实施化学汽相沉积(CVD)工艺以选择性地在所述第一半导体晶圆的周边区域上方形成所述环形接合支撑结构，其中，所述环形接合支撑结构包括氧化物、氮化物或者氮氧化物。在实施例中，所述环形接合支撑结构的最外表面与所述第一半导体晶圆的中心区域分离开的距离大于所述第一半导体晶圆的边缘与所述中心区域分离开的距离。
在实施例中，所述环形接合支撑结构从所述第一半导体晶圆的第一侧延伸至所述第一半导体晶圆的中线轴之下，其中，所述中线轴横向地延伸穿过所述第一半导体晶圆并且与所述第一半导体晶圆的第一侧和所述第一半导体晶圆的第二侧均匀地分离开，其中，所述所述第一半导体晶圆的第二侧与所述第一侧相对。
在实施例中，所述环形接合支撑结构完全没有金属互连层。
在实施例中，形成所述环形接合支撑结构包括：实施化学汽相沉积(CVD)工艺，以选择性地在所述第一半导体晶圆的周边区域上方形成所述环形接合支撑结构，其中，所述环形接合支撑结构包括氧化物、氮化物或者氮氧化物。
在又一些实施例中，本申请提供了一种多个接合在一起的半导体晶圆，包括：多个堆叠的层间介电(ILD)层，设置在第一半导体晶圆的第一侧的中心区域上方。环形接合支撑结构，包括设置在所述第一半导体晶圆的环形周边区域上方的介电材料层，其中，所述第一半导体晶圆的环形周边区域环绕所述第一半导体晶圆的中心区域，并且其中，所述介电材料具有面对所述多个堆叠的层间介电层中的一个或多个的一侧的侧壁。第二半导体晶圆，接合至所述第一半导体晶圆的第一侧。在一些实施例中，所述环形接合支撑结构的上表面与所述第一半导体晶圆的第一侧分离开的距离大于所述多个堆叠的层间介电层的最上表面与所述第一半导体晶圆的第一侧分离开的距离。
在实施例中，所述环形接合支撑结构的上表面与所述第一半导体晶圆的第一侧分离开的距离大于所述多个堆叠的层间介电层的最上表面与所述第一半导体晶圆的第一侧分离开的距离。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (20)

1.一种用于接合半导体晶圆的方法，所述方法包括：
在第一半导体晶圆的上方并且在所述第一半导体晶圆的中心区域的周边内形成多个第一集成电路(IC)；
在所述第一半导体晶圆上方并且在所述第一半导体晶圆的环形周边区域内形成第一环形接合支撑结构，其中，所述第一半导体晶圆的环形周边区域环绕所述第一半导体晶圆的中心区域；以及
将第二半导体晶圆接合至所述第一半导体晶圆，使得设置在所述第二半导体晶圆上方的多个第二集成电路电分别连接至所述第一集成电路。
2.根据权利要求1所述的方法，其中，形成所述第一集成电路包括：
在互连结构上方形成蚀刻停止层，其中，所述互连结构设置在所述第一半导体晶圆上；以及
在所述互连结构上方以及所述第一环形接合支撑结构上方形成介电层，其中，在所述蚀刻停止层之后形成所述第一环形接合支撑结构。
3.根据权利要求2所述的方法，其中，形成所述第一集成电路进一步包括：
在所述介电层上实施第一平坦化工艺以形成再分布介电层。
4.根据权利要求3所述的方法，其中，所述再分布介电层与所述蚀刻停止层和所述第一环形接合支撑结构都接触。
5.根据权利要求4所述的方法，其中，形成所述第一集成电路进一步包括：
在所述再分布介电层上方形成接合界面介电层，其中，所述接合界面介电层具有在所述第一半导体晶圆的相对边缘之间延伸的平坦的上表面。
6.根据权利要求5所述的方法，其中，形成所述第一集成电路进一步包括：
在形成所述介电层之前，在所述第一环形接合支撑结构上实施第二平坦化工艺，使得所述第一环形接合支撑结构的上表面与所述蚀刻停止层的上表面齐平。
7.根据权利要求1所述的方法，其中，形成所述第一集成电路包括：
在互连结构上方形成再分布介电层，其中，所述互连结构设置在所述第一半导体晶圆上方；以及
在所述再分布介电层和所述第一环形接合支撑结构上形成接合界面介电层，其中，在所述再分布介电层之后形成所述第一环形接合支撑结构。
8.根据权利要求7所述的方法，其中，所述第一环形接合支撑结构具有圆形外侧壁，其中，所述圆形外侧壁从所述再分布介电层的上表面附近延伸至所述第一半导体晶圆。
9.根据权利要求1所述的方法，其中，形成所述第一集成电路包括：
在互连结构上方形成接合结构，其中，所述互连结构设置在所述第一半导体晶圆上方，所述接合结构包括设置在接合界面介电层中的导电接合连接器，并且在所述接合结构之后形成所述第一环形接合支撑结构。
10.根据权利要求9所述的方法，其中，所述第一环形接合支撑结构的上表面与所述导电接合连接器的上表面和所述接合界面介电层的上表面这两者齐平。
11.根据权利要求1所述的方法，其中，所述第一半导体晶圆的中心区域的直径在所述第一半导体晶圆的直径的92％和所述第一半导体晶圆的直径的99.8％之间。
12.根据权利要求11所述的方法，其中，所述第一环形接合支撑结构具有在所述第一半导体晶圆的直径的0.1％和所述第一半导体晶圆的直径的4％之间的环厚度。
13.根据权利要求1所述的方法，进一步包括：
在所述第二半导体晶圆上方并且在所述第二半导体晶圆的环形周边区域内形成第二环形接合支撑结构；
其中，所述第二半导体晶圆的环形周边区域围绕所述第二半导体晶圆的中心区域；
其中，所述第二集成电路设置在所述第二半导体晶圆上方并且在所述第二半导体晶圆的中心区域的周边内；以及
其中，所述第一半导体晶圆接合至所述第二半导体晶圆形成介于所述第一环形接合支撑结构和所述第二环形接合支撑结构之间的介电层与介电层接合。
14.一种用于接合半导体晶圆的方法，所述方法包括：
在第一半导体晶圆的第一侧上形成多个堆叠的层间介电层，其中，所述多个堆叠的层间介电层具有位于第一半导体晶圆的中心区域上方的第一厚度和位于所述第一半导体晶圆的周边区域上方的第二厚度，所述第二厚度小于所述第一厚度；
在形成所述多个堆叠的层间介电层中的一个或多个之后，在所述周边区域上方形成包括介电材料层的环形接合支撑结构，其中，所述介电材料层具有侧壁，以面对所述多个堆叠的层间介电层中的一个或多个的一侧；以及
将第二半导体晶圆接合至所述第一半导体晶圆的第一侧。
15.根据权利要求14所述的方法，其中，所述环形接合支撑结构的最外表面与所述第一半导体晶圆的中心区域分离开的距离大于所述第一半导体晶圆的边缘与所述中心区域分离开的距离。
16.根据权利要求14所述的方法，其中，所述环形接合支撑结构从所述第一半导体晶圆的第一侧延伸至所述第一半导体晶圆的中线轴之下，其中，所述中线轴横向地延伸穿过所述第一半导体晶圆并且与所述第一半导体晶圆的第一侧和所述第一半导体晶圆的第二侧均匀地分离开，其中，所述所述第一半导体晶圆的第二侧与所述第一侧相对。
17.根据权利要求14所述的方法，其中，所述环形接合支撑结构完全没有金属互连层。
18.根据权利要求14所述的方法，其中，形成所述环形接合支撑结构包括：
实施化学汽相沉积(CVD)工艺，以选择性地在所述第一半导体晶圆的周边区域上方形成所述环形接合支撑结构，其中，所述环形接合支撑结构包括氧化物、氮化物或者氮氧化物。
19.一种多个半导体晶圆，其中，所述多个半导体晶圆接合在一起，包括：
多个堆叠的层间介电层，设置在第一半导体晶圆的第一侧上方并且在所述第一半导体晶圆的中心区域上方，其中所述第一半导体晶圆的最外边缘沿闭合路径连续地成弧形；
环形接合支撑结构，包括设置在所述第一半导体晶圆的环形周边区域内的介电材料层，其中，所述环形周边区域环绕所述中心区域，其中所述环形周边区域从所述中心区域延伸到所述最外边缘，并且所述介电材料层具有侧壁，以面对所述多个堆叠的层间介电层中的一个或多个的一侧；以及
第二半导体晶圆，接合至所述第一半导体晶圆的第一侧。
20.根据权利要求19所述的多个半导体晶圆，其中，所述环形接合支撑结构的上表面与所述第一半导体晶圆的第一侧分离开的距离大于所述多个堆叠的层间介电层的最上表面与所述第一半导体晶圆的第一侧分离开的距离。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
US11664357B2 (en) 2018-07-03 2023-05-30 Adeia Semiconductor Bonding Technologies Inc. Techniques for joining dissimilar materials in microelectronics
JP2021048303A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体装置
KR20230003471A (ko) 2020-03-19 2023-01-06 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 직접 결합된 구조체들을 위한 치수 보상 제어
US11482506B2 (en) * 2020-03-31 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited Edge-trimming methods for wafer bonding and dicing
US12046567B2 (en) 2020-05-21 2024-07-23 Taiwan Semiconductor Manufacturing Company Ltd. Electrostatic discharge circuit and method of forming the same
DE102021107976A1 (de) * 2020-05-21 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Elektrostatische entladungsschaltung und verfahren zum bilden dergleichen
US11682652B2 (en) * 2021-03-10 2023-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Notched wafer and bonding support structure to improve wafer stacking
US20230207486A1 (en) * 2021-12-24 2023-06-29 Intel Corporation Interlayer dielectric stack optimization for wafer bow reduction
US20230275063A1 (en) * 2022-02-28 2023-08-31 Samsung Electronic Co., Ltd. 3d-stacked semiconductor device with improved alignment using carrier wafer patterning
US20230352438A1 (en) * 2022-04-27 2023-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Support structure to reinforce stacked semiconductor wafers

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370845B1 (ko) 1999-04-14 2003-02-05 앰코 테크놀로지 코리아 주식회사 반도체패키지용 리드프레임의 구조 및 그 제조 방법
US8227902B2 (en) * 2007-11-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structures for preventing cross-talk between through-silicon vias and integrated circuits
US7951647B2 (en) * 2008-06-17 2011-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Performing die-to-wafer stacking by filling gaps between dies
JP5279775B2 (ja) * 2010-08-25 2013-09-04 株式会社東芝 半導体装置の製造方法
US20120193785A1 (en) 2011-02-01 2012-08-02 Megica Corporation Multichip Packages
US8409925B2 (en) * 2011-06-09 2013-04-02 Hung-Jen LEE Chip package structure and manufacturing method thereof
US8975157B2 (en) * 2012-02-08 2015-03-10 Advanced Semiconductor Engineering, Inc. Carrier bonding and detaching processes for a semiconductor wafer
US8633088B2 (en) 2012-04-30 2014-01-21 Freescale Semiconductor, Inc. Glass frit wafer bond protective structure
US9142581B2 (en) * 2012-11-05 2015-09-22 Omnivision Technologies, Inc. Die seal ring for integrated circuit system with stacked device wafers
US9287188B2 (en) * 2013-02-05 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a seal ring structure
US9406577B2 (en) 2013-03-13 2016-08-02 Globalfoundries Singapore Pte. Ltd. Wafer stack protection seal
US9768089B2 (en) * 2013-03-13 2017-09-19 Globalfoundries Singapore Pte. Ltd. Wafer stack protection seal
JP6197422B2 (ja) 2013-07-11 2017-09-20 富士通セミコンダクター株式会社 半導体装置の製造方法および支持基板付きウェハ
US9806119B2 (en) * 2014-01-09 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC seal ring structure and methods of forming same
US9922956B2 (en) * 2014-09-26 2018-03-20 Qualcomm Incorporated Microelectromechanical system (MEMS) bond release structure and method of wafer transfer for three-dimensional integrated circuit (3D IC) integration
US9761522B2 (en) * 2016-01-29 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wireless charging package with chip integrated in coil center

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