CN116682742A - 半导体封装件以及用于制造封装件的方法 - Google Patents

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Abstract

本公开涉及一种用于制造集成芯片上系统(SoIC)封装件的方法。特别地，在半导体管芯之间沉积介电填充材料之前，在半导体管芯的侧壁上沉积胶层。胶层可以是含氮层，诸如氮化硅、碳氮化硅和氮氧化硅。介电填充材料可以是由TEOS或mDEOS形成的氧化硅。胶层增加了介电填充材料和半导体管芯之间的粘附力。根据本申请的实施例，还提供了用于制造封装件的方法以及半导体封装件。

Description

半导体封装件以及用于制造封装件的方法
技术领域
本申请的实施例涉及半导体封装件以及用于制造封装件的方法。
背景技术
由于各种电子元件(例如，晶体管、二极管、电阻器和电容器)的集成密度不断提高，半导体工业经历了快速增长。在大多数情况下，集成密度的提高来自于最小部件尺寸的反复减小，这允许更多组件集成到给定区域中作为器件管芯，然后封装到器件封装件中。
集成电路的封装件变得越来越复杂，更多的器件管芯封装在同一封装件中以实现更多的功能。例如，已经开发了集成芯片上系统(SoIC)和3D集成电路(3DIC)技术以在同一封装件中包括多个器件管芯，诸如处理器和存储器立方体(memory cube)。SoIC可以包括使用不同技术形成的器件管芯，并且具有接合到同一器件管芯的不同功能，从而形成系统。在SoIC技术中，可以使用3DIC解决方案堆叠器件管芯，以进一步减少器件封装件的占用面积。这可以节省制造成本并优化器件性能。然而，在这些工艺中还存在其他挑战。例如，半导体管芯之间的材料中的不稳定性和应力可能会增加故障率和制造成本。
发明内容
根据本申请的实施例，提供了一种用于制造封装件的方法，包括：将第一半导体管芯附接在载体晶圆的顶表面上，其中，第一半导体管芯的侧壁是倾斜的，并且在第一半导体管芯的侧壁和载体晶圆的顶表面之间形成第一角度；沉积胶层，其中胶层的侧壁部分形成在第一半导体管芯的侧壁上，胶层的底部部分形成在载体晶圆的顶表面上，侧壁部分和底部部分形成第二角度，并且第二角度大于第一角度；以及在胶层上沉积介电填充材料。
根据本申请的另一个实施例，提供了一种用于制造封装件的方法，包括：将第一器件管芯和第二器件管芯附接在载体晶圆上，其中在第一器件管芯和第二器件管芯之间形成第一间隙；在第一器件管芯、第二器件管芯和载体晶圆的暴露表面上沉积第一胶层；在第一胶层上沉积第一介电填充材料，其中第一介电填充材料填充第一器件管芯和第二器件管芯之间的第一间隙；在第一器件管芯、第二器件管芯和第一介电填充材料上方形成接合介电层；在接合介电层的顶表面上接合第三器件管芯和伪管芯，其中在第三器件管芯和伪管芯之间形成第二间隙；在第三器件管芯和伪管芯的侧壁以及接合介电层的顶表面上沉积第二胶层；以及在第二胶层上沉积第二介电填充材料，其中第二介电填充材料填充第三器件管芯和伪管芯之间的第二间隙。
根据本申请的又一个实施例，提供了一种半导体封装件，包括：具有第一侧壁和介电顶表面的第一器件管芯，其中第一侧壁和介电顶表面形成第一角度；沿着第一侧壁设置的介电填充材料；以及设置在第一器件管芯和介电填充材料之间的胶层，其中胶层的第一侧与第一器件管芯的第一侧壁接触，胶层的第二侧与介电填充材料接触，胶层的第二侧和第一器件管芯的介电顶表面形成第二角度，并且第一角度大于第二角度。
本申请的实施例涉及半导体封装结构及其制造方法。
附图说明
当与附图一起阅读时，从以下详细描述中可以最好地理解本公开的各方面。值得注意的是，根据行业的标准惯例，各个部件并未按比例绘制。实际上，为了讨论的清晰，可以任意增加或减小各个部件的尺寸。
图1是根据本公开的实施例的用于制造SoIC(集成电路上系统)封装件的方法的流程图。
图2、图2A、图3、图3A、图4、图5、图5A、图5B、图6、图6A、图6B、图6C、图7、图8、图9、图9A、图10、图10A、图11、图12、图13和图14示意性地展示了根据本公开的实施例的在制造中的各个阶段的SoIC封装件。
图15-图16是根据本公开的实施例形成的SoIC器件封装件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在进行限制。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括其中第一部件和第二部件直接接触形成的实施例，并且也可以包括其中在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各个实例中重复参考数字和/或字母。该重复是为了简化和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“在…上方”、“顶部”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在涵盖器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本公开的教导适用于包括一个或多个半导体管芯的任何封装结构。其他实施例考虑了其他应用，诸如不同的封装类型或不同的配置，这些应用对于本领域普通技术人员在阅读本公开时将是显而易见的。应当注意，本文所讨论的实施例可能不一定示出了可能存在于结构中的每个组件或部件。例如，可从图中省略多个组件，诸如，当对其中一个组件的讨论可能足以传达实施例的方面时。此外，本文讨论的方法实施例可被讨论为以特定顺序执行；然而，其他方法实施例可以以任何逻辑顺序执行。
本公开的实施例涉及用于制造半导体管芯的封装件的方法，及其制造的器件封装件。根据本公开的方法可以与3D集成电路(3DIC)和/或集成芯片上系统(SoIC)解决方案一起使用，以集成有源和无源器件管芯。本公开的实施例满足了对更高的计算效率、更宽的数据带宽、更高的功能封装密度、更低的通信延迟和更低的每比特数据能耗的不断增长的市场需求。
在一些实施例中，在半导体管芯之间沉积介电填充材料之前，在半导体管芯上沉积胶层。胶层可以是含氮层，诸如氮化硅、碳氮化硅和氮氧化硅。介电填充材料可以是由TEOS/四乙氧基硅烷或mDEOS/甲基二乙氧基硅烷形成的氧化硅。胶层增加了介电填充材料和半导体管芯之间的粘附力。特别地，胶层可以增加界面角的角度，以增加随后沉积介电填充材料的台阶覆盖率。在一些实施例中，可执行预处理以提高侧壁粘附能力。半导体管芯可以是器件管芯或伪管芯。
图1是根据本公开的实施例的用于制造SoIC(集成电路上系统)封装件的方法100的流程图。图2、图2A、图3、图3A、图4、图5、图5A、图5B、图6、图6A、图6B、图6C、图7、图8、图9、图9A、图10、图10A、图11、图12、图13和图14示意性地展示了根据本公开的实施例的在制造中的各个阶段的SoIC封装件200。尽管使用SoIC封装件的形成作为示例来解释本公开实施例的概念，但本公开的实施例容易地适用于其中金属焊盘和通孔彼此接合的其他接合方法和结构。
在方法100的操作102中，制造器件管芯202，如图2和图2A所示。图2是半导体衬底204sb的部分的截面图，其上制造了多个器件管芯202。图2A是将器件管芯202切成单个芯片后的示意图。如图2所示，形成在半导体衬底204中的器件管芯202由贯穿划线SL限定。在制造之后，器件管芯202沿着划线SL切成单个芯片。根据本公开的实施例，器件管202可用作SoIC封装件中的封装组件。器件管芯202可以是逻辑管芯，其可以是中央处理单元(CPU)管芯、图形处理单元(GPU)管芯，芯片上系统(SoC)管芯、微控制单元(MCU)管芯、输入输出(IO)管芯、基带(BB)管芯、应用处理器(AP)管芯、模拟管芯、传感器管芯、诸如蓝牙芯片和射频芯片的无线应用管芯、或稳压器管芯等。器件管芯202还可以是存储器管芯，诸如动态随机存取存储器(DRAM)管芯或静态随机存取存储器(SRAM)管芯。
器件管芯202可以包括形成在半导体衬底204中和上的器件层206。器件层206可以包括有源组件，诸如晶体管和/或二极管，以及无源组件，诸如电容器、电感器、电阻器等。器件管芯202可以进一步包括形成在器件层206上方的互连结构208，以提供到器件层206的电连接。在一些实施例中，器件管芯202可以包括贯穿半导体通孔210，其被配置为提供到器件管芯的电连接，以垂直接合到器件管芯202。
在一些实施例中，半导体衬底204可以由元素半导体材料、化合物半导体材料或合金半导体材料制成，元素半导体材料诸如晶体硅、金刚石或锗；化合物半导体材料诸如碳化硅、砷化镓、砷化铟或磷化铟；合金半导体材料诸如锗硅、碳化硅锗、磷化镓砷或磷化镓铟。在一些实施例中，半导体衬底204可以是块状半导体材料。例如，半导体衬底204可以是块状硅衬底(诸如单晶硅的块状衬底)、掺杂硅衬底、未掺杂硅衬底或SOI衬底，其中掺杂硅衬底的掺杂剂可以是N型掺杂剂、P型掺杂剂或其组合。然而，本公开不限于此。在一些替代实施例中，半导体衬底204可以包括形成在其中的有源组件(例如，晶体管和/或诸如NMOS和/或PMOS器件的存储器等)和可选的无源组件(例如，电阻器、电容器、电感器等)。器件层206的有源组件和无源组件通过前段制程(FEOL)制造工艺形成在半导体衬底204中。
在一些实施例中，互连结构208设置在半导体衬底204和器件层206上。在一些实施例中，互连结构208与形成在器件层206中的有源组件和/或无源组件电连接。互连结构208通过半导体衬底204的后段制程(BEOL)制造工艺形成。
互连结构208可以包括介电层212、嵌入在介电层212中的导电线214和导电通孔216。介电层212在下文中替代地称为金属间介电(IMD)层212。根据本公开的一些实施例，至少介电层212的下部层由介电常数(k值)低于约3.0或约2.5的低k介电材料形成。介电层212可以是含碳低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半二硅氧烷(MSQ)等。根据本公开的替代实施例，一些或全部介电层212由非低k介电材料形成，非低k介电材料诸如氧化硅、碳化硅(SiC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)等。根据本公开的一些实施例，介电层212的形成包括沉积含致孔剂的介电材料，然后执行固化工艺以驱除致孔剂，因此剩余介电层212变得多孔。蚀刻停止层(未示出)可以由碳化硅、氮化硅或等形成，形成在介电层212之间，并且为了简单起见，未示出。最顶层的导电线214有时被称为顶部金属层214t。
导电线214和导电通孔216形成在介电层212中。同一层级的导电线214有时统称为金属层。互连结构208包括通过导电通孔216互连的多个金属层。导电线214和导电通孔216可以由铜或铜合金形成，并且它们也可以由其他金属形成。形成工艺可以包括单镶嵌工艺和双镶嵌工艺。
在一些实施例中，贯穿半导体通孔210形成在半导体衬底204和互连结构208中。在一些实施例中，贯穿半导体通孔210与互连结构208中的导电线214电连接。贯穿半导体通孔210嵌入在半导体衬底204和互连结构208中。如图2A所示，互连结构208可以具有厚度T0，并且半导体衬底204可以具有原始厚度T1。在一些实施例中，厚度T0可以在约13μm和约17μm之间的范围内。在一些实施例中，厚度T1可以在约90μm和约110μm之间的范围内。在一些实施例中，贯穿半导体通孔210可以形成在半导体衬底204内，并且在制造期间不会从半导体衬底204的底表面204b露出。
如图2A所示，器件管芯202中的介电层212相对于半导体衬底204可以具有一些收缩。由于收缩，器件管芯202的侧壁212s是倾斜的。介电层212的侧壁212s和顶表面212t之间的角度A1可以由于收缩而偏离90度。在一些实施例中，角度A1可以在约85度和约90度之间的范围内。
在操作104中，器件管芯202接合到载体晶圆222，如图3和图3A所示。图3A是载体晶圆222的示意性局部俯视图，显示了布置在其上的多个器件管芯202。图3是沿着图3A上的线3-3的载体晶圆222和器件管芯202的示意性截面图。如图3A所示，器件管芯202布置在载体晶圆222上，使得在其上形成多个SoIC管芯。取决于要形成的SoIC管芯的特定设计，器件管芯202可以相同或者不同。在一些实施例中，器件管芯202可以并排布置，其间形成间隙224、间隙226。在一些实施例中，间隙224可以是一个SoIC管芯内的器件管芯之间的内部间隙，并且间隙226是作为相邻SoIC管芯之间边界的外部间隙。封装后，将通过沿着间隙226切割来分离SoIC管芯。间隙226可以比间隙224宽。间隙224具有第一宽度W1。间隙226具有第二宽度W2。在一些实施例中，第一宽度W2在约75μm和约95μm之间的范围内。第二宽度W2在约190μm和210μm之间的范围内。
载体晶圆222可以是玻璃载体衬底、陶瓷载体衬底等。在一些实施例中，可以在载体晶圆222上形成释放层220。释放层220可以由聚合物基材料形成，该聚合物基材料可以与载体晶圆22一起从将在随后的步骤中形成的上面的结构去除。在一些实施例中，释放层220是环氧基热释放材料，其在加热时失去其粘合性能，诸如光热转换(LTHC)释放涂层。在其他实施例中，释放层220可以是紫外线(UV)胶，其在暴露于UV光时失去其粘合性能。释放层220可以作为液体分配并固化，可以是层压在载体晶圆222上的层压膜，或者可以是类似物。释放层220的顶表面可以是平坦的，并且可以具有高度的平坦度。
在一些实施例中，在器件管芯202的顶表面212t上方形成粘合剂层218。然后，通过粘合剂层218将器件管芯202附接到载体晶圆222的释放层220。粘合剂层218可以是任何合适的粘合剂、环氧树脂、管芯附接膜(DAF)等。可以使用拾取和放置工具将器件管芯202粘附到释放层220。
在该示例中，将要形成的SoIC封装件200中包括至少两个半导体管芯202a、202b。取决于电路设计，器件管芯202a、器件管芯202b可以相同或不同。间隙224形成在器件管芯202a、器件管芯202b之间。由于ILD层212可能已经发生收缩，在将器件管芯202以ILD层212面朝下的方式附接到载体晶圆222之后，间隙224、间隙226是具有较宽的底部和较窄的入口的沟槽。如图3所示，间隙224在上部部分具有宽度W1，并且具有靠近底部部分的底部宽度W1b。在一些实施例中，底部宽度W1b可以大于宽度W1，范围在约0.5μm和约5μm之间。在底部部分，侧壁212s与底表面224b或与载体晶圆222的顶表面220t之间形成角度A2。由于ILD层212的收缩，角度A1小于90度。在一些实施例中，角度A2可以在约85度和约90度之间的范围内。较宽的底部部分和角度A2使得间隙224和间隙226难以在底部部分填充，这可以导致器件管芯202的侧壁与间隙224、间隙226中的填充材料之间的粘合不良。
在操作106中，可以执行可选的背面研磨以减薄器件管芯202，如图4所示。图4是研磨操作之后SoIC封装件200的示意性截面图。研磨操作之后，半导体衬底204可以具有减小的厚度T2。在一些实施例中，厚度T2可以在约10μm和约15μm之间的范围内。通过向下研磨器件管芯202的半导体衬底204，减小间隙224、间隙226的纵横比，以便于随后的背面间隙填充。在一些实施例中，背面研磨可以在露出贯穿半导体通孔210之前终止，留下半导体衬底204的层以保护贯穿半导体通孔210。
在操作108中，如图5、图5A和图5B所示，在暴露的表面上沉积胶层228。图5A是SoIC封装件200的示意性局部俯视图，其中多个器件管芯202布置在载体晶圆222上。图5是沿着图5A上的线5-5的载体晶圆222和器件管芯202的示意性截面图。图5B是SoIC封装件200的局部放大图，显示了间隙224中胶层228的细节。
胶层228可以由含氮材料形成，该含氮材料被配置为提高器件管芯202和间隙填充材料之间的粘附力。在一些实施例中，胶层228可以是氮化硅(SiN)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)等。胶层228可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、熔炉沉积或其他合适的方法形成。
在一些实施例中，胶层228可以是SiN或SiNC，其由包括NH3、SiH2Cl2和CH3的前体形成。在一个实施例中，通过使用包含NH3、SiH2Cl2和CH3的前体的CVD在约270℃和约280℃之间的温度范围内、在约3托和约5托之间的压力下形成胶层228。在另一个实施例中，通过使用包含NH3、SiH2Cl2和CH3的前体的熔炉沉积在约270℃和约280℃之间的温度范围内、在约2托和约5托之间的压力下形成胶层228。
在间隙224中，胶层228包括侧壁部分228s和底部部分228b。侧壁部分228s可以具有厚度Ts，并且底部部分228b可以具有厚度Tb。在一些实施例中，厚度Ts可以在约500埃和约2000埃之间的范围内。小于500埃的厚度可能不会提供器件管芯202和随后形成的填充材料层之间的粘附力的有意义的改善。大于2000埃的厚度会增加间隙224的纵横比，而没有粘附力的额外的改善。在一些实施例中，厚度Tb可以在约750埃和约2000埃之间的范围内。
在一些实施例中，胶层228具有不均匀的侧壁厚度，因此，改变在间隙224底部角处的角度A1，如图5B所示。侧壁部分228s具有与器件管芯202接触的第一侧228s1和暴露于间隙224的第二侧228s2。第一侧228s1的上部部分与半导体衬底204的侧壁204s接触，并且第一侧228s1的下部部分与介电层212的侧壁212s接触。如图5B所示，侧壁部分228s的上部部分具有厚度Ts1，并且侧壁部分288s的下部部分具有厚度Ts2。在一些实施例中，沉积胶层228，使得厚度Ts2大于厚度Ts1。在一些实施例中，厚度Ts1可以在约500埃和约1500埃的范围内，并且厚度Ts2可以在约1000埃和约2000埃的范围内。较厚的下部部分减小了靠近底部的间隙224的宽度，从而改变了间隙224形状并且便于间隙填充。
在沉积胶层228之后，间隙224具有由胶层224限定的角角度A3。特别地，角角度A3由侧壁部分228s的第二侧228s2和底部部分228b的顶表面228t限定。在一些实施例中，角角度A3在约85度和约120度之间的范围内。特别地，角角度A3可以在约90度和约120度之间的范围内。
在操作110中，在胶层228的上方形成介电填充材料230，填充间隙224、间隙226，如图6、图6A和图6B所示。在一些实施例中，通过多轮沉积介电填充材料230以实现良好的台阶覆盖率。图6是在胶层228上沉积一轮第一轮介电填充材料230a之后的SoIC封装件200的示意性截面图。图6A是SoIC封装件200的局部放大图，显示间隙224中的介电填充材料230a。图6B是在间隙224被介电填充材料230完全填充之后的SoIC封装件200的示意性截面图。图6C是在胶层上沉积一轮介电填充材料之后的示例SoIC封装件的TEM图像。
介电填充材料230可以包括多孔低k材料，例如氧化硅、碳化硅、氮氧化硅、碳氮氧化硅、PSG、BSG、BPSG等也可以使用。介电填充材料230可以使用CVD、高密度等离子体化学气相沉积(HDPCVD)、可流动CVD、旋涂等形成。
在一些实施例中，介电填充材料230是通过PECVD工艺使用包含TEOS(四乙氧基硅烷、Si(OC2H5)4)的前体形成的氧化硅。传统上，来自TEOS前体的氧化硅是在大于约400℃的温度下形成的。根据本公开的实施例，介电填充材料230在低于约280℃的温度下通过使用包含TEOS的前体的PECVD工艺形成以防止在处理期间器件管芯202中的任何器件衰退。在一些实施例中，介电填充材料230使用包含TEOS和氧气(O2)的前体气体形成。PECVD工艺可以在约2托至约10托的压力水平下执行。
例如，介电填充材料230包括通过以下反应形成的氧化硅：
Si(OC2H5)4+O2→SiO2+副产物+ΔH
Si(OC2H5)4+2H2O→SiO2+4C2H5OH
Si(OC2H5)4→SiO2+2(C2H5)2O
在另一个实施例中，介电填充材料230是使用包含mDEOS(二乙氧基甲基硅烷、C5H14O2Si)和O2的前体气体通过CVD工艺和UV(紫外线)固化形成的氧化硅。在一些实施例中，可以将致孔化合物添加到前体气体中以形成多孔膜。致孔化合物可以是富碳前体，包括α-萜品烯(ATRP)、乙烯(C2H4)或对应于通式(CH3)2CHC6H6-CnH2n+1(n为正整数)的化合物。在沉积期间，mDEOS、O2和致孔剂前体的等离子体反应以形成包含硅、氧和CxHy的膜。在随后的UV固化工艺中，CxHy基化合物分解形成直径大于10埃的基本上均匀的多孔。沉积在低于约280℃的温度下和约3托至约5托的压力水平下执行。在一些实施例中，由mDEOS和致孔剂形成的介电填充材料230可以具有约2.6的介电常数和约1.8Gpa和约2.0Gpa范围内的硬度。
在一些实施例中，执行预处理以增加来自TEOS或mDEOS的氧化硅的侧壁粘合能力。在一些实施例中，通过在约6托至约8托的压力范围内提供O2气流来执行预处理。预处理增加了胶层228上的氧原子，诸如在侧壁部分228s的侧228s2上，以提高胶层228和侧壁部分228s上的介电填充层230之间的粘附力。
在一些实施例中，通过多轮PECVD沉积来沉积介电填充材料230。图6和图6A是沉积一轮介电材料230a之后的间隙224的示意性截面图。在一些实施例中，在每轮中沉积厚度在约10μm和约25μm之间的范围内的层。在一些实施例中，在轮次之间压力被打破。例如，SoIC封装件200在轮次之间暴露于大气环境。在沉积之间暴露介电填充材料230提高介电填充材料230的台阶覆盖率。在一些实施例中，可以执行3至7轮沉积以完全填充间隙224和间隙226。替代地，可以在沉积的轮次之间执行氧预处理，而不是破坏真空。图6B示意性地示出了在多轮沉积之后间隙224、间隙226被介电填充材料230完全填充之后的SoIC封装件200。
如图6A所示，在第一轮沉积之后，介电填充材料230a具有沿着侧壁的侧壁厚度230ts和在水平表面上的水平厚度230tb。根据本公开的实施例，由侧壁厚度230ts与水平厚度230tb的比率表示的台阶覆盖率在约85％和约95％之间的范围内。在一些实施例中，台阶覆盖率大于90％。如果省略胶层228，在其他条件保持相同的情况下，台阶覆盖率在约80％和约82％之间。因此，使用胶层228提供更好的间隙填充。
图6C是在胶层上沉积第一轮介电填充材料之后的示例SoIC封装件的TEM图像，胶层太薄而在TEM图像中看不到。如图6C所示，介电填充材料的具有在12μm和22μm之间的范围内的侧壁厚度，以及在22μm和25μm之间的范围内的水平厚度。介电填充材料形成在85度和125度之间的范围内的角度A4。
在一些实施例中，执行退火工艺以提高介电填充材料230的强度。在一些实施例中，退火工艺可以在约270℃和约280℃之间的温度下执行。侧壁上的介电填充材料230由根据本公开的实施例的TEOS形成，具有在约5.93GP和约6.78Gpa之间的范围内的硬度和在约45.70Gpa和约54.36Gpa之间的范围内的杨氏模量。在水平表面上的介电填充材料230由根据本公开的实施例的TEOS形成，具有在约7.89GP和约8.72Gpa之间的范围内的硬度和在约58.94Gpa和约61.25Gpa之间的范围内的杨氏模量。
在操作112，执行平坦化工艺，以去除过量的介电填充材料230并且暴露器件管芯202a、器件管芯202b，如图7所示。图7是在平坦化工艺之后的SoIC封装件200的示意性截面图。在一些实施例中，平坦化工艺可以通过CMP工艺执行。在一些实施例中，平坦化工艺可以进一步向下研磨半导体衬底204，并且当暴露贯穿半导体通孔210时终止。向下研磨半导体衬底204至具有底表面204b’的厚度T3。在平坦化工艺之后，介电填充材料230的顶表面230t与底表面204b’基本上共面。
在平坦化工艺期间，在器件管芯202暴露之后，器件管202受到外部剪切力。如果没有牢固地附接，器件管芯202可能在平坦化期间被CMP焊盘拉下或破裂(击穿，arcing)。根据本公开的胶层228提高了器件管芯202和介电填充材料230之间的粘附力，从而防止了在平坦化工艺期间器件管芯202的损失。
当沉积约750埃的厚度的SiN作为胶层228并且在约240℃和250℃之间的温度下退火SoIC封装件200时，器件管芯202的裂纹率小于27％。当沉积约2000埃的厚度的SiN作为胶层228并且在约240℃和250℃之间的温度下退火SoIC封装件200时，器件管芯202的裂纹率在1.5％和4.5％之间。当沉积约750埃的厚度的SiN作为胶层228并且在约270℃和280℃之间的温度下退火SoIC封装件200时，器件管芯202的裂纹率小于1％。当沉积约2000埃的厚度的SiN作为胶层228并且在约270℃和280℃之间的温度下退火SoIC封装件200时，器件管芯202的裂纹率为约0％。因此，可以通过增加胶层228的厚度和/或通过增加退火温度到几乎280℃可以减小裂纹率。
在一些实施例中，SoIC封装件200包括堆叠在器件管芯202上方的第二层器件管芯，可以执行操作114-122以堆叠第二层器件管芯。在一些实施例中，SoIC封装件200可以包括一层器件管芯202，可以省略操作114-122，并且在操作112之后执行操作124以完成SoIC封装件100的制造。
在操作114中，如图8所示，在器件管芯202上方形成导电焊盘236。在一些实施例中，可以在SoIC封装件200的平面顶表面上方形成接合介电层232。接合介电层232可以由氧化硅、氮氧化硅、碳氧化硅等形成。导电焊盘236可以形成在接合介电层232的最顶层内，并且暴露在接合介电层232的顶表面232t上。导电部件234可以形成在接合介电层232中。导电部件234连接导电焊盘236到器件管芯202中的组件，诸如贯穿半导体通孔210。导电焊盘236和导电部件234可以通过镶嵌工艺形成。执行平坦化工艺，使得导电焊盘236从接合介电层232的顶表面232t暴露。放置导电焊盘226用于与形成在另一器件管芯上的导电焊盘接合。导电焊盘236可以由金属材料(诸如铜或铜合金)或可以在随后的退火工艺中扩散的另一金属材料形成，从而可以形成金属至金属直接接合。在操作114之后完成第一管芯层238。
在操作116中，如图9和图9A所示，用于第二管芯层240的器件管芯242和(可选地)伪管芯244接合到第一管芯层238。图9A是第二管芯层238的示意性局部俯视图。图9是沿着图9A上的线9-9的SoIC封装件200的示意性截面图。
用于第二管芯层240的器件管芯242可以类似于用于第一管芯层238的器件管芯202。每个器件管芯242可以包括形成在半导体衬底204上的器件层206，以及形成在器件层206上的互连结构208。导电焊盘246可以形成在沉积在器件管芯242的互连结构208上的介电层247中。导电焊盘246可以与互连结构208电连接，并且配置为与第一管芯层238的器件管芯202中的导电焊盘236接合。
在一些实施例中，器件管芯202和器件管芯242的接合可以通过混合接合实现。例如，导电焊盘246通过金属至金属直接接合而接合到导电焊盘236。在一些实施例中，金属至金属直接接合是铜至铜直接接合。导电焊盘246可以具有大于、等于或小于相应导电焊盘236的尺寸的尺寸。此外，第一管芯层238上的最顶介电层232通过介电至介电接合(其可以为熔合接合，例如，产生Si-O-Si键)接合到器件管芯242的最顶介电层247。为了实现混合接合，通过器件管芯242与对应的器件管芯202对准，接着轻轻按压单个器件管芯242使其贴着第一管芯层238来首先预接合器件管芯242。在所有器件管芯242预接合到第一管芯238层之后，执行退火工艺以使导电焊盘236和对应的上面的导电焊盘246中的金属相互扩散。在退火工艺之后，通过由金属相互扩散引起的直接金属接合将导电焊盘246接合到对应的导电焊盘236。
在一些实施例中，第二管芯层240可以包括伪管芯244，以减小器件管芯242之间的间隙。每个伪管芯244可以包括半导体部分和介电部分。伪管芯244可以通过使用粘合剂层的介电部分或通过介电至介电接合而接合到第一管芯层238。
如图9A所示，在一些实施例中，器件管芯242和伪管芯244可以布置为其间形成间隙248、间隙249、间隙250、间隙251。间隙250、间隙251可以比间隙248、间隙249宽。间隙248形成在器件管芯242和伪管芯244之间，并且具有宽度W3。在一些实施例中，宽度W3在约60μm和约80μm之间的范围内。间隙249形成在两个伪管芯244之间，并且具有宽度W4。在一些实施例中，宽度W4在约75μm和约95μm之间的范围内。间隙250形成在器件管芯242和器件管芯242之间，并且具有宽度W5。在一些实施例中，宽度W5在约530μm和约570μm之间的范围内。间隙251形成在两个伪管芯244之间，并且具有宽度W6。在一些实施例中，宽度W6在约190μm和约210μm之间的范围内。
取决于将要形成的SoIC管芯的特定设计，器件管芯242可以相同或者不同。由于器件管芯242中的ILD层212可能已经发生收缩，在器件管芯242以ILD层212面朝下的方式接合到第一管芯层238之后，间隙248、间隙250是具有较宽的底部和较窄的入口的沟槽。与间隙224、间隙226类似，间隙248、间隙250可以具有较宽的底部部分和较窄的上部部分。
在操作118中，在SoIC封装件200的暴露表面上沉积胶层252，如图10和图10A所示。图10A是SoIC封装件200的示意性局部俯视图。图10是沿着图10A上的线10-10的SoIC封装件200的示意性截面图。
在一些实施例中，在沉积胶层252之前，可以执行与操作106中描述的背面研磨类似的背面研磨，以减小器件管芯242和伪管芯244中的衬底部分的厚度。
胶层252与胶层228类似，并且可以通过操作108中所描述的类似方法形成。胶层254可以包括与器件管芯242的侧壁接触的侧壁部分252s和与第一管芯层238上的介电层232接触的底部部分252b。例如，如图10所示，在间隙248中，侧壁部分252s可以具有厚度Ts，并且底部部分252b可以具有厚度Tb。在一些实施例中，厚度Ts可以在约500埃和约2000埃之间的范围内。在一些实施例中，厚度Tb可以在约750埃和约2000埃之间的范围内。
在一些实施例中，胶层252的侧壁部分252s具有不均匀的侧壁厚度，从而改变了间隙248、间隙250的底部角。如图10所示，侧壁部分252s具有与器件管芯242接触的第一侧252s1和暴露于间隙248的第二侧252s2。如图10所示，侧壁部分252s的上部部分比侧壁部分252s的下部部分薄。
在操作120中，将介电填充材料254填充在胶层252上方的间隙248、间隙249、间隙250、间隙251中，如图11所示。操作120类似于以上描述的操作110。介质填充材料254和介质填充材料230以相似的方式形成并且具有相似的性质。如图11所示，第二管芯层240中的间隙248、间隙429、间隙250、间隙251被介电填充材料254完全填充。
在操作122中，执行平坦化工艺以去除过量的介电填充材料254并且暴露器件管芯242，如图12所示。在一些实施例中，平坦化工艺可以通过CMP工艺执行。在一些实施例中，平坦化工艺可以进一步研磨半导体衬底204。在平坦化工艺期间，在暴露器件管芯242之后，器件管芯242受到外部剪切力。如果没有牢固地附接，器件管芯242可能在平坦化期间被CMP焊盘拉下或破裂(击穿，acring)。根据本公开的胶层252提高了器件管芯242和介电填充材料254之间的粘附力，从而防止了在平坦化期间器件管芯242的损失。
在一些实施例中，在平坦化工艺之后，介电层258和导电部件260可以位于第二管芯层240上。导电部件260可以与器件管芯242中的组件电连接和/或通过导电焊盘246与器件管芯202电连接。导电部件260可以用于在随后的封装中与中介层或再分布线(RDL)接合。
在操作124中，第二载体晶圆262接合到SoIC封装件200，如图13所示。第二载体晶圆262接合到第二管芯层240。去除第一载体晶圆222。然后翻转SoIC封装件200。在一些实施例中，可以执行平坦化工艺以暴露器件管芯202中的顶部金属层214t和贯穿半导体通孔210用于随后的工艺。在一些实施例中，在平坦化工艺期间去除胶层228的底部部分228b。
在操作126中，在SoIC封装件200上方形成RDL层264，如图14所示。RDL层264可以包括形成在介电层和钝化层中的导电部件。取决于SoIC封装件200的随后的应用，RDL层264可以包括各种设计，例如接触焊盘、接合焊盘、微焊盘、凸块下金属(UBM)和其他合适的结构。在操作126之后，SoIC封装件200可以被切成单个SoIC管芯并且应用于各种器件。
图15是包括根据本公开的SoIC管芯200的衬底上晶圆上芯片(CoWoS)器件300的示意性截面图。CoWoS器件300可以包括SoIC管芯200(其可以包括逻辑管芯和CPU管芯)和存储器管芯302。SoIC管芯200和存储器管芯302并排设置在中介层304上，并与中介层304电通信。中介层304设置在RDL衬底306上并且连接到RDL衬底304。
图16是包括根据本公开的SoIC管芯200的集成扇出叠层封装(InFO POP)器件400的示意性截面图。InFO POP器件400包括设置在RDL衬底406上并且连接到RDL衬底406的SoIC管芯200。存储器封装件402设置在SoIC管芯200之上。从RDL衬底406延伸的多个贯穿通孔408在SoIC管芯200旁边。密封材料404填充相邻的贯穿通孔408和SoIC管芯200之间的间隙，形成封装件。存储器封装件402设置在SoIC管芯200和密封材料404之上。接合焊盘410通过贯穿通孔408将存储器封装件404连接到RDL衬底406。
本公开的实施例提供了各种优点。通过在半导体管芯之间沉积介电填充材料之前在半导体管芯的侧壁上沉积胶层，本公开的实施例提高了半导体管芯和介电填充材料之间的粘附力，从而减少了半导体管芯的损失并且减少了随后的制造期间的击穿(arcing)。
一些实施例提供了一种用于制造封装件的方法，包括将第一半导体管芯附接在载体晶圆的顶表面上，其中，第一半导体管芯的侧壁是倾斜的，并且在第一半导体管芯的侧壁和载体晶圆的顶表面之间形成第一角度；沉积胶层，其中胶层的侧壁部分形成在第一半导体管芯的侧壁上，胶层的底部部分形成在载体晶圆的顶表面上，侧壁部分和底部部分形成第二角度，并且第二角度大于第一角度；以及在胶层上沉积介电填充材料。在一些实施例中，其中沉积胶层包括：在靠近载体晶圆的第一半导体管芯的侧壁的下部部分上沉积较厚的层，在侧壁的上部部分上沉积较薄的层。在一些实施例中，其中胶层包括氮化硅和碳氮化硅之一。在一些实施例中，其中沉积胶层是在270℃和280℃之间的温度范围内的温度下执行的。在一些实施例中，其中沉积介电填充材料包括：使用包含四乙氧基硅烷(TEOS)和甲基二乙氧基硅烷(mDEOS)之一的前体形成氧化硅。在一些实施例中，用于制造封装件的方法还包括：在沉积介电填充材料之前用氧气流处理胶层。在一些实施例中，用于制造封装件的方法还包括在270℃和280℃之间的温度下退火介电填充材料。在一些实施例中，用于制造封装件的方法还包括将第二半导体管芯附接到载体晶圆，其中在第一半导体管芯和第二半导体管芯之间形成间隙。在一些实施例中，其中第一半导体管芯是器件管芯，并且第二半导体管芯是伪管芯。
一些实施例提供了一种用于制造封装件的方法，包括：将第一器件管芯和第二器件管芯附接在载体晶圆上，其中在第一器件管芯和第二器件管芯之间形成第一间隙；在第一器件管芯、第二器件管芯和载体晶圆的暴露表面上沉积第一胶层；在第一胶层上沉积第一介电填充材料，其中第一介电填充材料填充第一器件管芯和第二器件管芯之间的第一间隙；在第一器件管芯、第二器件管芯和第一介电填充材料上方形成接合介电层；在接合介电层的顶表面上接合第三器件管芯和伪管芯，其中在第三器件管芯和伪管芯之间形成第二间隙；在第三器件管芯和伪管芯的侧壁以及接合介电层的顶表面上沉积第二胶层；以及在第二胶层上沉积第二介电填充材料，其中第二介电填充材料填充第三器件管芯和伪管芯之间的第二间隙。在一些实施例中，其中沉积第一介电填充材料包括：使包含NH3、SiH2Cl2和C3H6的前体气体在低于270℃的温度下流动。在一些实施例中，其中沉积第一介电填充材料包括：在第一胶层上沉积第一介电填充材料的第一层；将第一层暴露于大气环境；以及在第一层上沉积第一介电填充材料的第二层。在一些实施例中，用于制造封装件的方法还包括：在沉积第一介电填充材料之前，用氧气流处理第一胶层。在一些实施例中，用于制造封装件的方法还包括：在270℃和280℃之间的温度下退火第一介电填充材料。
一些实施例提供了一种半导体封装件，包括：具有第一侧壁和介电顶表面的第一器件管芯，其中第一侧壁和介电顶表面形成第一角度；沿着第一侧壁设置的介电填充材料；以及设置在第一器件管芯和介电填充材料之间的胶层，其中胶层的第一侧与第一器件管芯的第一侧壁接触，胶层的第二侧与介电填充材料接触，胶层的第二侧和第一器件管芯的介电顶表面形成第二角度，并且第一角度大于第二角度。在一些实施例中，其中：胶层包括氮化硅或碳氮化硅；以及介电填充材料包括由四乙氧基硅烷和甲基二乙氧基硅烷之一形成的低k介电材料。在一些实施例中，其中胶层具有在750埃和2000埃之间的范围内的厚度。在一些实施例中，半导体封装件还包括：与第一器件管芯并排设置的第二管芯，其中第二管芯具有面向第一器件管芯的第一侧壁的第二侧壁，并且介电填充材料设置在第一侧壁和第二侧壁之间。在一些实施例中，其中第二管芯是器件管芯。在一些实施例中，其中第二管芯是伪管芯。
前面公开概述了若干实施例的特征，使得本领域人员可以更好地理解本公开的方面。本领域人员应该理解，它们可以容易地使用本公开作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于制造封装件的方法，包括：
将第一半导体管芯附接在载体晶圆的顶表面上，其中，所述第一半导体管芯的侧壁是倾斜的，并且在所述第一半导体管芯的所述侧壁和所述载体晶圆的所述顶表面之间形成第一角度；
沉积胶层，其中所述胶层的侧壁部分形成在所述第一半导体管芯的所述侧壁上，所述胶层的底部部分形成在所述载体晶圆的所述顶表面上，所述侧壁部分和所述底部部分形成第二角度，并且所述第二角度大于所述第一角度；以及
在所述胶层上沉积介电填充材料。
2.根据权利要求1所述的方法，其中沉积所述胶层包括：
在靠近所述载体晶圆的所述第一半导体管芯的所述侧壁的下部部分上沉积较厚的层，在所述侧壁的上部部分上沉积较薄的层。
3.根据权利要求2所述的方法，其中所述胶层包括氮化硅和碳氮化硅之一。
4.根据权利要求3所述的方法，其中沉积所述胶层是在270oC和280oC之间的温度范围内的温度下执行的。
5.根据权利要求2所述的方法，其中沉积所述介电填充材料包括：
使用包含四乙氧基硅烷和甲基二乙氧基硅烷之一的前体形成氧化硅。
6.根据权利要求5所述的方法，还包括：
在沉积所述介电填充材料之前用氧气流处理所述胶层。
7.根据权利要求6所述的方法，还包括在270oC和280oC之间的温度下退火所述介电填充材料。
8.根据权利要求1所述的方法，还包括将第二半导体管芯附接到所述载体晶圆，其中在所述第一半导体管芯和所述第二半导体管芯之间形成间隙。
9.一种用于制造封装件的方法，包括：
将第一器件管芯和第二器件管芯附接在载体晶圆上，其中在所述第一器件管芯和所述第二器件管芯之间形成第一间隙；
在所述第一器件管芯、所述第二器件管芯和所述载体晶圆的暴露表面上沉积第一胶层；
在所述第一胶层上沉积第一介电填充材料，其中所述第一介电填充材料填充所述第一器件管芯和所述第二器件管芯之间的所述第一间隙；
在所述第一器件管芯、所述第二器件管芯和所述第一介电填充材料上方形成接合介电层；
在所述接合介电层的顶表面上接合第三器件管芯和伪管芯，其中在所述第三器件管芯和所述伪管芯之间形成第二间隙；
在所述第三器件管芯和所述伪管芯的侧壁以及所述接合介电层的所述顶表面上沉积第二胶层；以及
在所述第二胶层上沉积第二介电填充材料，其中所述第二介电填充材料填充所述第三器件管芯和所述伪管芯之间的所述第二间隙。
10.一种半导体封装件，包括：
具有第一侧壁和介电顶表面的第一器件管芯，其中所述第一侧壁和所述介电顶表面形成第一角度；
沿着所述第一侧壁设置的介电填充材料；以及
设置在所述第一器件管芯和所述介电填充材料之间的胶层，其中所述胶层的第一侧与所述第一器件管芯的所述第一侧壁接触，所述胶层的第二侧与所述介电填充材料接触，所述胶层的所述第二侧和所述第一器件管芯的所述介电顶表面形成第二角度，并且所述第一角度大于所述第二角度。
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