CN116998010A - 3d堆叠封装结构及其制造方法 - Google Patents

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Abstract

本申请公开了3D堆叠封装结构及其制造方法。3D堆叠封装结构包括底层结构和顶层结构，顶层结构叠置在底层结构上。底层结构和顶层结构中的每一者包括：衬底层；金刚石层，该金刚石层生长于衬底层上；经注入离子的硅晶圆层，该经注入离子的硅晶圆层贴附至金刚石层；器件层，该器件层设置在硅晶圆层上。衬底层、金刚石层、经注入离子的硅晶圆层和器件层按顺序层压在一起，并且顶层结构的衬底层与底层结构的器件层接触。底层结构与顶层结构之间布置有通孔，该通孔延伸穿过顶层结构的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，并且延伸穿过底层结构的器件层，该通孔中填充有导电材料。

Description

3D堆叠封装结构及其制造方法
技术领域
本申请总体上涉及半导体封装技术领域，特别地涉及3D堆叠封装结构及其制造方法。
背景技术
本部分提供与本申请有关的背景信息，但是这些信息并不必然构成现有技术。
近来，对电子器件封装的集成度日益提高，3D多层堆叠封装技术受到极大欢迎。在目前已知的相关技术中，多层堆叠封装结构普遍采用硅衬底作为基底。
发明内容
本部分提供本申请的总体概述，而不是本申请的全部范围或全部特征的全面披露。
本申请的发明人注意到，采用硅衬底的多层堆叠封装结构因电子器件发热问题而使芯片功能受到严重影响。因此，需要对多层堆叠封装结构中电子器件的散热提出改进。
本申请的发明人还注意到，金刚石由于具有极高的热导率而被用作基底，在使用中，金刚石被生长于衬底的表面。根据现有的相关技术，金刚石仅被用在堆叠体的一层中。
本申请的发明人还注意到，相关技术的半导体晶体管在工作中存在热集中的问题，并且在将金刚石作为半导体晶体管的散热衬底时，对金刚石进行打磨和抛光的难度很大，导致半导体晶体管的工艺制造难度较大。
本申请提出了一种将金刚石用在堆叠封装体的多于一个的层结构中的3D堆叠封装结构以及一种用于制造3D堆叠封装结构的方法，从而至少解决了上述技术问题。
本申请的示例性实施方式提供了一种3D堆叠封装结构，该3D堆叠封装结构可以包括底层结构和顶层结构，顶层结构可以叠置在底层结构上，底层结构和顶层结构中的每一者可以包括：衬底层；金刚石层，该金刚石层生长于衬底层上；经注入离子的硅晶圆层，该经注入离子的硅晶圆层贴附至金刚石层；器件层，该器件层设置在硅晶圆层上，其中，衬底层、金刚石层、经注入离子的硅晶圆层和器件层可以按顺序层压在一起，并且顶层结构的衬底层可以与底层结构的器件层接触，以及，底层结构与顶层结构之间可以布置有通孔，该通孔延伸穿过顶层结构的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，并且延伸穿过底层结构的器件层，该通孔中可以填充有导电材料。
在一些可选的实施方式中，3D堆叠封装结构还可以包括至少一个中间层结构，所述至少一个中间层结构可以位于底层结构与顶层结构之间，所述至少一个中间层结构的布置结构可以与顶层结构的布置结构基本相同，其中，通孔可以布置在底层结构、所述至少一个中间层结构、顶层结构中的至少两个相邻的层结构之间。
在一些可选的实施方式中，所述底层结构、所述至少一个中间层结构、以及所述顶层结构中的至少一者的器件层可以包括半导体晶体管、所述半导体晶体管之间的互连线和绝缘材料。
在一些可选的实施方式中，底层结构、顶层结构和所述至少一个中间层结构的衬底层是在相应的器件层和金刚石层被层叠之后进行减薄的。
在一些可选的实施方式中，所述至少一个中间层结构的衬底层和顶层结构的衬底层的厚度可以为1μm至100μm。
在一些可选的实施方式中，金刚石层的厚度可以为1μm至3μm。
在一些可选的实施方式中，经注入离子的硅晶圆层的厚度可以为1μm至10μm。
在一些可选的实施方式中，底层结构、以及所述至少一个中间层结构、顶层结构中的至少一者的器件层可以包括功能芯片，与所述至少一者的器件层相邻的衬底层可以被重布线并且被布置有与所述至少一者的器件层连通的互连结构。
在一些可选的实施方式中，所述至少一者的功能芯片可以包括半导体晶体管，所述至少一者的半导体晶体管可以包括介电层、设置于介电层中的源极、设置于介电层中的漏极、以及设置于介电层上的栅极，所述至少一者的硅晶圆层可以包括位于硅晶圆层的两个端部处的源极掺杂区和漏极掺杂区以及位于硅晶圆层的中间位置处的未掺杂区，所述至少一者的半导体晶体管的源极和漏极可以分别形成在源极掺杂区和漏极掺杂区上方，并且所述至少一者的半导体晶体管的栅极可以形成在未掺杂区的上方。
在一些可选的实施方式中，所述至少一者的半导体晶体管还可以包括隔离层，隔离层可以穿过所述至少一者的硅晶圆层而与所述至少一者的金刚石层相接触。
在一些可选的实施方式中，在顶层结构的器件层侧可以覆盖有塑封层。
本申请的示例性实施方式还提供了一种用于制造3D堆叠封装结构的方法，该方法可以包括下述步骤：
提供顶层结构和底层结构，其中，提供顶层结构和提供底层结构中的每一者均可以包括：提供衬底层；在衬底层上生长金刚石层；将经注入离子的硅晶圆层贴附至金刚石层；将器件层设置在经注入离子的硅晶圆层上；和将衬底层、金刚石层、经注入离子的硅晶圆层和器件层按顺序层压在一起；
将顶层结构叠置在底层结构上，使得顶层结构的衬底层与底层结构的器件层接触；
在底层结构与顶层结构之间设置通孔，使得通孔延伸穿过顶层结构的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，并且延伸穿过底层结构的器件层；以及
在通孔中填充导电材料。
在一些可选的实施方式中，该方法还可以包括下述步骤：提供硅晶圆；对硅晶圆的一侧表面进行离子注入；将硅晶圆的被注入离子的表面作为经注入离子的硅晶圆层的第一主表面贴附至金刚石层；将硅晶圆的未被注入离子的部分剥离；对硅晶圆的通过剥离而暴露的表面进行打磨，以得到经注入离子的硅晶圆层的第二主表面；以及将器件层设置在经注入离子的硅晶圆层的第二主表面上。
根据本申请的实施方式的3D堆叠封装结构，由于具有高热导率的金刚石被用于在3D堆叠封装结构的多于一个的层结构中形成基底，使得所形成的3D堆叠封装结构的散热性得以保证。此外，通过将顶层的衬底层的厚度减小，以及在3D堆叠封装结构中布置通孔，进一步提高了3D堆叠封装结构的散热性能。
根据本申请的实施方式的3D堆叠封装结构，金刚石层被形成为半导体晶体管的散热衬底，因此通过金刚石层解决了半导体晶体管工作时的热集中问题。此外，由于打磨和抛光是在硅晶圆层上进行的，因此避免了直接对金刚石层进行表面抛光，能够有效降低半导体晶体管的制造难度。
附图说明
通过以下参照附图的描述，本申请的实施方式的特征和优点将变得更加容易理解，附图并非按比例绘制，并且一些特征被放大或缩小以显示特定部件的细节，在附图中：
图1是根据本申请的示例性实施方式的3D堆叠封装结构的示意性截面图，其中，3D堆叠封装结构包括顶层结构和底层结构；
图2是根据本申请的示例性实施方式的3D堆叠封装结构的在衬底层上生长金刚石层的示意性截面图；
图3是根据本申请的示例性实施方式的3D堆叠封装结构的在硅晶圆上注入离子的示意性截面图；
图4是根据本申请的示例性实施方式的3D堆叠封装结构的经注入离子的硅晶圆被倒装的示意性截面图；
图5是根据本申请的示例性实施方式的3D堆叠封装结构的经注入离子的硅晶圆被进行剥离的示意性截面图；
图6是根据本申请的示例性实施方式的3D堆叠封装结构的在金刚石层上贴附硅晶圆层的示意性截面图，其中，硅晶圆的通过剥离而暴露的表面被打磨；
图7是根据本申请的示例性实施方式的3D堆叠封装结构的底层结构的示意性截面图，其中，硅晶圆层上设置有器件层；
图8是根据本申请的示例性实施方式的3D堆叠封装结构的顶层结构或中间层结构的示意性截面图；以及
图9是根据本申请的另一示例性实施方式的3D堆叠封装结构的示意性截面图，其中，3D堆叠封装结构包括顶层结构、中间层结构和底层结构。
图10是根据本申请的又一示例性实施方式的3D堆叠封装结构的示意性截面图，其中，与中间层结构的器件层相邻的衬底层被重布线并且被布置有通孔。
图11是根据本申请的再一示例性实施方式的3D堆叠封装结构的示意性截面图，其中，中间层结构的器件层包括半导体晶体管，并且与中间层结构接触的顶层结构的衬底层被重布线并且被布置有通孔。
图12是示出了根据本申请的示例性实施方式的在硅晶圆层上形成半导体晶体管的过程的示意性截面图。
具体实施方式
下面将参照附图借助于本申请的示例性实施方式对本申请进行详细描述。应指出的是，以下对本申请的详细描述仅是出于说明的目的，而不是对本申请进行限制。此外，在各个附图中采用相同的附图标记来表示相同的部件。
还应指出的是，为了清楚起见，在说明书和附图中并未描述和示出实际的特定实施方式的所有特征，另外，为了避免不必要的细节模糊了本申请关注的技术方案，在说明书和附图中仅描述和示出了与本申请的技术内容密切相关的布置结构，而省略了与本申请的技术内容关系不大的且本领域技术人员已知的其他细节。
接下来，将参照附图对根据本申请的示例性实施方式的3D堆叠封装结构进行详细地描述。
首先参照图1对根据本申请的示例性实施方式的3D堆叠封装结构进行说明。图1是根据本申请的示例性实施方式的3D堆叠封装结构10的示意性截面图。
如图1所示，作为本申请的示例性实施方式的3D堆叠封装结构10可以包括底层结构100和顶层结构200。在一些实施方式中，顶层结构200叠置在底层结构100上。
在所示出的示例性实施方式中，底层结构100和顶层结构200中的每一者可以包括衬底层110、金刚石层120、硅晶圆层130和器件层140。在本申请的示例性实施方式中，衬底层110可以是硅衬底，然而，也可以采用其他类型的衬底。在一些实施方式中，金刚石可以是单晶金刚石。在另一些实施方式中，金刚石可以是多晶金刚石。在又一些实施方式中，金刚石可以采用两种或更多种金刚石的复合材料，特别地是单晶金刚石和多晶金刚石的复合材料。在本申请的一些实施方式中，硅晶圆层130被注入离子，后续剥离薄膜。应理解的是，任何合适的离子都是可行的。在一些实施方式中，器件层140可以包括半导体晶体管、半导体晶体管之间的金属互连线和绝缘材料。
在一些示例性实施方式中，金刚石层120可以生长于衬底层110上，经注入离子的硅晶圆层130可以贴附至金刚石层120，并且器件层140可以设置在硅晶圆层130上，这将在下面进行详细描述。
在本申请的一些实施方式中，衬底层110、金刚石层120、经注入离子的硅晶圆层130和器件层140可以按此顺序层压在一起。在示例性实施方式中，顶层结构200的衬底层110可以与底层结构100的器件层140接触。
在本申请的所示出的示例性实施方式中，底层结构100与顶层结构200之间可以布置有通孔300。在一些示例性实施方式中，通孔300可以延伸穿过顶层结构200的器件层140、经注入离子的硅晶圆层130、金刚石层120和衬底层110，并且延伸穿过底层结构100的器件层140。
在一些实施方式中，通孔300中可以填充有导电材料。作为示例而非限制，该导电材料可以是铜。本领域技术人员将理解的是，导电材料可以是适合的其他任何材料。
在根据本申请示例性实施方式的3D堆叠封装结构10中，通过用具有高热导率的金刚石形成堆叠封装体中的底层结构100和顶层结构200的基底，可以确保3D堆叠封装结构的10的良好的散热性能。
接下来，将参照图2至图7对根据本申请的示例性实施方式的3D堆叠封装结构的底层结构的形成过程进行说明。
首先参照图2，图2是根据本申请的示例性实施方式的3D堆叠封装结构10的在衬底层110上生长金刚石层120的示意性截面图。
如图2所示，首先可以提供3D堆叠封装结构10的衬底层110。在本申请的所示出的示例性实施方式中，衬底层110可以为硅衬底，然而，本申请的实施方式并不限于此，例如，可以采用玻璃衬底来作为衬底层110。在一些实施方式中，衬底层110的厚度为10μm至3000μm，优选地是100μm至1000μm，这仅是示例而不是进行限制。然后以衬底层110的一表面为生长界面，在衬底层110上生长金刚石层120。在本申请的实施方式中，可以使用金刚石层120的各种生长方式，例如，在所示出的示例性实施方式中，可以通过采用化学气相沉积来将金刚石层120生长于衬底层110上。在其他实施方式中，可以采用等离子气相沉积等其他方式。在本申请的示例性实施方式中，金刚石层120的厚度为1μm至3μm。应理解的是，可以根据需要对衬底层110的厚度和金刚石层120的厚度进行调整，作为示例而非限制，金刚石层120可以是前述范围内的任意数值，例如1.7μm、2.1μm、2.8μm。
在本申请的示例性实施方式中，金刚石层120可以具有相反的上表面1202和下表面1201，其中，下表面1201可以与衬底层110接触。在一些优选的实施方式中，所生长的金刚石层120的与衬底层110相反的表面、即上表面1202可以被研磨，研磨后的该表面的平整度在0至100nm的范围内，优选地在0至70nm的范围内。
然后参照图3至图6，图3至图6是根据本申请的示例性实施方式的3D堆叠封装结构10的在金刚石层120上贴附硅晶圆层130的示意性截面图。在一些实施方式中，硅晶圆层130可以具有相反的第一主表面131和第二主表面132(如图6中所示)。
现在参照图3，图3是根据本申请的示例性实施方式的3D堆叠封装结构10的在硅晶圆上注入离子的示意性截面图。
如图3的实施方式所示，用于形成硅晶圆层130的硅晶圆1300可以被提供于金刚石层120的上方。在本申请的实施方式中，硅晶圆1300的厚度可以为100μm至1000μm。在所示出的示例性实施方式中，硅晶圆1300可以具有第一侧表面1301和相反的第二侧表面1303，第二侧表面1303可以比第一侧表面1301更靠近金刚石层120。在本申请的一些实施方式中，硅晶圆1300的包括第一侧表面1301的一部分可以被注入离子，比如氢离子。硅晶圆1300的被注入离子的第一侧表面1301可以形成硅晶圆层130的第一主表面131。
在本申请的一些可选实施方式中，离子的注入深度可以为1μm至10μm，优选地是3μm至5μm，但本申请的实施方式并不限于此，例如，离子的注入深度可以为2μm、6μm、9μm。
现在参照图4，图4是根据本申请的示例性实施方式的3D堆叠封装结构10的经注入离子的硅晶圆1300被倒装的示意性截面图。
如图4所示，硅晶圆1300在被注入离子之后可以被倒装(flip)，使得作为硅晶圆层130的第一主表面131的第一侧表面1301比第二侧表面1303更靠近金刚石层120。
现在参照图5，图5是根据本申请的示例性实施方式的3D堆叠封装结构10的经注入离子的硅晶圆被进行剥离的示意性截面图。
如图5的示例性实施方式所示，硅晶圆1300在被倒装之后，硅晶圆1300的作为硅晶圆层130的第一主表面131的第一侧表面1301可以被贴附至金刚石层110的上表面1202。然后，硅晶圆1300的未被注入离子的部分可以被剥离，以将硅晶圆1300的未被注入离子的部分与硅晶圆1300的注入有离子的部分分开，由此，硅晶圆1300的表面1305被暴露。在所示出的示例性实施方式中，剥离可以通过加温加压来进行，然而，本申请的实施方式不限于此，能够实现剥离的其他任何方法都是可以使用的，比如可以采用电化学蚀刻法。
现在参照图6，图6是根据本申请的示例性实施方式的3D堆叠封装结构10的在金刚石层120上贴附硅晶圆层130的示意性截面图。
如图6所示，在硅晶圆1300被进行剥离之后，可以对硅晶圆1300的所暴露的表面1305进行打磨，以得到经注入离子的硅晶圆层130的第二主表面132。作为示例而非限制，在所示出的实施方式中，打磨可以通过化学机械抛光(CMP)方式来进行。如图6中可以看出的，硅晶圆层130的第一主表面131与金刚石层120接触。在本申请的示例性实施方式中，经注入离子的硅晶圆层130的厚度与上面提及的离子的注入深度基本相同。
现在参照图7，图7是根据本申请的示例性实施方式的3D堆叠封装结构10的在硅晶圆层130上设置器件层140的示意性截面图。
如图7的实施方式所示，可以在硅晶圆层130的第二主表面132(图6中示出)上设置器件层140，以用于形成根据本申请的示例性实施方式的3D堆叠封装结构10的底层结构100。之后，如图7中所示，3D堆叠封装结构10的底层结构100的衬底层110、金刚石层120、经注入离子的硅晶圆层130和器件层140可以按此顺序层压在一起。此处，应指出的是，层压步骤不一定在底层结构100的衬底层110、金刚石层120、硅晶圆层130和器件层140全部安置在一起时执行，而是，层压步骤可以分开执行，例如，当硅晶圆1300的作为硅晶圆层130的第一主表面131的第一侧表面1301被贴附至金刚石层110的上表面1202时，可以执行层压处理，以将第一侧表面1301层压至金刚石层110的上表面1202，以及，当器件层140被设置在硅晶圆层130上时，可以执行层压处理，以将硅晶圆层130层压至器件层140。
接下来，参照图8对根据本申请的示例性实施方式的3D堆叠封装结构10的顶层结构200进行说明，图8是根据本申请的示例性实施方式的3D堆叠封装结构10的顶层结构200的示意性截面图。
如图8所示，3D堆叠封装结构10的顶层结构200可以与图7中的底层结构100相同，除了顶层结构200所包括的衬底层110的厚度比底层结构100的衬底层100的厚度薄。在所示出的实施方式中，顶层结构200的衬底层110的厚度可以为1μm至100μm，优选地为20μm至80μm，但并不限于此，例如，顶层结构200的衬底层110的厚度可以为15μm、30μm、60μm或90μm。此处，应指出的是，在本申请的可选实施方式中，顶层结构200所包括的衬底层110的厚度与底层结构100的衬底层110的厚度可以是相同的。在一些实施方式中，底层结构200的衬底层100也可以去掉。
再次参照图1，图1的3D堆叠封装结构10是将图8的顶层结构200叠置在图7的底层结构100上、比如通过层压而将图8的顶层结构200叠置在图7的底层结构100上而得到的堆叠体结构，其中，顶层结构200的衬底层110与底层结构100的器件层140接触。在将顶层结构200与底层结构100叠置在一起之后，可以在底层结构100与顶层结构200之间设置通孔300。在所示出的示例性实施方式中，通孔300可以延伸穿过顶层结构200的器件层140、经注入离子的硅晶圆层130、金刚石层120和衬底层110，并且延伸穿过底层结构100的器件层140。在本申请的一些优选实施方式中，通孔300中可以填充有导电材料，比如铜，然而，本申请的实施方式并不限于此。
此外，根据本申请的可选实施方式，在顶层结构200的器件层侧、即器件层140所在侧可以覆盖有塑封层500(如图9和图10所示)。在一些实施方式中，塑封层500可以由树脂制成，应理解的是，塑封层500可以由任何其他合适的材料制成，比如由填充有填料、如氮化铝的环氧树脂制成。
通过根据本申请的示例性实施方式的上述布置，由于具有高热导率的金刚石被用于在3D堆叠封装结构的多于一个的层结构中形成基底，使得所形成的3D堆叠封装结构的散热性得以保证。此外，通过将顶层的衬底层的厚度减小，以及在3D堆叠封装结构中布置通孔，进一步提高了3D堆叠封装结构的散热性能。不仅如此，在根据本申请的实施方式的3D堆叠封装结构中，如上文提及的尺寸所描述的，通过各个层结构的厚度较小、即较薄的金刚石层、衬底层、硅晶圆层形成基底，所构建的3D堆叠封装结构是超薄的，由此提供了高散热超薄封装工艺，解决了相关技术中高密度封装工艺上的技术缺陷。
以下将对根据本申请的一些可选的示例性实施方式的3D堆叠封装结构进行说明。
参照图9，图9是根据本申请的另一示例性实施方式的3D堆叠封装结构10’的示意性截面图。
根据图9中所示的实施方式的3D堆叠封装结构10’与前述根据例如图1所示的示例性实施方式的3D堆叠封装结构10的不同之处在于中间层结构400的布置。下面将仅对3D堆叠封装结构10’与3D堆叠封装结构10的不同之处进行说明，对于两种实施方式之间相同的组成部分将使用相同的附图标记并将省略其详细描述。
在图9所示的示例性实施方式中，3D堆叠封装结构10’可以包括至少一个中间层结构400。在一些实施方式中，中间层结构400的数量可以是一个、两个或更多个。在本申请的实施方式中，中间层结构400可以位于底层结构100与顶层结构200之间。在一些可选的实施方式中，所述至少一个中间层结构400的布置结构可以与如图8所示的顶层结构200的布置结构基本相同，换言之，中间层结构400也可以包括衬底层、金刚石层、经注入离子的硅晶圆层以及器件层，并且衬底层、金刚石层、经注入离子的硅晶圆层和器件层按此顺序层压在一起。作为示例，当中间层结构400的数量为一个时，中间层结构400的衬底层可以与底层结构100的器件层接触，并且中间层结构400的器件层可以与顶层结构200的衬底层接触。当中间层结构400的数量多于一个时，中间层结构400中的最靠近底层结构100的中间层结构的衬底层可以与底层结构100的器件层接触，并且中间层结构400中的最靠近顶层结构200的器件层可以与顶层结构200的衬底层接触。在本申请的示例性实施方式中，与顶层结构200类似，中间层结构400的衬底层的厚度也可以比底层结构100的衬底层的厚度薄。在一些实施方式中，底层结构100、顶层结构200和中间层结构400的衬底层110是在相应的金刚石层120和器件层140被层叠之后进行减薄的。在一些实施方式中，中间层结构400的衬底层的厚度可以与顶层结构200的衬底层的厚度相同。在另一些实施方式中，中间层结构400的衬底层的厚度可以比顶层结构200的衬底层的厚度小。此处，应指出的是，中间层结构400的衬底层可以以与此不同的方式设置。
如图9可以看出的，通孔300可以布置在底层结构100、所述至少一个中间层结构400、顶层结构200中的至少两个相邻的层结构之间。具体地，作为示例，当3D堆叠封装结构10包括两个中间层结构400时，通孔300可以以下述方式中的至少一者布置：通孔300可以延伸穿过顶层结构200的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，并且延伸穿过这两个中间层结构400中的与顶层结构200相邻的中间层结构的器件层；通孔300中的一个通孔可以延伸穿过这两个中间层结构400中的与顶层结构200相邻的中间层结构的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，并且延伸穿过这两个中间层结构400中的与底层结构100相邻的中间层结构的器件层；通孔300可以延伸穿过这两个中间层结构400中的与顶层结构200相邻的中间层结构的器件层，并且延伸穿过底层结构100的器件层；通孔300中的一个通孔可以延伸穿过顶层结构200的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，延伸穿过这两个中间层结构400中的与顶层结构200相邻的中间层结构的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，并且延伸穿过这两个中间层结构400中的与底层结构100相邻的中间层结构的器件层；通孔300可以延伸穿过这两个中间层结构400中的与顶层结构200相邻的中间层结构的器件层，延伸穿过这两个中间层结构400中的与底层结构100相邻的中间层结构的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，并且延伸穿过底层结构100的器件层；以及，通孔300可以延伸穿过顶层结构200的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，延伸穿过这两个中间层结构400中的与顶层结构200相邻的中间层结构的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，延伸穿过这两个中间层结构400中的与底层结构100相邻的中间层结构的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，并且延伸穿过底层结构100的器件层。
还可以从图9看出的是，在3D堆叠封装结构10’的顶层结构200的器件层侧可以覆盖有塑封层500。
除了与前述实施方式的3D堆叠封装结构10基本相同的技术效果之外，根据本示例性实施方式的3D堆叠封装结构10’还可以实现对更多电子器件的封装。
现在参照图10，图10是根据本申请的又一示例性实施方式的3D堆叠封装结构10”的示意性截面图。
根据图10中所示的实施方式的3D堆叠封装结构10”与前述根据例如图9所示的示例性实施方式的3D堆叠封装结构10’的不同之处在于底层结构100的器件层140和中间层结构400中的最靠近底层结构100的中间层结构的衬底层110的布置，应指出的是，图10”省去了通孔300。下面将仅对3D堆叠封装结构10”与3D堆叠封装结构10’的不同之处进行说明，对于两种实施方式之间相同的组成部分将使用相同的附图标记并将省略其详细描述。
在图10所示的示例性实施方式中，底层结构100的器件层140可以包括功能芯片，在这种情况下，中间层结构400中的最靠近底层结构100的中间层结构的衬底层110可以被重布线(该衬底层110即为RDL)，并且可以布置有与器件层连通的互连结构600。在本申请的一些实施方式中，底层结构100的器件层、所述至少一个中间层结构400的器件层、以及顶层结构200的器件层中的至少一者可以包括功能芯片，与底层结构100的器件层、所述至少一个中间层结构400的器件层、以及顶层结构200的器件层中的所述至少一者相邻的衬底层可以被重布线并且被布置有与器件层连通的互连结构600。
除了与前述实施方式的3D堆叠封装结构10’基本相同的技术效果之外，根据本示例性实施方式的3D堆叠封装结构10’还可以实现对功能芯片的更佳的散热。
现在参照图11和图12。图11示出了根据本申请的再一示例性实施方式的3D堆叠封装结构10”’的示意性截面图，图12示出了根据本申请的示例性实施方式的在硅晶圆层103上形成半导体晶体管的过程的示意性截面图。
如图11所示，中间层结构400的器件层104的功能芯片可以包括半导体晶体管。应当指出的是，附图仅是示例性而非限制性的，在不背离本申请的精神和范围的情况下，半导体晶体管可以不限于仅形成于中间层结构400中，而是也可以形成在顶层结构200和/或底层结构100中。在一些实施方式中，可以在顶层结构200、中间层结构400和底层结构100中的至少一者的器件层104的功能芯片中包括半导体晶体管。接下来将对半导体晶体管的结构以及形成过程进行详细描述。
参照图11和图12，半导体晶体管可以包括介电层1401、设置于介电层1401中的源极1402、设置于介电层1401中的漏极1403、以及设置于介电层1401上的栅极1404。顶层结构200、中间层结构400和底层结构100中的设置有半导体晶体管的至少一者的硅晶圆层130可以包括位于硅晶圆层130的两个端部处的源极掺杂区1402’和漏极掺杂区1403’以及位于硅晶圆层130的中间位置处的未掺杂区。源极1402和漏极1403分别形成在源极掺杂区1402’和漏极掺杂区1403’上方，并且栅极1404形成在未掺杂区的上方。
参照图12并且向回参照图6，可以理解的是，在形成硅晶圆层130的经打磨的第二主表面132之后，可以在第二主表面132上通过曝光/显影的方法(例如光刻)在硅晶圆层130中开孔从而形成图案，随后再在第二主表面132上形成半导体晶体管。在图11和图12所示的3D堆叠封装结构10”’中，与形成有半导体晶体管的中间层结构400相接触的顶层结构200的衬底层可以被重布线并且被布置有与中间层结构400的器件层的栅极1404连通的互连结构600。
根据本申请的实施方式，金刚石层120被形成为半导体晶体管的散热衬底，因此通过金刚石层120解决了半导体晶体管工作时的热集中问题。此外，由于打磨和抛光是在硅晶圆层130上进行的，因此避免了直接对金刚石层120进行表面抛光，能够有效降低半导体晶体管的制造难度。
在一些实施方式中，参照图11和图12，半导体晶体管还可以包括隔离层1405，隔离层1405可以穿过硅晶圆层130而与顶层结构200、中间层结构400和底层结构100中的设置有半导体晶体管的至少一者的金刚石层120相接触。
根据本申请的示例性实施方式，还提供了用于制造根据前述示例性实施方式的3D堆叠封装结构10、10’、10”的方法。应当理解的是，本申请所提供的用于制造3D堆叠封装结构的方法至少能够实现上面关于3D堆叠封装结构10、10’、10”所描述的各种有益技术效果。
虽然已经参照示例性实施方式对本申请进行了描述，但是应当理解，本申请并不限于所描述的实施方式。在不脱离本申请的技术思想的情况下，本领域技术人员可以对示例性实施方式作出各种改变。
在上面对本申请的示例性实施方式的描述中所提及和/或示出的特征可以以相同或类似的方式结合到一个或更多个其他实施方式中、与其他实施方式中的特征相组合或替代其他实施方式中的相应特征。这些经组合或替代所获得的技术方案也应当被视为包括在本申请的范围内。
工业实用性
本申请提供了3D堆叠封装结构及其制造方法。3D堆叠封装结构包括底层结构和顶层结构，顶层结构叠置在底层结构上。底层结构和顶层结构中的每一者包括：衬底层；金刚石层，该金刚石层生长于衬底层上；经注入离子的硅晶圆层，该经注入离子的硅晶圆层贴附至金刚石层；器件层，该器件层设置在硅晶圆层上。衬底层、金刚石层、经注入离子的硅晶圆层和器件层按顺序层压在一起，并且顶层结构的衬底层与底层结构的器件层接触。底层结构与顶层结构之间布置有通孔，该通孔延伸穿过顶层结构的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，并且延伸穿过底层结构的器件层，该通孔中填充有导电材料。
可以理解的是，本申请所提供的3D堆叠封装结构及其制造方法是可以重现的，并且可以用在多种工业应用中。

Claims (13)

1.一种3D堆叠封装结构，其特征在于，所述3D堆叠封装结构包括底层结构和顶层结构，所述顶层结构叠置在所述底层结构上，所述底层结构和所述顶层结构中的每一者包括：
衬底层；
金刚石层，所述金刚石层生长于所述衬底层上；
经注入离子的硅晶圆层，经注入离子的所述硅晶圆层贴附至所述金刚石层；
器件层，所述器件层设置在所述硅晶圆层上，
其中，所述衬底层、所述金刚石层、经注入离子的所述硅晶圆层和所述器件层按顺序层叠在一起，并且所述顶层结构的衬底层与所述底层结构的器件层接触，以及
所述底层结构与所述顶层结构之间布置有通孔，所述通孔延伸穿过所述顶层结构的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，并且延伸穿过所述底层结构的器件层，所述通孔中填充有导电材料。
2.根据权利要求1所述的3D堆叠封装结构，其特征在于，所述3D堆叠封装结构还包括至少一个中间层结构，所述至少一个中间层结构位于所述底层结构与所述顶层结构之间，所述至少一个中间层结构的布置结构与所述顶层结构的布置结构基本相同，
其中，所述通孔布置在所述底层结构、所述至少一个中间层结构、所述顶层结构中的至少两个相邻的层结构之间。
3.根据权利要求2所述的3D堆叠封装结构，所述底层结构、所述至少一个中间层结构、以及所述顶层结构中的至少一者的器件层包括半导体晶体管、所述半导体晶体管之间的互连线和绝缘材料。
4.根据权利要求2所述的3D堆叠封装结构，其特征在于，所述底层结构、所述顶层结构和所述至少一个中间层结构的衬底层是在相应的金刚石层和器件层被层叠之后进行减薄的。
5.根据权利要求4所述的3D堆叠封装结构，其特征在于，所述至少一个中间层结构的衬底层和所述顶层结构的衬底层的厚度为1μm至100μm。
6.根据权利要求2至5中的任一项所述的3D堆叠封装结构，其特征在于，所述金刚石层的厚度为1μm至3μm。
7.根据权利要求2至6中的任一项所述的3D堆叠封装结构，其特征在于，经注入离子的所述硅晶圆层的厚度为1μm至10μm。
8.根据权利要求4至7中的任一项所述的3D堆叠封装结构，其特征在于，所述底层结构、所述至少一个中间层结构、以及所述顶层结构中的至少一者的器件层包括功能芯片，与所述至少一者的器件层相邻的衬底层被重布线并且被布置有与所述至少一者的器件层连通的互连结构。
9.根据权利要求8所述的3D堆叠封装结构，其特征在于，所述至少一者的功能芯片包括半导体晶体管，所述至少一者的半导体晶体管包括介电层、设置于所述介电层中的源极、设置于所述介电层中的漏极、以及设置于所述介电层上的栅极，所述至少一者的硅晶圆层包括位于所述硅晶圆层的两个端部处的源极掺杂区和漏极掺杂区以及位于所述硅晶圆层的中间位置处的未掺杂区，所述至少一者的半导体晶体管的源极和漏极分别形成在所述源极掺杂区和所述漏极掺杂区上方，并且所述至少一者的半导体晶体管的栅极形成在所述未掺杂区的上方。
10.根据权利要求9所述的3D堆叠封装结构，其特征在于，所述至少一者的半导体晶体管还包括隔离层，所述隔离层穿过所述至少一者的硅晶圆层而与所述至少一者的金刚石层相接触。
11.根据权利要求1至10中的任一项所述的3D堆叠封装结构，其特征在于，在所述顶层结构的器件层侧上覆盖有塑封层。
12.一种用于制造3D堆叠封装结构的方法，其特征在于，所述方法包括下述步骤：
提供顶层结构和底层结构；
其中，提供所述顶层结构和提供所述底层结构中的每一者均包括：
提供衬底层，
在所述衬底层上生长金刚石层；
将经注入离子的硅晶圆层贴附至所述金刚石层；
将器件层设置在经注入离子的所述硅晶圆层上；和
将所述衬底层、所述金刚石层、经注入离子的所述硅晶圆层和所述器件层按顺序层压在一起；
将所述顶层结构叠置在所述底层结构上，使得所述顶层结构的衬底层与所述底层结构的器件层接触；
在所述底层结构与所述顶层结构之间设置通孔，使得所述通孔延伸穿过所述顶层结构的器件层、经注入离子的硅晶圆层、金刚石层和衬底层，并且延伸穿过所述底层结构的器件层；以及
在所述通孔中填充导电材料。
13.根据权利要求12所述的方法，其特征在于，所述方法还包括下述步骤：
提供硅晶圆；
对所述硅晶圆的一侧表面进行离子注入；
将所述硅晶圆的被注入离子的表面作为经注入离子的所述硅晶圆层的第一主表面贴附至所述金刚石层；
将所述硅晶圆的未被注入离子的部分剥离；
对所述硅晶圆的通过剥离而暴露的表面进行打磨，以得到经注入离子的所述硅晶圆层的第二主表面；以及
将所述器件层设置在经注入离子的所述硅晶圆层的所述第二主表面上。
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