TWI656614B - 半導體封裝及其製造方法 - Google Patents

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Abstract

一種半導體封裝，包括重佈線路層、半導體裝置、半導體晶粒、導電件、密封體及導電端子。半導體裝置配置於重佈線路層的第一表面上。半導體晶粒、導電件及具有開口的密封體設置於重佈線路層的第二表面上。半導體晶粒嵌入於密封體中，且部份的導電件凸出於密封體。導電端子包括位於密封體的開口中的第一元件及位於導電件上的第二元件。部份的第一元件及第二元件凸出於密封體，且第一元件相對於密封體的表面及第二元件相對於密封體的表面對齊於一基準線。一種半導體封裝的製造方法亦被提出。

Description

半導體封裝及其製造方法
本發明是有關於一種封裝結構及其製造方法，且特別是有關於一種半導體封裝結構及其製造方法。
近年來，電子設備對於人類的生活越來越重要。為了使得電子設備能達到輕薄短小的設計，半導體封裝技術亦跟著日益進展，以發展出符合小體積、重量輕、高密度以及在市場上具有高競爭力等要求的產品。此外，由於加速了各種功能的整合，可以將多個積體電路封裝結構彼此堆疊，以在封裝堆疊（package-on-package，POP）結構中提供額外的功能性。然而，目前的封裝堆疊組裝技術很難在微型化積體電路封裝中實現。因此，如何在維持積體半導體封裝的功能性的同時還能夠具有較薄的厚度，已成為本領域研究人員的一大挑戰。
本發明提供了一種半導體封裝及其製造方法，其降低了半導體封裝的尺寸。
本發明提供一種半導體封裝，其包括重佈線路層、多個半導體裝置、半導體晶粒、多個導電件、密封體以及多個導電端子。重佈線路層具有第一表面及相對於第一表面的第二表面。半導體裝置配置於重佈線路層的第一表面上，且半導體裝置具有表面。半導體晶粒配置於重佈線路層的第二表面上，且半導體晶粒具有主動面。半導體裝置的表面朝向半導體晶粒的主動面。重佈線路層電性連接至半導體裝置及半導體晶粒。導電件位於重佈線路層的第二表面上且圍繞半導體晶粒。部份的導電件位於所述半導體晶粒上且相對於主動面。密封體位於重佈線路層的第二表面上，且密封體具有多個開口。半導體晶粒嵌入於密封體中。部份的導電件凸出於密封體。導電端子包括多個第一元件以及多個第二元件，第一元件位於密封體的開口中，第二元件位於部分的導電件上且相對於半導體晶粒。部份的第一元件及部份的第二元件凸出於密封體。第一元件相對於密封體的表面以及第二元件相對於密封體的表面對齊於一基準線。
本發明提供一種半導體封裝，其包括重佈線路層、半導體晶粒、半導體裝置、多個導電件、密封體以及多個導電端子。半導體晶粒及半導體裝置配置於重佈線路層的相對兩個表面上。重佈線路層電性連接至半導體晶粒及半導體裝置。導電件電性連接至重佈線路層且相對於半導體裝置，且圍繞半導體晶粒。導電端子電性連接至重佈線路層，且導電端子包括多個第一元件以及多個第二元件，第一元件圍繞導電件，第二元件位於導電件上且對應於半導體晶粒。密封體包封半導體晶粒且覆蓋導電端子的第一元件及導電件。導電端子的部份第一元件於相對於重佈線路層處凸出密封體，且密封體暴露出部份的導電件。
在本發明的一實施例中，前述的半導體封裝更包括絕緣層。絕緣層位於重佈線路層上，其中半導體裝置嵌入於絕緣層中。
本發明提供一種半導體封裝的製造方法。本方法包括至少以下步驟。形成重佈線路層。重佈線路層包括第一表面及第二表面。配置半導體晶粒於重佈線路層的第二表面上。半導體晶粒包括面向重佈線路層的第二表面的主動面。形成多個導電件於重佈線路層的第二表面上。部份的導電件形成於半導體晶粒上。形成密封體於重佈線路層的第二表面上，以包封半導體晶粒。配置多個半導體裝置於重佈線路層的第一表面上。形成多個導電端子於重佈線路層的第二表面上。導電端子包括多個第一元件以及多個第二元件，第一元件圍繞導電件，第二元件位於導電件上且對應於半導體晶粒。第一元件相對於密封體的表面以及第二元件的表面對齊於一基準線。
在本發明的一實施例中，前述的半導體封裝的製造方法更包括以下步驟。在形成密封體於重佈線路層的第二表面上之後，形成絕緣層於重佈線路層的第一表面，以包封多個半導體裝置。
在本發明的一實施例中，前述的形成多個導電件的步驟包括：形成第一部分於重佈線路層的第二表面上；以及在形成密封體之後，形成第二部分於第一部分上，其中第二部分暴露於密封體且對應於半導體晶粒。
在本發明的一實施例中，藉由植球製程形成前述的多個導電端子，且多個第一元件的尺寸大於多個第二元件的尺寸。
在本發明的一實施例中，前述的形成密封體的步驟包括：形成絕緣材料於重佈線路層的第二表面上，以包封半導體晶粒；以及形成圍繞於多個導電件的多個開口於絕緣材料上，以形成密封體。
在本發明的一實施例中，形成前述的多個導電端子的多個第一元件的步驟包括：形成通孔部分於密封體的開口中，其中通孔部具有均一的寬度；以及形成凸出部分於通孔部分上。
在本發明的一實施例中，在形成前述的多個第一元件的通孔部分之後，於相同於形成多個導電端子的多個第二元件上的製程中形成多個第一元件的凸出部分。
在本發明的一實施例中，形成前述的多個導電端子的多個第一元件的步驟包括：在形成密封體之前，形成連接部分，其中連接部分具有彎曲的側壁；以及在形成密封體之後，形成凸出部分於連接部分上。
在本發明的一實施例中，在形成前述的多個第一元件的連接部分之後，於相同於形成多個導電端子的多個第二元件上的製程中形成多個第一元件的連接部分。
在本發明的一實施例中，前述的半導體封裝的製造方法更包括以下步驟。在配置多個半導體裝置之後，形成保護層於多個半導體裝置相對於重佈線路層上。在形成多個導電端子之後，移除保護層。
基於上述，由於半導體裝置及半導體晶粒是以面對面的方式配置，因此可以藉由簡易的製程以減少封裝結構的整體厚度。此外，重佈線路層位於半導體晶粒及半導體裝置之間且電性連接至兩者，因此半導體封裝可以維持較短的訊號路徑，以改善其性能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下將參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。
圖1A至圖1F是依據本發明一實施例的半導體封裝的製造方法的剖面示意圖。請參考圖1A，重佈線路層110形成於臨時載板50上。臨時載板50可以是玻璃基板或晶圓基板。在一些實施例中，其他適宜的基板材料也可以作為臨時載板50，只要前述的材料能夠在後續的製程中提供承載，且能夠承載在後續的製程中形成於其上的封裝結構即可。重佈線路層110包括面向臨時載板50的第一表面110a及相對於第一表面110a的第二表面110b。在一些實施例中，重佈線路層110的第一表面110a可以直接接觸臨時載板50。在一些其他實施例中，去黏合層（未繪示）可以位於重佈線路層110的第一表面110a及臨時載板50之間，以於後續製程中提升重佈線路層110從臨時載板50的離型性（releasability）。舉例而言，去黏合層可以為光熱轉換（light to heat conversion；LTHC）離型層或是其他適宜的離型層，但本發明不限於此。
在一些實施例中，重佈線路層110可包括交錯堆疊的至少一圖案化介電層112及至少一圖案化導電層114。舉例而言，可以在臨時載板50上形成介電材料，且移除部份的介電材料以形成包括多個開口112O的圖案化介電層112。圖案化介電層112的開口112O例如是藉由微影(photolithography)製程（例如：曝光及顯影製程）以及蝕刻製程所形成。舉例而言，圖案化介電層112的材料例如可以包括氧化矽（silicon oxide）、氮化矽（silicon nitride）、聚醯亞胺（polyimide）、苯環丁烯（benzocyclobutene，BCB）等類似的無機或是有機介電材料。圖案化導電層114可以形成於圖案化介電層112上。在一些實施例中，晶種層（未繪示）可以形成於圖案化介電層112上。例如可以藉由旋轉塗佈、烘烤及微影製程，以在圖案化介電層112上形成具有開口的圖案化光阻層（未繪示）。接著，例如可以藉由鍍析製程或是其他適宜的製程，以在圖案化光阻層的開口中沉積金屬層（未繪示）。在一些實施例中，金屬層（未繪示）可以更形成於被圖案化光阻層的開口所暴露出的晶種層上。之後，剝除圖案化光阻層。在一些實施例中，可以藉由蝕刻或是其他適宜的移除製程將形成於光阻層下的晶種層移除，以形成圖案化導電層114。
在一些實施例中，上述的步驟可以重覆執行多次，以形成電路設計所需的多層（multi-layered）重佈線路層110。最上層的圖案化介電層112可以具有開口112O，且開口112O至少暴露出部分的最上面的圖案化導電層114。在另一些實施例中，多個接觸墊可以形成於最上層的圖案化導電層114上，且這些用於植球（ball mount）的接觸墊可以被稱為凸塊底金屬（under-ball metallurgy，UBM）圖案。
在形成重佈線路層110之後，導電件120的第一部分122可以形成於重佈線路層110的第二表面110b上。在一些實施例中，重佈線路層110可以包括晶粒設置區DR及圍繞晶粒設置區DR的接觸區CR。導電件120的第一部分122可以形成於晶粒設置區DR的預定區域中。舉例而言，可以藉由旋轉塗佈光阻材料層、烘烤光阻材料層、微影製程、鍍析（例如：電鍍或是化學鍍）製程以及光阻剝離製程，以形成導電件120的第一部分122。在一些實施例中，導電件120的第一部分122可以包括導電柱（例如：銅柱、焊柱、金柱等）、導電凸塊、導電球或上述之組合。
請參考圖1B，半導體晶粒130設置於重佈線路層110的第二表面110b上，且電性連接至重佈線路層110。在一些實施例中，半導體晶粒130可以包括具有處理器的積體電路或是其他種類的半導體晶片。舉例而言，半導體晶粒130可以包括主動面130a、背面130b以及側壁130c。主動面130a面向重佈線路層110的第二表面110b。背面130b相對於主動面130a。側壁130c設置於主動面130a及背面130b之間。在一些實施例中，半導體晶粒130可以設置於晶粒設置區DR中，且導電件120的第一部分122圍繞半導體晶粒130，以作為進一步地電性連接。舉例而言，半導體晶粒130的側壁130c可以與導電件120的第一部分122間隔開來。
在一些實施例中，導電件120的第一部分122的高度大於半導體晶粒130的厚度。在另一些實施例中，導電件120的第一部分122的高度可以等於半導體晶粒130的厚度。換句話說，第一部分122的頂面122a與半導體晶粒130的背面130b可以共面（coplanar）。在一些實施例中，半導體晶粒130可以包括分佈於主動面130a的多個導電凸塊132。舉例而言，半導體晶粒130的導電凸塊132可以藉由覆晶接合（flip-chip bonding）電性連接至重佈線路層110的圖案化導電層114。
請參考圖1C，形成密封體140於重佈線路層110的第二表面110b上，以密封半導體晶粒130及導電件120的第一部分122，且密封體140包括多個開口140a。換句話說，半導體晶粒130及第一部分122可以被嵌入於密封體140中，且第一部分122可以穿透密封體140。密封體140可以包括藉由模塑製程（如：覆模製程）所形成的模塑化合物。在一些實施例中，密封體140例如可以由環氧樹脂或其他適宜的樹脂等絕緣材料所形成的，但本發明不限於此。在一些其他實施例中，密封體140的厚度在製程過程中可以大於導電件120的第一部分122的高度。在這種情況下，可以在接續的製程中，透過研磨或其他方法移除部分的密封體140，以減少密封體140的厚度，以暴露出導電件120的第一部分122的頂面122a，以用於後續的電性連接。在一些實施例中，在減少密封體140的厚度之後，部份的密封體140可以覆蓋半導體晶粒130的背面130b及側壁130c。
在一些替代性的實施例中，可以在進行減少密封體140的厚度的過程中，移除相對於半導體晶粒130的主動面130a上的部分半導體材料主體。舉例而言，在減少密封體140的厚度之後，半導體晶粒130的背面130b以及導電件120的第一部分122的頂面122a可以與密封體140的頂面140b共面。可以藉由研磨製程（grinding process）、蝕刻製程或是其他適宜的製程來減少密封體140的厚度。
接著，密封體140的開口140a可以對應地形成於接觸區CR，以至少暴露出部份的重佈線路層110的圖案化導電層114。密封體140的開口140a例如可以藉由鑽孔製程（drilling process）、蝕刻製程或是其他適宜的製程形成。在一些實施例中，密封體140的各個開口140a可以從密封體140的頂面140b往重佈線路層110的第二表面110b延伸，且開口140a可以為錐形。在另一些實施例中，密封體140的開口140a可以往重佈線路層110的第二表面110b延伸，且具有均一的寬度。示例性的開口將將配合圖3於後續的實施例中進行說明。密封體140的開口140a的形狀可以視設計需求而進行調整，於本發明中並不加以限制。
在一些實施例中，導電件120的第二部分124連接至第一部分122，且第二部分124形成於半導體晶粒130上。舉例而言，第二部分124可以包括電性耦合至第一部分122的導電接墊。在一些實施例中，第二部分124可以形成於第一部分122上，且第二部分124往密封體140的頂面140b延伸。如此一來，部份的第二部分124可以形成於半導體晶粒130上，以作為進一步地電性連接。在一些實施例中，部份的第二部分124可以位於密封體140的頂面140b上。密封體140的開口140a及導電件120的第二部分124的形成順序於本發明並不加以限制。
在形成密封體140的開口140a及導電件120的第二部分124之後，可以移除臨時載板50，以暴露出重佈線路層110的第一表面110a。舉例而言，可以例如將紫外光雷射、可見光或熱等外部能量施加到至去黏合層，以剝離（peeled off）重佈線路層110與臨時載板50之間的去黏合層。在一些實施例中，在臨時載板50以及重佈線路層110之間不具有去黏合層的情況下，可以藉由物理製程（例如：機械式外力分開）或化學製程（例如：化學蝕刻）來將臨時載板50從重佈線路層110上移除。由於密封體140具有足夠的剛性而可以作為支撐，且能夠承受於重佈線路層110的第二表面110b上進行後續的製程。在一些實施例中，在移除臨時載板50之後，可以將半成品上下翻轉(flipped upside down)，使得重佈線路層110的第二表面110b能夠朝上，以進行後續的製程。
請參考圖1D，於相對於半導體晶粒130的重佈線路層110的第一表面110a上配置多個半導體裝置150。重佈線路層110位於半導體晶粒130及半導體裝置150之間。在一些實施例中，半導體裝置150可以包括記憶體積體電路或是其他封裝系統中所需的任何晶片，記憶體積體電路例如是動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）。各個半導體裝置150可以包括面向重佈線路層110的第一表面110a的主動面150a。在一些實施例中，各個半導體裝置150可以包括分佈於主動面150a的多個導電連接件152。舉例而言，半導體裝置150的導電連接件152可以電性連接至重佈線路層110的圖案化導電層114。半導體裝置150的主動面150a及半導體晶粒130的主動面130a以面對面的方式配置。在一些實施例中，至少部份的半導體裝置150可以與半導體晶粒130可以彼此重疊。在一些實施例中，多於一個的半導體裝置150彼此相鄰，且可以與半導體晶粒130彼此重疊。
在將半導體裝置150配置於重佈線路層110上之後，可以形成保護層160，以覆蓋半導體裝置150相對於主動面150a的背面150b。保護層160可以用來保護半導體封裝，以降低在後續製程中對半導體封裝所造成的損壞。舉例而言，保護層160可以是包括聚醯亞胺、環氧樹脂、苯環丁烯樹脂、高分子等的乾膜。在形成保護層160之後，可以再次翻轉半導體封裝，使得密封體140的頂面140b能夠朝上，以進行後續的製程。
請參考圖1E，於重佈線路層110的第二表面110b上形成多個導電端子170。在一些實施例中，導電端子170包括多個第一元件172以及多個第二元件174，多個第一元件17圍繞導電件120，且多個第二元件174形成於導電件120上。舉例而言，導電端子170可以是藉由植球製程（ball placement process）形成的球柵陣列（ball grid array，BGA）。在一些實施例中，可以提供兩種具有不同尺寸的孔洞的模版（未繪示）。舉例而言，第一模版的孔洞可以大於第二模版的孔洞。
舉例而言，於密封體140的頂面140b上提供第一模版，且第一模版具有對應於密封體140的開口140a的孔洞。接著，將助焊劑(flux)印在被第一模版的孔洞所暴露出的密封體140的開口140a中。之後，將第一導電球體（例如：焊球）置放於第一模板上。藉由對第一導電球體施加特定的震盪頻率（vibration frequency），第一導電球體會掉入第一模板的孔洞中。之後，可以對第一導電球體進行迴焊(reflow)製程，以形成導電端子170的第一元件172。舉例而言，第一元件172的連接部分可以形成於開口140a中並嵌入於密封體140，以連接圖案化導電層114，且連接部上的凸出部分可凸出於密封體140的頂面140b。導電端子170的第一元件172電性連接至重佈線路層110的圖案化導電層114。
類似地，第二模版具有對應於導電件120的第二部分124的孔洞。接著，將助焊劑印在被第二模版的孔洞所暴露出的導電件120的第二部分124上。此後，將第二導電球（其尺寸例如是小於第一導電球）放置於第二模版上，且經由施加特定的振動頻率以使第二導電球落入第二模版的孔洞中。之後，可以進行迴焊製程，以提升第二導電球及導電件120的第二部分124之間的貼附，進而形成導電端子170的第二元件174。導電端子170的第二元件174經由導電件120電性連接至重佈線路層110。第一元件172及第二元件174的形成順序於本發明中並不加以限制。
在形成第一元件172及第二元件174之後，各個第一元件172相對於密封體140的表面172a及各個第二元件174的表面174a對齊於與一基準線L。由於第二元件174對應形成於晶粒設置區DR，因此可以增加導電端子170的數量。在一些實施例中，第一元件172及/或第二元件174的形狀可以包括除了球狀的其他形狀。示例性的導電端子170將於後續的實施例中配合圖3及圖4進行說明。
請參考圖1F，在形成導電端子170之後，可以移除保護層160。此後，半導體封裝100的製造過程大致上已可以完成。由於半導體裝置150及半導體晶粒130以面對面的方式配置，因此可以縮小封裝結構100的尺寸。此外，重佈線路層110位於半導體晶粒130及半導體裝置150之間且電性連接至兩者，因此半導體封裝100可以維持較短的訊號路徑，以改善其性能。更進一步地說，由於重佈線路層110是以薄膜的方式形成，因此密封體140可以用於提供整體結構的剛性，以防止半導體封裝100的損壞。
圖2是依據本發明一實施例的半導體封裝的剖面示意圖。本實施例的製造方法類似於圖1A至圖1F中所示的實施例，且可選擇性地進行圖1D所示的製程。其中差別在於：半導體裝置150是嵌入於絕緣層260中。
舉例而言，在將半導體裝置150配置於重佈線路層110上之後，可以於重佈線路層110的第一表面110a上形成絕緣層260以密封並保護半導體裝置150，以替代如圖1D所示的形成保護層160。舉例而言，絕緣層260可以覆蓋半導體裝置150的背面150b。絕緣層260可以是藉由模塑製程所形成的模塑化合物。在一些實施例中，可以藉由薄化製程（例如：研磨製程、蝕刻製程或其他適宜的製程）以減小絕緣層260的厚度。絕緣層260的減薄製程可以與密封體140的厚度減少製程相似，故於此不再贅述。在一些實施例中，可以依據設計上需求，在如圖1F所示的移除保護層160之後，形成絕緣層260。如此一來，絕緣層260可以用來保護半導體裝置150。在另一些實施例中，在進行減薄製程之後，絕緣層260可以暴露出半導體裝置150的背面150b，而可以減少半導體封裝200的整體厚度。由於絕緣層260是用來密封半導體裝置150，因此能提升半導體封裝200的剛性。
圖3是依據本發明一實施例的半導體封裝的剖面示意圖。本實施例的製造方法與圖1A至圖1F的實施例相似。主要的差別在於：導電端子370的各個第一元件372包括通孔部分372a及連接至通孔部分372a的凸出部分372b。舉例而言，如圖1E及圖1F中的實施例所示，導電端子170包括第一元件172及第二元件174，且第一元件172及第二元件174是藉由將不同尺寸的導電球對應於密封體140的開口140a中及導電件120的第二部分124所形成。相較於圖1E及圖1F中所示的導電端子170，如圖3所示的導電端子370包括多個第一元件372及多個第二元件174。各個第一元件372例如可以是藉由電鍍導電柱以作為通孔部分372a，並且將導電球安裝於導電柱上以作為凸出部分372b來形成。
在本實施例中，例如可以藉由鑽孔製程、蝕刻製程或是其他適宜的製程以形成密封體140的開口140a’，各個開口140a’向重佈線路層110延伸且具有均一的寬度。在形成密封體140的開口140a’之後，通孔部分372a可以形成於開口140a’中。在一些實施例中，密封體140可以暴露出至少部份的通孔部分372a，以凸出部分372b形成於其上。舉例而言，在形成如圖1D所述的保護層160之後，可以將半成品上下翻轉，使得密封體140的頂面140b能夠朝上，以形成凸出部分372b及第二元件174。在一些實施例中，第一元件372的凸出部分372b及第二元件174可以是於相同的製程（例如：植球製程、鍍析製程或是其他適宜的製程）中形成。舉例而言，凸出部分372b可以包括導電球、導電凸塊、導電柱或是上述之組合。如此一來，在形成導電端子370之後，凸出部分372b的頂面及第二元件174的頂面可以與一基準線對齊。
在一些替代性的實施例中，導電件120的第一部分122與第一元件372的通孔部分372a可以是在相同的製程中形成，而前述的製程例如是藉由鍍析製程。舉例而言，在形成開口140a’的製程中，用於形成導電件120的第一部分122的貫通孔可以在相同的製程中形成於密封體140的預定區域中。接著，在形成第一部分122之後，導電件120的第二部分124在形成第一元件372的凸出部分372b之前可以作為植球接墊。
圖4A至圖4B是依據本發明一實施例的半導體封裝的製造方法的剖面示意圖。本實施例與圖1A至圖1F中所示的實施例類似，之間差別在於：導電端子470的第一元件472。
請參考圖4A及圖4B，第一元件472包括連接部分472a以及凸出部分472b，連接部分472a形成於重佈線路層110的第二表面的110b上，且凸出部分472b連接至連接部分472a。在一些實施例中，在形成密封體140之前，可以例如是藉由植球製程，以形成連接部472a。舉例而言，在形成重佈線路層110及/或導電件120的第一部分122之後，及/或在設置半導體晶粒130之後，可以提供第一模版，且第一模版具有對應於被圖案化介電層112所暴露出的圖案化導電層114的孔洞。接著，將助焊劑印在被第一模版的孔洞所暴露出的重佈線路層110的圖案化導電層114上。之後，將第一導電球放置於第一模版上，且經由施加特定的振動頻率以使第一導電球落入第一模版的孔洞中。之後，可以對第一導電球進行迴焊製程。
在進行植球製程之後，形成導電件120的第一部分122並配置半導體晶粒130，密封體140接續形成於重佈線路層110的第二表面110b上。在一些實施例中，可以藉由薄化製程（例如：研磨製程、蝕刻製程或拋光製程）以減小密封體140的厚度，並形成第一元件472的連接部分472a。舉例而言，在進行減薄製程之後，連接部分472a的頂面472a’及導電件120的第一部分122的頂面122a可以暴露出密封體140，且頂面472a’及頂面122a相對於重佈線路層110的第二表面110b。在一些實施例中，如圖4A所示，連接部分472a的頂面472a’、導電件120的第一部分122的頂面122a與密封體140的頂面140b可以共面。
接著，如圖1D所示，在配置半導體裝置150之後，可以於連接部分472a及導電件120的第二部分124上對應地形成凸出部分472b及第二元件174。凸出部分472b及第二元件174的形成方式可以與圖3所示的製程相似，故於此不再贅述。在一些實施例中，例如可以藉由熱壓製程及/或迴焊製程，以使連接部分472a及凸出部分472b可以彼此連接。如此一來，連接部分472a及凸出部分472b可以視為一體的結構，以增升第一元件472的結構性。
綜上所述，由於半導體裝置及半導體晶粒是以面對面的方式配置，因此可以藉由簡易的製程以減少封裝結構的整體厚度。此外，重佈線路層位於半導體晶粒及半導體裝置之間且電性連接至兩者，因此半導體封裝可以維持較短的訊號路徑，以改善其性能。更進一步地說，由於重佈線路層是以薄膜的方式形成，因此密封體可以用於提供整體結構的剛性，以防止半導體封裝的損壞。此外，由於導電件電性連接至重佈線路層，且第二部分對應於半導體晶粒形成，導電端子的第二元件可以對應地形成於晶粒設置區且導電端子的第一元件可以對應地形成於接觸區。如此一來，可以提升半導體封裝的輸出/輸入端的密度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、300、400‧‧‧半導體封裝
50‧‧‧臨時載板
110‧‧‧重佈線路層
110a‧‧‧第一表面
110b‧‧‧第二表面
112‧‧‧圖案化介電層
114‧‧‧圖案化導電層
120‧‧‧導電件
122‧‧‧第一部分
122a、140b、472a’‧‧‧頂面
124‧‧‧第二部分
130‧‧‧半導體晶粒
130a、150a‧‧‧主動面
130b、150b‧‧‧背面
130c‧‧‧側壁
132‧‧‧導電凸塊
140‧‧‧密封體
112O、140a、140a’‧‧‧開口
150‧‧‧半導體裝置
152‧‧‧導電連接件
160‧‧‧保護層
170、370‧‧‧導電端子
172、372、472‧‧‧第一元件
172a、174a‧‧‧表面
174‧‧‧第二元件
260‧‧‧絕緣層
372a‧‧‧通孔部分
372b、472b‧‧‧凸出部分
472a‧‧‧連接部分
CR‧‧‧接觸區
DR‧‧‧晶粒設置區
L‧‧‧基準線
圖1A至圖1F是依據本發明一實施例的半導體封裝的製造方法的剖面示意圖。 圖2是依據本發明一實施例的半導體封裝的剖面示意圖。 圖3是依據本發明一實施例的半導體封裝的剖面示意圖。 圖4A至圖4B是依據本發明一實施例的半導體封裝的製造方法的剖面示意圖。

Claims (10)

  1. 一種半導體封裝，包括： 重佈線路層，具有第一表面及相對於所述第一表面的第二表面； 多個半導體裝置，配置於所述重佈線路層的所述第一表面上，且各個所述多個半導體裝置具有表面； 半導體晶粒，配置於所述重佈線路層的所述第二表面上，且所述半導體晶粒具有主動面，其中各個所述多個半導體裝置的所述表面朝向所述半導體晶粒的所述主動面，所述重佈線路層電性連接至所述多個半導體裝置及所述半導體晶粒； 多個導電件，位於所述重佈線路層的所述第二表面上且圍繞所述半導體晶粒，部份的所述多個導電件位於所述半導體晶粒上且相對於所述主動面； 密封體，位於所述重佈線路層的所述第二表面上，且所述密封體具有多個開口，其中所述半導體晶粒嵌入於所述密封體中，且部份的所述多個導電件凸出於所述密封體；以及 多個導電端子，包括多個第一元件以及多個第二元件，所述多個第一元件位於所述密封體的所述多個開口中，所述多個第二元件位於部分的所述多個導電件上且相對於所述半導體晶粒，其中部份的所述多個第一元件及部份的所述多個第二元件凸出於所述密封體，且各個所述第一元件相對於所述密封體的表面以及各個所述第二元件相對於所述密封體的表面對齊於基準線。
  2. 如申請專利範圍第1項所述的半導體封裝，更包括： 絕緣層，位於所述重佈線路層的所述第一表面上，其中所述多個半導體裝置嵌入於所述絕緣層中。
  3. 如申請專利範圍第1項所述的半導體封裝，其中各個所述多個導電件包括第一部分以及第二部分，所述第一部分位於所述重佈線路層的所述第二表面上且穿透所述密封體，所述第二部分連接至所述第一部分且向所述半導體晶粒延伸。
  4. 如申請專利範圍第1項所述的半導體封裝，其中各個所述多個導電端子的所述第一元件的尺寸大於各個所述多個導電端子的所述第二元件的尺寸。
  5. 一種半導體封裝，包括： 重佈線路層； 半導體晶粒及半導體裝置，配置於所述重佈線路層的相對兩個表面上，其中所述重佈線路層電性連接至所述半導體晶粒及所述半導體裝置； 多個導電件，電性連接至所述重佈線路層且相對於所述半導體裝置，且圍繞所述半導體晶粒； 多個導電端子，電性連接至所述重佈線路層，且所述多個導電端子包括多個第一元件以及多個第二元件，所述多個第一元件圍繞所述多個導電件，所述多個第二元件位於所述多個導電件上且對應於所述半導體晶粒；以及 密封體，包封所述半導體晶粒且覆蓋所述多個導電端子的所述多個第一元件及所述多個導電件，其中所述多個導電端子的部份的所述多個第一元件於相對於所述重佈線路層處凸出所述密封體，且所述密封體暴露出部份的所述多個導電件。
  6. 如申請專利範圍第5項所述的半導體封裝，其中所述半導體裝置包括面向所述重佈線路層的第一表面的多個導電連接件，且所述半導體晶粒包括面向所述重佈線路層的第二表面的多個導電凸塊，且所述第二表面相對於所述第一表面。
  7. 如申請專利範圍第5項所述的半導體封裝，其中各個所述第一元件相對於所述密封體的表面以及各個所述第二元件的表面對齊於基準線。
  8. 如申請專利範圍第5項所述的半導體封裝，其中所述多個導電端子的各個所述多個第一元件包括通孔部分及連接所述通孔部分的凸出部分，所述通孔部分具有均一的寬度且嵌入於所述密封體中，所述凸出部分凸出於所述密封體。
  9. 如申請專利範圍第5項所述的半導體封裝，其中所述多個導電端子的各個所述多個第一元件包括連接部分及連接所述連接部分的凸出部分，所述連接部分具有弧形側壁且嵌入於所述密封體中，所述凸出部分凸出於所述密封體。
  10. 一種封裝結構的製造方法，包括： 形成重佈線路層，其中所述重佈線路層包括第一表面及第二表面； 配置半導體晶粒於所述重佈線路層的所述第二表面上，其中所述半導體晶粒包括面向所述重佈線路層的所述第二表面的主動面； 形成多個導電件於所述重佈線路層的所述第二表面上，其中部份的所述多個導電件形成於所述半導體晶粒上； 形成密封體於所述重佈線路層的所述第二表面上，以包封所述半導體晶粒； 配置多個半導體裝置於所述重佈線路層的所述第一表面上；以及 形成多個導電端子於所述重佈線路層的所述第二表面上，其中所述多個導電端子包括多個第一元件以及多個第二元件，所述多個第一元件圍繞所述多個導電件，所述多個第二元件位於所述多個導電件上且對應於所述半導體晶粒，且各個所述第一元件相對於所述密封體的表面以及各個所述第二元件的表面對齊於基準線。
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