TW201601248A - 半導體裝置與方法 - Google Patents

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林明村
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Abstract

為了提供高密度互連路徑用於互連半導體裝置，具有高密度路線的連結裝置係附接至封裝。在一實施方式中，該封裝係整合的扇出封裝(integrated fan out package)。該連結裝置可接合在該封裝的一側上，以及該封裝可依需要而包括穿透封裝通路。該連結裝置亦可為整合的被動裝置，其包含電阻器、電感器以及電容器組件。

Description

半導體裝置與方法
本揭露涉及一種半導體裝置的封裝結構及其製造方法。
自從積體電路(IC)發明之後，由於各種電路元件(例如，電晶體、二極體、電阻器、電容器等)整合密度(integration density)之持續發展，半導體產業已快速成長。整體而言，此整合密度的發展來自於重複降低最小特徵尺寸，其使得在一給定面積上有更多的元件。
這些整合改良本質上為二維(2D)，亦即整合元件所佔據的體積，主要是在半導體晶圓的表面上。雖然微影蝕刻的戲劇性改良對於2D IC形成已經造成相當大的進展，但是對於密度仍有實體限制，其可在二維達成。這些限制其中之一是這些元件所需要的最小尺寸。同樣地，當一晶片上放置越多裝置時，會使用越複雜的設計。
為了嘗試進一步增加電路密度，已經研究三維(3D)IC。在典型的3D IC形成製程中，接合兩個晶粒，並且在每一個晶粒與基板上的接觸墊之間形成電性連接。例如，嘗試在兩個晶粒頂部將其接合。而後，堆疊的晶粒接合在載體基板上，接線將每一個晶粒上的接觸墊電性耦合至該載體基板上的接觸墊。
本揭露提供一種裝置，此裝置包括：第一半導體晶粒與第二半導體晶粒；以及一封裝物，其封裝物用以封裝該第一半導體晶粒與該 第二半導體晶粒。此裝置尚包括一連結裝置，其電性連接第一半導體晶粒與第二半導體晶粒，並且此第一連結裝置在第一半導體晶粒、第二半導體晶粒以及封裝物上方延伸。
本揭露尚提供一種裝置，此裝置包括：一連結裝置；第一半導體晶粒，其電性連接至該第一連結裝置；第二半導體晶粒，其電性連接至該第一連結裝置，而第一連結裝置將第一半導體晶粒電性連接至第二半導體晶粒，並且第二半導體晶粒係與第一半導體晶粒側向分離。此裝置尚包括一封裝物，用以封裝第一半導體晶粒與第二半導體晶粒。
本揭露亦提供一種用於製造半導體裝置的方法，此方法包括：用封裝物將第一半導體晶粒與第二半導體晶粒封裝；以及在第一半導體晶粒、第二半導體晶粒以及至少一部份的封裝物上方，置放第一連結裝置，而其中該連結裝置係電性連接至第一半導體晶粒與第二半導體晶粒。
100‧‧‧第一封裝
101‧‧‧載體基板
102‧‧‧黏著層
103‧‧‧聚合物層
107‧‧‧晶種層
109‧‧‧通路
111‧‧‧第一半導體裝置
113‧‧‧第二半導體裝置
115‧‧‧第一封裝物
117‧‧‧第一互連層
119‧‧‧第一接觸墊
121‧‧‧第一鈍化層
123‧‧‧第二接觸墊
124‧‧‧UBM
125‧‧‧第三接觸墊
201‧‧‧第一連結裝置
203‧‧‧第一外部連接
204‧‧‧第一連結裝置連接
205‧‧‧第四基板
207‧‧‧第三金屬化層
209‧‧‧支撐基板
210‧‧‧第四接觸墊
212‧‧‧第五接觸墊
213‧‧‧第二外部連接
214‧‧‧第六接觸墊
215‧‧‧第三半導體裝置
216‧‧‧第七接觸墊
301‧‧‧支撐結構
307‧‧‧第八接觸墊
401‧‧‧第二互連層
403‧‧‧第二連結裝置
405‧‧‧第九接觸墊
601‧‧‧傳導柱
602‧‧‧鈍化層
603‧‧‧第三互連層
605‧‧‧第二封裝物
由以下詳細說明與附隨圖式得以最佳了解本申請案揭示內容之各方面。注意，根據產業之標準實施方式，各種特徵並非依比例繪示。實際上，為了清楚討論，可任意增大或縮小各種特徵的尺寸。
圖1係根據一些實施方式說明整合的扇出(fan out)封裝之圖式。
圖2係根據一些實施方式說明接合至該整合的扇出封裝之第一連結裝置之圖式。
圖3係根據一些實施方式說明使用支持結構之實施例的圖式。
圖4係根據一些實施方式說明接合至該整合的扇出封裝之第二連結裝置之圖式。
圖5係根據一些實施方式說明無穿透封裝孔洞之實施例的圖式。
圖6係根據一些實施方式說明包埋在第一互連層中的第一連結裝 置之圖式。
以下揭示內容提供許多不同的實施方式或範例，用於實施本申請案之不同特徵。元件與配置的特定範例之描述如下，以簡化本申請案之揭示內容。當然，這些僅為範例，並非用於限制本申請案。例如，以下描述在第二特徵上或上方形成第一特徵可包含形成直接接觸的第一與第二特徵之實施方式，亦可包含在該第一與第二特徵之間形成其他特徵的實施方式，因而該第一與第二特徵可並非直接接觸。此外，本申請案可在不同範例中重複元件符號與/或字母。此重複係為了簡化與清楚之目的，而非支配不同實施方式與/或所討論架構之間的關係。
請參閱圖式，所示之實施方式係用以提供用於整合的扇出(InFO)封裝之高密度互連結構。然而，該實施方式亦可用於其他封裝中。
圖1係說明在形成例如第一封裝100之製程中的中間產物，該第一封裝100例如整合的扇出(InFO)封裝。如圖1所示，該中間結構包括載體基板101、黏著層102、聚合物層103、晶種層107、通路(via)109、第一半導體裝置111、第二半導體裝置113、第一封裝物115、第一互連層117、第一接觸墊119、第一鈍化層121以及UBM 124。例如，該載體基板101包括例如玻璃或是氧化矽之矽基材料、或例如氧化鋁之其他材料、這些材料之任何組合或是類似物。該載體基板101是平面的，以容納例如第一半導體裝置111與第二半導體裝置113之半導體裝置的附接。
該黏著層102係置放於該載體基板101上，以輔助上方結構(例如，聚合物層103)的附著。在實施方式中，該黏著層102可包括紫外線膠，當其暴露於紫外光時會失去黏著性。然而，亦可使用其他形式 的黏著劑，例如壓力敏感黏著劑、輻射硬化黏著劑、環氧化合物、上述黏著劑之組合、或是類似物。該黏著層102可為半液體或膠體形式置放於該載體基板101上，在壓力下可輕易變形。
該聚合物層103係置放於該黏著層102上方，並且例如在附接該第一半導體裝置111與該第二半導體裝置113之後，用以提供保護該第一半導體裝置111與第二半導體裝置113。在一實施方式中，該聚合物層103可為聚苯并噁唑(polybenzoxazole，PBO)，或者可使用其他任何適合的材料，例如聚亞醯胺或是聚亞醯胺衍生物。可使用例如旋塗製程而置放該聚合物層103，形成約2微米至約15微米之間的厚度，例如可形成約5微米的厚度，也可使用任何其他適合的方法與厚度。
該晶種層107是傳導材料的薄層，有助於在後續製程步驟中形成較厚層。該晶種層107可包括厚度約1,000Å的鈦層，接著為厚度約5,000Å的銅層。依照所欲之材料，可使用例如濺鍍、蒸發或是PECVD製程，產生該晶種層107。可形成約0.3微米至約1微米之間的厚度之晶種層107，例如厚度約0.5微米的晶種層107。
形成該晶種層107之後，可在該晶種層107上方置放以及圖案化第一光阻(未繪示於圖1)。在一實施方式中，可使用例如旋塗技術，在該晶種層107上放置高度約50微米至約250微米之間的第一光阻，例如高度約120微米的第一光阻。在放置之後，藉由將該第一光阻暴露至能量來源(例如，圖案化的光源)誘發化學反應而將該第一光阻圖案化，因而在暴露至該圖案化光源的第一光阻的那些部分中誘發物理變化。而後施用顯影劑至暴露的第一光阻，以利用該物理變化，並且依照所欲之圖案，而選擇性移除該第一光阻之暴露的部分或是該第一光阻之未暴露的部分。
在一實施方式中，在該第一光阻中形成的圖案是該通路109的圖案。所形成的該通路109係位於後續附接裝置的不同側上，該後續附 接裝置例如該第一半導體裝置111與該第二半導體裝置113。然而，亦可使用任何合適的圖案配置作為通路109。
該第一光阻圖案化之後，在該第一光阻中形成該通路109。在一實施方式中，該通路109係包括一或多個傳導材料，例如銅、鎢、其他傳導材料或是類似物，並且可藉由例如電鍍、無電鍍或類似方法形成通路109。在一實施方式中，使用電鍍製程，其中該晶種層107與該第一光阻係浸入電鍍溶液中。該晶種層107表面係電性連接至外部DC電源的負極，因而該晶種層107在電鍍製程中係作為陰極。固體傳導陽極，例如銅陽極，係浸在該溶液中，並且附接至該電源的正極。來自該陽極的原子溶解在該溶液中，該陰極例如該晶種層107獲得該溶解的原子，因而鍍在該第一光阻之開口內的該晶種層107的暴露傳導區域。
使用該第一光阻與該晶種層107形成該通路109之後，使用合適的移除製程移除該第一光阻。在一實施方式中，可使用電漿灰化製程移除該第一光阻，因而使得該第一光阻的溫度升高，直到該第一光阻發生熱分解而被移除。然而，亦可使用任何其他適合的製程，例如濕式剝離。該第一光阻的移除可暴露下方的該晶種層107部分。
在移除該第一光阻而暴露該下方的晶種層107之後，移除這些部分。在一實施方式中，可藉由例如濕式或乾式蝕刻製程，移除該晶種層107的暴露部分(例如，未被該通路109覆蓋的那些部分)。例如，在乾式蝕刻製程中，可使用該通路109作為遮罩而將反應物引導至該晶種層107。或者，可噴灑蝕刻物或是放入蝕刻物接觸該晶種層107，以移除該晶種層107的暴露部分。在蝕刻移除該晶種層107的暴露部分之後，該通路109之間暴露一部分的該聚合物層103。
在形成該通路109之後，該第一半導體裝置111與該第二半導體裝置113可置放在該暴露的聚合物層103上。在一實施方式中，該第一半 導體裝置111與該第二半導體裝置113係設計分別作為邏輯晶粒、中央處理單元(CPU)、記憶體晶粒、其組合或是類似物的半導體裝置。在一實施方式中，該第一半導體裝置111與該第二半導體裝置113係包括作為特定功能的積體電路裝置(未繪示)，例如電晶體、電容器、電感器、電阻器、第一金屬化層(未繪示)以及類似物。在一實施方式中，設計以及製造該第一半導體裝置111與該第二半導體裝置113，以結合彼此而工作，並且亦結合其他半導體裝置(未繪示於圖1中)而工作。該第一半導體裝置111與該第二半導體裝置113可藉由使用例如黏著材料而附接至該聚合物層103，亦可使用任何合適的附接方法。
在一實施方式中，該第一半導體裝置111係包括第二基板、第一主動裝置、第一金屬化層(未分別繪示)以及第二接觸墊123。該第二基板可包括大塊矽(bulk silicon)、摻雜的或未摻雜的、或是絕緣體上矽(SOI)基板的主動層。通常，SOI基板係包括半導體材料層，該半導體材料例如矽、鍺、矽鍺、SOI、絕緣體上矽鍺(SGOI)或是其組合。可使用的其他基板包含多層基板、梯度基板或是混合位向基板。
該第一半導體裝置111內的該第一主動裝置係包括多種主動裝置與被動裝置，例如電容器、電感器以及可用以在該第一半導體裝置111產生所欲之結構與功能設計的類似物。可使用任何合適的方法，在該第二基板內或在該第二基板上形成該第一半導體裝置111內的該第一主動裝置。
該第一金屬化層形成在該第二基板與該第一半導體裝置111內的第一主動裝置上方，用以連接該第一半導體裝置111內的各種第一主動裝置，以形成功能性電路。在一實施方式中，可經由任何合適的製程(例如沉積、鑲嵌、雙鑲嵌等)，由介電與傳導材料的交錯層形成該第一金屬化層。在一實施方式中，可由至少一中間介電層(ILD)從該第二基板隔開四層金屬化，該第一金屬化層的精確次數目係取決於該 第一半導體裝置111的設計。
該第二接觸墊123可形成於該第一金屬化層上方，並且與該第一金屬化層電性接觸。該第二接觸墊123可包括鋁，但亦可使用其他材料，例如銅。可使用沉積製程，例如濺鍍，形成材料層(未繪示)，而後經由合適的製程(例如光微影蝕刻遮罩與蝕刻)移除部分的該材料層以形成該第二接觸墊123。然而，可使用任何其他合適的製程，以形成該第二接觸墊123。可形成厚度為約0.5微米至約4微米之間的該第二接觸墊123，例如厚度約1.45微米。
該第二半導體裝置113可類似該第一半導體裝置111。例如，該第二半導體裝置113可包括第三基板、第二主動裝置、第二金屬化層以及第三接觸墊125，其分別類似於該第二基板、第一主動裝置、第一金屬化層以及第一接觸墊123。然而，該第二半導體裝置113亦可具有不同於該第一半導體裝置111的裝置與結構。
在該第一半導體裝置111與該第二半導體裝置113置放於該通路109之間後，可用該第一封裝物115封裝該第一半導體裝置111、該第二半導體裝置113以及該通路109。可在塑型裝置(未分別繪示圖1中)中進行封裝。例如，該第一半導體裝置111與該通路可置放於該塑型裝置的凹處裡，以及該凹處可被密封。可在該凹處被密封之前，將該第一封裝物115置放於該凹處裡，或是通過注入埠而將該第一封裝物115注入該凹處中。在一實施方式中，該第一封裝物115可為塑型化合物(molding compound)樹脂，例如聚亞醯胺、PPS、PEEK、PES、抗熱晶體樹脂、其組合或是類似物。
該第一封裝物115置放於該塑型凹處中，因而該第一封裝物115封裝該載體基板101、該通路109、該第一半導體裝置111以及該第二半導體裝置113，可硬化該第一封裝物115，將該第一封裝物115硬化而得到最佳保護。實際的硬化製程係至少部分取決於選擇用於該第一封 裝物115的特定材料，在一實施方式中，選擇塑型化合物作為該第一封裝物，經由例如將該第一封裝物115於約100℃至約130℃之間進行加熱製程而發生硬化，例如約125℃進行加熱約60秒至約3000秒，例如進行加熱約600秒。此外，可在該第一封裝物115中包含起始劑與/或催化劑，用以較佳控制該硬化製程。
然而，此技藝中具有通常技術者理解上述的硬化製程僅為例示製程，並非用以限制目前的實施方式。亦可使用其他的硬化製程，例如輻射或甚至是使得該第一封裝物115在周圍溫度硬化。可使用任何適合的硬化製程，並且所有該些製程完全包含於本申請案所述之實施方式的範圍內。
在置放該第一封裝物115之後，將該第一封裝物115薄化，以暴露該通路109、該第二接觸墊123(在該第一半導體裝置111內)以及該第三接觸墊125(在該第二半導體裝置113內)用於進一步處理。例如，可使用機械研磨或是化學機械拋光(CMP)製程而進行該薄化，因而化學蝕刻劑與研磨料係用以反應並且研磨去除該第一封裝物115，直到已經暴露該通路109、該第二接觸墊123以及該第三接觸墊125。因此，該第一半導體裝置111、該第二半導體裝置113以及該通路109可具有平面表面，其係亦與該第一封裝物115齊平。
然而，雖然上述係以該CMP製程作為說明的實施方式，但是並非用以限制本申請案的實施方式。亦可使用任何其他合適的移除製程，用以薄化該第一封裝物115，以及暴露該通路109、該第二接觸墊123與該第三接觸墊125。例如，亦可使用一連串的化學蝕刻。或者，可使用此製程與任何其他合適的製程，用以薄化該第一封裝物以及暴露該通路109、該第二接觸墊123與該第三接觸墊125，並且所有此些製程完全包含於本申請案實施方式的範圍內。
該第一互連層117係用以互連該第一半導體裝置111、該第二半導 體裝置113、該通路109以及外部裝置。在一實施方式中，該第一互連層117可為形成在該第一半導體裝置111、該第二半導體裝置113、該通路109以及該第一封裝物115上方的一或多個金屬化層，或是一或多個重佈層。在一實施方式中，其中該第一互連層117係一或多個金屬化層，該第一互連層117係由介電與傳導材料的交錯層形成，並且可經由任何適合的製程(例如，沉積、鑲嵌、雙鑲嵌等)而形成。在一實施方式中，有兩層金屬化，但是第二金屬化層的精確數目係取決於該第一封裝100的設計。
或者，該第一互連層117可為一或多個重佈層。在此實施方式中，經由合適的形成製程，例如CVD或濺鍍，初始形成例如鈦銅合金的晶種層(未分別繪示)而形成該第一互連層117。而後可形成第二光阻(亦未繪示)，以覆蓋該晶種層，而後可圖案化該第二光阻，以暴露該晶種層的那些部分，該那些部分係位於所欲之該第一互連層117之位置。
當已經形成且圖案化該第二光阻時，可經由例如電鍍之沉積製程，在該晶種層上形成傳導材料，例如銅。所形成的傳導材料可具有之厚度為約1微米至約10微米，例如約5微米，以及寬度約5微米至約300微米，例如約5微米。然而，雖然上述材料與方法適合用於形成傳導材料，但是這些材料僅為例示。可使用任何其他合適的材料，例如AlCu或Au，以及任何其他合適的形成製程，例如CVD或PVD，而後為圖案化製程，用以形成該第一互連結構117。
當形成該傳導材料時，可經由合適的移除製程，例如灰化，移除該第二光阻。此外，在移除該第二光阻之後，可經由例如使用該傳導材料作為遮罩之合適的蝕刻製程，移除受到該第二光阻所覆蓋的晶種層之那些部分。
而後，可藉由介電材料(未分別繪示於圖1中)覆蓋該傳導材料， 以保護該傳導材料。在一實施方式中，該介電材料可為氧化矽或是經由例如化學蒸氣沉積之合適方法而形成的其他介電材料。當覆蓋時，可重複該製程，以形成其他重佈層用於該第一互連層117，直到達到所欲之層數。
當形成該第一互連層117時，形成該第一接觸墊119，以將該第一互連層117電性互連至例如外部裝置。在一實施方式中，該第一接觸墊119可形成於該第一互連層117上方並且與該第一互連層117電性接觸。該第一接觸墊119可包括鋁，但亦可使用其他材料，例如銅。可使用沉積製程，例如濺鍍，形成該第一接觸墊119，以形成材料層(未繪示)，而後經由合適的製程(例如光微影蝕刻遮罩與蝕刻)移除該材料層的部分以形成該第一接觸墊119。然而，可使用任何其他合適的製程，以形成該第一接觸墊119。所形成的該第一接觸墊119可具有厚度為約0.5微米至約4微米，例如約1.45微米。
在一實施方式中，一些該第一接觸墊119可形成具有細微的第一距離(fine first pitch)P1作為最後連接至第一連結裝置201(未繪示於圖1，但繪示且描述於圖2中)。例如，該細微距離P1可約為20微米至約80微米。然而，亦可使用任何適合的距離。
可在該第一互連層117與該第一接觸墊119上方，形成該第一鈍化層121，以對於該第一互連層117與其他下方結構提供保護與隔離。在一實施方式中，該第一鈍化層121可為聚苯并噁唑(polybenzoxazole，PBO)，或者可使用其他任何適合的材料，例如聚亞醯胺或是聚亞醯胺衍生物。可使用例如旋塗製程而置放該鈍化層121，形成約5微米至約25微米之間的厚度，例如可形成約7微米的厚度，也可使用任何其他適合的方法與厚度。形成之後，可藉由例如微影蝕刻遮罩與蝕刻或是化學機械研磨(CMP的製程而移除一部分的該第一鈍化層121，使得該第一接觸墊119透過該第一鈍化層121而暴露，但亦可使用任何合適 的移除製程。
在該第一接觸墊119暴露之後，可形成UBM 124以與該第一接觸墊119接觸。在一實施方式中，該UBM 124可包括三層傳導材料，例如鈦層、銅層與鎳層。然而，該技藝中具有通常技術者會理解有許多適合的材料與層配置，例如適合形成UBM 124的鉻/鉻銅合金/銅/金配置、鈦鎢/銅/鎳配置或是鈦/銅/鎳/金配置。可作為UBM 124之任何合適的材料或不同材料層的組合係完全包含在本申請案的範圍內。
可藉由在該第一鈍化層121與該第一接觸墊119上方形成每一層而產生該UBM 124。可使用鍍製程，例如電化學鍍，進行每一層的形成，但是亦可依照所欲之材料而使用例如濺鍍、蒸發或PECVD製程之其他形成製程。可形成厚度為約0.7微米至約10微米的UBM 124，例如厚度約3微米的UBM 124。形成所欲之層後，可經由合適的微影蝕刻遮罩與蝕刻製程移除該層的部分，以移除不想要的材料並且留下具有所欲之形狀的UBM 124，例如圓形、八邊形或是矩形，但亦可形成任何所欲之形狀。
圖2係說明沿著第一外部連接203置放第一連結裝置201。在一實施方式中，為了在該第一半導體裝置111與該第二半導體裝置113之間提供所欲之路線(routing)與傳導性，該第一連結裝置201係一分離裝置，其係用以對於該第一互連層117提供高密度路線(routing)，電性連接個別的第一接觸墊119。在一實施方式中，該第一連結裝置201可為具有第四基板205、第三金屬化層207以及第四接觸墊210之矽裝置。該第四基板205可包括大塊矽、摻雜或未摻雜、或是絕緣體上矽(SOI)基板的主動層。通常，SOI基板係包括半導體材料層，該半導體材料例如矽、鍺、矽鍺、SOI、絕緣體上矽鍺(SGOI)或是其組合。可使用的其他基板包含多層基板、梯度基板或是混合位向基板。
在該第四基板205上方形成且設計該第三金屬化層207，以於不 同的第一接觸墊119之間提供連接路線。在一實施方式中，經由任何合適的製程(例如沉積、鑲嵌、雙鑲嵌等)，以介電與傳導材料的交錯層形成該第三金屬化層207。第二金屬化層的精確數目係取決於該第一連結裝置201的設計。所形成的第三金屬化層207可具有高路線密度，例如具有路線密度與窄連接寬度/空間約為在第一半導體裝置111與第二半導體裝置113之間有約5000個連接，以達成高連接線應用。
此外，為了提供所欲之功能性，該第一連結裝置201可包括主動與被動裝置於該第一連結裝置201內。在一實施方式中，該第一連結裝置201可為整合的被動裝置，其包含彼此連接且經由該第三金屬化層207而連接至該第一接觸墊119的電阻器、電感器與/或電容器。然而，該第一連結裝置201不限於被動裝置，亦可使用任何合適的裝置或(主動或被動)裝置的組合，並且所有該些組合皆包含於本申請案實施方式的範圍內。
可形成第六接觸墊214，以於該第三金屬化層207與例如該第一連結裝置連接204之間提供連接性(將描述如下)。在一實施方式中，可使用與該第一接觸墊119類似的材料與類似的製程，形成該第六接觸墊214。然而，亦可使用不同的材料與不同的製程。
形成連接UBM 124的第一連結裝置連接204，其係用以連接至該第一連結裝置201。在一實施方式中，該第一連結裝置204可為接觸凸塊，例如微凸塊，以及可包括例如錫之材料，或是例如銀或銅之其他合適的材料。在一實施方式中，該第一連結裝置連接204係錫焊料凸塊，可經由例如蒸發、電鍍、印刷、焊料轉換、焊珠置放等之任何合適的方法，藉由初始形成錫層而形成厚度約為100微米的該第一連結裝置連接204。在該結構上形成錫層之後，進行回銲(reflow)，用以將材料塑形為所欲之凸塊形狀。
形成之後，可藉由初始對準該第一連結裝置連接204與例如該第 一連結裝置201上的各個第六接觸墊214，而將該第一連結裝置201接合至該第一封裝100。在對準與實體接觸之後，可進行回銲以使該第一連結裝置連接204的材料回銲，並且將該第一連結裝置201接合至該第一封裝100。然而，亦可使用任何其他合適的接合方法。
形成該第一外部連接203與該UBM 124連接。該第一外部連接203可為接觸凸塊，例如球柵陣列凸塊，或是控制塌陷晶片連接(controlled collapse chip connection，C4)凸塊，並且可包括例如錫之材料，或是例如銀或銅之其他合適的材料。在一實施方式中，該第一外部連接203係錫焊料凸塊，可經由例如蒸發、電鍍、印刷、焊料轉換、焊珠置放等之任何合適的方法，藉由初始形成錫層而形成厚度為約100微米的該第一外部連接203。在該結構上形成錫層之後，進行回銲，用以將該材料塑形為所欲之凸塊形狀。
形成該第一外部連接203，因而該第一外部連接203係進一步從該第一封裝100向外延伸超過該第一連結裝置201。例如，在一實施方式中，該第一連結裝置201具有約200微米的第一厚度T1，該第一外部連接203具有大於該第一厚度T1的第二厚度T2，例如約為300微米。然而，亦可使用任何合適的厚度。
圖2亦說明在形成該第一外部連接203之後，該第一外部連接203(通常連同該第一封裝100)可接合至支撐基板209。在一實施方式中，該支撐基板209可為印刷電路板，例如層疊基板(laminate substrate)，其形成例如雙馬來醯亞胺三嗪(bismaleimide triazine，BT)、FR-4、ABF或類似物之聚合物材料的多個錫層之堆疊(或是層疊)。然而，亦可使用任何其他合適的基板，例如矽中介層(silicon interposer)、矽基板、有機基板、陶瓷基板、或類似物，並且對於該第一封裝100提供支撐與連接性的所有此些重配基板(redistributive substrate)完全包含於本申請案實施方式的範圍內。
可藉由初始對準該第一外部連接203與例如位於該支撐基板209上之對應的第五接觸墊212，將該第一封裝100接合至支撐基板209。在實體接觸之後，可進行回銲，用以將該第一外部連接203回銲，並且將該第一外部連接203與該支撐基板209接合。然而，亦可使用任何其他合適的接合。
此外，圖2說明來自該支撐基板209且在該第一封裝100之對側發生的進一步處理(雖然在該第一封裝100接合至該支撐基板209之前，即可進行該處理)。在一實施方式中，例如使用熱製程，改變該黏著層102的黏著性質，使得該載體基板101與該黏著層102自該結構的剩餘部分脫離。在一特定實施方式中，使用例如紫外線(UV)雷射、二氧化碳(CO2)雷射或是紅外線(IR)雷射之能量來源，輻射且加熱該黏著層102，直到該黏著層102失去至少一些黏著性質。在進行之後，可實體分離且自該結構移除該載體基板101與該黏著層102。
此外，在移除該載體基板101與該黏著層102之後，可圖案化該聚合物層103，以暴露該通路109並且形成第六接觸墊214。在一實施方式中，初始施用第三光阻(未個別繪示於圖2中)至該聚合物層103，而後將該第三光阻暴露至圖案化能量來源(例如，圖案化光源)，用以誘發化學反應，因而在暴露至該圖案化光源之第三光阻的那些部分中誘發物理變化，而將該聚合物層103圖案化。而後，施加顯影劑至該暴露的第三光阻，利用該物理變化，並且依照所欲之圖案，選擇性移除該第三光阻之暴露部分或是該第三光阻之未暴露部分，以及使用例如乾式蝕刻製程而移除該聚合物層103之下方暴露的部分。然而，亦可使用任何其他適合用於將該聚合物層103圖案化的方法。
在暴露該通路109(包含該晶種層107)之後，可形成第六接觸墊214而與該通路109電性或實體接觸，用以經由該第一封裝100之此側而提供電連接性至該通路109。在一實施方式中，該第六接觸墊214可 包括鋁，但亦可使用其他材料，例如銅。可使用例如濺鍍之沉積製程，形成材料層(未繪示)，而後經由合適的製程(例如微影蝕刻遮罩與蝕刻或是化學機械拋光)移除部分的該材料層，以形成該第六接觸墊214。然而，可使用任何其他合適的製程，例如鑲嵌製程，用以形成第六接觸墊214。可形成具有厚度約0.5微米至約4微米的第六接觸墊214，例如厚度約1.45微米的第六接觸墊214。
在形成該第六接觸墊214之後，可形成第二外部連接213，用以將該第六接觸墊214與第三半導體裝置215互連。在一實施方式中，該第三半導體裝置215可為用於與該第一半導體裝置111以及該第二半導體裝置113接合之任何形式的半導體裝置設計，例如記憶體封裝或是矽晶片(例如邏輯晶粒)，但是亦可使用任何合適的裝置形式。或者，該第三半導體裝置215可為(具有主動與被動裝置或是無主動與被動裝置的)中介層，或是其他合適的連接結構，其對於該第一封裝100提供連接性與/或功能性。
可形成第二外部連接213，用以將該第六接觸墊214與該第三半導體裝置215互連。該第二外部連接213可為接觸凸塊，例如球柵陣列凸塊、微凸塊或是控制塌陷晶片連接(controlled collapse chip connection，C4)凸塊，並且可包括例如錫之材料，或是例如銀或銅之其他合適的材料。在一實施方式中，該第二外部連接213係錫焊料凸塊，可經由例如蒸發、電鍍、印刷、焊料轉換、焊珠置放等之任何合適的方法，藉由初始形成錫層而形成厚度約為100微米的該第二外部連接213。在該結構上形成錫層之後，進行回銲，用以將該材料塑形成為所欲之凸塊形狀。
可藉由初始對準該第二外部連接213與對應的連接(未個別繪示於圖2中)，而將該第一封裝100接合至該第三半導體裝置215，其中該對應的連接例如位於該第三半導體裝置215上的第七接觸墊216。在實體 接觸之後，可進行回銲，用以將該第二外部連接213回銲，並且將該第一封裝100與該第三半導體裝置215接合。然而，亦可使用任何其他合適的接合。
圖3係說明另一實施方式，其中可在該第一連結裝置201與該支撐基板209之間添加使用支撐結構301。在一實施方式中，該支撐結構301可為支撐材料，例如焊料，但亦可使用任何其他材料。在一實施方式中，該支撐結構301係焊料凸塊，該支撐結構301可為接觸凸塊，例如微凸塊、球柵陣列凸塊或是控制塌陷晶片連接(controlled collapse chip connection，C4)凸塊，並且可包括例如錫之材料，或是例如銀或銅之其他合適的材料。在一實施方式中，該支撐結構301係錫焊料凸塊，可經由例如蒸發、電鍍、印刷、焊料轉換、焊珠置放等之任何合適的方法，藉由初始形成錫層而形成至適合提供支撐之厚度的該支撐結構301。在該結構上形成錫層之後，進行回銲，用以將該材料塑形成為所欲之凸塊形狀。
在形成之後，在接合該第一封裝100至該支撐基板209的接合製程過程中或是接合製程之後，該支撐結構301可用以提供機械支撐。例如，在接合製程過程中，其可使用回銲製程，可將該支撐結構301回銲，因而當該接合製程完成時，該支撐結構301會固化並且在該第一封裝100與該支撐基板209之間提供支撐。在一實施方式中，支撐結構301的數目可在約1與約500之間，例如約300，但可使用任何合適的支撐結構301數目。
視需要地，在該支撐結構301具有傳導性的實施方式中，亦可使用該支撐結構301，在該第一連結裝置201與該支撐基板209之間提供傳導連接。在此實施方式中，可形成穿透基板通路305，以延伸穿過該第四基板205，並且與該第三金屬化層207連接。此外，可在該第四基板205的背側上形成第八接觸墊307，該支撐結構301可接合至該第 八接觸墊307，用以在該第一連結裝置201與該支撐基板209之間提供電連接性。
圖4係說明另一實施方式，其沿著第二連結裝置403，使用第一封裝100相對第一連結裝置201之另一側上的第二互連層401，用以互連部分的第二互連層401。在一實施方式中，該第二互連層401可為一或多個金屬化層，或是一或多個重佈層，並且可用與圖1所述之該第一互連層117類似的方式以及類似的材料而形成。
當形成該第二互連層401之後，形成第九接觸墊405，用以將該第二互連層401電性互連至例如外部裝置以及該第二互連層401的分離部分。該第九接觸墊405可包括鋁，但亦可使用其他材料，例如銅。可使用例如濺鍍之沉積製程而形成材料層(未繪示)，而後經由合適的製程(例如光微影蝕刻遮罩與蝕刻，或是化學機械拋光)移除部分的該材料層，形成該第九接觸墊405。然而，可使用任何其他合適的製程以形成該第九接觸墊405。可形成厚度約0.5微米至約4微米的該第九接觸墊405，例如厚度約1.45微米的第九接觸墊405。
然而，在此實施方式中，使用該第二連結裝置403互連個別的第九接觸墊405。該第二連結裝置403可類似於該第一連結裝置201(如圖2所述)。例如，該第二連結裝置403可為具有基板與金屬化層的分離矽裝置，並且可視需要包含被動與/或主動裝置。然而，該第二連結裝置403亦可不同於該第一連結裝置201。
此外，該第二連結裝置403的厚度可小於該第三半導體裝置215的偏移(offset)。因此，該第二連結裝置403可位於該第三半導體裝置215與第二互連層401之間，或是其位置可由該第三半導體裝置215側向偏移。然而，該第二連結裝置403與該第三半導體裝置215亦可具有任何合適的厚度與配置。
或者，可在置放該第一半導體裝置111與第二半導體裝置113之 前，形成該第二互連層401，以替代在載體基板101與黏著層102脫離之後而形成第二互連層401。例如，在置放聚合物層103之後，可形成第二互連層401。在形成該第二互連層401之後，可在該第二互連層401上方放置黏著層，例如膠帶，並且該第一半導體裝置111與該第二半導體裝置113可貼附至該黏著層。在貼附之後，該第一半導體裝置111、第二半導體裝置113與第二互連層401可封裝如圖1所述。
在封裝之後，可移除載體基板101與黏著層102，以及可形成該第九接觸墊405電性連接至該第二互連層401。在形成該第九接觸墊405之後，該第二連結裝置403與該第三半導體裝置215係接合至該第一封裝100。
在一實施方式中，該第二連結裝置403可與第三半導體裝置215實體整合於第一封裝100之相同側上。例如，可將第二連結裝置403置於第三半導體裝置215與第一封裝100之間，或是如圖4所示，第二連結裝置403可自第三半導體裝置215偏移。該第二連結裝置403與該第三半導體裝置215可為任何合適的配置。
圖5係說明另一實施方式，其中該通路109未形成於第一封裝100內。在此實施方式中，封裝第一半導體裝置111與第二半導體裝置113、形成第一互連層117與第一接觸墊119，以及將第一連結裝置201接合至第一封裝100。此外，形成第一外部連接203，並且支撐基板209接合至該第一外部連接203。然而，未形成通路109，因此無穿透第一封裝物115至第一封裝100之對側的連接性，但可有穿透第一半導體裝置111或第二半導體裝置113的一些連接性(未分別繪示於圖5)。
圖6係說明另一實施方式，其中第一連結裝置201係直接附接至第一半導體裝置111與第二半導體裝置113，該第一連結裝置201包埋於第一互連層117內。在此實施方式中，在第二接觸墊123與第三接觸墊125上，形成傳導柱(conductive pillar)601。可在置放該第一半導體 裝置111與該第二半導體裝置113之前，進行此形成(在此例子中，分別在該第一半導體裝置111與該第二半導體裝置113上進行該形成)，或是在放置該第一半導體裝置111與該第二半導體裝置113之後，進行該形成(在此例子中，同時在第一半導體裝置111與第二半導體裝置113上進行該形成)。
在一實施方式中，在第二接觸墊123與第三接觸墊125上方，沉積鈍化層602而開始形成傳導柱601。在一實施方式中，可由例如聚亞醯胺之聚合物形成鈍化層602，或是可由例如氧化矽、氮化矽、低k介電質、超低k介電質、其組合以及類似物之材料而形成。所形成的鈍化層602之厚度可約為2微米至約15微米，例如約5微米。
可藉由在鈍化層602上方初始形成第四光阻(未繪示)至厚度大於約20微米或甚至大於約60微米而形成該傳導柱601。可圖案化該第四光阻，以暴露部分的鈍化層602，使得該傳導柱601透過其而延伸。在圖案化之後，該第四光阻可作為遮罩，用以移除該鈍化層602之所欲部分，因而暴露下方第二接觸墊123與第三接觸墊125的那些部分，其係該傳導柱601所要接觸之處。
在鈍化層602圖案化之後，可在鈍化層602與第四光阻的開口內形成傳導柱601。該傳導柱601可由傳導材料形成，例如銅。此外，可使用例如電鍍之製程而形成傳導柱601，使得電流藉以流經第二接觸墊123與第三接觸墊125而至欲形成該傳導柱601之處，並且該第二接觸墊123與第三接觸墊125係浸入溶液中。該溶液與電流在開口中沉積傳導材料，例如銅，用以填充以及/或過度填充第四光阻與鈍化層602的開口，因而形成該傳導柱601。而後，使用例如化學機械拋光(CMP)，移除開口外部過多的傳導材料。
在形成傳導柱601之後，可經由例如灰化之製程而移除該第四光阻，因而增加該第四光阻之溫度，直到分解且移除該第四光阻。在移 除第四光阻之後，傳導柱601可延伸離開鈍化層602。
然而，該技藝中具有通常技術之人士會理解上述形成傳導柱601的製程僅為說明，並非用以將實施方式限制於此製程。上述製程係僅供說明，亦可使用任何合適的製程用於形成傳導柱601。例如，亦可形成厚度大於其最終厚度的鈍化層602、在鈍化層602的開口中形成傳導柱601，而後移除鈍化層602的頂部，使得該傳導柱601延伸離開該鈍化層602。所有適合用於形成傳導柱601的製程皆包含於本申請案實施方式的範圍內。
在第一半導體裝置111與第二半導體裝置113上形成傳導柱601之後，可將第一半導體裝置111與第二半導體裝置113封裝如上所述以及如圖1所示。然而，在此實施方式中，使用例如圖1所述之CMP製程，薄化封裝物以暴露該傳導柱601。
在封裝該第一半導體裝置111與第二半導體裝置113之後，在第一半導體裝置111與第二半導體裝置113上方，形成第一互連層117。在一實施方式中，可形成如上所述以及如圖1所示之第一互連層117，用以互連傳導柱601。然而，在此實施方式中，第一互連層117的第一區沒有裝置，其係將用以置放第一連結裝置201，並且如最終產品中所欲之互連。
在形成第一互連層117之後，移除該第一互連層117的第一區。在一實施方式中，可使用例如光微影蝕刻遮罩與蝕刻製程而進行該移除，因而沉積、照光以及顯影第五光阻，將所得之遮罩用於乾式蝕刻製程，以移除下方第一互連層117的暴露部分。持續該移除製程，直到透過該第一互連層117暴露個別的傳導柱601(其係將連接至第一連結裝置201)。
在暴露之後，可將第一連結裝置201置放於第一區中，而與移除製程所暴露的個別傳導柱601電性與實體接觸。在一實施方式中，使 用熱壓縮接合製程，第一連結裝置201可接合至傳導柱601(以及因而連接至第一半導體裝置111與第二半導體裝置113)，但亦可使用任何適合的製程。
在第一連結裝置201接合至傳導柱601之後，可使用第二封裝製程，將第一連結裝置201與第一互連層117封裝於第二封裝物605中。在一實施方式中，第二封裝製程類似於第一封裝製程(如上所述以及如圖1所示)。例如，將第一連結裝置201與第一封裝100放置於塑形室(molding chamber)(未個別繪示)中，以及注入或置入第二封裝物605於該塑形室，用以封裝該第一連結裝置201與該第一互連層117。在封裝之後，將該第二封裝物605硬化，並且使用例如化學機械拋光製程而將其薄化，以暴露該第一連結裝置201與該第一互連層117。
在接合第一互連層117與第一連結裝置201之後，在該第一互連層117與該第一連結裝置201上方，形成第三互連層603。在一實施方式中，形成第三互連層603，用以連接該第一互連層117與例如第一接觸墊119，並且可使用與該第一互連層117類似的製程(如上所述以及如圖1所示)而形成該第三互連層603。然而，可經由任何合適的製程而形成該第三互連層603。
在形成第三互連層603之後，第一接觸墊119、UBM 124(未分別繪示於圖6中)以及第一外部連接203可與該第三互連層603電性連接，用以在該第三互連層603與例如該支撐基板209(未繪示於圖6中)之間提供電連接性。然而，亦可形成任何形式的外部連接。
藉由使用本申請案所述之連結裝置，可避免重佈層線寬與間距的一般限制(其中重佈層寬度/間距為2微米/微米，並且對於120線/毫米的晶粒對晶粒連接能力則限制至1微米/微米)。此外，使用半導體製程方法形成第一連結裝置201與第二連結裝置403，可槓桿操作現存的矽製造技術與能力，而不需要大量投資額外的工具。此連接可達到 高路線密度(類似於晶片堆疊晶圓堆疊基板(Chip on Wafer on Substrate,CoWoS)與矽橋，並且高於無第一連結裝置201或第二連結裝置403之整合扇出封裝)、高功率傳送品質(類似於CoWoS與無第一連結裝置201或第二連結裝置403之整合扇出封裝，並且高於矽橋)，以及成本類似於矽橋且低於CoWoS，但仍高於無第一連結裝置201或第二連結裝置403之整合扇出封裝。
根據實施方式，提供包括第一半導體晶粒與第二半導體晶粒的裝置。封裝物封裝該第一半導體晶粒與該第二半導體晶粒，以及第一連結裝置電連接該第一半導體晶粒與該第二半導體晶粒，其中該第一連結裝置在第一半導體晶粒、第二半導體晶粒以及封裝物上方延伸。
根據另一實施方式，提供包括第一連結裝置以及電連接至該第一連結裝置之第一半導體晶粒的裝置。第二半導體晶粒係電連接至第一連結裝置，其中該第一連結裝置係將該第一半導體晶粒電連接至該第二半導體晶粒，以及其中該第二半導體晶粒係自該第一半導體晶粒側向分離。封裝物封裝該第一半導體晶粒與該第二半導體晶粒。
根據另一實施方式，提供製造半導體裝置的方法，其包括用封裝物封裝第一半導體晶粒與第二半導體晶粒。在該第一半導體晶粒、該第二半導體晶粒以及至少一部份的該封裝物上方，置放第一連結裝置，其中該連結裝置係電連接至該第一半導體晶粒與該第二半導體晶粒。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本申請案揭示內容之各方面。熟知此技藝之人士應理解可輕易使用本申請案揭示內容作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本申請案揭示內容的精神與範圍，以及熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本申請案揭示內容之精神與範圍。
100‧‧‧第一封裝
103‧‧‧聚合物層
107‧‧‧晶種層
109‧‧‧通路
111‧‧‧第一半導體裝置
113‧‧‧第二半導體裝置
115‧‧‧第一封裝物
117‧‧‧第一互連層
119‧‧‧第一接觸墊
121‧‧‧第一鈍化層
123‧‧‧第二接觸墊
124‧‧‧UBM
125‧‧‧第三接觸墊
201‧‧‧第一連結裝置
203‧‧‧第一外部連接
204‧‧‧第一連結裝置連接
205‧‧‧第四基板
207‧‧‧第三金屬化層
209‧‧‧支撐基板
210‧‧‧第四接觸墊
212‧‧‧第五接觸墊
213‧‧‧第二外部連接
214‧‧‧第六接觸墊
215‧‧‧第三半導體裝置

Claims (10)

  1. 一種裝置，其包括：第一半導體晶粒與第二半導體晶粒；封裝物，其封裝該第一半導體晶粒與該第二半導體晶粒；以及第一連結裝置，其電性連接該第一半導體晶粒與該第二半導體晶粒，其中該第一連結裝置在該第一半導體晶粒、該第二半導體晶粒以及該封裝物上方延伸。
  2. 如請求項1所述之裝置，進一步包括通路，其係延伸穿過該封裝物，並且自該第一半導體晶粒與該第二半導體晶粒側向偏移。
  3. 如請求項1所述之裝置，進一步包括互連層，其係在該第一半導體晶粒、該第二半導體晶粒以及該封裝物上方延伸，其中該互連層將該第一連結裝置電性連接至該第一半導體晶粒與該第二半導體晶粒。
  4. 如請求項3所述之裝置，進一步包括：第一電性連接，其係自該第一連結裝置側向偏移並且與該互連層電性連接，其中該第一電性連接進一步自該互連層向外延伸超過該第一連結裝置；以及支撐基板，其係接合至該第一電性連接。
  5. 如請求項4所述之裝置，進一步包括在該第一連結裝置與該支撐基板之間的支撐。
  6. 如請求項1所述之裝置，進一步包括：互連層，其係位於該封裝物相對該第一連結裝置的另一側上；以及第二連結裝置，其將該互連層的第一部分電性連接至該互連 層的第二部分。
  7. 一種裝置，其包括：第一連結裝置；第一半導體晶粒，其電性連接至該第一連結裝置；第二半導體晶粒，其電性連接至該第一連結裝置，其中該第一連結裝置將該第一半導體晶粒電性連接至該第二半導體晶粒，以及其中該第二半導體晶粒係與該第一半導體晶粒側向分離；以及封裝物，其封裝該第一半導體晶粒與該第二半導體晶粒。
  8. 一種用於製造半導體裝置的方法，該方法包括：用封裝物將第一半導體晶粒與第二半導體晶粒封裝；以及在該第一半導體晶粒、該第二半導體晶粒以及至少一部份的該封裝物上方，置放第一連結裝置，其中該連結裝置係電性連接至該第一半導體晶粒與該第二半導體晶粒。
  9. 如請求項8所述之方法，其中封裝該第一半導體晶粒與該第二半導體晶粒進一步包括封裝通路。
  10. 如請求項9所述之方法，進一步包括在該第一半導體晶粒、該第二半導體晶粒、該通路以及該封裝物上方，形成互連層，其中該互連層將該連結裝置電性連接至該第一半導體晶粒與該第二半導體晶粒。
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