TWI647774B - 差排發生預測方法及元件製造方法 - Google Patents
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Abstract
本發明之目的為提供一種方法，其能夠以較過去更高 的精度預測在元件形成程序中的半導體基板中是否會發生差排。
差排發生預測方法，其係為預測在半導體基板上 形成半導體元件的元件形成程序中是否於上述半導體基板中發生差排的方法，其算出上述半導體基板中包含應力集中點之區域的應力分布，從已算出的上述應力分布算出上述應力集中點的應力放大係數K，比較已算出的上述應力放大係數K和在上述應力集中點中發生差排的臨界應力放大係數Kcri，預測在上述應力集中點是否發生差排，上述應力放大係數K的算出，係以τ為應力、r為距離上述應力集中點的距離、λ及τA為變數，藉由使用下述式(α)及上述應力分布的複迴歸分析來進行。
Description
本發明係關於差排發生預測方法及元件製造方法，更詳細地說，能夠較過去更精確地預測元件形成程序中的半導體基板中的差排之發生的差排發生預測方法、及製造不發生差排的半導體元件的方法。
一般係使用單結晶的矽晶圓或者在其上形成磊晶層的磊晶矽晶圓，作為半導體元件的基板。半導體元件的電氣特性受到基板的結晶狀態的嚴重影響。尤其是，差排會成為漏電流或元件形成程序中的覆蓋誤差的原因，所以，使用無差排的矽晶圓或者在其上形成矽磊晶層的磊晶矽晶圓，作為基板。
在此種基板上形成半導體元件的元件形成程序中，首先，在基板上形成成為配線或電晶體的薄膜，接著，在已形成的薄膜上塗佈光阻，用微影製程轉印光罩上的電路圖案後，將顯影後的光阻使用作為光罩以進行蝕刻，將薄膜加工為配線等的形狀。之後，打入磷或硼等的摻雜物，進行熱處理以使得摻雜物活性化。如此，能夠在基板上製造半導體元件。
上述元件形成程序中，在與基板上形成的薄膜之間，發生基板材料和薄膜材料的晶格失配或熱膨脹係數的差所 造成的應力，即使使用上述無差排的矽晶圓作為基板，還是會在半導體基板中形成差排。因此，極需要有能夠精確預測在元件形成程序中是否會在半導體基板中發生差排的方法。
在此背景下，非專利文獻1中記載一種方法，其基於應力特異場理論，預測在元件形成程序中是否會在半導體基板中發生差排。具體言之，如下述般預測差排的發生。首先，依據有限要素法(Finite Element Method,FEM)，算出半導體基板中包含應力集中點(例如，形成於基板上的矽氮化物(Si3N4)薄膜的膜端部)的區域的應力分布。
繼之，使用已算出的應力分布及下述式(i)進行迴歸分析，算出上述應力集中點的應力放大係數。
在此，τ為應力、K為應力放大係數、r為距離應力集中點的距離、λ為理論上從膜的形狀及基板的材料常數決定的常數。
上述式(i)為基於破壞力學的數學式，在非專利文獻1的方法中，將差排的形成和材料中的裂紋一樣作為一種結晶晶格的破壞。在此種基於破壞力學的式(i)中，應力放大係數K表示材料被破壞的容易度，也就是差排的形成容易度，K值大的情況下，差排容易形成，K值小的情況下差排不容易形成。
另外，除了上述應力放大係數K的算出之外，在無差排的矽晶圓上形成寬度相異的複數個帶狀的Si3N4膜的圖案(以下，亦稱之為「Line&Space圖案」)，用實驗求出差排發生 的臨界膜寬度。然後，將求出的臨界膜寬度轉換為應力放大係數，算出在上述應力集中點發生差排的臨界的應力放大係數Kcri。向上述臨界應力放大係數Kcri的轉換，係由FEM求出上述Line&Space圖案的應力分布，使用從求出的應力分布進行迴歸分析所得到的應力放大係數來進行。
然後，將由FEM算出的應力放大係數K、與實驗求出的臨界應力放大係數Kcri比較，當算出的應力集中點的應力放大係數K大於臨界應力放大係數Kcri的情況下，判斷在元件形成程序中於半導體基板中發生差排，在應力放大係數K為臨界應力放大係數Kcri以下的情況下，判斷為未發生差排。如此，預測在元件形成程序中是否於半導體基板中發生差排。
【非專利文獻1】太田裕之、三浦英生、北野誠、「半導體元件中的矽基板差排發生預測手法之提案」、J.Soc.Sci.Japan、Vol.45、No.12、pp1322-1327、1996
本案發明人，使用上述非專利文獻1記載的方法，預測元件形成程序中的差排的發生，對於所定的元件構造使用FEM算出應力分布，用已算出的應力分布及上述式(i)進行迴歸分析，嘗試算出應力放大係數K。但是，證實無法使上述式(i)與已算出的應力分布良好擬合。
應力放大係數K的值會隨著上述式(i)對於應力分布的擬合精度而大幅變動。因此，在擬合精度不足的情況下，算出的應力放大係數K的精度、甚至差排發生之預測精度會降低。
因此，本發明之目的為提供一種方法，其能夠以較過去更高的精度預測元件形成程序中的半導體基板中的差排之發生。
本案發明人積極探討解決上述課題的方案。結果得知，從算出的應力分布求出應力放大係數時，不用上述非專利文獻1記載的式(i)，而使用下述的式(α)，其中τ為應力、r為距離上述應力集中點的距離、λ及τA為常數，精確再現所算出的應力分布，而能夠較過去更精確的預測差排發生，進而完成本發明。
也就是說，本發明的要旨構成如下述。
(1)一種差排發生預測方法，其係為預測在半導體基板上形成半導體元件的元件形成程序中是否於上述半導體基板中發生差排的方法，其算出上述半導體基板中包含應力集中點之區域的應力分布，從已算出的上述應力分布算出上述應力集中點的應力放大係數K，比較已算出的上述應力放大係數K和在上述應力集中點中發生差排的臨界應力放大係數Kcri，預測在上述應力集中點是否發生差排，上述應力放大係數K的算出，係使用以τ為應力、r為距離上述應力集中點的距離、λ及τA為常數的下述式(α)及上述應力分布，進行以上述應力放大係數K、λ及τA為擬合參數的複迴歸分析來進行。
(2)如第(1)項所記載的差排發生預測方法，上述應力分布的算出係藉由模擬計算來進行。
(3)如第(1)或(2)項所記載的差排發生預測方法，上述臨界應力放大係數Kcri以下述的式(β)表示，其中k為波茲曼常數、T為溫度、A及B為常數。
(4)如(3)所記載的差排發生預測方法，A為0.0787，B為0.26。
(5)如第(1)到(4)項中任一項所記載的差排發生預測方法，上述半導體基板為矽晶圓。
(6)一種半導體元件的製造方法，其係為在半導體基板上製造半導體元件的方法，其特徵在於：依據(1)~(5)所記載的差排發生預測方法，預測在半導體基板上形成半導體元件的程序中是否於上述半導體基板中發生差排，在預測不發生差排的條件下形成上述半導體元件。
(7)如(6)記載的半導體元件的製造方法，在判斷會發生差排的情況下，改變上述半導體元件的設計，再度預測已改變的上述半導體基板中是否會發生差排。
(8)如(6)所記載的半導體元件的製造方法，在判斷會發生差排的情況下，改變上述半導體元件的製造條件，並再度預測在已改變的製造條件下，在上述半導體基板中是否會發生差排。
依據本發明，能夠以較過去更高的精度預測在元件形成程序中的半導體基板中是否會發生差排。
【圖1】依據本發明之差排發生預測方法的流程圖。
【圖2】顯示由FEM算出的應力分布之例，(a)顯示膜寬度為2.4μm的情況、(b)顯示膜寬度為3.5μm的情況、(c)顯示膜寬度為5μm的情況。
【圖3】說明本發明中所使用的式(α)的圖。
【圖4】說明形成於矽晶圓上的Si3N4膜的Line&Space圖案的圖。
【圖5】表示由FEM得到的Si3N4膜的膜寬度和應力放大係數K之關係的圖。
【圖6】依據本發明之半導體元件的製造方法的流程圖。
【圖7】表示將(a)非專利文獻1的(i)式、及(b)本發明的(α)式與FEM所算出的應力分布擬合的情況之圖。
【圖8】表示由本發明及非專利文獻1所得到的溫度和臨界 應力放大係數Kcri的關係的圖。
【圖9】表示實施例中使用的矽晶圓的表層部之氧濃度的圖。
【圖10】表示Si3N4膜之膜寬度和差排密度的關係的圖。
【圖11】說明厚度為280nm的Si3N4膜之臨界應力放大係數的溫度依存性的圖，(a)顯示溫度和臨界膜寬度的關係、(b)顯示溫度和臨界應力放大係數Kcri的關係。
【圖12】說明Si3N4膜的厚度為500nm的情況下，臨界應力放大係數的溫度依存性的圖，(a)顯示溫度和臨界膜寬度的關係、(b)顯示溫度和臨界應力放大係數Kcri的關係。
【圖13】說明厚度為280nm的多晶矽膜之臨界應力放大係數的溫度依存性的圖，(a)顯示溫度和臨界膜寬度的關係、(b)顯示溫度和臨界應力放大係數Kcri的關係。
(差排發生預測方法)
依據本發明的差排發生預測方法，其係為預測在半導體基板上形成半導體元件的元件形成程序中是否於上述半導體基板中發生差排的方法。在此，上述半導體基板為例如矽晶圓。以下，參照圖式詳細說明本發明的方法。
圖1為依據本發明之差排發生預測方法的流程圖。首先，在步驟S1中，算出半導體基板中包含應力集中點的區域的應力分布。在元件形成程序中，一般係對於矽晶圓施以複數次的熱處理。並且，在該熱處理中，作為基板的矽晶圓和形成於其上的薄膜等的異種材料之間產生應力而可能發生差 排。
上述熱處理的時候，應力集中而容易發生差排之處為，與異種材料接觸，而且形狀急遽變化之處。例如，形成於矽晶圓上的Si3N4薄膜的膜端部、或形成於矽晶圓表面的溝槽的底端部等。因此，首先，算出包含此種應力集中點的區域的應力分布，掌握應力集中點附近區域的應力分布。
上述應力分布可以用已知的模擬計算手法算出。可以使用FEM或試驗模型的方法等，以做為計算方法。其中以使用FEM為佳。用FEM求出應力分布的情況下，設定溫度(元件形成程序中的熱處理溫度)、形成於基板上的薄膜的厚度、Si3N4膜的熱膨脹係數等以作為參數，將熱膨脹係數不同而在界面產生的應力分布化並算出。
藉由上述模擬計算，能夠算出應力集中點附近的應力分布，但是，矽結晶中的差排之形成係因為(111)面上沿著<110>方向的原子滑動而引起。因此，從上述算出的應力分布，取得(111)面上的<110>方向的應力成分，使用取得的應力成分，在之後的步驟S2中，求出應力集中點的應力放大係數K。
圖2係顯示由FEM算出的應力分布之例，(a)顯示膜寬度為2.4μm的情況、(b)顯示膜寬度為3.5μm的情況、(c)顯示膜寬度為5μm的情況。在此，圖所示的應力分布為，從已算出的應力分布取得的(111)面的<110>的應力成分。從這些圖可知，應力依存於膜寬度及溫度(熱處理溫度)，隨著膜寬度及溫度高而變大。
繼之，在步驟S2中，從步驟S1中算出的應力分布 算出應力集中點的應力放大係數K。如上述，已知非專利文獻1的式(i)無法精確再現由FEM算出的應力分布，無法精確求出應力集中點的應力放大係數。
因此，本案發明人探討上述非專利文獻1的式(i)無法精確再現應力分布的原因。上述式(i)中的λ為表示應力場的指數之參數，代入由膜的形狀及膜及矽基板的材料常數所決定的值(例如，非專利文獻1中為0.48)。亦即，式(1)中，λ並非擬合參數，擬合參數只有K。
本案發明人，在λ=0.48的情況下，嘗試將式(i)與應力分布擬合，但無法精確使其擬合。另外，嘗試變更λ的值再進行擬合，但仍然無法精確擬合。因此，本案發明人想到將式(i)中代入特定值的λ使用作為與應力分布擬合時的擬合參數。然後，本案發明人探討的結果得知，相較於將特定值代入λ的情況，這樣能夠更提高擬合精度。
但是，只是將式(i)中的λ變更為擬合參數，擬合精度仍然不足夠。因此，本案發明人得到下述結論，不可能使用式(i)精確擬合於算出的應力分布，而有必要修正式(i)本身。而且，本案發明人努力探討的結果得知，藉由使用下述的式(α)，能夠精確地與算出的應力分布擬合。
在此，τA為新導入的常數，在迴歸分析時被使用作為擬合參數。
上述式(α)為，在非專利文獻1中使用的式(i)的右邊加入-τA的項，與應力分布擬合時，使用τA、λ及K作為擬合參數。藉此，式(α)能夠精確再現已算出的應力分布。
上述式(α)能夠精確再現由FEM等算出的應力分布的理由尚未十分明瞭，但本案發明人的想法如後。圖3為說明本發明中使用的上述式(α)的圖。本案發明人基於圖3認為，形成於基板上的Si3N4膜上，除了和基板之間的晶格失配度或熱膨脹係數的差而引起的應力以外，似乎還作用著與此相抵的反作用力而達到平衡(亦即，圖3的應力的部分和反作用力的部分之面積相同)。而且，藉由使用考慮了此反作用力的式(α)，能夠較非專利文獻1的式(i)更精確地再現應力分布，進而能夠精確預測差排的發生。
如上述，不使用非專利文獻1的式(1)，而使用本案發明人導出的上述式(α)，另外，式中的λ不代入特定值而是使用作為擬合參數，藉此，能夠精確地與用FEM等算出的元件構造的應力分布擬合，更能夠以高於過去的精確度，求出應力集中點的應力放大係數K。
接著，在步驟S3中，將步驟S2中算出的應力集中點的應力放大係數、和於應力集中點發生差排的臨界應力放大常數Kcri比較，判斷於特定溫度下，是否於元件構造中發生差排。
與上述求出的應力放大係數K比較的臨界應力放大係數Kcri可以用下述方式求出。具體言之，首先，在無差排的矽晶圓的(001)面上，形成如圖4例示的寬度相異的複數帶狀 的Si3N4膜的圖案(以下亦稱之為「Line&Space圖案」)。像這樣，在矽晶圓上形成寬度相異的帶狀的膜，藉此，能夠改變在膜端部的應力集中之程度(也就是應力放大係數K的值)。
圖4所示之例中，膜寬度為1.2~12μm，膜間的間隔均為12μm。另外，膜的厚度為，在應力集中點負荷足夠的應力之厚度，例如為280nm。像這樣，將形成了Line&Space圖案的矽晶圓隔開，製作晶片狀的樣本片(例如20mm×20mm)。
接著，將所得到的樣本片導入熱處理裝置，升溫到並保持於元件形成程序中的特定的熱處理溫度所對應的溫度，對於樣本片，施以模擬元件形成程序中進行的熱處理的熱處理。在此，熱處理溫度為例如800℃、850℃、900℃、1000℃。另外，熱處理時間為例如在各溫度中0.5小時。
之後，對於已經過熱處理的樣本片施以蝕刻處理(例如光蝕刻)，使得因為熱處理時發生的熱應力所形成的差排表面化為孔。然後，觀察已經過蝕刻處理的樣本片的表面，求出發生差排的臨界膜寬度。如此，能夠以實驗求出發生差排的臨界膜寬度。
另外，針對具有上述Line&Space圖案的矽晶圓，用FEM求出應力分布，使用式(α)，針對寬度相異的各個膜求出應力放大係數K。然後，將實驗求出的臨界膜寬度所對應的應力放大係數K，作為發生差排的臨界的應力放大係數Kcri。如此，能夠將發生差排的臨界的膜寬度轉換為應力放大係數Kcri。
圖5表示由FEM得到的Si3N4膜的膜寬度和應力放大係數K之關係。如此圖所示，可知，應力放大係數K之值， 隨著Si3N4膜的膜寬度變大而變大，另外，溫度低的時候較大。如此，應力放大係數K依存於溫度。
如後述的實施例所示，本案發明人，針對元件形成程序中的各個溫度求取臨界應力放大係數Kcri的值，結果發現，臨界剪斷應力Kcri相對於溫度T具有下述式(β)的關係。
在此，k為波茲曼常數、A及B為常數。尤其，矽晶圓的面方位為(001)面的情況下，A為0.079、B為0.26，能夠使用下述式(γ)表示臨界剪斷應力Kcri。
藉由使用上述式(γ)決定熱處理溫度T的話，就能夠直接求出發生差排的臨界的應力放大係數Kcri。另外，如後述的實施例所示，上述式(γ)不依存於矽晶圓上形成的膜的材料或厚度，不論是哪種材料的膜或厚度都能使用。
將如此所求出的臨界應力放大係數Kcri、和從用FEM等算出的應力分布得到的應力放大係數K比較。具體言之，應力放大係數K大於臨界應力放大係數Kcri的情況下，判斷在元件形成程序中於半導體基板中發生差排，應力放大係數K在臨界應力放大係數Kcri以下的情況下，判斷在元件形成程序中於半導體基板中未發生差排。如此，能夠基於應力集中點的 應力放大係數，預測在元件形成程序中是否於半導體基板中發生差排。
(半導體元件的製造方法)
繼之，說明依據本發明的半導體元件的製造方法。依據本發明的半導體元件的製造方法之特徵在於，藉由上述本發明的差排發生預測方法，預測在半導體基板上形成半導體元件的程序中是否於半導體基板中發生差排。因此，關於上述差排發生的預測以外的程序，並沒有任何限定。
圖6表示依據本發明之半導體元件的製造方法的流程圖。另外，對於與圖1所示流程圖相同的步驟，係標示以相同符號。也就是說，圖6中的步驟S1~S3為對應於本發明的差排發生預測方法的步驟，首先，針對製造預定的半導體元件的元件構造，算出應力集中點的應力分布(步驟S1)，從已算出的應力分布算出應力集中點的應力放大係數K(步驟S2)。然後，比較已算出的應力放大係數K、和應力集中點中發生差排的臨界應力放大係數Kcri，預測在應力集中點中是否發生差排(步驟S3)。
在上述比較中，算出的應力放大係數K高於應力集中點中發生差排的臨界應力放大係數Kcri的情況下，判斷在元件形成程序中發生差排，算出的應力放大係數K低於應力集中點中發生差排的臨界應力放大係數Kcri的情況下，判斷在元件形成程序中不發生差排(步驟S4)。
在判斷為發生差排的情況下，變更元件構造或者製造條件，使得判斷為不發生差排(步驟S5)。具體言之，變更 半導體元件的設計，並再度預測已經變更的半導體基板中是否發生差排。然後，判斷為不發生差排的情況下，依照變更後的設計製造半導體元件，藉此，能夠在不發生差排的情況下製造半導體元件。
預測會發生差排的情況下變更的半導體元件設計可以為，例如膜的形狀、溝槽底部的形狀、矽晶圓上的膜的材質等。
另外，也可以不變更半導體元件的設計，而變更半導體元件的製造條件。然後，在已變更的製造條件之下，再度預測半導體基板中是否發生差排，在判斷為不發生差排的情況下，在變更後的製造條件下製造半導體元件，藉此，能夠在不發生差排的情況下製造半導體元件。
上述能夠變更的製造條件可以為熱處理溫度。
<式(α)的擬合特性>
藉由FEM，算出表面形成的Si3N4膜對於矽晶圓施加的應力分布，從已算出的應力分布取得(111)面的<110>方向的應力成分。將本發明中導出的式(α)、及非專利文獻1的式(i)與取得的應力成分擬合。得到的結果顯示於圖7中。
由圖7可知，使用非專利文獻1的式(i)，則距離應力集中點的距離小的區域、和相反地大的區域中的擬合精度低。相對於此，使用本發明的式(α)，在所有的區域中都能夠高精度地擬合。如此可知，本發明的式(α)，能夠精確地再現算出的應力分布。
圖8表示使用本發明的式(α)及非專利文獻1的式(i)所得到的應力放大係數的值。如此圖所示，本發明和非專利文獻1中，應力放大係數的值大不相同，非專利文獻1小了1位數。由此可知，用非專利文獻1的方法，將臨界的應力放大係數評估得太小，相較於本發明，將差排的發生評估得過大(亦即，評估為更容易發生差排)。
<臨界應力放大係數的溫度依存性>
在直徑200mm的矽晶圓(面方位(001))上，形成如圖4所示的Si3N4膜的Line&Space圖案。在此，Si3N4膜的厚度為280nm。上述Line&Space圖案係形成於氧濃度相異的5個矽晶圓上。5個矽晶圓的細節如下述。另外，圖9中顯示各矽晶圓的晶圓表層部的氧濃度圖示。
表1所示的5個矽晶圓當中，矽晶圓1及2為從使用丘克拉斯基法(Czochralski,CZ)法製造的單結晶矽鑄錠取得的矽晶圓(p-晶圓)，對於矽晶圓2，在900℃中施以1小時的預退火處理(p-晶圓)。
相對於此，矽晶圓3及4為，用CZ法得到的矽晶圓上形成矽磊晶層的磊晶晶圓(p-/p++)，對於矽晶圓，在900℃中施以8小時的預退火處理。再者，矽晶圓5為從用浮熔帶法 (Floating Zone,FZ)得到的單結晶矽鑄錠取得的矽晶圓(p-晶圓)。
表1中的表層部氧濃度表示，在矽晶圓上形成Si3N4膜之後，在除去Si3N4膜使得Si面部分露出的部分，用2次離子質量分析法(Secondary Ion Mass Spectrometry,SIMS)測定的，距離表面0.5~2μm的深度之區域的氧濃度的平均值。
針對形成了上述Line&Space圖案的5個矽晶圓(面方位(001)面)之每一者，隔開以製作出4片20mm×20mm的晶片狀的樣本片。然後，將製作出來的樣本片投入熱處理爐，在800℃中施以0.5小時的熱處理，冷卻到室溫，再將樣本片從熱處理爐取出。對其他的3片樣本片，也施以熱處理，其熱處理溫度為850℃、900℃及1000℃。
繼之，使用光蝕刻液，進行光蝕刻處理(鉻酸蝕刻)，將已經過上述熱處理的各樣本片的表面除去1μm，使各樣本片表面的差排孔表面化之後，使用光學顯微鏡，測定樣本片表面上觀察到的差排孔的密度。在此，差排孔的密度測定為，相對於Si3N4膜的長邊方向的1mm的長度之膜的端面觀察到的差排孔的個數。
圖10中，針對熱處理溫度為800℃、850℃、900℃及1000℃的情況，顯示Si3N4膜的寬度和差排密度的關係。由這些圖可知，在各熱處理溫度中，即使矽晶圓中的氧濃度相異，發生差排的Si3N4膜的臨界的膜寬度也是相同的。亦即，可以得知，即使矽晶圓中的氧濃度相異，只要熱處理溫度是相同的， 發生差排的臨界的應力放大係數的值就會相同。另外，還得知，氧濃度越高的矽晶圓，差排密度越高。
另外，比較圖10的4個圖，可以得知，熱處理溫度越高，發生差排的臨界膜寬度越小。另外還得知，熱處理溫度越高，差排的密度之增加率越大。
圖11表示臨界應力放大係數的溫度依存性，(a)顯示溫度和形成差排的Si3N4膜的臨界膜寬度之關係、(b)顯示溫度和臨界應力放大係數的關係。從圖11(a)可知，溫度越高則臨界膜寬度越窄。而且，從圖11(b)可知，可以記載如上述式(β)，針對面方位(001)面的矽晶圓上的Si3N4膜，式(β)中的A為0.079、B為0.26，可以用式(γ)來表示臨界應力放大係數Kcri。
<臨界應力放大係數和Si3N4膜的形成條件的關係>
Si3N4膜的厚度改為500nm，做出上述Si3N4膜的Line&Space圖案。所得到的結果顯示如圖12。在此，(a)顯示熱處理溫度和發生差排的臨界膜寬度之關係，(b)顯示熱處理溫度和臨界應力放大係數的關係。另外，(b)的虛線表示在Si3N4膜的厚度為280nm的情況下所得到的式(γ)。由此圖可知，相較於Si3N4膜的厚度為280nm的情況，臨界膜寬度有所改變，但發生差排的臨界應力放大係數能夠用Si3N4膜的厚度為280nm的情況下所得到的式(γ)來表示。如上述，上述式(γ)不依存於矽晶圓上形成的薄膜的厚度。
<臨界應力放大係數和薄膜材料的關係>
將上述Si3N4膜(厚度280nm)改為，形成多晶矽膜(厚度280nm)並求出臨界應力放大係數。得到的結果顯示如圖13。在 此，(a)表示熱處理溫度和發生差排的臨界膜寬度的關係、(b)表示熱處理溫度和臨界應力放大係數的關係。另外，(b)的虛線表示Si3N4膜的厚度為280nm的情況下所得到的式(γ)。由此圖可知，相較於形成Si3N4膜的情況，臨界膜寬度有所改變，但是，發生差排的臨界應力放大係數可以用由Si3N4膜所得到的式(γ)來表示。如上述，上述式(γ)不依存於矽晶圓上形成的薄膜的材料。
依據本發明，能夠以較過去更高的精度預測在元件形成程序中的半導體基板中是否會發生差排，因此在半導體產業中有用。
Claims (10)
- 一種差排發生預測方法，其係為預測在半導體基板上形成半導體元件的元件形成程序中是否於上述半導體基板中發生差排的方法，其算出上述半導體基板中包含應力集中點之區域的應力分布，從已算出的上述應力分布算出上述應力集中點的應力放大係數K，比較已算出的上述應力放大係數K和在上述應力集中點中發生差排的臨界應力放大係數Kcri，預測在上述應力集中點是否發生差排，上述應力放大係數K的算出，係使用以τ為應力、r為距離上述應力集中點的距離、λ及τA為常數的下述式(α)及上述應力分布，進行以上述應力放大係數K、λ及τA為擬合參數的複迴歸分析來進行。
- 如申請專利範圍第1項所記載的差排發生預測方法，上述應力分布的算出係藉由模擬計算來進行。
- 如申請專利範圍第1項所記載的差排發生預測方法，上述臨界應力放大係數Kcri以下述的式(β)表示，其中k為波茲曼常數、T為溫度、A及B為常數。
- 如申請專利範圍第2項所記載的差排發生預測方法，上述臨界應力放大係數Kcri以下述的式(β)表示，其中k為波茲 曼常數、T為溫度、A及B為常數。
- 如申請專利範圍第3項所記載的差排發生預測方法，A為0.0787，B為0.26。
- 如申請專利範圍第4項所記載的差排發生預測方法，A為0.0787，B為0.26。
- 如申請專利範圍第1到6項中任一項所記載的差排發生預測方法，上述半導體基板為矽晶圓。
- 一種半導體元件的製造方法，其係為在半導體基板上製造半導體元件的方法，其特徵在於：依據申請專利範圍第1到7項所記載的差排發生預測方法，預測在半導體基板上形成半導體元件的程序中是否於上述半導體基板中發生差排，在預測不發生差排的條件下形成上述半導體元件。
- 如申請專利範圍第8項所記載的半導體元件的製造方法，在判斷會發生差排的情況下，改變上述半導體元件的設計，再度預測已改變的上述半導體基板中是否會發生差排。
- 如申請專利範圍第8項所記載的半導體元件的製造方法，在判斷會發生差排的情況下，改變上述半導體元件的製造條件，並再度預測在已改變的製造條件下，在上述半導體基板中是否會發生差排。
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| Journal of the Society of Materials Science, Japan, Vol. 45, No.12, Dec. 1996, page1322-1327 * |
| Materials Science and Engineering, Vol. B88, 2002, page79-84 * |
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