TWI625781B - 磊晶塗佈半導體晶圓的方法和半導體晶圓 - Google Patents

磊晶塗佈半導體晶圓的方法和半導體晶圓 Download PDF

Info

Publication number
TWI625781B
TWI625781B TW105141555A TW105141555A TWI625781B TW I625781 B TWI625781 B TW I625781B TW 105141555 A TW105141555 A TW 105141555A TW 105141555 A TW105141555 A TW 105141555A TW I625781 B TWI625781 B TW I625781B
Authority
TW
Taiwan
Prior art keywords
etching
semiconductor wafer
gas
coating
epitaxial
Prior art date
Application number
TW105141555A
Other languages
English (en)
Other versions
TW201724248A (zh
Inventor
克利斯丁 哈格
卡薩雷納 梅
克里斯多佛 偉伯
Original Assignee
世創電子材料公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 世創電子材料公司 filed Critical 世創電子材料公司
Publication of TW201724248A publication Critical patent/TW201724248A/zh
Application granted granted Critical
Publication of TWI625781B publication Critical patent/TWI625781B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/14—Feed and outlet means for the gases; Modifying the flow of the reactive gases
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0236—Pretreatment of the material to be coated by cleaning or etching by etching with a reactive gas
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4405—Cleaning of reactor or parts inside the reactor by using reactive gases
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/08—Reaction chambers; Selection of materials therefor
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/12—Substrate holders or susceptors
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C30B25/165—Controlling or regulating the flow of the reactive gases
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本發明係關於在磊晶反應器（100）中用磊晶沉積層塗佈半導體晶圓（120）的方法，其中在塗佈過程中，將至少一個半導體晶圓（120）設置在磊晶反應器（100）中的相應基座（110）上，並使用於塗佈該至少一個半導體晶圓（120）的第一沉積氣體通過磊晶反應器（100），其中在每次塗佈過程之前進行蝕刻過程，在該蝕刻過程中使第一蝕刻氣體和載氣通過磊晶反應器（100），並且其中，在每次進行預定次數的塗佈過程之後進行清潔過程，在該清潔過程中使第二蝕刻氣體、及尤其是隨後的第二沉積氣體通過磊晶反應器（100），其中，對於相應塗佈過程之前的兩個或更多個蝕刻過程，個別對該兩個或更多個蝕刻過程設置至少一個影響蝕刻過程的變數。

Description

磊晶塗佈半導體晶圓的方法和半導體晶圓
本發明係關於在磊晶反應器中對半導體晶圓塗佈磊晶沉積層的方法，以及半導體晶圓。
經磊晶塗佈的半導體晶圓，尤其是矽晶圓，適用於（例如）半導體工業，尤其適用於製造大規模積體電子元件（例如：微處理器或記憶體晶片）。對於現代微電子技術而言，對起始材料（即，所謂的基材）在總體平坦度和局部平坦度、邊緣幾何、厚度分佈、單面參照局部平坦度（single-side-referenced flatness）（即，所謂的奈米拓撲）、及不含缺陷上，具有嚴苛的要求。
為了在磊晶反應器中磊晶塗佈半導體晶圓，使沉積氣體通過磊晶反應器，從而使物質磊晶沉積在半導體晶圓的表面上。然而，除了沉積在半導體晶圓上之外，該物質亦沉積在磊晶反應器的內部。因此，通常需要不時地從磊晶反應器的表面上移除殘渣，這種殘渣在沉積期間會以不可控制的方式沉積在表面上。
DE 10 2005 045 339 A1揭露了（例如）一種用於磊晶塗佈半導體晶圓的方法，其中在一定次數的塗佈過程之後，於清潔過程中，使蝕刻氣體通過磊晶反應器，該磊晶反應器至少部分地不含不需要的沉積物。
根據DE 10 2005 045 339 A1的教導，在塗佈過程之前，第一步先用氫氣進行預處理，第二步再用氫氣和氯化氫進行蝕刻過程。在所述的第二步中，氫氣的氣體流速相對於第一步顯著地降低，例如降低至每分鐘10標準升　（10 slm）以下，從而使氯化氫的濃度相對高於氫氣。這使得半導體邊緣處的物質被加強移除，從而提高了磊晶塗佈晶圓的總體平坦度。
然而，在塗佈半導體晶圓時，各個半導體晶圓之間具有幾何學的變異。尤其是在塗層的邊緣區域有偏差，這對於經塗佈的半導體晶圓之品質是有害的。例如，邊緣區域因此不能使用，或者僅能用於對品質要求較低的應用中。
因此需要一種避免，或至少降低，經磊晶塗佈的半導體晶圓的幾何學變異之可能性。
本發明提出一種用於磊晶塗佈半導體晶圓的方法和一種半導體晶圓，該等方法及半導體晶圓具有如獨立項所述的特徵。附屬項和以下的說明則關於有利配置。
在本發明的內文中，半導體晶圓意指由半導體材料，例如：元素半導體（矽、鍺）、複合半導體（例如：鋁或鎵或其化合物（例如Si1-x Gex ，0＜x＜1；AlGaAs、AlGaInP等））所構成的晶圓，其係包含正面、背面、及圓周邊緣。邊緣通常由通過之前的研磨及蝕刻過程變平的兩個表面（即，所謂的小平面（facet）、及垂直於晶圓表面的圓周表面（即，所謂的頂點或鈍端）所構成。由半導體材料所構成之晶圓的正面，係定義為在隨後的訂製過程中施加所需微結構在其上的面。
半導體晶圓的邊緣區域為晶圓表面的環形表面，其外緣以邊緣為起點，且其厚度與晶圓的直徑相比非常小。
邊緣排除意指從頂點至晶圓中心之間所測量到的確定距離。邊緣排除通常與半導體晶圓的直徑無關。如果邊緣排除為（例如）2毫米，該邊緣排除還包括小於2毫米的部分邊緣區域，因為小平面區域也必須從該2毫米中扣除。
根據本發明的方法適用於在磊晶反應器中磊晶塗佈半導體晶圓，尤其是矽晶圓，較佳係具有[1 0 0]定向的矽晶圓。在這種情況下，半導體晶圓的磊晶塗佈，以簡化方式描述，包含以下步驟：1）將至少一個半導體晶圓置於磊晶反應器中的至少一個基座上；2）將反應器空間加熱至想要的溫度（逐漸提高溫度）；3）用氫氣吹洗反應器腔室（H2 烘烤（bake））；4）將氫氣-氯化氫混合物通入反應器腔室（蝕刻，HCl烘烤）；5）磊晶塗佈該至少一個半導體晶圓；6）冷卻該反應器腔室，並移除該至少一個半導體晶圓。
用氫氣清洗反應器腔室（即，所謂的H2 烘烤），是用於移除通常作為保護層存在於半導體晶圓上的自然氧化物層。通過隨後將氫氣-氯化氫混合物通入反應器腔室中（蝕刻，HCl烘烤，以下稱為蝕刻過程），位於反應器腔室中的至少一個半導體晶圓的表面，經由蝕刻而準備好用於磊晶塗佈。
在每次經過預定次數的塗佈過程之後，進行清潔過程（腔室蝕刻），其中使第二蝕刻氣體，較佳同樣是氯化氫，通過磊晶反應器。較佳地，可隨後使第二沉積氣體也通過磊晶反應器（腔室塗佈）。
舉例而言，三氯矽烷可作為沉積氣體，既用於至少一個半導體晶圓的磊晶塗佈，也用於清潔過程之後視情況進行的腔室塗佈。
根據本發明，對於相應塗佈過程之前的兩個或更多個蝕刻過程，個別對該兩個或更多個蝕刻過程設置至少一個影響蝕刻過程的變數。
已確認，可通過有目標地設置蝕刻過程的參數（即，影響蝕刻過程的變數），顯著影響由蝕刻過程產生的半導體晶圓的形狀（也就是表面拓撲）。對至少一個這種變數所提出的設置，可抵消對半導體晶圓的形狀具有顯著影響的各種效應。首先，這種有目標地設置可考慮到蝕刻過程之前半導體晶圓的不同形狀。其次，還可考慮到連續蝕刻過程的不同條件，該蝕刻過程係為了（例如）在居間的塗佈過程中，在磊晶反應器中所沉積之物質。
以這種方式，本發明可抵消(100)表面拓撲或晶圓厚度的所謂四重對稱性，所述四重對稱性特別是由於在邊緣區域具有[100]定向的半導體晶圓於塗佈期間異向性生長而產生的。單晶矽係以立體晶系描述。在立體晶系中產生3個旋轉對稱；(100)平面上的4重旋轉對稱，(110)平面上的2重旋轉對稱和(111)平面上的3重旋轉對稱。(100)平面繞著[100]軸的90o 旋轉（即，四分之一圈）會再次得到相同的晶體結構；本發明同樣適用於[110]和[111]定向所相應產生的2重及3重對稱。方括號之間表示的是方向的密勒指數。
在具有四重對稱性的表面上進行磊晶沉積的期間，在方向和上的90o 角（簡稱90o 方向）產生隆起，該隆起可通過在蝕刻過程中目標性設置至少一個變數而抵消。對於該四重對稱性的更詳盡描述，應參照附圖說明。
通過考慮這些影響，可以得到具有明顯更好的SEMI規格參數值（例如：ZDD（SEMI-M67）、SFQR （SEMI-M1）及ESFQR （SEMI-M67）及／或ROA （SEMI-M77））的半導體晶圓。尤其是，這些提高的值可在許多塗佈過程中重複實現。括弧之間表示的是相應的SEMI標準。
尤其是，所提出的方法可以在邊緣排除為至少2毫米，並且至少50個磁區具有每個至多40毫米之長度的情況下，得到ESFQR值小於9奈米的半導體晶圓，這在常規方法中是無法實現的。對於ESFQR值的詳細描述，應參照附圖說明。
發明人已認知到，可通過使用增加的HCl流速以目標性方式影響經磊晶塗佈的半導體晶圓的表面幾何。根據本發明，通過增加HCl流速，尤其是結合特定的蝕刻溫度、確定的氫氣流速、及相應的HCl烘烤時間，與內部晶圓表面相比，可以目標性方式降低晶圓邊緣處的蝕刻移除。
較佳地，在一個或多個磊晶塗佈過程之後，影響前個相應蝕刻過程的至少一個變數，相對於前個蝕刻過程被改變。這樣可考量隨後的蝕刻過程的不同條件，該不同條件係，例如，經由居間的塗佈過程期間在磊晶反應器中所沉積之物質而造成的。
特別是，在這種情況下，使各種塗佈材料（例如矽）沉積在半導體晶圓附近，或沉積在放置半導體晶圓於其上的基座附近。這首先導致在通過氣體時磊晶反應器中的流動條件改變。其次，在基座和其上所放置的半導體晶圓之間的溫度轉換，由於基座上的沉積物質而發生改變，這可導致磊晶沉積層產生不需要的邊緣下降，該邊緣下降影響參數ZDD、SFQR、ESFQR、ROA。
這可通過調整影響蝕刻過程的至少一個變數而抵消，該蝕刻過程係在塗佈過程之前。如果對每個蝕刻過程，改變或調整相應的一個或多個變數，這是特別較佳地，因為這樣可以達成最好的效益。然而，根據情況，也可能有利的是（例如）僅對每隔一個或每隔兩個之前的蝕刻過程改變該變數。
有利地，將下一個待塗佈的半導體晶圓的幾何尺寸納入考慮下，個別對相關的蝕刻過程設置至少一個影響蝕刻過程的變數。因此能考慮到蝕刻過程之前半導體晶圓的不同形狀。在這方面，（例如）通過目標性設置氣體流速及／或蝕刻過程的持續時間，可以實現在半導體表面的不同位置進行不同程度的移除。在實際的塗佈過程之前（例如通過合適的測量）所知的半導體晶圓形狀越準確，越可以有目標針對性方式設置或調整影響蝕刻過程的一個或多個變數。
適宜地是，影響蝕刻過程（其中，該蝕刻過程係在塗佈過程之前）的至少一個變數包括：第一蝕刻氣體的氣體流速、載氣的氣體流速、蝕刻過程中磊晶反應器中的溫度、蝕刻過程的持續時間、及／或半導體晶圓的旋轉速度。所述的所有變數都會影響蝕刻過程。
在這方面，（例如）蝕刻氣體的較高氣體流速可導致相對於邊緣處，較大地移除半導體晶圓的中心處。至於載體的氣體流速，則可以影響（例如）蝕刻氣體的濃度，這同樣可導致移除發生改變。在較低溫度下，蝕刻氣體與半導體晶圓發生反應的程度較低，這導致較少地移除。在蝕刻過程的持續時間較長的情況下，更多的物質自半導體晶圓上移除，且會移除更多基座上沉積的物質。而改變旋轉速度，可改變蝕刻氣體在半導體晶圓上作用的時間。當然，對於蝕刻過程而言，不需要改變所有的這些變數。僅改變這些變數中的一個或兩個通常已經足夠獲得半導體晶圓磊晶沉積所需的表面幾何，例如盡可能平坦的表面。
較佳地，相對於前個蝕刻過程，降低磊晶反應器中的溫度、及／或相對於前個蝕刻過程，增加蝕刻過程的持續時間。
在根據本發明的方法中，蝕刻期間的溫度對於邊緣處的蝕刻移除具有關鍵影響。通過相較於前個蝕刻過程降低磊晶反應器中的溫度，可使基座上的半導體晶圓的邊緣區域中的蝕刻移除，相較於前個蝕刻過程中半導體晶圓的邊緣區域中的蝕刻移除，也降低。
隨著每下一個的蝕刻過程，可以增加蝕刻持續時間（例如）每次1至5秒。這樣可特別有效地考慮到連續蝕刻過程的不同條件，因為通常隨著每次塗佈過程，半導體晶圓周邊所沉積的不需要的物質變得更多，這導致在塗佈期間更大的邊緣下降。在適合的氣體流速設置下，除了邊緣區域外，蝕刻過程持續的時間越長，越多的物質可從半導體晶圓的表面移除。
通過每次相對於前個蝕刻過程，降低磊晶反應器中的溫度及／或增加蝕刻過程的持續時間，可以補償以下事實：隨著半導體晶圓周圍區域中不需要的物質增加，較少的物質在塗佈過程中沉積在半導體晶圓的邊緣處。這是由於改變流過磊晶反應器之氣體的流動行為。
對於在蝕刻週期過程中，腔室蝕刻之後的半導體晶圓，根據本發明的方法可以系統性地補償所增加的邊緣下降。蝕刻週期包含腔室蝕刻及確定次數的磊晶沉積。在蝕刻週期內的沉積次數，或者直到下次腔室蝕刻前的沉積次數，係由磊晶沉積的總層厚度D決定。在每個磊晶沉積過程中，具有確定厚度d的磊晶層沉積在半導體晶圓上。在特定次數的沉積過程之後，單獨層厚度d的總和為總層厚度D。因此該蝕刻週期結束，並用另一個腔室蝕刻開始一個新的蝕刻週期。如果，（例如）一個蝕刻週期確定的總層厚度為D=60微米，且每次沉積厚度d=3微米的磊晶沉積層在相應半導體晶圓上，則在用下一次腔室蝕刻開始另一個蝕刻週期之前，可在一個蝕刻週期中磊晶塗佈20個晶圓。
在蝕刻週期期間，磊晶層的ZDD值從一半導體晶圓到下一半導體晶圓持續降低，即，在蝕刻週期中每個接續的晶圓具有不同的正面邊緣區域曲率。ZDD值降低的趨勢與沉積的層厚度d無關；然而，ZDD值由晶圓到晶圓的降低數值取決於磊晶沉積的層厚度d，其中在蝕刻週期內ZDD值從晶圓到晶圓的降低隨著層厚度d的增加而變大。
如果在蝕刻週期中（例如）20個半導體晶圓以（例如）層厚度d=2.75微米進行磊晶塗佈，並且在腔室蝕刻之後的第一個晶圓具有-5奈米的ZDD，那麼在由晶圓到晶圓之間ZDD的降低為1奈米的情況下，如不施用根據本發明的方法，該蝕刻週期中最後一個、或下一次腔室蝕刻之前的一個晶圓，具有-25奈米的ZDD。
在使用根據本發明的方法的情況下，根據SEMI M49方法以2毫米的邊緣排除來測量，半導體晶圓正面ZDD的變化被很大程度地降低，因而在蝕刻週期內ZDD僅出現輕微的變化。在具有25個半導體晶圓的蝕刻週期中，ZDD變化被降低至平均≤2奈米，而根據先前技術的標準過程（腔室蝕刻、半導體晶圓的蝕刻過程、磊晶塗佈），在其它條件都相同的情況下，（根據SEMI M49方法以2毫米的邊緣排除來測量）ZDD變化平均為18奈米。
當然上述特徵、以及以下所描述的特徵，在不偏離本發明的保護範圍的情況下，不僅可用於所述組合，也可用於其它組合或單獨使用。
基於圖式中的例示性實施態樣，對本發明進行舉例說明，以下並結合圖式對本發明進行描述。
第1圖例示性地顯示了可實施（例如）根據本發明之方法的磊晶反應器100的橫截面示意圖。基座110位於磊晶反應器100的中心，在該基座上可設置（即放置）待塗佈的半導體晶圓120（例如：矽晶圓）。在這種情況下，根據磊晶反應器的尺寸，半導體晶圓可具有（例如）至多450毫米的直徑。在這種情況下，基座110具有中心凹陷，使得半導體晶圓120（例如）僅在其邊緣的幾毫米的區域支撐在基座110上。
可使氣體通過磊晶反應器100，在本實施例中係由磊晶反應器100的左側開口到右側開口，如兩個箭頭所示。通過磊晶反應器100上方和下方的發熱裝置，例如，加熱燈130（其中一者作為例子而標有符號），可根據需要使通過磊晶反應器100的氣體和半導體晶圓升至所需溫度。
為了塗佈半導體晶圓120，可能使第一沉積氣體（例如：三氯矽烷）與氫氣混合，並通過磊晶反應器100。這種情況下，可（例如）根據所需磊晶沉積在半導體晶圓120上之層的厚度，來設置氣體流速、氣體通過的持續時間、及溫度。
有利地，在塗佈過程中，每次1-10微米，尤其是2-5微米的層沉積在至少一個半導體晶圓上。
通常磊晶層的理想的厚度為（例如）4微米。對於這樣的層，一般需要在約100秒持續時間內約15 slm的三氯矽烷氣體流速。另外，放置半導體晶圓120於其上的基座110，可沿如圖所示的軸以預定的旋轉速度旋轉。以這種方式可達成在半導體晶圓120上均勻沉積磊晶層。然而在塗佈過程中，不需要的物質也沉積在整個磊晶反應器中，尤其是在基座100上之半導體晶圓120周圍的區域中。
因此，為了清潔磊晶反應器100（即，為了移除或至少減少不需要的物質），在一定次數的塗佈過程之後，進行清潔過程（即，腔室蝕刻），其中，首先使第二蝕刻氣體（例如：氯化氫）通過磊晶反應器100。可以這種方式移除，或至少減少，在磊晶反應器100的內部的不需要之物質。
較佳地，在經過8至30次，尤其是每15至20次塗佈過程之後進行該清潔過程（腔室蝕刻）。根據所用的磊晶反應器，可選擇清潔過程的頻率以使得在所有塗佈過程中都能夠進行最佳的磊晶沉積。
在清潔過程中，磊晶反應器中沒有半導體晶圓。
之後，在清潔過程中，也可使第二沉積氣體（例如：三氯矽烷）通過磊晶反應器100，以在磊晶反應器100的內部沉積確定的材料層（例如：矽層）。該層係用於密封，以防止可能從磊晶反應器100的內部表面擴散的污染物，進入隨後待塗佈之半導體晶圓的磊晶層中。
第2圖係示意圖，顯示位在磊晶反應器100的基座110上之半導體晶圓120的一部分。磊晶沉積層121位於半導體晶圓120上。應注意的是，這裡顯示的相對尺寸關係不是真實的比例。
明顯地，磊晶層121的厚度在邊緣處降低（圖中的左邊）。原因在於，在半導體晶圓的塗佈期間，沉積氣體在半導體邊緣處的流動條件與在（例如）該半導體晶圓的表面上的流動條件是不同的。而且，在半導體晶圓120位於基座110的區域周圍有不需要的物質140。如之前解釋的，該物質140是在塗佈過程中沉積的。
在每次塗佈過程中放置新的半導體晶圓120在基座110上，然而，在未被半導體晶圓覆蓋的基座區域上的沉積物質140的厚度隨著每次塗佈過程而增加。該物質140的增加在第2圖中以虛線標示。沉積在基座上的物質140導致每次塗佈過程相對於前次塗佈過程，都發生溫度場（temperature field）改變，因為沉積的物質140會降低基座110的熱輻射。這導致隨著沉積過程次數的增加，基座110的溫度在半導體晶圓120的支撐點處降低，在半導體晶圓120的邊緣區域中的磊晶層121的邊緣下降增加，如第2圖中的虛線所示。而且，基座110上的半導體晶圓120也影響沉積氣體的流動條件。
在根據本發明之方法的一個較佳實施態樣中，（例如）在每次塗佈過程之前，在蝕刻過程中使第一蝕刻氣體（例如：氯化氫）與載氣（例如：氫氣）一起通過磊晶反應器100，使得半導體晶圓在塗佈過程之前以目標方式預處理。
有利地，將第一蝕刻氣體的氣體流速係設置為2 slm至5 slm之間的值，在蝕刻過程中除了第一蝕刻氣體之外另使用載氣，該載氣的氣體流速係設置為30 slm至110 slm，尤其是40 slm至70 slm之間的值，及／或在蝕刻過程中磊晶反應器中的溫度係設置為1050o C至1200o C之間的值。在蝕刻過程中，旋轉位於基座上的半導體晶圓，以確保蝕刻氣體與晶圓表面之間有均勻的接觸時間。較佳地，旋轉速度為20至60轉每分鐘（rpm）之間，尤其較佳地為30至50 rpm之間。
尤其是，較佳地蝕刻氣體的氣體流速為4 slm、載氣的氣體流速為50 slm，以達成特別平坦的表面。舉例而言，僅改變蝕刻過程的持續時間已足夠達成此目的。通過這些氣體流速可達成的是（例如），半導體晶圓中心的移除比邊緣處的移除多。這可以補償以下事實：由於半導體晶圓周圍的區域中不需要的物質，在沉積過程中較少的物質沉積在半導體晶圓的邊緣處。相較之下，在50 slm或更低的載氣氣體流速下，習用的0.9 slm至1.5 slm之間的蝕刻氣體流速導致半導體晶圓邊緣處更大的移除，或者導致晶圓上均勻的蝕刻移除。
有利的是，在腔室蝕刻之後的第一蝕刻過程中，將在塗佈過程之前之蝕刻過程的持續時間係設置為1至10秒之間的值。舉例而言，第一蝕刻過程可設置為3秒的值。然後每下一個蝕刻過程的持續時間可增加（例如）1至5秒。由此可重複達成半導體晶圓之平坦表面。
而且，（例如）可在每個塗佈過程之後，增加在下一次塗佈過程之前的蝕刻過程的持續時間。舉例而言，清潔過程之後的第一蝕刻過程的持續時間可設置為3秒，可對於每下一個蝕刻過程，每次增加1秒持續時間。以這種方式進一步增加半導體晶圓表面的中心區域，相對於晶圓邊緣的物質移除。因此可以抵消沉積在半導體晶圓邊緣處的物質的量，該量隨著每下一個塗佈過程而越來越小，該效果是由半導體晶圓120周圍區域中物質140的量增加所導致的。
在第3圖中，對於圖中一系列n個連續塗佈過程，以經塗佈半導體晶圓的邊緣下降差異Δ1 （以奈米／平方毫米表示）（以所謂ZDD的差異形式表示，該ZDD為描述邊緣區域之曲率的測量變數），相對於塗佈過程的次數n作圖。
在這種情況下，未根據本發明之方法塗佈的塗佈過程，其塗佈過程的值以空心方形表示，及根據本發明一個較佳實施態樣之方法塗佈（即，每次個別對之前的蝕刻過程設置蝕刻參數），其塗佈過程的值以實心方形表示。對於這裡顯示的根據本發明之方法的值，例如，第一蝕刻氣體的氣體流速係設置為4 slm，載氣的氣體流速係設置為50 slm。第一蝕刻過程之持續時間為（例如）3秒，在隨後每次的塗佈過程每次增加1秒的持續時間。
明顯地，在習用方法中（空心方形），從清潔過程之後的第一塗佈過程（圖左邊）至整個塗佈過程（至圖右邊），邊緣下降降低，因此具有明顯的變化。
相較之下，對於根據本發明之方法的值（實心方形），明顯地從清潔過程之後的第一塗佈過程（圖左邊）至整個塗佈過程（至圖右邊），邊緣下降相對固定，因此與不改變蝕刻過程的持續時間或者沒有蝕刻過程的情況相比，變化小得多。
第4圖係示意圖，以與第2圖類似的方式，顯示了磊晶反應器100的基座110上之半導體晶圓120的一部分。磊晶沉積層121位於半導體晶圓120上。這方面應注意的是，這裡顯示的相對尺寸關係不是真實的比例。
這裡顯示了半導體晶圓的兩個不同的橫截面視圖。左上邊緣處的虛線顯示了每次相對於半導體晶圓的晶體定向（例如：切口）穿過(100)晶體的（即，半導體晶圓的）4個90o 方向中的一個之截面，該4個90o 方向通常為0o 、90o 、180o 和270o 。由於晶體定向，在這些位置或者沿這些方向，比起其它區域，磊晶沉積層生長的程度更大。
左上邊緣處的實線顯示位於兩個90o 方向之間，尤其是45o 方向的截面。這種情況下，90o 方向之間的區域構成了半導體晶圓的最大部分。大的邊緣下降通常發生在這裡，亦示於第2圖中。
第5圖中，對於圖中一系列連續塗佈過程，以經塗佈半導體晶圓的90o 和45o 方向之間的邊緣下降差異Δ2 （以奈米／平方毫米表示）（以所謂ZDD的差異形式表示，該ZDD為描述邊緣區域之曲率的測量變數），相對於各個塗佈過程之前的相應蝕刻過程之持續時間Δt作圖。所顯示的值對應根據本發明的兩個不同較佳實施態樣。
在這種情況下，實心方形顯示的是以下塗佈過程的值：在該塗佈過程之前的蝕刻過程中，第一蝕刻氣體的氣體流速係設置為5 slm，載氣的氣體流速係設置為50 slm；而空心方形顯示的是以下塗佈過程的值：在該塗佈過程之前的蝕刻過程中，第一蝕刻氣體的氣體流速係設置為4 slm，載氣的氣體流速係設置為50 slm。在這兩種方法中，進行第一蝕刻過程的持續時間Δt為3秒，隨後在每次蝕刻過程每次增加1秒的持續時間Δt。
明顯地，90o 和45o 方向之間的邊緣下降差異Δ2 首先隨著蝕刻過程的持續時間Δt增加而變小，其次相較於5 slm的氣體流速，4 slm的第一蝕刻氣體之氣體流速的邊緣下降差異Δ2 較小。這顯示通過適當地設置第一蝕刻氣體的氣體流速及／或蝕刻過程的持續時間，可達成90o 和45o 方向之間非常小的邊緣下降差異Δ2 ，進而得到半導體晶圓的非常平滑之表面。90o 和45o 方向之間的邊緣下降差異Δ2 描述的是(100)平面上，對於參數（例如）ZDD、SFQR、ESFQR、ROA的四重旋轉對稱性的各向異性，簡稱4重對稱性；一般而言，Δ2 對於在90o 和45o 的ZDD值最大。
通過根據本發明之方法可以目標方式實現在邊緣處進行比在晶圓中心處較低程度的蝕刻，和顯著降低所謂的4重對稱性，因此通過根據本發明之方法生產的經磊晶塗佈半導體晶圓在正面，尤其是在邊緣區域處，具有非常好的幾何值。
第6圖係示意圖，顯示半導體晶圓120表面之邊緣區域的一部分。這種半導體晶圓的所謂的ESFQR值將參照本圖進行簡單描述。
如前所述，這裡的ESFQR代表「參照正面之邊緣區域最小平方／範圍（Edge site Front surface-referenced least squares/Range）」，其值表示半導體晶圓的平坦度。尤其是，因此結合一個表面與平整參照表面的正偏差和負偏差。
在這種情況下，通常ESFQR值係對於半導體晶圓的邊緣區域指明，如作為第6圖中的一部分所能看到的。在這種情況下，測定ESFQR值時，不考慮半導體晶圓外緣的邊緣排除R1 。而且，在一定數量的磁區125上測定ESFQR，該磁區通常在半導體晶圓的邊緣處以環形方式連在一起（沒有邊緣排除）。這種情況下使用該磁區徑向的特定長度R2 。
根據本發明的經磊晶塗佈半導體晶圓，尤其是矽晶圓，根據SEMI M49方法來測量，在邊緣排除為至少2毫米及至少50個磁區具有每個至多40毫米之長度的情況下，具有小於9奈米的ESFQR值。
根據本發明的經磊晶塗佈半導體晶圓的最大ESFQR值小於9奈米，主要是因在磊晶塗佈之前，由半導體材料構成之晶圓的正面的4重對稱性降低（由於根據本發明之方法）。由於根據本發明之方法，在晶圓邊緣處的90o 方向上，比起兩個90o 方向之間的方向，尤其是45o 方向上，進行更多的蝕刻；因此，在晶圓的90o 方向上，與兩個90o 之間的方向上相比，蝕刻出凹坑。另外，以根據本發明之方法，在晶圓的中心處比在邊緣處實現更高的蝕刻移除。
在90o 方向上的凹坑及在晶圓中心更高的蝕刻移除，使得相對於磊晶之前根據先前技術蝕刻的晶圓，能夠顯著降低經磊晶塗佈晶圓的4重對稱性。
表1顯示了根據本發明的方法生產的經磊晶塗佈矽晶圓之4重對稱性的降低。這種情況下，該4重對稱性指明為在90o 方向上ZDD值與在兩個90o 方向之間的方向上，尤其是45o 方向上， ZDD值的差異。每個邊緣排除為2毫米，以及磊晶沉積層的厚度為3微米。
表1：在邊緣排除為2毫米的情況下，通過根據本發明之方法影響在90o 和45o 方向之間的ZDD差異（4重對稱性）的實例，磊晶沉積層的厚度：3微米
在表1的最後一個實施例中，通過根據本發明之方法生產的半導體晶圓具有負的4重對稱性。在負的4重對稱性的情況下，90o 方向的ZDD值比45o 方向的ZDD值低，使得所得之ZDD值為負的。
根據本發明的經磊晶塗佈半導體晶圓可（例如）通過根據本發明之方法來生產。由於其小於9奈米的低最大ESFQR值，該半導體晶圓尤其適用於半導體行業，尤其適用於製造大規模積體電子元件（例如：微處理器或存儲晶片），因為現代微電子技術對起始材料在（例如）平坦度、邊緣幾何、及厚度分佈上具有嚴苛的要求。
100‧‧‧磊晶反應器
110‧‧‧基座
120‧‧‧半導體晶圓
121‧‧‧層
125‧‧‧磁區
130‧‧‧加熱燈
140‧‧‧物質。
第1圖係示意圖，顯示可實施根據本發明之方法的磊晶反應器。
第2圖係示意圖，顯示磊晶反應器之基座上的經塗佈半導體晶圓之一部分。
第3圖係曲線圖，顯示對於一系列由矽構成的半導體晶圓，在未使用本發明之方法塗佈，與經本發明的一個較佳實施態樣之方法塗佈下，在經過相應的塗佈過程之前和之後邊緣下降的差異Δ1 。
第4圖係示意圖，顯示磊晶反應器之基座上的經塗佈半導體晶圓之一部分，在兩個不同角度上的橫截面。
第5圖係曲線圖，顯示對於一系列由矽構成的半導體晶圓，根據本發明的兩個不同較佳實施態樣之方法所塗佈後，在90o 方向()及中間方向，尤其是45o 方向()之間的差異Δ2 。
第6圖係示意圖，顯示半導體晶圓邊緣區域之表面的一部分。
第7圖係示意圖，其中第7a圖顯示邊緣排除（EE）的定義、第7b圖顯示SFQR和ESFQR值的測定、及第7c圖顯示ZDD值的測定，其中。

Claims (16)

  1. 一種用於在一磊晶反應器(100)中使用一磊晶沉積層(121)塗佈半導體晶圓(120)的方法，其中在塗佈過程中，將至少一個半導體晶圓(120)設置在該磊晶反應器(100)中的一相應基座(110)上，並使用於塗佈該至少一個半導體晶圓(120)的一第一沉積氣體通過該磊晶反應器(100)，其中在每次塗佈過程之前先進行一蝕刻過程，在該蝕刻過程中使一第一蝕刻氣體和一載氣通過該磊晶反應器(100)，並且其中，在每次進行預定次數的塗佈過程之後進行一清潔過程，在該清潔過程中使一第二蝕刻氣體、及隨後的第二沉積氣體通過該磊晶反應器(100)，其中，對於相應塗佈過程之前的兩個或更多個蝕刻過程，個別對該兩個或更多個的蝕刻過程設置至少一個影響蝕刻過程的變數。
  2. 如請求項1所述之方法，其中每次在一個或多個塗佈過程之後的兩個連續清潔過程之間，對於一蝕刻過程相對於前個蝕刻過程，改變至少一個影響蝕刻過程的變數。
  3. 如請求項1或2所述之方法，其中將下一個待塗佈之半導體晶圓(120)的幾何尺寸納入考慮下，個別對該兩個或更多個的蝕刻過程設置至少一個影響蝕刻的變數。
  4. 如請求項1或2所述之方法，其中該至少一個影響蝕刻過程的變數係包括：第一蝕刻氣體的氣體流速、載氣的氣體流速、蝕刻過程中磊晶反應器(100)中的溫度、蝕刻過程的持續時間、及/或半導體晶圓的旋轉速度。
  5. 如請求項4所述之方法，其中該磊晶反應器中的溫度相對於前個蝕刻過程係降低的、及/或該蝕刻過程的持續時間相對於前個蝕刻過程係增加的。
  6. 如請求項4所述之方法，其中該第一蝕刻氣體的氣體流速係設置為每分鐘2至5標準升(2至5slm)之間的值，在蝕刻過程中除了該第一蝕刻氣體之外所使用的其它氣體的氣體流速係設置為30至110slm之間的值，及/或在蝕刻過程中該磊晶反應器(100)中的溫度係設置為1050至1200℃之間的值。
  7. 如請求項4所述之方法，其中在清潔過程之後的該第一蝕刻過程中，該蝕刻過程的持續時間係設置為1至10秒之間的值。
  8. 如請求項1或2所述之方法，其中在每次蝕刻過程之前，更使氫氣通過磊晶反應器(100)以進行預處理。
  9. 如請求項1或2所述之方法，其中在每8至30次塗佈過程之後，進行該清潔過程。
  10. 如請求項1或2所述之方法，其中氯化氫係用作第一蝕刻氣體及/或第二蝕刻氣體。
  11. 如請求項1或2所述之方法，其中在每一次塗佈過程中，在該至少一個半導體晶圓(120)上沉積1至10微米之間的層(121)。
  12. 如請求項1或2所述之方法，其中矽晶圓係用作半導體晶圓(120)。
  13. 如請求項1或2所述之方法，其中氫氣係用作載氣。
  14. 如請求項1或2所述之方法，其中三氯矽烷係用作第一沉積氣體及/或第二沉積氣體。
  15. 一種如請求項1所述之方法製得的經磊晶塗佈的半導體晶圓(120)，在邊緣排除(R1)為至少2毫米，並且至少50個磁區(125)具有每個至多40毫米之長度(R2)的情況下，其係具有小於9奈米的ESFQR值。
  16. 一種如請求項1所述之方法製得的經磊晶塗佈的半導體晶圓(120)，其中在25個單元的生產週期中，在邊緣排除(R1)為至少2毫米的情況下，ZDD值的變異
    Figure TWI625781B_C0001
    2奈米。
TW105141555A 2015-12-17 2016-12-15 磊晶塗佈半導體晶圓的方法和半導體晶圓 TWI625781B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??102015225663.4 2015-12-17
DE102015225663.4A DE102015225663A1 (de) 2015-12-17 2015-12-17 Verfahren zum epitaktischen Beschichten von Halbleiterscheiben und Halbleiterscheibe

Publications (2)

Publication Number Publication Date
TW201724248A TW201724248A (zh) 2017-07-01
TWI625781B true TWI625781B (zh) 2018-06-01

Family

ID=57543031

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105141555A TWI625781B (zh) 2015-12-17 2016-12-15 磊晶塗佈半導體晶圓的方法和半導體晶圓

Country Status (9)

Country Link
US (1) US10961638B2 (zh)
EP (1) EP3390698B1 (zh)
JP (1) JP6697558B2 (zh)
KR (1) KR102210290B1 (zh)
CN (1) CN108474133B (zh)
DE (1) DE102015225663A1 (zh)
SG (1) SG11201803914QA (zh)
TW (1) TWI625781B (zh)
WO (1) WO2017102597A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692557B (zh) * 2018-01-11 2020-05-01 德商世創電子材料公司 具有磊晶層的半導體晶圓

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016210203B3 (de) * 2016-06-09 2017-08-31 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe, Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Halbleiterscheibe mit epitaktischer Schicht
CN110189991A (zh) * 2019-04-30 2019-08-30 上海新昇半导体科技有限公司 一种外延片的制造方法
CN111893567B (zh) * 2020-07-03 2022-02-22 北京北方华创微电子装备有限公司 气相沉积腔室
JP7342815B2 (ja) * 2020-07-30 2023-09-12 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
CN112164649A (zh) * 2020-09-28 2021-01-01 长江存储科技有限责任公司 半导体结构的刻蚀方法
EP4075488B1 (de) 2021-04-13 2024-02-28 Siltronic AG Verfahren zum herstellen von halbleiterscheiben mit aus der gasphase abgeschiedener epitaktischer schicht in einer abscheidekammer
EP4074861A1 (de) 2021-04-13 2022-10-19 Siltronic AG Verfahren zum herstellen von halbleiterscheiben mit aus der gasphase abgeschiedener epitaktischer schicht in einer abscheidekammer
CN115198352B (zh) * 2022-08-24 2024-03-26 西安奕斯伟材料科技股份有限公司 一种外延生长方法及外延晶圆

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200532052A (en) * 2004-03-26 2005-10-01 Taiwan Semiconductor Mfg Post-cleaning chamber seasoning method
TW201232616A (en) * 2010-11-15 2012-08-01 Sumco Corp Method of producing epitaxial wafer and the epitaxial wafer
TW201338021A (zh) * 2007-01-31 2013-09-16 Applied Materials Inc 選擇性磊晶製程控制

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7812388A (nl) 1978-12-21 1980-06-24 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd met behulp van de werkwijze.
JP3908112B2 (ja) * 2002-07-29 2007-04-25 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 サセプタ、エピタキシャルウェーハ製造装置及びエピタキシャルウェーハ製造方法
DE10302611B4 (de) * 2003-01-23 2011-07-07 Siltronic AG, 81737 Polierte Halbleiterscheibe und Verfahren zu deren Herstellung und Anordnung bestehend aus einer Halbleiterscheibe und einem Schild
DE102005045339B4 (de) * 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102005045338B4 (de) * 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
US20090162997A1 (en) * 2007-12-21 2009-06-25 Deacon Thomas E Thin diamond like coating for semiconductor processing equipment
JP5151674B2 (ja) * 2008-05-19 2013-02-27 信越半導体株式会社 エピタキシャルウエーハの製造方法
DE102009004557B4 (de) 2009-01-14 2018-03-08 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102009022224B4 (de) * 2009-05-20 2012-09-13 Siltronic Ag Verfahren zur Herstellung von epitaxierten Siliciumscheiben
US9011599B2 (en) * 2010-07-14 2015-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of temperature determination for deposition reactors
US20170244006A1 (en) * 2014-09-19 2017-08-24 Applied Materials, Inc. Parallel plate inline substrate processing tool
DE102015205719B4 (de) * 2015-03-30 2022-08-18 Siltronic Ag Verfahren zum Beschichten von Halbleiterscheiben

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200532052A (en) * 2004-03-26 2005-10-01 Taiwan Semiconductor Mfg Post-cleaning chamber seasoning method
TW201338021A (zh) * 2007-01-31 2013-09-16 Applied Materials Inc 選擇性磊晶製程控制
TW201232616A (en) * 2010-11-15 2012-08-01 Sumco Corp Method of producing epitaxial wafer and the epitaxial wafer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692557B (zh) * 2018-01-11 2020-05-01 德商世創電子材料公司 具有磊晶層的半導體晶圓

Also Published As

Publication number Publication date
EP3390698B1 (de) 2021-02-03
KR102210290B1 (ko) 2021-02-01
EP3390698A1 (de) 2018-10-24
JP6697558B2 (ja) 2020-05-20
US10961638B2 (en) 2021-03-30
CN108474133B (zh) 2022-01-14
US20180363165A1 (en) 2018-12-20
WO2017102597A1 (de) 2017-06-22
CN108474133A (zh) 2018-08-31
JP2019504486A (ja) 2019-02-14
KR20180087392A (ko) 2018-08-01
TW201724248A (zh) 2017-07-01
DE102015225663A1 (de) 2017-06-22
SG11201803914QA (en) 2018-06-28

Similar Documents

Publication Publication Date Title
TWI625781B (zh) 磊晶塗佈半導體晶圓的方法和半導體晶圓
TWI424476B (zh) 磊晶塗覆的矽晶圓及製造磊晶塗覆的矽晶圓的方法
TWI404125B (zh) 製造經磊晶塗覆之矽晶圓的方法
TWI420003B (zh) 經磊晶塗覆的矽晶圓的製造方法
JP5834632B2 (ja) サセプタ、該サセプタを用いた気相成長装置およびエピタキシャルウェーハの製造方法
TWI419255B (zh) Epitaxial growth
TWI445053B (zh) Epitaxy growth method
KR20060131921A (ko) 서셉터
TW201913873A (zh) 晶座、磊晶成長裝置、磊晶矽晶圓的製造方法以及磊晶矽晶圓
WO2010035409A1 (ja) シリコンエピタキシャルウェーハの製造方法
JP2010040574A (ja) エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
TWI597778B (zh) 半導體晶圓的塗覆方法
JP4888242B2 (ja) シリコンエピタキシャルウェーハの製造方法
CN108447772A (zh) 一种coolmos用硅外延片的制造方法
TWI676718B (zh) 用於加工半導體晶圓的方法、控制系統及工廠
JP7151664B2 (ja) エピタキシャルウェーハの製造方法
JP5942939B2 (ja) エピタキシャルウェーハの製造方法
JP2019117857A (ja) エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
JP5206613B2 (ja) エピタキシャルウェーハ用サセプタ、およびその製造方法、並びにそれを用いたエピタキシャル成長装置
JP6841359B1 (ja) シリコンエピタキシャルウェーハ製造用サセプタの製造方法及びシリコンエピタキシャルウェーハの製造方法
JPH08250430A (ja) 単結晶薄膜の製造方法
JP2011060979A (ja) エピタキシャルウェーハの製造方法
JP6347330B2 (ja) エピタキシャルウェーハの製造方法
JP2009272465A (ja) シリコンウェーハ及びエピタキシャル基板の製造方法。
JP2007180417A (ja) 半導体基板製造方法