JP6697558B2 - 半導体ウェハをエピタキシャル被覆するための方法 - Google Patents

半導体ウェハをエピタキシャル被覆するための方法 Download PDF

Info

Publication number
JP6697558B2
JP6697558B2 JP2018530582A JP2018530582A JP6697558B2 JP 6697558 B2 JP6697558 B2 JP 6697558B2 JP 2018530582 A JP2018530582 A JP 2018530582A JP 2018530582 A JP2018530582 A JP 2018530582A JP 6697558 B2 JP6697558 B2 JP 6697558B2
Authority
JP
Japan
Prior art keywords
etching
gas
semiconductor wafer
coating
etching process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018530582A
Other languages
English (en)
Other versions
JP2019504486A (ja
Inventor
ハーガー，クリスチャン
マイ，カタリーナ
ベーバー，クリストフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of JP2019504486A publication Critical patent/JP2019504486A/ja
Application granted granted Critical
Publication of JP6697558B2 publication Critical patent/JP6697558B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/14—Feed and outlet means for the gases; Modifying the flow of the reactive gases
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0236—Pretreatment of the material to be coated by cleaning or etching by etching with a reactive gas
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4405—Cleaning of reactor or parts inside the reactor by using reactive gases
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/08—Reaction chambers; Selection of materials therefor
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/12—Substrate holders or susceptors
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C30B25/165—Controlling or regulating the flow of the reactive gases
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

説明
本発明は、半導体ウェハをエピタキシ反応炉内でエピタキシャル堆積層で被覆するための方法、および半導体ウェハに関する。
先行技術
エピタキシャル被覆された半導体ウェハ、特にシリコンウェハは、たとえば半導体産業での使用に、特にたとえばマイクロプロセッサまたはメモリチップなどの大規模集積電子部品の製作に適している。現代の超小型電子技術には、グローバル平坦度およびローカル平坦度、エッジジオメトリ、厚み分布、片面基準のローカル平坦度（いわゆるナノトポロジ）、および無欠陥からなる非常に厳しい要求がある出発物質（いわゆる基板）が必要である。
半導体ウェハをエピタキシ反応炉内でエピタキシャル被覆するために、堆積ガスがエピタキシ反応炉内に通される。この結果、材料が半導体ウェハの表面上にエピタキシャル堆積する。しかし、材料は、半導体ウェハ上に堆積するのに加えて、エピタキシ反応炉の内部にも堆積する。したがって、堆積時に上記表面に制御不可能に積もったそのような残留物を、エピタキシ反応炉内の表面から時折除去することが通常必要である。
ドイツ特許出願公開第１０ ２００５ ０４５ ３３９ Ａ１号は、たとえば半導体ウェハをエピタキシャル被覆するための方法を開示している。当該方法では、特定数の被覆処理の後、エッチングガスがエピタキシ反応炉内に通される洗浄処理において、不必要に堆積した材料がエピタキシ反応炉から少なくとも部分的に取除かれる。
ドイツ特許出願公開第１０ ２００５ ０４５ ３３９ Ａ１号の教示に従うと、被覆処理の前に、水素を用いる前処理が第１のステップで実行され、水素および塩化水素を用いるエッチング処理が第２のステップで実行される。上記第２のステップでは、水素のガス流量を第１のステップに対して大幅に、たとえば１０ｓｌｍ（標準リットル／分）未満に低下させる。この結果、塩化水素の濃度が水素に対して高くなる。これによって半導体ウェハのエッジにおける材料の除去が増加する。この結果、ひいてはエピタキシャル被覆ウェハの改良されたグローバル平坦度が達成される。
しかし、半導体ウェハを被覆する際、個々の半導体ウェハ同士の間でジオメトリの変動がやはり起こる。特に被覆のエッジ領域において偏差があり、これは被覆された半導体ウェハの品質にとって好ましくない。例として、エッジ領域はこのため使用不可能であるか、または品質要求が低い用途にしか使用できない。
したがって、エピタキシャル被覆された半導体ウェハのジオメトリの変動を回避または少なくとも減少させる可能性を指定することが望ましい。
発明の開示
本発明は、独立特許請求項の特徴を有する半導体ウェハをエピタキシャル被覆するための方法および半導体ウェハを提案する。従属請求項および以下の説明は有利な構成に関する。
本発明の文脈において、半導体ウェハとは、たとえば、元素半導体（シリコン、ゲルマニウム）、化合物半導体（たとえばアルミニウムもしくはガリウム）またはそれらの化合物（たとえばＳｉ１−ｘＧｅｘ、０＜ｘ＜１；ＡｌＧａＡｓ、ＡｌＧａＩｎＰ等）などの半導体材料からなり、前側および後側および周縁エッジを含むウェハを意味すると理解される。エッジは一般的に、先の研削およびエッチング処理によって平坦化された２つの面（いわゆる小面）、およびウェハ表面に垂直な周縁面（いわゆる頂点またはブラント（blunt））で構成される。半導体材料からなるウェハの前側は定義上、その後の顧客プロセスにおいて所望の微細構造が適用される側である。
半導体ウェハのエッジ領域は、ウェハ表面上の環状面であり、その外側エッジはエッジの始まりに対応し、その厚みはウェハの直径と比較して非常に小さい。
エッジ除外は、ウェハの頂点から中心に向かって測定される規定距離を意味すると理解される。エッジ除外は一般的に半導体ウェハの直径に依存していない。しかし、エッジ除外がたとえば２ｍｍである場合は、小面の領域もその２ｍｍから引かなければならないため、エッジ除外は２ｍｍよりも小さいエッジ領域の部分も覆う。
発明の利点
本発明に係る方法は、半導体ウェハ、特にシリコンウェハ、好ましくは［１ ０ ０］方位を有するシリコンウェハをエピタキシ反応炉内でエピタキシャル被覆するのに適している。この場合、半導体ウェハのエピタキシャル被覆は、簡略化して説明すると、以下のステップ：１）少なくとも１つの半導体ウェハを、エピタキシ反応炉内に位置する少なくとも１つのサセプタの上に置くステップと、２）反応炉空間を所望の温度に加熱するステップ（ランピング）と、３）反応炉チャンバを水素でパージするステップ（Ｈ2ベーク）と、４）水素−塩化水素の混合物を反応炉チャンバに導入するステップ（エッチ、ＨＣｌベーク）と、５）少なくとも１つの半導体ウェハをエピタキシャル被覆するステップと、６）反応炉チャンバを冷却して少なくとも１つの半導体ウェハを取出すステップとを含む。
反応炉チャンバを水素でパージすること（いわゆるＨ2ベーク）は、半導体ウェハ上の保護層として存在することが多い固有の酸化層を除去する役割を果たす。その後に水素−塩化水素の混合物を反応炉チャンバに導入する（エッチ、ＨＣｌベーク、以下エッチング処理と称する）ことによって、反応炉チャンバ内に位置する少なくとも１つの半導体ウェハの表面が、エッチングによってエピタキシャル被覆の準備ができた状態になる。
第２のエッチングガス、好ましくは同様に塩化水素がエピタキシ反応炉内に通される洗浄処理（チャンバエッチング）が、各場合において、予め規定可能な数の被覆処理の後に実行される。好ましくは、その後に第２の堆積ガスもエピタキシ反応炉内に通され得る（チャンバ被覆）。
少なくとも１つの半導体ウェハのエピタキシャル被覆、および任意に洗浄処理に続くチャンバ被覆の双方のための堆積ガスとして、たとえばトリクロロシランが用いられ得る。
本発明によると、次に、それぞれの被覆処理の前の２つ以上のエッチング処理について、エッチング処理に影響を及ぼす少なくとも１つの変数が、関連のエッチング処理について個別に設定される。
ここで、半導体ウェハの形状、すなわちエッチング処理の結果として生じる表面トポロジは、エッチング処理のパラメータ、すなわちエッチング処理に影響を及ぼす変数の標的設定によってかなり影響を受け得ることが認められている。少なくとも１つのそのような変数の提案される設定は、半導体ウェハの形状にかなりの影響を有するさまざまな効果を打ち消すことができる。まず、エッチング処理の前の半導体ウェハの異なる形状が、そのような標的設定によって考慮に入れられ得る。次に、たとえば中間の被覆処理においてエピタキシ反応炉内の材料の堆積によってもたらされる連続するエッチング処理のさまざまな条件も考慮に入れられ得る。
このように、本発明はとりわけ、特にエッジ領域内に［１００］方位を有する半導体ウェハの被覆時に異方性成長の結果として生じる、（１００）面トポロジまたはウェハ厚みのいわゆる４回対称を打ち消すことができる。単結晶シリコンは立方晶系によって説明される。立方晶系では、３回転対称が、すなわち、（１００）面に関する４回回転対称、（１１０）面に対する２回回転対称、および（１１１）面に対する３回対称が生じる。（１００）面の９０°の回転、すなわち［１００］軸を中心とする完全な回転の４分の１によって同一の結晶構造が再び得られ、すなわち２回および３回対称が［１１０］および［１１１］方位について対応して生じる。本発明はこれにも同様に適用可能である。角括弧内には方向のミラー指数を示している。
４回対称を有する表面上へのエピタキシャル堆積の際、９０°方向角
Figure 0006697558
（略して９０°方向）の場合に上昇が生じる。この上昇は、エッチング処理時の少なくとも１つの変数の標的設定によって打ち消すことができる。この４回対称のより詳細な説明については、ここで図面の説明を参照すべきである。
これらの効果を考慮することによって、ＺＤＤ（ＳＥＭＩ−Ｍ６７）、ＳＦＱＲ（ＳＥＭＩ−Ｍ１）およびＥＳＦＱＲ（ＳＥＭＩ−Ｍ６７）および／またはＲＯＡ（ＳＥＭＩ−Ｍ７７）などのＳＥＭＩ仕様パラメータについて著しく良好な値を有する半導体ウェハを製造することができる。特に、これらの改良値は多くの被覆処理で再現可能に達成され得る。括弧内にはそれぞれのＳＥＭＩ標準を示している。
特に、提案される方法によって、少なくとも２ｍｍのエッジ除外、および各場合において最大でも４０ｍｍの長さを有する少なくとも５０個の扇形と仮定すると、ＥＳＦＱＲ値が９ｎｍ未満の半導体ウェハを達成することができる。これは従来の方法では達成されなかった。ＥＳＦＱＲ値の詳細な説明については、ここで図面の説明を参照すべきである。
本発明者は、エピタキシャル被覆された半導体ウェハの表面ジオメトリは、増加したＨＣｌ流量の使用によって標的化された態様で影響を受け得ることを認識している。本発明によると、増加したＨＣｌ流量を、特に特定のエッチング温度、および規定された水素ガス流量、およびＨＣｌベークの対応期間と組合せることによって、ウェハのエッジにおけるエッチング除去を、内側ウェハ表面と比較して標的化された態様で減少させることができる。
好ましくは、１つのまたは複数のエピタキシャル被覆処理の後、それぞれの前のエッチング処理に影響を及ぼす少なくとも１つの変数が、前のエッチング処理に対して変更される。たとえば中間の被覆処理時にエピタキシ反応炉内の材料の堆積によってもたらされるその後のエッチング処理のさまざまな条件は、このように考慮に入れられ得る。
特に、この場合、各被覆処理によって、たとえばシリコンなどの材料が、半導体ウェハの近傍に、または半導体ウェハがその上に配置されるサセプタの近傍に堆積される。これによってまず、ガスがエピタキシ反応炉内に通されると当該反応炉内の流れ条件が変更される。次に、サセプタ上の材料堆積の結果として、サセプタとサセプタを押さえ付ける半導体ウェハとの間の温度転移が変化する。これによって、エピタキシャル堆積層の場合は望ましくないエッジロールオフが生じ得る。このエッジロールオフは、パラメータＺＤＤ、ＳＦＱＲ、ＥＳＦＱＲ、ＲＯＡに影響を及ぼす。
これは、被覆処理の前のエッチング処理に影響を及ぼす少なくとも１つの変数を適合させることによって打ち消すことができる。ここで、単数または複数の対応する変数がエッチング処理ごとに変更または適合されることが特に好ましい。可能な限り最良の利点はこうして達成されるからである。しかし、状況に応じて、たとえば１つおきのまたは２つおきの前のエッチング処理ごとにのみ変数を変更することが便宜的である場合もある。
有利なことに、エッチング処理に影響を及ぼす少なくとも１つの変数は、被覆すべき次の半導体ウェハの幾何学的寸法を考慮して、関連のエッチング処理について個別に設定される。エッチング処理の前の半導体ウェハの異なる形状はこうして考慮に入れられ得る。この点に関して、たとえばガス流量の標的設定および／またはエッチング処理の期間の標的設定によって、半導体ウェハの表面の異なる位置で異なる程度まで除去を達成することができる。たとえば実際の被覆処理の前の適切な測定によって分かっている半導体ウェハの形状が正確であるほど、エッチング処理に影響を及ぼす単数または複数の変数が設定または適合され得る態様をより標的化することができる。
便宜的に、被覆処理の前のエッチング処理に影響を及ぼす少なくとも１つの変数は、第１のエッチングガスのガス流量、キャリアガスのガス流量、エッチング処理時のエピタキシ反応炉内の温度、エッチング処理の期間、および／または半導体ウェハの回転速度を含む。上述の変数はすべてエッチング処理に影響を及ぼす。
この点に関して、たとえば、エッチングガスのガス流量が高いほど、半導体ウェハのエッジに対して中央の除去を大きくすることができる。キャリアガスのガス流量を用いて、たとえばエッチングガスの濃度に影響を及ぼすことができ、これによって同様に除去を変更することができる。低温では、エッチングガスが半導体ウェハと反応する程度が低いため、除去は小さくなる。エッチング処理の期間が長いほど、より多くの材料が半導体ウェハから除去され、サセプタ上に堆積するより多くの材料が除去される。回転速度を変更することによって、エッチングガスが半導体ウェハに作用する期間を変更することができる。これらの変数の必ずしもすべてをエッチング処理のために変更する必要はないことは言うまでもない。たとえば半導体ウェハの可能な限り平坦な表面など、エピタキシャル堆積に所望される表面ジオメトリを得るには、これら変数のうちの１つまたは２つを変更するのみで十分である場合が多い。
好ましくは、エピタキシ反応炉内の温度は前のエッチング処理に対して低下し、および／またはエッチング処理の期間は前のエッチング処理に対して増加する。
本発明に係る方法では、エッチング処理時の温度はエッジにおけるエッチング除去に決定的な影響を有する。エピタキシ反応炉内の温度を前のエッチング処理と比較して低下させることによって、サセプタを押さえ付ける半導体ウェハのエッジ領域内のエッチング除去も、半導体ウェハのエッジ領域内のエッチング除去と比較して前のエッチング処理から減少する。
さらなるエッチング処理ごとのエッチング期間の増加は、たとえば各場合において１から５秒であり得る。連続するエッチング処理のさまざまな条件は、このように特に効果的に考慮に入れられ得る。一般的に、望ましくない堆積材料は半導体ウェハに沿って被覆処理ごとに増え、これによって被覆時のエッジロールオフが増加するためである。エッチング処理の持続期間が長いほど、ガス流量の適切な設定と仮定すると、エッジ領域を除いて、半導体ウェハの表面からより多くの材料を除去することができる。
各場合において前のエッチング処理に対してエピタキシ反応炉内の温度を低下させるおよび／またはエッチング処理の期間を増加させることによって、半導体ウェハの周囲の領域に望ましくない材料があるために被覆処理時に半導体ウェハのエッジに堆積する材料が減少するという事実を補償することができる。この最後の点は、エピタキシ反応炉の中を流れるガスの流れ挙動の変更に基づく。
本発明に係る方法によって、エッチングサイクルの過程でチャンバエッチングの後に半導体ウェハの場合にエッジロールオフが増加することを系統的に補償することができる。エッチングサイクルは、チャンバエッチングと、規定数のエピタキシャル堆積とを含む。エッチングサイクル内の、または次のチャンバエッチングまでの堆積回数は、合計でエピタキシャル堆積する全層厚Ｄによって定まる。各エピタキシャル堆積処理において、規定された厚みｄを有するエピタキシャル層が半導体ウェハ上に堆積される。特定数の堆積処理の後、個々の層厚ｄの合計は全層厚Ｄに対応する。こうしてエッチングサイクルが終了し、新たなエッチングサイクルがさらなるチャンバエッチングで開始する。たとえば、エッチングサイクルに規定される全層厚がＤ＝６０μｍであり、層厚ｄ＝３μｍがエピタキシャル堆積ごとにそれぞれの半導体ウェハ上に堆積される場合は、２０個のウェハをエッチングサイクルでエピタキシャル被覆することができ、その後、さらなるエッチングサイクルが次のチャンバエッチングで開始する。
エッチングサイクル中、エピタキシャル適用層のＺＤＤ値は半導体ウェハごとに連続的に減少し、すなわち、エッチングサイクル中のその後の各ウェハは前側エッジ領域の異なる曲率を有する。ＺＤＤ値の減少傾向は堆積層の厚みｄに依存していない。しかし、ウェハごとのＺＤＤ値の数値減少はエピタキシャル堆積層の厚みｄに依存しており、エッチングサイクル内のウェハごとのＺＤＤ値の減少も、層厚ｄが増加するにつれて同様に大きくなる。
エッチングサイクルにおいて、たとえば２０個の半導体ウェハが、たとえばｄ＝２．７５μｍの層厚でエピタキシャル被覆され、チャンバエッチングの後の第１のウェハのＺＤＤが−５ｎｍである場合は、このエッチングサイクル内のまたは次のチャンバエッチングの前の最後のウェハは、本発明に係る方法を適用しなければ、ウェハごとのＺＤＤの減少が１ｎｍであると仮定して、ＺＤＤは−２５ｎｍである。
本発明に係る方法を用いると、半導体ウェハの前側の、エッジ除外が２ｍｍでありＳＥＭＩ Ｍ４９法に従って測定されるＺＤＤの変動は、ＺＤＤの僅かな変動しかエッチングサイクル内で起こらないようなかなりの程度まで減少する。先行技術に従う標準的な処理（チャンバエッチング、半導体ウェハのエッチング処理、エピタキシャル被覆）の場合は、その他の点では同一の条件下のＺＤＤの変動（エッジ除外が２ｍｍでありＳＥＭＩ Ｍ４９法に従って測定される）は平均で１８ｎｍであるが、２５個の半導体ウェハを用いるエッチングサイクルの場合のＺＤＤの変動は平均で≦２ｎｍに減少する。
上述の特徴、および以下に説明する特徴は、本発明の範囲から逸脱することなく、それぞれ示される組合せにおいてだけでなく他の組合せにおいてもまたはそれら自体によっても使用可能であることは言うまでもない。
本発明を図中の例示的な実施形態に基づいて概略的に示し、図面を参照して以下に説明する。
図面の説明
本発明に係る方法が実行可能なエピタキシ反応炉を概略的に示す図である。 エピタキシ反応炉のサセプタ上の被覆された半導体ウェハの抜粋を概略的に示す図である。 １つの好ましい実施形態において本発明に係る方法に従って被覆された半導体ウェハと比較した、本発明に係る方法に従って被覆されていないシリコンからなる一連の半導体ウェハについて、それぞれの被覆処理の前後のエッジロールオフの差Δ1をダイアグラムで示す図である。 エピタキシ反応炉のサセプタ上の被覆された半導体ウェハからの抜粋を、２つの異なる角度における断面で概略的に示す図である。 ２つの異なる好ましい実施形態において本発明に係る方法に従って被覆されたシリコンからなる一連の半導体ウェハについて、９０°方向
Figure 0006697558
と、中間方向、特に４５°方向
Figure 0006697558
との差Δ2をダイアグラムで示す図である。
エッジ領域における半導体ウェハの表面からの抜粋を概略的に示す図である。 エッジ除外ＲＡの定義（ａ）、ＳＦＱＲの、およびＥＳＦＱＲ値の判定（ｂ）、ならびにＺＤＤ値の判定（ｃ）を概略的に示す図である。
図１は、たとえば本発明に係る方法を実行可能なエピタキシ反応炉１００を例として概略的に断面で示す。サセプタ１１０がエピタキシ反応炉１００の中央に位置しており、このサセプタの上に、被覆すべき半導体ウェハ１２０、たとえばシリコンウェハが配置され得、すなわち置かれ得る。この場合、エピタキシ反応炉のサイズに応じて、半導体ウェハは、たとえば最大で４５０ｍｍの直径を有し得る。この場合、サセプタ１１０は、半導体ウェハ１２０が上記半導体ウェハのエッジの数ミリメートルの領域においてのみサセプタ１１０を押さえ付けるように、中央の凹部を有する。
ガスが、２本の矢印によって示されるように、本例ではエピタキシ反応炉１００の左側の開口部から右側の開口部へとエピタキシ反応炉１００内に通され得る。熱発生手段、たとえばエピタキシ反応炉１００の上側および下側の加熱ランプ１３０（たとえばそのうちの１つに参照符号が付いている）によって、エピタキシ反応炉１００および半導体ウェハ内に通されたガスを必要に応じて所望の温度にすることができる。
半導体ウェハ１２０を被覆するために、水素が混合されている可能性がある第１の堆積ガス、たとえばトリクロロシランが次にエピタキシ反応炉１００内に通される。この場合、ガス流量、ガスを通す持続時間、および温度は、たとえば半導体ウェハ１２０上にエピタキシャル堆積すべき層の所望の厚みに応じて設定され得る。有利なことに、被覆処理では、各場合において、１から１０μｍの、特に２から５μｍの層が少なくとも１つの半導体ウェハ上に堆積される。
エピタキシャル層の所望の厚みは、たとえば４μｍであることが多い。そのような層には、約１００ｓの持続時間にわたって約１５ｓｌｍのトリクロロシランのガス流量が典型的に必要である。さらに、図に示されるように、半導体ウェハ１２０がその上に配置されたサセプタ１１０は、軸の周りを予め規定可能な回転速度で回転可能である。半導体ウェハ１２０上のエピタキシャル層の均一な堆積がこのように達成され得る。しかし、被覆処理時に、望ましくない材料もエピタキシ反応炉全体の内部に、特にサセプタ１１０上の半導体ウェハ１２０の周囲の領域に堆積する。
したがって、エピタキシ反応炉１００を洗浄するために、すなわち望ましくない材料を除去または少なくとも減少させるために、特定数の被覆処理の後、洗浄処理であるチャンバエッチングが実行される。チャンバエッチングでは、まず第２のエッチングガス、たとえば塩化水素がエピタキシ反応炉１００内に通される。エピタキシ反応炉１００の内部の望ましくない材料をこのように除去または少なくとも減少させることができる。
好ましくは、洗浄処理（チャンバエッチング）は、８から３０回の、特に各場合において１５から２０回の被覆処理の後に実行される。使用するエピタキシ反応炉に応じて、洗浄処理の頻度は、すべての被覆処理にわたって最適のエピタキシャル堆積を可能にするように選択され得る。
洗浄処理の間、エピタキシ反応炉内に位置している半導体ウェハはない。
その後、洗浄処理の文脈において、エピタキシ反応炉１００の内部にたとえばシリコンなどの材料の規定層を堆積するために、第２の堆積ガス、たとえばトリクロロシランもエピタキシ反応炉１００内に通され得る。上記層は、エピタキシ反応炉１００の内部の表面から拡散する可能性がある汚染物質が、その後に被覆すべき半導体ウェハ上のエピタキシャル層に入ることを防止するために、封止の役割を果たす。
図２は、エピタキシ反応炉１００のサセプタ１１０上の半導体ウェハ１２０からの抜粋を概略的に示す。エピタキシャル堆積層１２１が半導体ウェハ１２０上に位置している。なお、ここで互いに示される寸法の関係は縮尺通りではないことにここで留意すべきである。
ここで、エピタキシャル層１２１の厚みはエッジで（図の左側で）減少することが明らかである。この理由は、半導体ウェハの被覆時の堆積ガスの流れ条件にある。流れ条件は、たとえば上記半導体ウェハの表面上と比較して、半導体ウェハのエッジにおいて異なる。さらに、望ましくない材料１４０が、半導体ウェハ１２０がサセプタ１１０を押さえ付ける範囲の周囲の領域内に存在している。既に説明したように、上記材料１４０は被覆処理時に堆積する。
しかし、新たな半導体ウェハ１２０が次に被覆処理ごとにサセプタ１１０上に配置される間、半導体ウェハによって覆われないサセプタの領域上の堆積材料１４０の厚みは被覆処理ごとに増加する。この材料１４０の増加は図２の破線によって示されている。サセプタ上に堆積する材料１４０によって、被覆処理ごとに、前の被覆処理に対して温度場が変化する。サセプタ１１０の熱放射が堆積材料１４０によって減少するためである。この結果、堆積処理の回数が増加するにつれてサセプタ１１０の温度が半導体ウェハ１２０の押さえ付け点で減少し、図２の破線によって示されるように、半導体ウェハ１２０のエッジ領域内のエピタキシャル層１２１のエッジロールオフの増加が起こる。さらに、サセプタ１１０上の堆積物１２０も堆積ガスの流れ条件に影響を及ぼす。
本発明に係る方法の１つの好ましい実施形態では、次に、たとえば各被覆処理の前にエッチング処理において、被覆処理の前に半導体ウェハが標的化された態様で前処理されるように、第１のエッチングガス、たとえば塩化水素が、キャリアガス、たとえば水素とともにエピタキシ反応炉１００内に通される。
有利なことに、第１のエッチングガスのガス流量は２ｓｌｍから５ｓｌｍの値に設定され、エッチング処理において第１のエッチングガスに加えて用いられるキャリアガスのガス流量は３０ｓｌｍから１１０ｓｌｍ、特に４０ｓｌｍから７０ｓｌｍの値に設定され、および／またはエッチング処理時のエピタキシ反応炉内の温度は１０５０℃から１２００℃の値に設定される。エッチング処理時に、サセプタ上に位置決めされた半導体ウェハは、エッチングガスとウェハ表面との均一な接触時間を保証するために回転する。好ましくは、回転速度は２０から６０回転／分（ｒｐｍ）であり、特に好ましくは３０から５０ｒｐｍである。
特に、４ｓｌｍのエッチングガスのガス流量、および５０ｓｌｍのキャリアガスのガス流量が、特に平坦な面を達成するために好ましい。その場合は、たとえば、この目的のために、エッチング処理の期間の変更のみで十分である。これらのガス流量によって、たとえば、半導体ウェハの中央における除去がエッジにおける除去よりも高いことが達成され得る。これによって、半導体ウェハの周囲の領域内の望ましくない材料のために、被覆処理時に半導体ウェハのエッジに堆積する材料が減少するという事実を補償することができる。これと比較して、５０ｓｌｍ以下のキャリアガスのガス流量と仮定すると、従来用いられている０．９ｓｌｍから１．５ｓｌｍのエッチングガスのガス流量は、半導体ウェハのエッジにおける除去の増加、またはウェハ上の均質なエッチング除去につながる。
チャンバエッチング後の第１のエッチング処理において、被覆処理の前のエッチング処理の期間が１ｓから１０ｓの値に設定されると有利である。例として、第１のエッチング処理は３ｓの値に設定され得る。さらなるエッチング処理ごとに、当該期間は次にたとえば１から５秒増加し得る。半導体ウェハの平坦面がこうして再現可能に達成され得る。
さらに、次の被覆処理の前のエッチング処理の期間は次に、たとえば各被覆処理の後に増加し得る。例として、洗浄処理後の第１のエッチング処理の期間は３ｓに設定され得、当該期間はその後のエッチング処理ごとに各場合において１ｓ増加し得る。半導体ウェハのエッジに対するウェハの表面の中央領域（中央）の材料除去はこのようにさらに増加する。半導体ウェハのエッジに堆積する材料の量をこうして打ち消すことができる。上記材料の量はさらなる被覆処理ごとに小さくなり、この効果は半導体ウェハ１２０の周囲の領域内の材料１４０の量を増加させることによってもたらされる。
図３には、ダイアグラム内の一連のｎ回の連続する被覆処理について、ここで被覆すべき半導体ウェハのｎｍ／ｍｍ2で表わすエッジロールオフの差Δ1（エッジ領域の曲率を記述する測定変数である、いわゆるＺＤＤの差の形態で表現されている）が被覆処理の回数ｎに対してプロットされている。
この場合、本発明に係る方法に従って被覆されていない被覆処理についての値は白抜きの菱形によって表わされている。１つの好ましい実施形態において本発明に係る方法に従って被覆された、すなわち、各場合において前のエッチング処理において個別に設定されたエッチングパラメータを有する被覆処理についての値は黒塗りの菱形によって表わされている。ここに示すような本発明に係る方法に従った値の場合、たとえば、第1のエッチングガスのガス流量は４ｓｌｍに設定されており、キャリアガスのガス流量は５０ｓｌｍに設定されている。第１のエッチング処理はたとえば３ｓの期間で実行されており、その後の各エッチング処理は、各場合において１ｓ増加した期間で実行されている。
ここで、エッジロールオフは従来の方法（白抜きの菱形）では洗浄処理（図の左側）の後に被覆処理全体にわたって（図の右側に向かって）第１の被覆処理から減少し、したがって大幅な変動を有することが明らかである。
対照的に、本発明に係る方法の場合の値（黒塗りの菱形）については、エッジロールオフは洗浄処理（図の左側）の後に被覆処理全体にわたって（図の右側に向かって）第１の被覆処理から比較的一定であり、したがって、エッチング処理の期間が変更されない場合、またはエッチング処理がない場合の変動よりもかなり小さい変動を有することが明らかである。
図４は、図２と同様に、エピタキシ反応炉１００のサセプタ１１０上の半導体ウェハ１２０からの抜粋を概略的に示す。エピタキシャル堆積層１２１が半導体ウェハ１２０上に位置している。この点において、ここで互いに示される寸法の関係は縮尺通りではないことに留意すべきである。
ここでは半導体ウェハの２つの異なる断面図が示されている。左上エッジの破線は（１００）結晶の（すなわち半導体ウェハの）４つの９０°方向
Figure 0006697558
のうちの１つの中の断面図を示す。当該方向は一般的に、各場合において半導体ウェハ、たとえばノッチの結晶方位に対して０°、９０°、１８０°および２７０°の角度の場合に起こる。これらの位置またはこれらの方向において、エピタキシャル堆積層はその結晶方位のために、他の領域内よりも大きく成長する。
左上エッジの実線は、２つの９０°方向間に、特に４５°方向に存在する断面を示す。この場合、９０°方向間の領域は半導体ウェハの最大部分を構成する。図２にも示すように、ここでは大きいエッジロールオフが一般的に起こる。
図５には、ダイアグラム内の一連の連続する被覆処理について、ここで被覆すべき半導体ウェハの（図４に示すような）９０°方向と４５°方向との間のｎｍ／ｍｍ2で表わすエッジロールオフの差Δ2（エッジ領域の曲率を記述する測定変数である、いわゆるＺＤＤの差の形態で表現されている）が、それぞれの被覆処理の前のそれぞれのエッチング処理の期間Δtに対してプロットされている。示される値は、本発明に係る２つの異なる好ましい実施形態に対応する。
この場合、黒塗りの菱形は、被覆処理の前のエッチング処理において、第１のエッチングガスのガス流量が５ｓｌｍに設定され、キャリアガスのガス流量が５０ｓｌｍに設定された場合の被覆処理についての値を示す。白抜きの菱形は、被覆処理の前のエッチング処理において、第１のエッチングガスのガス流量が４ｓｌｍに設定され、キャリアガスのガス流量が５０ｓｌｍに設定された場合の被覆処理についての値を示す。双方の方法において、第１のエッチング処理は３ｓの期間Δｔで実行されており、その後の各エッチング処理は各場合において１ｓ増加した期間Δｔで実行されている。
ここで、９０°方向と４５°方向との間のエッジロールオフの差Δ2は、まず、エッチング処理の期間Δｔが増加するにつれて小さくなり、次に、第１のエッチングガスの５ｓｌｍのガス流量よりも４ｓｌｍのガス流量のときの方が小さいことが明らかである。これは、第１のエッチングガスのガス流量および／またはエッチング処理の期間の適切な設定によって、９０°方向と４５°方向との間のエッジロールオフの非常に小さい差Δ2を達成可能であることを示す。これは、ひいては半導体ウェハの非常に平滑な表面につながる。９０°方向と４５°方向との間のエッジロールオフの差Δ2は、ＺＤＤ、ＳＦＱＲ、ＥＳＦＱＲ、ＲＯＡなどのパラメータについての（１００）面に関する４回回転対称、略して４回対称の異方性を記述しており、Δ2は典型的に９０°および４５°におけるＺＤＤ値について最大になる。
本発明に係る方法によって、標的化された態様で、エッチングが実行される程度をウェハの中央よりもエッジにおいて減少させることができ、いわゆる４回対称が大幅に減少するため、本発明に係る方法によって製造されたエピタキシャル被覆された半導体ウェハは、特にエッジ領域において、前側の非常に良好なジオメトリ値を有する。
図６は、エッジ領域における半導体ウェハ１２０の表面からの抜粋を概略的に示す。このような半導体ウェハのいわゆるＥＳＦＱＲ値をこの図を参照して簡潔に説明する。
導入部ですでに述べたように、ＥＳＦＱＲはここで「Edge Site Front surface-referenced least sQuares/Range」の略であり、その値は半導体ウェハの平坦度を示す。特に、平坦な参照面からの表面の正負の偏差がこうして組合わされる。
この場合、ＥＳＦＱＲ値は一般的に、図６の抜粋として見ることができるような半導体ウェハのエッジ領域について指定される。この場合、半導体ウェハの外側エッジからのエッジ除外Ｒ1はＥＳＦＱＲ値を求める際に無視される。さらに、ＥＳＦＱＲ値は特定数の扇形１２５にわたって求められる。当該扇形は一般的に、半導体ウェハの（エッジ除外のない）エッジで環状に互いに繋ぎ合わされる。この場合、半径方向における扇形の特定の長さＲ2が用いられる。
本発明に係るエピタキシャル被覆された半導体ウェハ、特にシリコンウェハは、少なくとも２ｍｍのエッジ除外、および各場合において最大でも４０ｍｍの長さを有する少なくとも５０個の扇形と仮定すると、ＳＥＭＩ Ｍ４９法に従って測定されると、最大ＥＳＦＱＲ値が９ｎｍ未満である。
本発明に従ってエピタキシャル被覆された半導体ウェハの９ｎｍ未満の最大ＥＳＦＱＲ値は、主に、エピタキシャル被覆の前の半導体材料からなるウェハの前側の（本発明に係る方法の結果として）４回対称が減少した結果である。本発明に係る方法の結果、エッチングは、２つの９０°方向間の方向、特に４５°方向においてよりもウェハのエッジにおける９０°方向においてより大きく行なわれる。この結果、ウェハの９０°方向では、２つの９０°方向間の方向と比較して凹部がエッチングされる。さらに、本発明に係る方法では、エッジ領域と比較してウェハの中央でより高いエッチング除去が行なわれる。
９０°方向における凹部、およびウェハの中央における高いエッチング除去によって、エピタキシ前に先行技術に従ってエッチングされたウェハに対して、エピタキシャル被覆ウェハの４回対称を大幅に減少させることができる。
表１は、本発明に係る方法によって製造されたエピタキシャル被覆されたシリコンウェハの４回対称の減少を示す。この場合、４回対称は、９０°方向におけるＺＤＤ値と、２つの９０°方向間の方向、特に４５°方向におけるＺＤＤ値との差として指定される。エッジ除外は各場合において２ｍｍであり、エピタキシャル堆積層の厚みは３μｍである。
Figure 0006697558
表１の最後の例では、本発明に係る方法によって製造された半導体ウェハは負の４回対称で製造されている。負の４回対称の場合、結果として得られるＺＤＤ値が負であるように、９０°方向のＺＤＤ値は４５°方向のＺＤＤ値よりも低い。
本発明に係るエピタキシャル被覆された半導体ウェハは、たとえば本発明に係る方法によって製造可能である。９ｎｍ未満という低い最大ＥＳＦＱＲ値のおかげで、当該半導体ウェハは、半導体産業での使用に、特にたとえばマイクロプロセッサまたはメモリチップなどの大規模集積電子部品の製作に特に適している。現代の超小型電子技術には、たとえば平坦度、エッジジオメトリおよび厚み分布からなる非常に厳しい要求がある出発物質が必要であるからである。

Claims (13)

  1. 半導体ウェハ（１２０）をエピタキシ反応炉（１００）内で各場合においてエピタキシャル堆積層（１２１）で被覆するための方法であって、被覆処理において、少なくとも１つの半導体ウェハ（１２０）が前記エピタキシ反応炉（１００）内の各自のサセプタ（１１０）上に配置され、前記少なくとも１つの半導体ウェハ（１２０）を被覆するための第１の堆積ガスが前記エピタキシ反応炉（１００）内に通され、第１のエッチングガスおよびキャリアガスが前記エピタキシ反応炉（１００）内に通されるエッチング処理が各場合において被覆処理の前に実行され、第２のエッチングガスおよびその後に特に第２の堆積ガスが前記エピタキシ反応炉（１００）内に通される洗浄処理が各場合において予め規定可能な数の被覆処理の後に実行され、それぞれの前記被覆処理の前の２つ以上のエッチング処理について、前記エッチング処理に影響を及ぼす少なくとも１つの変数である前記第１のエッチングガスのガス流量、前記キャリアガスのガス流量、前記エッチング処理時の前記エピタキシ反応炉（１００）内の温度、前記エッチング処理の期間、および前記半導体ウェハの回転速度の少なくとも１つを前記エッチング処理前の前記半導体ウェハ（１２０）の形状に応じて変化させる、方法。
  2. １つまたは複数の被覆処理の後の各場合において２つの連続する洗浄処理の間に、前記エッチング処理に影響を及ぼす前記少なくとも１つの変数が、前のエッチング処理に対して変更される、請求項１に記載の方法。
  3. 前記エッチング処理に影響を及ぼす前記少なくとも１つの変数は、被覆すべき次の半導体ウェハ（１２０）の幾何学的寸法を考慮して関連の前記エッチング処理について個別に設定される、請求項１または２に記載の方法。
  4. 前記エピタキシ反応炉（１００）内の前記温度は前のエッチング処理に対して低下し、および／または前記エッチング処理の前記期間は、前のエッチング処理に対して、各場合において特に１秒増加する、請求項１に記載の方法。
  5. 前記第１のエッチングガスの前記ガス流量は２ｓｌｍから５ｓｌｍの値に設定され、前記エッチング処理において前記第１のエッチングガスに加えて用いられる前記ガスの前記ガス流量は３０ｓｌｍから１１０ｓｌｍの値に設定され、および／または前記エッチング処理時の前記エピタキシ反応炉（１００）内の前記温度は１０５０℃から１２００℃の温度に設定される、請求項１から４のいずれか１項に記載の方法。
  6. 洗浄処理の後の第１の前記エッチング処理において、前記エッチング処理の前記期間は１ｓから１０ｓの値に設定される、請求項１から５のいずれか１項に記載の方法。
  7. さらに、各場合において、エッチング処理の前に、前処理のために水素が前記エピタキシ反応炉（１００）内に通される、請求項１から６のいずれか１項に記載の方法。
  8. 前記洗浄処理は、各場合において８から３０回の被覆処理の後に実行される、請求項１から７のいずれか１項に記載の方法。
  9. 塩化水素が第１のエッチングガスおよび／または第２のエッチングガスとして用いられる、請求項１から８のいずれか１項に記載の方法。
  10. 各場合における被覆処理において、１から１０μｍの層（１２１）が前記少なくとも１つの半導体ウェハ（１２０）上に堆積される、請求項１から９のいずれか１項に記載の方法。
  11. シリコンウェハが半導体ウェハ（１２０）として用いられる、請求項１から１０のいずれか１項に記載の方法。
  12. 水素がキャリアガスとして用いられる、請求項１から１１のいずれか１項に記載の方法。
  13. トリクロロシランが第１の堆積ガスおよび／または第２の堆積ガスとして用いられる、請求項１から１２のいずれか１項に記載の方法。
JP2018530582A 2015-12-17 2016-12-09 半導体ウェハをエピタキシャル被覆するための方法 Active JP6697558B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102015225663.4A DE102015225663A1 (de) 2015-12-17 2015-12-17 Verfahren zum epitaktischen Beschichten von Halbleiterscheiben und Halbleiterscheibe
DE102015225663.4 2015-12-17
PCT/EP2016/080494 WO2017102597A1 (de) 2015-12-17 2016-12-09 Verfahren zum epitaktischen beschichten von halbleiterscheiben und halbleiterscheibe

Publications (2)

Publication Number Publication Date
JP2019504486A JP2019504486A (ja) 2019-02-14
JP6697558B2 true JP6697558B2 (ja) 2020-05-20

Family

ID=57543031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018530582A Active JP6697558B2 (ja) 2015-12-17 2016-12-09 半導体ウェハをエピタキシャル被覆するための方法

Country Status (9)

Country Link
US (1) US10961638B2 (ja)
EP (1) EP3390698B1 (ja)
JP (1) JP6697558B2 (ja)
KR (1) KR102210290B1 (ja)
CN (1) CN108474133B (ja)
DE (1) DE102015225663A1 (ja)
SG (1) SG11201803914QA (ja)
TW (1) TWI625781B (ja)
WO (1) WO2017102597A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016210203B3 (de) * 2016-06-09 2017-08-31 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe, Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Halbleiterscheibe mit epitaktischer Schicht
DE102018200415A1 (de) * 2018-01-11 2019-07-11 Siltronic Ag Halbleiterscheibe mit epitaktischer Schicht
CN110189991A (zh) * 2019-04-30 2019-08-30 上海新昇半导体科技有限公司 一种外延片的制造方法
CN111893567B (zh) * 2020-07-03 2022-02-22 北京北方华创微电子装备有限公司 气相沉积腔室
JP7342815B2 (ja) * 2020-07-30 2023-09-12 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
CN112164649A (zh) * 2020-09-28 2021-01-01 长江存储科技有限责任公司 半导体结构的刻蚀方法
EP4074861A1 (de) 2021-04-13 2022-10-19 Siltronic AG Verfahren zum herstellen von halbleiterscheiben mit aus der gasphase abgeschiedener epitaktischer schicht in einer abscheidekammer
EP4075488B1 (de) 2021-04-13 2024-02-28 Siltronic AG Verfahren zum herstellen von halbleiterscheiben mit aus der gasphase abgeschiedener epitaktischer schicht in einer abscheidekammer
CN115198352B (zh) * 2022-08-24 2024-03-26 西安奕斯伟材料科技股份有限公司 一种外延生长方法及外延晶圆

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7812388A (nl) * 1978-12-21 1980-06-24 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd met behulp van de werkwijze.
JP3908112B2 (ja) * 2002-07-29 2007-04-25 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 サセプタ、エピタキシャルウェーハ製造装置及びエピタキシャルウェーハ製造方法
DE10302611B4 (de) * 2003-01-23 2011-07-07 Siltronic AG, 81737 Polierte Halbleiterscheibe und Verfahren zu deren Herstellung und Anordnung bestehend aus einer Halbleiterscheibe und einem Schild
US7288284B2 (en) 2004-03-26 2007-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Post-cleaning chamber seasoning method
DE102005045339B4 (de) 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102005045338B4 (de) 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
US9064960B2 (en) 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control
US20090162997A1 (en) * 2007-12-21 2009-06-25 Deacon Thomas E Thin diamond like coating for semiconductor processing equipment
JP5151674B2 (ja) 2008-05-19 2013-02-27 信越半導体株式会社 エピタキシャルウエーハの製造方法
DE102009004557B4 (de) * 2009-01-14 2018-03-08 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
DE102009022224B4 (de) * 2009-05-20 2012-09-13 Siltronic Ag Verfahren zur Herstellung von epitaxierten Siliciumscheiben
US9011599B2 (en) * 2010-07-14 2015-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of temperature determination for deposition reactors
JP5644401B2 (ja) 2010-11-15 2014-12-24 株式会社Sumco エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
CN106716649A (zh) * 2014-09-19 2017-05-24 应用材料公司 平行板式串联基板处理工具
DE102015205719B4 (de) 2015-03-30 2022-08-18 Siltronic Ag Verfahren zum Beschichten von Halbleiterscheiben

Also Published As

Publication number Publication date
SG11201803914QA (en) 2018-06-28
US20180363165A1 (en) 2018-12-20
TW201724248A (zh) 2017-07-01
EP3390698B1 (de) 2021-02-03
DE102015225663A1 (de) 2017-06-22
US10961638B2 (en) 2021-03-30
WO2017102597A1 (de) 2017-06-22
KR20180087392A (ko) 2018-08-01
CN108474133A (zh) 2018-08-31
CN108474133B (zh) 2022-01-14
TWI625781B (zh) 2018-06-01
EP3390698A1 (de) 2018-10-24
JP2019504486A (ja) 2019-02-14
KR102210290B1 (ko) 2021-02-01

Similar Documents

Publication Publication Date Title
JP6697558B2 (ja) 半導体ウェハをエピタキシャル被覆するための方法
JP4589283B2 (ja) エピタキシャルシリコンウェハの製造方法
TWI404125B (zh) 製造經磊晶塗覆之矽晶圓的方法
TWI420003B (zh) 經磊晶塗覆的矽晶圓的製造方法
JP5834632B2 (ja) サセプタ、該サセプタを用いた気相成長装置およびエピタキシャルウェーハの製造方法
TWI424476B (zh) 磊晶塗覆的矽晶圓及製造磊晶塗覆的矽晶圓的方法
CN1936110A (zh) 外延涂覆的硅晶片以及制造外延涂覆的硅晶片的方法
TWI445053B (zh) Epitaxy growth method
JP2011165964A (ja) 半導体装置の製造方法
TWI626730B (zh) 外延晶片的製造方法
JP5267361B2 (ja) エピタキシャル成長方法
JP2009278035A (ja) エピタキシャルウエーハの製造方法
TWI597778B (zh) 半導體晶圓的塗覆方法
TWI728681B (zh) 用於mocvd的基片以及在基片上生長緩衝層的方法
JP6972184B2 (ja) 半導体ウェハを処理するための方法、制御システムおよびプラント、ならびに半導体ウェハ
JP6881283B2 (ja) エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
TWI840780B (zh) 在沉積室中生產具有由氣相沉積的磊晶層的半導體晶圓的方法
JP5206613B2 (ja) エピタキシャルウェーハ用サセプタ、およびその製造方法、並びにそれを用いたエピタキシャル成長装置
TW202240023A (zh) 在沉積室中生產具有由氣相沉積的磊晶層的半導體晶圓的方法
JP2024022522A (ja) 複数の基板上に層を形成するためのウエハボートおよび方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180611

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191031

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200407

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200424

R150 Certificate of patent or registration of utility model

Ref document number: 6697558

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250