TWI611425B - 具有特殊功能暫存器之系統晶片 - Google Patents

Abstract

例示性實施例揭露一種包含特殊功能暫存器(SFR)的系統晶片(SoC)。所述SFR包括：第一更新儲存元件；第二更新儲存元件；對應於所述第一更新儲存元件的第一更新邏輯；以及對應於所述第二更新儲存元件的第二更新邏輯，其中時脈是回應於所述第一更新邏輯被啟用而供應至所述第一更新儲存元件，且所述時脈是回應於所述第二更新邏輯被啟用而供應至所述第二更新儲存元件。

Description

具有特殊功能暫存器之系統晶片 【相關申請案的交叉參考】

本申請案主張2012年12月11日在韓國智慧財產局申請的韓國專利申請案第10-2012-0143770號的優先權，此案的全部揭露內容特此以引用的方式併入本文中。

本發明是關於一種具有特殊功能暫存器的系統晶片(system-on-chip,SoC)及其操作方法。

特殊功能暫存器(special function register,SFR)是包含於控制器中的暫存器。SFR可能夠控制或監視控制器的各種功能。舉例而言，SFR可用於控制器中，作為輸入/輸出控制暫存器、計時器、堆疊指標、程式計數器、返回位址暫存器、狀態暫存器或條件碼暫存器。

例示性實施例可提供一種具有特殊功能暫存器的系統晶片(SoC)，其可藉由根據操作模式以及更新屬性來閘控時脈而將電力消耗減至最少。

例示性實施例亦可提供一種具有特殊功能暫存器的系統晶片(SoC)的操作方法，其可藉由根據操作模式以及更新屬性來閘控時脈而將電力消耗減至最少。

例示性實施例將在較佳實施例的以下描述中加以描述或自較佳實施例的以下描述顯而易見。

根據例示性實施例的一態樣，提供一種包含特殊功能暫存器(SFR)的系統晶片(SoC)，所述SFR包含：第一更新儲存元件；第二更新儲存元件；對應於所述第一更新儲存元件的第一更新邏輯；以及對應於所述第二更新儲存元件的第二更新邏輯，其中時脈是回應於所述第一更新邏輯被啟用而供應至所述第一更新儲存元件，且所述時脈是回應於所述第二更新邏輯被啟用而供應至所述第二更新儲存元件。

根據例示性實施例的另一態樣，提供一種包含特殊功能暫存器(SFR)的系統晶片(SoC)，所述SFR包含：輸入埠，經組態以接收主時脈；第一更新儲存元件，經組態以接收自所述主時脈產生的第一時脈；以及第二更新儲存元件，經組態以接收自所述主時脈產生的第二時脈，其中回應於所述第一更新儲存元件以及所述第二更新儲存元件中的一者被啟動，所述第一時脈與所述第二時脈彼此不同。

根據例示性實施例的又一態樣，提供一種包含特殊功能暫存器(SFR)的系統晶片(SoC)的操作方法，所述SFR包含第 一更新儲存元件、第二更新儲存元件以及更新邏輯，所述操作方法包含：藉由處於第一狀態中的所述更新邏輯而將至少一個時脈供應至所述第一更新儲存元件；藉由處於第二狀態中的所述更新邏輯而中斷所述至少一個時脈至所述第一更新儲存元件的供應；藉由處於所述第一狀態中的所述更新邏輯而將所述至少一個時脈供應至所述第二更新儲存元件；藉由處於所述第二狀態中的所述更新邏輯而中斷所述至少一個時脈至所述第二更新儲存元件的供應。

根據例示性實施例的再一態樣，提供一種包含特殊功能暫存器(SFR)的系統晶片(SoC)，所述SoC包含：特殊功能暫存器(SFR)；記憶體，經組態以儲存資料；處理器，經組態以使用所述SFR來處理所述資料；以及匯流排，經組態以將所述處理器、所述記憶體以及所述SFR彼此連接，其中所述SFR包括：第一更新儲存元件；第二更新儲存元件；對應於所述第一更新儲存元件的第一更新邏輯；以及對應於所述第二更新儲存元件的第二更新邏輯，且回應於所述第一更新邏輯被啟用，時脈被供應至所述第一更新儲存元件，且回應於所述第二更新邏輯被啟用，所述時脈被供應至所述第二更新儲存元件。

根據例示性實施例的另一其他態樣，提供一種特殊功能暫存器(SFR)的方法，包含：在初始時間期間將多個時脈供應至多個各別儲存元件中的各別儲存胞元；在所述初始時間的逝去之後中斷所述多個時脈至所述各別儲存胞元的所述供應；偵測更新信號且進入在所述初始時間的所述逝去之後出現的監聽狀態；啟用對應於所述更新信號的匯流排更新邏輯且進入雙態觸變狀態； 將時脈供應至處於所述雙態觸變狀態中的匯流排更新儲存元件；以及在未偵測到另一更新信號的情況下中斷至所述匯流排更新儲存元件的所述時脈供應且進入所述監聽狀態。

11‧‧‧時脈源

12a、12b‧‧‧時脈緩衝器

13a、13b、13c、13d、14a、14b、15a、15b、15c、15d、16a、16b、16c、16d‧‧‧時脈閘控胞元

100‧‧‧智慧財產(IP)裝置

110‧‧‧特殊功能暫存器(SFR)

111、112‧‧‧匯流排監視邏輯

113‧‧‧讀取存取邏輯

114‧‧‧寫入存取邏輯

115‧‧‧參考邏輯

116‧‧‧儲存元件

116a‧‧‧匯流排更新儲存元件

116b‧‧‧同步更新儲存元件

116c‧‧‧第一特殊更新儲存元件

116d‧‧‧第二特殊更新儲存元件

117‧‧‧更新邏輯

117a‧‧‧匯流排更新邏輯

117b‧‧‧同步更新邏輯

117c‧‧‧第一特殊更新邏輯

117d‧‧‧第二特殊更新邏輯

120‧‧‧內部邏輯

141‧‧‧第一更新群組

142‧‧‧第二更新群組

143‧‧‧第三更新群組

144‧‧‧第四更新群組

151‧‧‧第一更新群組

152‧‧‧第二更新群組

161‧‧‧第一子群組

162‧‧‧第二子群組

163‧‧‧第三子群組

164‧‧‧第四子群組

171‧‧‧第一部分

172‧‧‧第二部分

173‧‧‧第三部分

174‧‧‧第四部分

200‧‧‧電子系統

210‧‧‧處理器

220‧‧‧記憶體

231~233‧‧‧智慧財產(IP)裝置

300‧‧‧電子系統

310‧‧‧處理器

320‧‧‧記憶體

330‧‧‧智慧財產(IP)裝置

340‧‧‧特殊功能暫存器(SFR)

400‧‧‧電子系統

410‧‧‧處理器

420‧‧‧記憶體

430‧‧‧智慧財產(IP)區塊

431~434‧‧‧智慧財產(IP)裝置

500‧‧‧電子系統

510‧‧‧控制器

520‧‧‧特殊功能暫存器(SFR)

BUS_CLK‧‧‧匯流排時脈

CLK‧‧‧主時脈

EN‧‧‧啟用信號

FF‧‧‧正反器

S131~S138‧‧‧操作方法的步驟

UPDATE_CLK‧‧‧更新時脈

UPDATE‧‧‧更新信號

WRITE‧‧‧寫入信號

藉由參看附圖詳細地描述較佳實施例，例示性實施例的以上及其他特徵將變得更顯而易見。

圖1為根據一實施例的智慧財產裝置的方塊圖。

圖2為圖1所示的特殊功能暫存器的方塊圖。

圖3為說明圖2所示的儲存元件以及更新邏輯的操作的方塊圖。

圖4為說明圖3所示的匯流排更新邏輯的操作的方塊圖。

圖5為說明自圖1所示的特殊功能暫存器供應的時脈的時序圖。

圖6為說明在圖1所示的特殊功能暫存器中閘控時脈的狀態的狀態圖。

圖7為說明圖1所示的特殊功能暫存器的操作方法的流程圖。

圖8為說明圖1所示的特殊功能暫存器的時脈樹的圖。

圖9為說明圖8所示的時脈樹的應用實例的圖。

圖10為說明包含圖1所示的特殊功能暫存器的電子系統的方塊圖。

圖11為說明圖10所示的電子系統的應用實例的圖。

圖12為說明包含圖1所示的特殊功能暫存器的電子系統的另一應用實例的方塊圖。

圖13為說明包含圖1所示的特殊功能暫存器的電子系統的又一應用實例的方塊圖。

下文中，將參看附圖來更全面地描述例示性實施例，附圖中展示了較佳實施例。然而，例示性實施例可按照不同形式來體現且不應解釋為限於本文所闡述的實施例。實情為，提供此等實施例，以使得本揭露將為全面且完整的，且將向熟習此項技術者完全傳達本發明的範疇。相同參考數字在本說明書全文中指示相同組件。在所附圖式中，為了清楚起見，誇示了層以及區域的厚度。

亦應理解，當一層被稱為在另一層或基板「上」時，其可直接在另一層或基板上，或亦可存在介入層。相比而言，當一元件被稱為「直接連接至」另一元件時，不存在介入元件。

為了描述的簡易起見，可在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及其類似術語的空間相對術語，以描述如諸圖中所說明的一個元件或特徵相對於另一(其他)元件或特徵的關係。應理解，除了諸圖中所描繪的定向以外，所述空間相對術語意欲亦涵蓋在使用中或操作中的裝置的不同定向。舉例而言，若翻轉諸圖中的裝置，則描述為在其他元件或特徵「下方」或「之下」的元件繼而將定向於其他元件或特徵「上方」。因此，例示性術語「在……下方」可涵蓋「在……上方」以及「在……下方」兩種定向。裝置可以其他方式定向(旋轉90度或在其他的定向)，且本文中所使用的空間 相對描述詞相應地作出解釋。

除非本文中另有指示或明顯與上下文相抵觸，否則在描述本發明的上下文中(尤其在隨附申請專利範圍的上下文中)的術語「一」及「該」以及類似術語的使用應理解為涵蓋單數形式與複數形式兩者。除非另有注明，否則術語「包括」、「具有」、「包含」以及「含有」應解釋為開端術語(亦即，意謂「包含(但不限於)」。

除非另有定義，否則本文中所使用的所有技術以及科學術語具有與一般熟習例示性實施例所屬技術者通常所理解者相同的含義。應注意，除非另有指定，否則任何及所有實例或其中所提供的例示性術語的使用僅意欲較佳闡明例示性實施例且不對例示性實施例的範疇進行限制。此外，除非另有定義，否則常用辭典中所定義的所有術語不會過度解釋。

將參看透視圖、橫截面圖及/或平面圖來描述例示性實施例，所述視圖中展示了例示性實施例的較佳實施例。因此，可根據製造技術及/或容差來修改例示性視圖的輪廓。換言之，例示性實施例不欲限制例示性實施例的範疇，而是涵蓋可因製造程序的變化而造成的所有變化及修改。因此，諸圖所示的區域是以示意形式說明且所述區域的形狀僅以說明方式呈現而非作為限制。

下文中，將參看附圖來描述例示性實施例。在以下描述中，表達「時脈被供應或提供」意謂時脈被雙態觸變並輸入，且表達「時脈不被供應或提供」意謂時脈不被雙態觸變。

圖1為根據一實施例的智慧財產裝置的方塊圖且圖2為圖1所示的特殊功能暫存器的方塊圖。

在相關技術中，術語「智慧財產(Intellectual Property,IP)」(其為半導體架構以及製造中所使用的設計資產)是將實施於半導體裝置(例如，系統晶片(SOC))中的預定功能區塊。在例示性實施例的規範中，將IP裝置定義為用於在半導體裝置中執行特殊功能的離散電路區塊。

參看圖1，根據一實施例的IP裝置100包含特殊功能暫存器(SFR)110以及內部邏輯120。

SFR 110經組態以儲存用於執行IP裝置110的特殊功能的資料。

作為一實例，SFR 110可用作輸入/輸出控制暫存器、計時器、堆疊指標、程式計數器、返回位址暫存器、狀態暫存器或條件碼暫存器，但例示性實施例的態樣不限於此。

內部邏輯120為用於處理IP裝置100內的資料的邏輯，且經組態以處理使用儲存於SFR 110中的資料的多個操作。

參看圖2，SFR 110包含匯流排監視邏輯111、匯流排介面邏輯112、讀取存取邏輯113、寫入存取邏輯114、參考邏輯115、儲存元件116以及更新邏輯117。

讀取存取邏輯113經組態以讀取儲存於儲存元件116中的資料。讀取存取邏輯113處理經由匯流排而進行的讀取存取。此外，讀取存取邏輯113可將自儲存元件116讀取的資料傳輸至匯流排介面邏輯112。

寫入存取邏輯114經組態以將資料寫入至儲存元件116。寫入存取邏輯114處理經由匯流排而進行的寫入存取。此外，寫入存取邏輯114可自匯流排介面邏輯112接收待寫入至儲存元件 116的資料。

匯流排介面邏輯112經組態以在讀取存取邏輯113與匯流排之間或在寫入存取邏輯114與匯流排之間介接。匯流排介面邏輯112可由多個邏輯組成，所述多個邏輯包含介接於讀取存取邏輯113與匯流排之間的第一匯流排介面邏輯以及介接於寫入存取邏輯114與匯流排之間的第二匯流排介面邏輯。

匯流排監視邏輯111經組態以藉由以下操作來執行時脈閘控(clock gating)：偵測匯流排的存取，且在偵測到匯流排的存取時，將時脈供應至讀取存取邏輯113、寫入存取邏輯114或匯流排介面邏輯112。

當匯流排執行對IP裝置100的讀取存取時，匯流排監視邏輯111將時脈供應至匯流排介面邏輯112以及讀取存取邏輯113。當匯流排執行對IP裝置100的寫入存取時，匯流排監視邏輯111將時脈供應至匯流排介面邏輯112以及寫入存取邏輯114。當存取並非由匯流排執行時，不將時脈供應至讀取存取邏輯113、寫入存取邏輯114以及匯流排介面邏輯112。

用於監視操作的時脈可連續地供應至匯流排監視邏輯111。對應於匯流排介面邏輯112的匯流排監視邏輯111可由多個邏輯組成。匯流排監視邏輯111可經組態而特針對匯流排類型。

儲存元件116對應於用於將資料儲存於SFR 110內的儲存空間。儲存元件116包含用於儲存資料的多個儲存胞元。作為一實例，所述儲存胞元可對應於一或多個正反器(flip-flop,FF)，但例示性實施例的態樣並不受限制。所述多個儲存胞元可根據更新屬性而劃分成多個群組，且不同類型的時脈閘控可根據所述更 新屬性來加以應用。

參考邏輯115經組態以參考儲存於儲存元件116中的資料。參考邏輯115可存取儲存元件116的所有儲存胞元。參考邏輯115可將儲存於儲存元件116中的資料供應至讀取存取邏輯113或內部邏輯120。

更新邏輯117經組態以更新儲存於儲存元件116中的資料。更新邏輯117可對儲存元件116執行時脈閘控。更新邏輯117可被劃分，且可對劃分成多個群組的儲存胞元執行不同類型的時脈閘控。用於執行時脈閘控的時脈可連續地供應至更新邏輯117。

當匯流排執行讀取存取時，時脈供應至讀取存取邏輯113以及匯流排介面邏輯112。此外，當匯流排執行寫入存取時，時脈供應至寫入存取邏輯114以及匯流排介面邏輯112。當存取並非由匯流排執行時，時脈未供應至讀取存取邏輯113、寫入存取邏輯114以及匯流排介面邏輯112。

儘管圖2中未清楚地展示，但匯流排監視邏輯111以及更新邏輯117中的每一者(所述兩個邏輯執行時脈閘控)可包含被輸入主時脈的輸入埠以及多個時脈閘控胞元。作為一實例，主時脈可為自匯流排輸入的時脈，但例示性實施例的態樣並不受限制。

參看圖1及圖2，作為一實例，IP裝置100的SFR 110中所執行的操作可劃分成需要時脈的操作以及不需要時脈的操作。

由SFR 110執行的一個操作為參考操作，在參考操作中，供應將用以允許IP裝置100的內部邏輯120處理多個操作的資 料。為了供應待由IP裝置100的內部邏輯120使用的資料，SFR 110可立即將儲存於儲存元件116中的資料供應至內部邏輯120，或可在使用組合邏輯處理所述多個操作之後供應資料。在此操作中，未必需要在執行此操作時供應時脈。

在某一狀況下，SFR 110可將由複雜順序邏輯處理的資料供應至內部邏輯120。在此狀況下，需要供應時脈以執行此操作。在例示性實施例中，所述順序邏輯可不設置於SFR 110內，而可組態為內部邏輯120的各種組件中的一者。此外，此情形亦適用於將資料供應至讀取存取邏輯113的狀況。

因此，SFR 110的參考操作可分類為不需要時脈的操作。

由SFR 110執行的另一操作為使用者經由匯流排來存取SFR 110。經由匯流排存取操作，匯流排可針對SFR 110而讀取資料。需要供應時脈以執行匯流排存取操作。然而，針對SFR 110的讀取存取操作基於IP裝置100的總操作時間而僅需要短時間。換言之，針對SFR 110的讀取操作並非在IP裝置100的操作時間的大部分期間執行。此情形亦適用於藉由匯流排進行的寫入存取。

由SFR 110執行的另一操作為更新儲存於SFR 110的儲存元件116中的資料。SFR 110的更新操作是以各種方式執行。換言之，儲存元件116可藉由使用者經由匯流排而寫入資料來更新。或者，儲存於SFR 110的儲存元件116中的資料亦可回應於訊框同步信號等以訊框為單位來更新。或者，儲存於SFR 110的儲存元件116中的資料亦可根據預定更新信號(諸如，中斷信號)來更新。如上所述，SFR 110可具有各種更新屬性。更新操作全部需要時脈。

在例示性實施例中，由SFR 110執行的操作分類為多個操作模式且針對各別操作而劃分為區塊(或模組)。根據操作模式，SFR 110可由獨立操作單元組態，所述操作單元包含用於將資料供應至(例如)IP裝置100的內部邏輯120的參考操作單元、用於經由匯流排來存取資料的匯流排存取操作單元以及用於更新儲存於儲存元件116中的資料的更新操作單元。不同類型的時脈控制可應用於各別操作單元。

因為參考操作單元(例如，參考邏輯115)由儲存元件116的輸出埠以及組合邏輯組成，所以時脈未供應至參考操作單元。如上所述，僅當執行匯流排存取時，時脈方可供應至匯流排存取操作部分，例如，讀取存取邏輯113、寫入存取邏輯114或匯流排介面邏輯112。僅在更新時間期間，時脈方可供應至更新操作單元，例如，所儲存的資料被更新的儲存胞元。

圖3為說明圖2所示的儲存元件以及更新邏輯的操作的方塊圖且圖4為說明圖3所示的匯流排更新邏輯的操作的方塊圖。

參看圖3，儲存元件116可根據更新屬性而劃分成一或多個群組。作為一實例，儲存元件116可包含匯流排更新儲存元件116a、同步更新儲存元件116b、第一特殊更新儲存元件116c以及第二特殊更新儲存元件116d。

作為一實例，對應於儲存元件116，更新邏輯117可包含匯流排更新邏輯117a、同步更新邏輯117b、第一特殊更新邏輯117c以及第二特殊更新邏輯117d。

匯流排更新邏輯117a可更新儲存於匯流排更新儲存元件116a中的資料，且同步更新邏輯117b可更新儲存於同步更新儲存 元件116b中的資料。另外，第一特殊更新邏輯117c以及第二特殊更新邏輯117d可分別更新儲存於第一特殊更新儲存元件116c以及第二特殊更新儲存元件116d中的資料。

匯流排更新儲存元件116a可根據匯流排的寫入存取而更新，且同步更新儲存元件116b可根據同步信號(例如，訊框同步信號)而更新。特定言之，用於多媒體的IP裝置100的陰影暫存器(shadow register)將根據訊框同步信號而更新。

另外，根據中斷或自動清除功能，一些更新儲存元件可用固有更新條件來更新。第一特殊更新儲存元件116c以及第二特殊更新儲存元件116d可對應於所述更新儲存元件中的一些。所述更新儲存元件中的一些可具有多個更新條件。

在例示性實施例的實施例中，作為一實例，儲存元件116的更新屬性劃分成四個類型，且各別更新儲存元件116可獨立組態，但例示性實施例的態樣並不受限制。在例示性實施例中，根據更新屬性，不同類型的時脈閘控可應用於匯流排更新儲存元件116a、同步更新儲存元件116b、第一特殊更新儲存元件116c以及第二特殊更新儲存元件116d。

當偵測到指示匯流排的更新時間的信號時，匯流排更新邏輯117a啟用。僅當匯流排更新邏輯117a啟用時，時脈方供應至匯流排更新儲存元件116a以更新儲存於匯流排更新儲存元件116a中的資料。當偵測到訊框同步信號時，同步更新邏輯117b啟用。僅當同步更新邏輯117b啟用時，時脈方供應至同步更新儲存元件116b以更新儲存於同步更新儲存元件116b中的資料。

當偵測到用於判定各別更新條件的信號時，第一特殊更 新邏輯117c以及第二特殊更新邏輯117d亦啟用，且時脈供應至第一特殊更新儲存元件116c以及第二特殊更新儲存元件116d以更新儲存於所述儲存元件中的資料。如上所述，第一特殊更新邏輯117c以及第二特殊更新邏輯117d可判定多個更新條件。

參看圖4，主時脈CLK輸入至匯流排更新邏輯117a，且自主時脈CLK產生的更新時脈UPDATE_CLK可供應至匯流排更新儲存元件116a。

基於匯流排的寫入存取的啟用信號EN可供應至匯流排更新邏輯117a。如上文參看圖3所描述，啟用信號EN可為指示儲存胞元的更新時間的信號。匯流排更新邏輯117a偵測啟用信號EN且閘控主時脈CLK。換言之，僅當偵測到啟用信號EN時，匯流排更新邏輯117a方將更新時脈UPDATE_CLK供應至匯流排更新儲存元件116a。因此，匯流排更新邏輯117a的時脈閘控胞元可包含熟知元件，包含鎖存器、及閘(AND gate)、或閘(OR gate)等。

同步更新邏輯117b、第一特殊更新邏輯117c以及第二特殊更新邏輯117d亦可按照與匯流排更新邏輯117a實質上相同的方式操作。因此，用於判定更新條件的信號亦供應至此等更新邏輯117b、117c及117d。更新邏輯117b、117c及117d中的每一者閘控主時脈CLK，且僅當偵測到每一信號時，時脈方可供應至各別更新儲存元件116b、116c及116d。

如上文參看圖3及圖4所描述，儲存元件116的多個儲存胞元可劃分成實體上彼此分開的一或多個群組(例如，更新儲存元件)。時脈閘控經由各別邏輯而應用於所述各別群組以用於偵 測更新條件。所述各別邏輯中的每一者偵測指示更新條件的信號。僅當偵測到所述信號時，時脈方供應至切合群組的儲存胞元。因此，相對於供應至所有儲存元件116，時脈減至最少。

因此，在第一時間，時脈供應至匯流排更新儲存元件116a，而不供應至同步更新儲存元件116b。在不同於第一時間的第二時間，時脈可不供應至匯流排更新儲存元件116a，而可供應至更新儲存元件116b。

各別更新邏輯117彼此排他性地啟用以用於時脈閘控，但例示性實施例的態樣並不受限制。

當匯流排更新儲存元件116a啟動時，更新邏輯117將主時脈供應至匯流排更新儲存元件116a，且可中斷主時脈至其他更新儲存元件116b、116c及116d的供應。

因此，供應至匯流排更新儲存元件116a的時脈與供應至其他更新儲存元件116b、116c及116d的時脈可彼此不同。作為一實例，供應至匯流排更新儲存元件116a的時脈可為第一頻率，且供應至其他更新儲存元件116b、116c及116d的時脈可為第二頻率。因為供應至被撤銷啟動的更新儲存元件116b、116c及116d的時脈未被雙態觸變，所以當更新儲存元件116b、116c及116d撤銷啟動時，第二頻率變得較接近於無窮大。

圖5為說明自圖1所示的特殊功能暫存器供應的時脈的時序圖。

參看圖5，主時脈CLK供應至SFR 110。主時脈CLK可為自匯流排供應的時脈。寫入信號WRITE可為根據匯流排的寫入存取而傳輸至SFR 110的命令信號。匯流排時脈BUS_CLK為供應 至匯流排介面邏輯112以及寫入存取邏輯114的時脈。更新信號UPDATE為指示更新時間的信號。更新時脈UPDATE_CLK為供應至匯流排更新儲存元件116a的時脈。更新時脈UPDATE_CLK可對應於圖4中的上文所描述的啟用信號EN。

匯流排監視邏輯111並不在執行時脈閘控的同時將時脈供應至匯流排介面邏輯112以及寫入存取邏輯114。若根據匯流排的寫入存取而偵測到寫入信號WRITE(圖5的A)，則當輸入寫入信號WRITE時，匯流排監視邏輯111將匯流排時脈BUS_CLK供應至匯流排介面邏輯112以及寫入存取邏輯114。

另外，匯流排更新邏輯117a並不在執行時脈閘控的同時將時脈供應至匯流排更新儲存元件116a，且不更新儲存於匯流排更新儲存元件116a中的資料。若偵測到指示更新時間的更新信號UPDATE(圖5的B)，則當輸入更新信號UPDATE時，匯流排更新邏輯117a將更新時脈UPDATE_CLK供應至匯流排更新儲存元件116a。

圖6為說明在圖1所示的特殊功能暫存器中閘控時脈的狀態的狀態圖。

參看圖6，SFR 110可具有各種狀態，所述狀態包含初始狀態、監聽狀態以及雙態觸變狀態。

當SFR 110被重設時，時脈可供應至所有區塊，直至所有儲存胞元以及邏輯穩定為止。匯流排監視邏輯111將時脈供應至匯流排介面邏輯112、讀取存取邏輯113以及寫入存取邏輯114。更新邏輯117將時脈供應至儲存元件116的所有儲存胞元。在初始時間的逝去(例如，初始時間激發)之後，SFR 110轉變至 監聽狀態。

在監聽狀態中，SFR 110的邏輯執行對所述邏輯的各別條件信號的時脈閘控監視。如上所述，匯流排監視邏輯111監視讀取存取或寫入存取，且更新邏輯117監視指示更新時間的信號。此後，若偵測到條件信號，則SFR 110轉變至雙態觸變狀態以供應時脈。

在雙態觸變狀態中，SFR 110將時脈供應至需要時脈的區塊以執行正常操作。若即使在預定監聽時間的逝去(監聽時間激發)之後仍未偵測到其他條件信號，則SFR 110轉變至監聽狀態。在監聽狀態中，SFR 110的邏輯再次執行對所述邏輯的各別條件信號的時脈閘控監視。

現將描述圖1所示的SFR的操作方法。

圖7為說明圖1所示的特殊功能暫存器的操作方法的流程圖。為便利起見，以下描述將著重於本發明實施例與先前實施例之間的差異。

參看圖7，在初始狀態中，更新邏輯117將時脈供應至儲存元件116的所有儲存胞元(S131)。在初始時間的逝去之後，更新邏輯117中斷至儲存元件116的所有儲存胞元的時脈供應(S132)。

接著，在監聽狀態中，更新邏輯117偵測更新信號UPDATE(S133)。匯流排更新邏輯117a對應於更新信號UPDATE而啟用。在雙態觸變狀態中，匯流排更新邏輯117a將時脈供應至匯流排更新儲存元件116a(S134)。

若即使在預定監聽時間的逝去之後仍未偵測到其他更新 信號，則更新邏輯117在中斷至匯流排更新儲存元件的時脈供應的同時轉變至監聽狀態(S135)。

接著，在監聽狀態中，更新邏輯117偵測同步信號SYNC(S136)。同步更新邏輯117b回應於同步信號SYNC而啟用，且將時脈供應至處於雙態觸變狀態中的同步更新儲存元件116b(S137)。

接著，若即使在監聽時間的逝去之後仍未偵測到其他同步信號，則更新邏輯117在中斷至同步更新儲存元件116b的時脈供應的同時轉變至監聽狀態(S138)。

下文中，將描述圖1所示的SFR的時脈樹。圖8為說明圖1所示的特殊功能暫存器的時脈樹的圖。為便利起見，將省略重複的描述。

時脈樹包含時脈源11、時脈緩衝器12a及12b、時脈閘控胞元13a至13d以及負載。時脈源11供應時脈。時脈緩衝器12a及12b緩衝自時脈源11供應的時脈且將經緩衝的時脈供應至所述負載。根據條件，時脈閘控胞元13a至13d可供應時脈或可中斷時脈供應。所述負載可對應於儲存元件116的多個正反器FF。

所述多個正反器FF可由被選擇性地以時脈供應的多個群組組成。作為一實例，所述多個正反器FF可由第一更新群組141、第二更新群組142、第三更新群組143以及第四更新群組144獨立組態。第一更新群組141至第四更新群組144可對應於圖3所示的更新儲存元件116a、116b、116c及116d。

多個時脈閘控胞元13a至13d可形成於更新群組141至144中的每一者與時脈緩衝器12a及12b中的每一者之間的節點 處。所述多個時脈閘控胞元13a至13d可作為圖3所示的更新邏輯117的一些元件而包含。更新邏輯117可使用所述多個時脈閘控胞元13a至13d而將時脈選擇性地供應至第一更新群組141至第四更新群組144。舉例而言，圖8說明時脈僅供應至第一更新群組141。

圖9為說明圖8所示的時脈樹的應用實例的圖。為便利起見，以下描述將著重於圖8及圖9所示的應用實例之間的差異。

參看圖9，多個正反器FF可由階層群組組成。作為一實例，所述多個正反器FF可由第一更新群組151以及第二更新群組152獨立組態。

包含於第一更新群組151中的正反器FF可劃分成第一子群組161以及第二子群組162。類似地，包含於第二更新群組152中的正反器FF可劃分成第三子群組163以及第四子群組164。一些子群組163及164亦為階層式的且劃分成第一部分171至第四部分174。

多個時脈閘控胞元14a、14b、15a至15d以及16a至16d可形成於時脈樹的節點處。所述多個時脈閘控胞元14a、14b、15a至15d以及16a至16d可包含於圖3所示的更新邏輯117的一些元件中。更新邏輯117可使用所述多個時脈閘控胞元14a、14b、15a至15d以及16a至16d而以更新群組、子群組或部分為單位選擇性地供應時脈。

作為另一實例，根據例示性實施例的IP裝置100可適用於諸如以下各者的各種電子裝置中的一者：電腦、攜帶型電腦、超行動PC(Ultra Mobile PC,UMPC)、工作站、迷你筆記型電腦 (net-book)、個人數位助理(personal digital assistant,PDA)、平板電腦(web tablet)、無線電話、行動電話、智慧型電話、電子書、攜帶型多媒體播放器(portable multimedia player,PMP)、攜帶型遊戲控制臺、導航裝置、黑盒子、數位相機、三維電視、數位音訊記錄器、數位圖像播放器、數位視訊記錄器、數位視訊播放器、無線傳輸器-接收器、家庭網路裝置、電腦網路、Telematix網路、RFID裝置，或包括計算系統的各種元件中的一者。

同時，作為一實例，特殊功能暫存器(SFR)110、內部邏輯120或IP裝置100可按照諸如以下各者的封裝而安裝：疊層封裝(Package on Package,PoP)、球狀柵格陣列(Ball grid array,BGA)、晶片級封裝(Chip scale package,CSP)、塑膠引線晶片承載封裝(Plastic Leaded Chip Carrier,PLCC)、塑膠雙列直插封裝(Plastic Dual In Line Package,PDIP)、晶粒蜂窩狀封裝(Die in Waffle Pack)、晶圓中晶粒形式(Die in Wafer Form)、板載晶片(Chip On Board,COB)、陶瓷雙列直插封裝(Ceramic Dual In Line Package,CERDIP)、塑膠四方扁平封裝(Plastic Metric Quad Flat Pack,MQFP)、薄四方扁平封裝(Thin Quad Flatpack,TQFP)、小外形積體電路(Small Outline Integrated Circuit,SOIC)、縮小小外形封裝(Shrink Small Outline Package,SSOP)、薄型小外形封裝(Thin Small Outline,TSOP)、薄四方扁平封裝(Thin Quad Flatpack Package,TQFP)、系統級封裝(System In Package,SIP)、多晶片封裝(Multi Chip Package,MCP)、晶圓級製造封裝(Wafer-level Fabricated Package,WFP)或晶圓級處理堆疊封裝(Wafer-Level Processed Stack Package,WSP)。

圖10為說明包含圖1所示的特殊功能暫存器的電子系統的方塊圖。

參看圖10，電子系統200可包含處理器210、記憶體220以及多個IP裝置(IP)231至233。處理器210、記憶體220以及所述多個IP裝置231至233可經由匯流排而彼此連接。匯流排可為藉以移動資料的路徑。電子系統200可由系統組態，其中離散半導體(諸如，處理器210、記憶體220或執行各種功能的多個IP裝置231至233)是作為系統晶片(SoC)的半導體裝置而設置。

處理器210可包含微處理器、數位信號處理器或執行類似於此等處理器的功能的功能的邏輯元件。

記憶體220為儲存資料及/或命令的儲存裝置。儘管未清楚展示，但電子系統可更包含用於改良處理器210的操作的操作記憶體，諸如，高速DRAM及/或SRAM。

IP裝置231至233可為在電子系統200中執行特定功能的電路區塊。IP裝置231至233中的每一者可包含特殊功能暫存器(SFR)。處理器210可使用SFR來處理資料。IP裝置231至233中的每一者可對應於圖1所示的IP裝置100。

圖11為說明圖10所示的電子系統的應用實例的圖。為便利起見，以下描述將著重於圖10及圖11所示的應用實例之間的差異。

參看圖11，電子系統300可包含處理器310、記憶體320、IP裝置(IP)330以及特殊功能暫存器(SFR)340。處理器310、記憶體320、IP裝置330以及SFR 340可經由匯流排而彼此連接。

SFR 340可不併入至IP裝置330中，而可作為待連接至 匯流排的獨立區塊來設置。處理器310可使用SFR 340來處理資料。IP裝置330(例如，IP的內部邏輯)可經由匯流排來存取SFR 340，或可連接至SFR 340的獨立輸出埠以接收資料。

圖12為說明包含圖1所示的特殊功能暫存器的電子系統的另一應用實例的方塊圖。為便利起見，以下描述將著重於圖10及圖12所示的電子系統之間的差異。

參看圖12，電子系統400可包含處理器410、記憶體420以及IP區塊430。處理器410、記憶體420以及IP區塊430可經由匯流排而彼此連接。

IP區塊430可由包含階層IP裝置431至434的電路區塊組態。IP裝置431至434中的每一者可包含或可不包含特殊功能暫存器(SFR)。

圖13為說明包含圖1所示的特殊功能暫存器的電子系統的又一應用實例的方塊圖。

參看圖13，電子系統500包含控制器510以及特殊功能暫存器(SFR)520。控制器510可為半導體裝置，諸如，包含處理器以及記憶體的系統晶片(SoC)。SFR 520可不併入至控制器510中，而可作為待連接至控制器510的獨立區塊來設置。

除了連接至控制器510的SFR 520之外，額外SFR更可設置於控制器510內。控制器510可使用SFR 520來處理資料。

結合本文中所揭露的態樣而描述的方法或演算法的步驟可按照硬體、由處理器執行的軟體模組或硬體與軟體的組合來直接體現。軟體模組可駐留於RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟、抽取式 磁碟、CD-ROM或此項技術中已知的任何其他形式的儲存媒體中。例示性儲存媒體可耦接至所述處理器，以使得所述處理器可自所述儲存媒體讀取資訊且將資訊寫入至所述儲存媒體。或者，儲存媒體可與處理器成整體。此外，在一些態樣中，所述處理器以及所述儲存媒體可駐留於特殊應用積體電路(application specific integrated circuit,ASIC)中。另外，ASIC可駐留於使用者終端機中。或者，所述處理器以及所述儲存媒體可作為離散組件而駐留於使用者終端機中。

根據詳細描述，熟習此項技術者將瞭解，可對較佳實施例進行許多變化以及修改而不會實質上脫離例示性實施例的原理。因此，例示性實施例的所揭露較佳實施例僅在一般且描述性的意義上使用且不用於限制的目的。

110‧‧‧特殊功能暫存器(SFR)

111‧‧‧匯流排監視邏輯

112‧‧‧匯流排介面邏輯

113‧‧‧讀取存取邏輯

114‧‧‧寫入存取邏輯

115‧‧‧參考邏輯

116‧‧‧儲存元件

117‧‧‧更新邏輯

120‧‧‧內部邏輯

Claims (10)

1. 一種包含特殊功能暫存器的系統晶片，其中所述特殊功能暫存器包括：第一更新儲存元件；第二更新儲存元件；對應於所述第一更新儲存元件的第一更新邏輯；以及對應於所述第二更新儲存元件的第二更新邏輯；其中，當在第一時間裡所述特殊功能暫存器處於第一狀態時，所述第一更新邏輯與所述第二更新邏輯提供時脈給所述第一更新儲存元件與所述第二更新儲存元件，所述時脈是在所述第一時間逝去之後回應於所述第一更新邏輯被啟用而供應至所述第一更新儲存元件，且所述時脈是在所述第一時間逝去之後回應於所述第二更新邏輯被啟用而供應至所述第二更新儲存元件。
2. 如申請專利範圍第1項所述的系統晶片，其中在第二時間，所述時脈供應至所述第一更新儲存元件而並不供應至所述第二更新儲存元件，且在不同於所述第二時間的第三時間，所述時脈並不供應至所述第一更新儲存元件而是供應至所述第二更新儲存元件。
3. 如申請專利範圍第2項所述的系統晶片，其中所述第一更新邏輯以及所述第二更新邏輯是使用不同啟用信號而啟用。
4. 如申請專利範圍第1項所述的系統晶片，其中當偵測到第一信號時，所述第一更新邏輯對應於所述第一信號將至少一個時脈供應至所述第一更新儲存元件，且當偵測到第二信號時，所述 第二更新邏輯對應於所述第二信號將所述至少一個時脈供應至所述第二更新儲存元件。
5. 如申請專利範圍第4項所述的系統晶片，其中所述第一更新邏輯根據所述第一信號來更新儲存於所述第一更新儲存元件中的資料，且所述第二更新邏輯根據所述第二信號來更新儲存於所述第二更新儲存元件中的資料。
6. 如申請專利範圍第1項所述的系統晶片，其中所述特殊功能暫存器更包括：讀取存取邏輯，其經組態以傳輸自所述第一更新儲存元件以及所述第二更新儲存元件讀取的資料；寫入存取邏輯，經組態以接收待寫入至所述第一更新儲存元件以及所述第二更新儲存元件的資料；以及匯流排介面邏輯，經組態以在所述讀取存取邏輯與匯流排之間或所述寫入存取邏輯與所述匯流排之間介接。
7. 如申請專利範圍第6項所述的系統晶片，其中回應於所述匯流排執行讀取存取，所述時脈供應至所述讀取存取邏輯以及所述匯流排介面邏輯，回應於所述匯流排執行寫入存取，所述時脈供應至所述寫入存取邏輯以及所述匯流排介面邏輯，且回應於並非由所述匯流排執行的存取，所述時脈並不供應至所述讀取存取邏輯、所述寫入存取邏輯以及所述匯流排介面邏輯。
8. 如申請專利範圍第7項所述的系統晶片，其中所述特殊功能暫存器更包括：匯流排監視邏輯，經組態以偵測存取，且 回應於偵測到所述匯流排的存取，將至少一個時脈供應至所述匯流排介面邏輯以及所述讀取存取邏輯或所述寫入存取邏輯。
9. 如申請專利範圍第1項所述的系統晶片，其中所述特殊功能暫存器更包括：參考邏輯，經組態以將儲存於所述第一更新儲存元件以及所述第二儲存元件中的所述資料傳輸至內部邏輯，其中所述時脈並不供應至所述參考邏輯。
10. 如申請專利範圍第1項所述的系統晶片，其中所述第一更新儲存元件以及所述第二更新儲存元件的每一者包含至少一個正反器。