TWI578235B - 系統晶片及其功率控制方法以及多核心系統 - Google Patents

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Description

系統晶片及其功率控制方法以及多核心系統
範例實施例大體而言是關於多處理器及/或多核心系統，例如，分散多個中斷的方法、中斷要求訊號分散器電路以及具有上述電路的系統晶片(systems-on-chip；SOC)。
習知電子裝置包含用於中斷處置操作之中斷控制器。在多個中斷源產生多個中斷時，中斷控制器可設定所述中斷之優先權，且將中斷要求訊號提供至處理器。所述中斷要求訊號是基於所述中斷而產生。
最近，隨著電子裝置變小且變輕，系統晶片(SOC)已廣泛用於電子裝置中。此處，SOC可包含多個智慧財產(intellectual property；IP)區塊以及多個處理器(或具有多個核心之處理器)。
在SOC中，處理器頻繁進入低功率模式以減少電力消耗。處理器回應於接收到各別中斷要求訊號而自低功率模式喚醒。如上所述，中斷要求訊號是基於由多個中斷源產生之中斷而產生。然而，若處理器同時自低功率模式實質上喚醒或實質上同時(例如，有時稱為突然喚醒)，則在處理器中，可產生湧入電流(in-rush current)。
一或多個範例實施例提供分散多個中斷要求訊號之方法，所述方法能夠抑制及/或防止多個處理器(或多核心處理器中之多個核心)之模式在相對短之時段內自非作用 狀態(例如，電源切斷(power-down)狀態、電源關閉(power-off)狀態等)連續改變至作用狀態(例如，電源開啟(power-on)狀態等)，即使在多個中斷在相對短之時段內由多個中斷源連續產生時亦是如此。
一或多個其他範例實施例提供中斷要求訊號分散器電路，所述中斷要求訊號分散器電路能夠抑制及/或防止多個處理器(或多核心處理器中之多個核心)之模式在相對短之時段內自非作用狀態(例如，電源切斷狀態、電源關閉狀態等)連續改變至作用狀態(例如，電源開啟狀態等)，即使在多個中斷在相對短之時段內由多個中斷源連續產生時亦是如此。
範例實施例亦提供具有中斷要求訊號分散器電路之系統晶片。
藉由將中斷要求訊號之輸出之間的時間間隔(例如，鄰近中斷要求訊號之輸出之間的時間間隔)控制為大於或等於時間間隔臨界值，其中所述中斷要求訊號是基於多個中斷而產生，根據範例實施例之分散多個中斷要求訊號之方法可抑制及/或防止多個處理器(或多核心處理器中之多個核心)之模式在相對短之時段內自非作用狀態(例如，電源切斷狀態、電源關閉狀態等)連續改變至作用狀態(例如，電源開啟狀態等)，即使在所述中斷在相對短之時段內由多個中斷源連續產生時亦是如此。因此，可抑制及/或防止處理器中之湧入電流。
另外，藉由將多個中斷要求訊號之間的時間間隔(例 如，鄰近中斷要求訊號之間的時間間隔)控制為大於或等於時間間隔臨界值，其中所述中斷要求訊號是基於多個中斷而產生，根據一或多個範例實施例之中斷要求訊號分散器電路可抑制及/或防止多個處理器(或多核心處理器中之多個核心)之模式在相對短之時段內自非作用狀態(例如，電源切斷狀態、電源關閉狀態等)連續改變至作用狀態(例如，電源開啟狀態等)，即使在所述中斷在相對短之時段內由多個中斷源連續產生時亦是如此。因此，可抑制及/或防止處理器中之湧入電流。
根據範例實施例之系統晶片可包含中斷要求訊號分散器電路。因此，系統晶片可藉由以下方式來達成相對高之操作可靠性：抑制及/或防止多個處理器(或多核心處理器中之多個核心)之模式在相對短之時段內自非作用狀態(例如，電源切斷狀態、電源關閉狀態等)連續改變至作用狀態(例如，電源開啟狀態等)。
至少一個範例實施例提供一種用於系統晶片之功率控制之方法。根據至少此範例實施例，所述方法包含：控制第一喚醒要求訊號以及第二喚醒要求訊號中之至少一者之輸出，以使得所述第一喚醒要求訊號之所述輸出與所述第二喚醒要求訊號之所述輸出之間的時間間隔大於或等於時間間隔臨界值，所述第一喚醒要求訊號與所述第二喚醒要求訊號為並行且連續之喚醒要求訊號中之一者。
至少一個其他範例實施例提供一種用於系統晶片之功率控制之方法。根據至少此範例實施例，所述方法包含： 比較第一喚醒要求訊號之第一優先權與第二喚醒要求訊號之第二優先權；以及基於所述第一優先權與所述第二優先權之間的所述比較，而控制所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之至少一者之輸出，以使得所述第一喚醒要求訊號之所述輸出與所述第二喚醒要求訊號之所述輸出之間的時間差大於或等於時間間隔臨界值。
至少一個其他範例實施例提供一種用於系統晶片之功率控制之方法。根據至少此範例實施例，所述方法包含：控制處於非作用狀態之第一處理器之第一喚醒要求訊號以及處於所述非作用狀態之第二處理器之第二喚醒要求訊號中的至少一者之輸出，以使得所述第一處理器之所述第一喚醒要求訊號之所述輸出與所述第二處理器之所述第二喚醒要求訊號之所述輸出之間的時間間隔大於或等於時間間隔臨界值，所述第一喚醒要求訊號與所述第二喚醒要求訊號為並行且連續之喚醒要求訊號中之一者。
至少一個其他範例實施例提供一種用於系統晶片之功率控制之方法。根據至少此範例實施例，所述方法包含：比較第一喚醒要求訊號之第一優先權與第二喚醒要求訊號之第二優先權，所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之每一者與處於非作用狀態之功能區塊相關聯；以及基於所述第一優先權與所述第二優先權之間的所述比較，而控制所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之至少一者之輸出，以使得所述第一喚醒要求訊號之輸出與所述第二喚醒要求訊號之輸出之間的時間差 大於或等於時間間隔臨界值。
至少一個其他範例實施例提供一種系統晶片，包含：喚醒要求訊號分散電路，其經組態以控制第一功能區塊之第一喚醒要求訊號以及第二功能區塊之第二喚醒要求訊號中之至少一者之輸出，以使得所述第一功能區塊之所述第一喚醒要求訊號之輸出與所述第二功能區塊之所述第二喚醒要求訊號之輸出之間的時間間隔大於或等於時間間隔臨界值，所述第一喚醒要求訊號與所述第二喚醒要求訊號為並行且連續之喚醒要求訊號中之一者。
至少一個其他範例實施例提供一種系統晶片，包含：喚醒要求訊號分散電路，其經組態以比較第一喚醒要求訊號之第一優先權與第二喚醒要求訊號之第二優先權，所述喚醒要求訊號分散電路經進一步組態以基於所述第一優先權與所述第二優先權之間的所述比較，而控制所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之至少一者之輸出，以使得所述第一喚醒要求訊號之輸出與所述第二喚醒要求訊號之輸出之間的時間差大於或等於時間間隔臨界值。
至少一個其他範例實施例提供一種系統晶片，包含：喚醒要求訊號分散電路，其經組態以控制處於非作用狀態之第一功能區塊之第一喚醒要求訊號以及處於非作用狀態之第二功能區塊之第二喚醒要求訊號中之至少一者之輸出，以使得所述所述第一喚醒要求訊號之輸出與所述第二喚醒要求訊號之輸出之間的時間間隔大於或等於時間間隔 臨界值，所述第一喚醒要求訊號與所述第二喚醒要求訊號為並行且連續之喚醒要求訊號中之一者。
至少一個其他範例實施例提供一種系統晶片，包含：喚醒要求訊號分散電路，其經組態以比較第一喚醒要求訊號之第一優先權與第二喚醒要求訊號之第二優先權，所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之每一者與處於非作用狀態之功能區塊相關聯，所述喚醒要求訊號分散電路經進一步組態以基於所述第一優先權與所述第二優先權之間的所述比較，而控制所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之至少一者之輸出，以使得所述第一喚醒要求訊號之輸出與所述第二喚醒要求訊號之輸出之間的時間差大於或等於時間間隔臨界值。
至少一個其他範例實施例提供一種系統晶片，包含：多個喚醒要求訊號源，其經組態以產生至少第一喚醒訊號以及第二喚醒訊號；喚醒訊號控制器，其經組態以基於所述第一喚醒訊號以及所述第二喚醒訊號而產生至少第一喚醒要求訊號以及第二喚醒要求訊號；多個處理器，其經組態以基於所述第一喚醒要求訊號以及所述第二喚醒要求訊號，而自非作用狀態轉變至作用狀態；以及喚醒要求訊號分散電路，其經組態以控制所述多個處理器中之第一者之所述第一喚醒要求訊號以及所述多個處理器中之第二者之所述第二喚醒要求訊號中的至少一者之輸出，以使得所述第一喚醒要求訊號之輸出與所述第二喚醒要求訊號之輸出之間的時間間隔大於或等於時間間隔臨界值，所述第一喚 醒要求訊號與所述第二喚醒要求訊號為並行且連續之喚醒要求訊號中之一者。
至少一個其他範例實施例提供一種多核心系統，包含：多個喚醒訊號源，其經組態以產生至少第一喚醒訊號以及第二喚醒訊號；喚醒訊號控制器，其經組態以基於所述第一喚醒訊號以及所述第二喚醒訊號而產生至少第一喚醒要求訊號以及第二喚醒要求訊號；多核心處理器，其包含至少第一核心以及第二核心，所述第一核心經組態以接收所述第一喚醒要求訊號，且所述第二核心經組態以接收第二喚醒要求訊號；喚醒要求訊號分散電路，其經組態以控制所述第一核心之所述第一喚醒要求訊號以及所述第二核心之所述第二喚醒要求訊號中之至少一者之輸出，以使得所述第一喚醒要求訊號之輸出與所述第二喚醒要求訊號之輸出之間的時間間隔大於或等於時間間隔臨界值，所述第一喚醒要求訊號與所述第二喚醒要求訊號為並行且連續之喚醒要求訊號中之一者；以及至少一個記憶體裝置，其經組態以經由系統匯流排而與所述多個喚醒訊號源以及所述多核心處理器介接。
下文中，將參看隨附圖示來更全面描述各種範例實施例，附圖中繪示了一些範例實施例。然而，本發明概念可按許多不同形式來體現且不應解釋為限於本文所闡述之範例實施例。實情為，提供此等範例實施例，使得本揭露內容將為全面且完整的，且將向熟習此項技術者完全傳達本 發明概念之範疇。在諸圖中，為了清楚起見，可能誇示了層以及區域之大小以及相對大小。相似參考數字在全文中表示相似元件。
應理解，儘管本文中可使用術語「第一」、「第二」、「第三」等來描述各種元件，但此等元件不應受此等術語限制。此等術語用於區分一個元件與另一元件。因此，下文所論述之第一元件可稱為第二元件，而不偏離本發明概念之教示。如本文中所使用，術語「及/或」包含相關聯之所列出項目中之一或多者的任何以及所有組合。
應理解，當一元件被稱為「連接至」或「耦接至」另一元件時，所述元件可直接連接至或耦接至所述另一元件，或可存在介入元件。相比而言，當一元件被稱為「直接連接至」或「直接耦接至」另一元件時，不存在介入元件。用以描述元件之間的關係的其他詞應以相似方式解釋(例如，「在……之間」相對於「直接在……之間」、「鄰近」相對於「直接鄰近」等)。
本文中所使用之術語僅是出於描述特定範例實施例之目的，且不意欲限制本發明概念。如本文中所使用，單數形式「一個」以及「所述」意欲亦包含複數形式，除非上下文另有清楚指示。應進一步理解，術語「包括」在用於本說明書中時指定所敍述之特徵、整體、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組之存在或添加。
除非另有定義，否則本文中所使用之所有術語(包含 技術以及科學術語)具有與一般熟習本發明概念所屬技術者通常所理解者相同的含義。應進一步理解，術語(諸如，常用字典中所定義之術語)應被解釋為具有與其在相關技術背景中之含義一致的含義，且不應以理想化或過度正式之意義來解釋，除非本文中明確地如此定義。
圖1為說明根據範例實施例之系統晶片的方塊圖。
參看圖1，系統晶片500包含第一至第n中斷源520_1至520_n、中斷控制器540、中斷要求訊號分散器電路560以及第一至第m處理器580_1至580_m。如本文中，中斷要求訊號分散器電路560可稱為喚醒要求訊號分散電路及/或中斷要求訊號分散電路。中斷要求訊號可稱為喚醒要求訊號。類似地，中斷控制器540可稱為喚醒訊號控制器，且中斷可稱為喚醒訊號。
在至少一些範例實施例中，中斷源520_1至520_n之數目可大於處理器580_1至580_m之數目。然而，在其他範例實施例中，中斷源520_1至520_n之數目可小於或等於處理器580_1至580_m之數目。此外，第一至第m處理器580_1至580_m可對應於獨立處理器或多處理器之多個核心。在一個範例中，若m為2，則多處理器可稱為雙核心處理器，若m為4，則可稱為四核心處理器，諸如此類。
第一至第n中斷源520_1至520_n分別產生第一至第n中斷INT_R1至INT_Rn。在此範例中，第一至第n中斷源520_1至520_n為在多處理器系統(或多核心系統)中 執行具體操作的智慧財產(IP)區塊。第一至第n中斷源520_1至520_n可對應於諸如以下各者之系統晶片(SOC)之組件：視訊模組、聲音模組、顯示模組、記憶體模組、通信模組、相機模組等。
仍參看圖1，中斷控制器540基於分別來自第一至第n中斷源520_1至520_n之第一至第n中斷INT_R1至INT_Rn而產生第一至第m中斷要求訊號nIRQ_II至nIRQ_Im。
中斷要求訊號分散器電路560基於第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im且按照大於或等於時間間隔臨界值之時間間隔而將第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om分別輸出至第一至第m處理器580_1至580_m。根據至少一些範例實施例，時間間隔臨界值可為給定的、所要的或預定的時間間隔，所述時間間隔是根據經驗資料來判定或由使用者或設計工程師來設定。在至少一個範例實施例中，時間間隔臨界值可為某一範圍內之時間間隔，在所述範圍中，在處理器之模式自非作用狀態改變(例如，連續改變)至作用狀態時，在處理器中未產生湧入電流。
仍參看圖1，第一至第m處理器580_1至580_m回應於第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om而分別執行第一至第n中斷源520_1至520_n之中斷處置操作。
如上所述，中斷控制器540基於由第一至第n中斷源520_1至520_n產生之第一至第n中斷INT_R1至INT_Rn 而產生第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im。在至少一個範例實施例中，中斷控制器540自第一至第n中斷源520_1至520_n接收第一至第n中斷INT_R1至INT_Rn，且將第一至第n中斷INT_R1至INT_Rn指派給第一至第m處理器580_1至580_m。若第一至第m處理器580_1至580_m之數目小於第一至第n中斷源520_1至520_n之數目，則中斷控制器540可藉由在時間上及/或在空間上分配第一至第n中斷INT_R1至INT_Rn而將第一至第n中斷INT_R1至INT_Rn指派給第一至第m處理器580_1至580_m。
中斷要求訊號分散器電路560將自中斷控制器540輸入之第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im之輸出之間的時間間隔(例如，鄰近中斷要求訊號之輸出之間的時間間隔)控制為大於或等於時間間隔臨界值。在一個範例中，時間間隔臨界值可在某一範圍內，在所述範圍中，在第一至第m處理器580_1至580_m之模式自非作用狀態改變(例如，連續改變)至作用狀態時，在第一至第m處理器580_1至580_m中未產生湧入電流。
如將在下文中關於圖12更詳細地論述，在至少一個範例實施例中，中斷要求訊號分散器電路560包含第一至第m中斷要求訊號保持器以及中斷要求訊號仲裁器。在此範例中，第一至第m中斷要求訊號保持器接收第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im，且按照大於或等於時間間隔臨界值之時間間隔，而將第一至第m中斷要求訊號 nIRQ_O1至nIRQ_Om分別輸出至第一至第m處理器580_1至580_m。
必要時，中斷要求訊號仲裁器將第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im中之每一者之輸出之間的時間間隔控制為大於或等於時間間隔臨界值。舉例而言，若第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im中之鄰近者之間的時間間隔小於時間間隔臨界值，則中斷要求訊號仲裁器控制鄰近中斷要求訊號之輸出之間的時間間隔，以使得所述時間間隔大於或等於時間間隔臨界值。
如本文中所論述，(例如，鄰近)中斷要求訊號之間的時間間隔指例如在中斷要求訊號分散器電路處之(例如，鄰近)中斷要求訊號之接收之間的時間間隔。
在一個範例中，第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im可分別輸入至第一至第m中斷要求訊號保持器，且第一至第m中斷要求訊號保持器可分別耦接至第一至第m處理器580_1至580_m。在一個範例實施例中，第一至第m中斷要求訊號保持器以及中斷要求訊號仲裁器可在約一個時脈域中操作。可在第一至第m中斷要求訊號保持器與中斷要求訊號仲裁器之間執行要求/確認交握操作。
中斷要求訊號分散器電路560可藉由以下方式而將第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im之輸出之間的時間間隔控制為大於或等於時間間隔臨界值：延遲在第k中斷要求訊號之後的第k+1中斷要求訊號之輸出(在此範例中，k為大於或等於1之整數)，直至第k中斷要求 訊號與第k+1中斷要求訊號之間的第k時間間隔變為與時間間隔臨界值至少相同或實質上相同(例如，在第k時間間隔大於0時)。此外，中斷要求訊號分散器電路560可按時間間隔臨界值來延遲第k中斷要求訊號之輸出或第k+1中斷要求訊號之輸出(例如，在第k中斷要求訊號與第k+1中斷要求訊號之間的第k時間間隔等於或實質上等於0時)。
根據至少一些範例實施例，中斷要求訊號分散器電路560可基於與中斷及/或中斷要求訊號相關聯之給定的、所要的或預定的優先權，而改變第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om之輸出次序，以使得第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om之輸出次序不同於第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im之輸入次序。
在至少一些範例實施例中，中斷要求訊號分散器電路560可將第一至第m處理器580_1至580_m劃分或分組為包含處於作用狀態之處理器之第一群組以及包含處於非作用狀態之處理器之第二群組。接著，在第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im中，中斷要求訊號分散器電路560可能不將指派給第一群組之中斷要求訊號之輸出之間的時間間隔控制為至少為所述時間間隔臨界值，而是可將指派給第二群組之中斷要求訊號之輸出之間的時間間隔控制為至少為所述時間間隔臨界值。藉由將基於第一至第n中斷INT_R1至INT_Rn而產生之第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im之間的時間間隔控制為大於或等於 時間間隔臨界值，系統晶片500可抑制及/或防止第一至第m處理器580_1至580_m之模式在相對短之時窗內自非作用狀態改變(例如，連續改變)至作用狀態(有時稱為突然喚醒)，即使在所述中斷在相對短之時窗內由中斷源520_1至520_n連續產生時亦是如此。因此，系統晶片500可藉由以下方式來達成相對高之操作可靠性：抑制及/或防止因多個處理器(或多核心處理器中之多個核心)之突然喚醒而引起之湧入電流。
圖2為說明根據範例實施例之分散多個中斷要求訊號之方法的流程圖。為清楚起見，將關於圖1所示之SOC來描述圖2所示之方法。然而，應理解，範例實施例不應限於此實施方案。
參看圖2，在S120，中斷要求訊號分散器電路560接收多個中斷要求訊號。在S140，中斷要求訊號分散器電路560檢查中斷要求訊號(例如，中斷要求訊號之接收)之間的時間間隔(例如，鄰近中斷要求訊號之間的時間間隔)是否小於時間間隔臨界值。
若中斷要求訊號之間的時間間隔小於時間間隔臨界值，則在S160，中斷要求訊號分散器電路560將中斷要求訊號之輸出之間的時間間隔控制為大於或等於時間間隔臨界值。接著在S180，中斷要求訊號分散器電路560將中斷要求訊號分別輸出至多個處理器。
返回至S140，若中斷要求訊號之間的時間間隔大於或等於時間間隔臨界值，則在S165，中斷要求訊號分散器電 路560維持(例如，並不調整)中斷要求訊號之輸出之間的時間間隔。接著在S180，中斷要求訊號分散器電路560將中斷要求訊號分別輸出至多個處理器。
根據至少一些範例實施例，處理器可對應於獨立處理器或多核心處理器(例如，雙核心處理器、四核心處理器等)中的多個核心。為了方便起見，將處理器描述為處於作用狀態或非作用狀態。然而，應理解，作用狀態對應於正常操作模式，諸如，電源開啟狀態等，且非作用狀態對應於低功率模式，諸如，電源切斷狀態、電源關閉狀態等。下文中，將關於圖1所示之SOC來更詳細描述圖2所示之方法。
參看圖1及圖2，如上所述，在S120，中斷要求訊號分散器電路560順序地接收中斷要求訊號。中斷要求訊號可基於自多個中斷源輸出之多個中斷而產生，且可指派給各別處理器。在此範例中，中斷源為在多核心系統(或多處理器系統)中執行具體操作的智慧財產(IP)區塊。中斷源可對應於諸如以下各者之系統晶片(SOC)之組件：視訊模組、聲音模組、顯示模組、記憶體模組、通信模組、相機模組等。在中斷由中斷源產生時，中斷要求訊號可基於中斷而產生，且接著提供至各別處理器。接著，處理器可回應於中斷要求訊號而分別執行中斷處置操作。最近，隨著電子裝置變小且變輕，SOC已廣泛用於電子裝置。如上所述，SOC可包含多個IP區塊以及多個處理器或具有多個核心之處理器。在此範例中，處理器可較頻繁進入低 功率模式以減少電力消耗，且可回應於接收到各別中斷要求訊號而自低功率模式喚醒。在處理器同時或實質上同時實質上自低功率模式喚醒(例如，有時稱為突然喚醒)時，在處理器中，可產生湧入電流。湧入電流可使具有SOC之電子裝置發生故障。隨著SOC之大小變小，SOC相對難以達成相對高之操作可靠性，此是因為湧入電流亦由SOC中之動態電流改變產生。
返回至圖2，在S140，回應於接收到中斷要求訊號，中斷要求訊號分散器電路560檢查中斷要求訊號之間的時間間隔是否小於時間間隔臨界值。如上所述，在至少一個範例實施例中，可將時間間隔臨界值判定為處於某一範圍內，在所述範圍中，在處理器之模式自非作用狀態連續改變至作用狀態時，在處理器中未產生湧入電流。
若中斷要求訊號之間的時間間隔小於時間間隔臨界值，則在S160，中斷要求訊號分散器電路560將中斷要求訊號之輸出之間的時間間隔控制為至少等於時間間隔臨界值。
更詳細言之，在S160，中斷要求訊號分散器電路560可藉由以下方式而將時間間隔控制為至少等於時間間隔臨界值：延遲在第k中斷要求訊號之後的第k+1中斷要求訊號之輸出(其中，k為大於或等於1之整數)，直至第k中斷要求訊號與第k+1中斷要求訊號之間的第k時間間隔變為與時間間隔臨界值至少相同或實質上相同(在第k時間間隔大於0(非零)時)。在此範例中，第k中斷要求 訊號以及第k+1中斷要求訊號為鄰近的(例如，連續的或順序地輸入的)。
舉例而言，兩個處理器可在相對短之時窗內順序地喚醒(有時稱為突然喚醒)，且因此，若在第k時間間隔小於時間間隔臨界值時，在未控制第k時間間隔之情況下將第k中斷要求訊號以及第k+1中斷要求訊號輸出至兩個處理器，則可能在兩個處理器中產生湧入電流。因此，中斷要求訊號分散器電路560可藉由以下方式來控制第k中斷要求訊號與第k+1中斷要求訊號之間的第k時間間隔控制為時間間隔臨界值：延遲在第k中斷要求訊號之後的第k+1中斷要求訊號之輸出。
此外，在第k中斷要求訊號與第k+1中斷要求訊號之間的第k時間間隔等於或實質上等於0(中斷要求訊號並行地或同時地輸入)時，中斷要求訊號分散器電路560按至少所述時間間隔臨界值來延遲第k中斷要求訊號或第k+1中斷要求訊號之輸出。因此，可在兩個處理器中抑制及/或防止湧入電流，此是因為在第k中斷要求訊號以及第k+1中斷要求訊號同時或實質上同時輸入時，第k時間間隔藉由使用圖2之方法而被控制為至少為時間間隔臨界值。
根據至少一些範例實施例，在中斷要求訊號之間的時間間隔被控制為大於或等於時間間隔臨界值時，中斷要求訊號分散器電路560基於與中斷及/或中斷要求訊號相關聯之給定的、所要的或預定的優先權而改變中斷要求訊號 之輸出次序。
舉例而言，假設第k中斷要求訊號、第k+1中斷要求訊號以及第k+2中斷要求訊號按此次序順序地輸入。若第k中斷要求訊號與第k+1中斷要求訊號之間的第k時間間隔以及第k+1中斷要求訊號與第k+2中斷要求訊號之間的第k+1時間間隔小於時間間隔臨界值，則中斷要求訊號分散器電路560藉由以下方式來將第k時間間隔控制為大於或等於時間間隔臨界值：延遲在第k中斷要求訊號之後的第k+1中斷要求訊號之輸出；且接著藉由以下方式來將第k+1時間間隔控制為大於或等於時間間隔臨界值：延遲在第k+1中斷要求訊號之後的第k+2中斷要求訊號之輸出。然而，在至少一些範例實施例中，中斷要求訊號分散器電路560可基於中斷之給定的、所要的或預定的優先權而改變第k中斷要求訊號、第k+1中斷要求訊號以及第k+2中斷要求訊號之輸出次序。
舉例而言，假設第k中斷要求訊號、第k+1中斷要求訊號以及第k+2中斷要求訊號順序地輸入，且第k中斷要求訊號具有最高優先權且第k+1中斷要求訊號具有最低優先權。在此狀況下，若第k中斷要求訊號與第k+1中斷要求訊號之間的第k時間間隔以及第k+1中斷要求訊號與第k+2中斷要求訊號之間的第k+1時間間隔小於時間間隔臨界值，則中斷要求訊號分散器電路560基於中斷及/或中斷要求訊號之給定的、所要的或預定的優先權而將第k中斷要求訊號、第k+2中斷要求訊號以及第k+1中斷要求訊號 按此次序順序地輸出。
大體而言，在處理器接收中斷要求訊號時，處理器之模式可自非作用狀態改變至作用狀態。接著，處理器回應於對應於由中斷源產生之中斷的中斷要求訊號而執行中斷處置操作(或中斷服務)。此處，可產生湧入電流，此是因為處理器中所包含之多個電晶體突然操作。特定言之，低功率處理器可包含多個時脈閘控電路(clock gating circuit)以便在非作用狀態中減少電力消耗。因此，在非作用狀態中，大多數時脈並不雙態觸變(toggle)。在處理器之模式自非作用狀態改變至作用狀態時，可產生湧入電流，此是因為大多數時脈並行地或同時地雙態觸變。此外，在系統晶片具有多個處理器之狀況下，在處理器同時或實質上同時自低功率模式喚醒(有時稱為突然喚醒)時，處理器中所產生之所有湧入電流相加，以致湧入電流可使具有SOC之電子裝置發生故障。
藉由將多個中斷要求訊號之輸出之間的時間間隔控制為大於或等於時間間隔臨界值，圖2之方法可抑制及/或防止多個處理器(或多核心處理器中之多個核心)之模式在相對短之時間內自非作用狀態連續改變至作用狀態，即使在所述中斷在相對短之時窗內由多個中斷源連續產生時亦是如此。因此，使用圖2之方法之SOC可藉由以下方式來達成相對高之操作可靠性：抑制及/或防止因多個處理器(或多核心處理器中之多個核心)之突然喚醒而引起之湧入電流。根據至少一些範例實施例，可針對輸入至處於 非作用狀態之多個處理器之多個中斷要求訊號而執行圖2之方法。
返回至圖2，接著在S180，中斷要求訊號分散器電路560將中斷要求訊號分別輸出至多個處理器。
返回至圖2中之S140，若中斷要求訊號之間的時間間隔大於時間間隔臨界值，則在S165，中斷要求訊號分散器電路560維持(並不調整)中斷要求訊號之輸出之間的時間間隔。接著在S180，中斷要求訊號分散器電路560將中斷要求訊號分別輸出至多個處理器。
根據至少圖2所示之範例實施例，若中斷要求訊號之間的時間間隔小於時間間隔臨界值，則中斷要求訊號分散器電路560藉由以下方式而將中斷要求訊號分別輸出至處理器：將中斷要求訊號之輸出之間的時間間隔控制為至少等於時間間隔臨界值。若中斷要求訊號之間的時間間隔大於或等於時間間隔臨界值，則在未控制(或調整)時間間隔之情況下，中斷要求訊號分散器電路560將中斷要求訊號分別輸出至處理器。因此，可按照大於或等於時間間隔臨界值之時間間隔將中斷要求訊號分別提供至處理器。
圖3A及圖3B為說明根據圖2之方法分散多個中斷要求訊號之範例的圖式。圖3A繪示順序地輸入第一至第四中斷要求訊號nIRQ_1至nIRQ_4之範例，且圖3B繪示根據圖2之方法順序地將第一至第四中斷要求訊號nIRQ_1至nIRQ_4分別輸出至第一至第四處理器之範例。
如圖3A所說明，第一中斷要求訊號nIRQ_1與第二 中斷要求訊號nIRQ_2之間的第一時間間隔S1小於時間間隔臨界值PS，第二中斷要求訊號nIRQ_2與第三中斷要求訊號nIRQ_3之間的第二時間間隔S2小於時間間隔臨界值PS，且第三中斷要求訊號nIRQ_3與第四中斷要求訊號nIRQ_4之間的第三時間間隔S3亦小於時間間隔臨界值PS。
如圖3B所說明，第二中斷要求訊號nIRQ_2之輸出經延遲以使得第一時間間隔S1至少等於或實質上等於時間間隔臨界值PS。此外，第三中斷要求訊號nIRQ_3之輸出經延遲以使得第二時間間隔S2至少等於或實質上等於時間間隔臨界值PS。此外，第四中斷要求訊號nIRQ_4之輸出經延遲以使得第三時間間隔S3至少等於或實質上等於時間間隔臨界值PS。如上所述，第一至第四中斷要求訊號nIRQ_1至nIRQ_4可按照對應於時間間隔臨界值PS之時間間隔順序地分別輸出至第一至第四處理器。
圖4A及圖4B為說明根據圖2之方法分散多個中斷要求訊號之另一範例的圖式。圖4A繪示順序地輸入第一至第四中斷要求訊號nIRQ_1至nIRQ_4之範例，且圖4B繪示根據圖2之方法順序地將第一至第四中斷要求訊號nIRQ_1至nIRQ_4分別輸出至第一至第四處理器之範例。
更詳細言之，如圖4A所說明，第一中斷要求訊號nIRQ_1與第二中斷要求訊號nIRQ_2之間的第一時間間隔S1大於時間間隔臨界值PS，第二中斷要求訊號nIRQ_2與第三中斷要求訊號nIRQ_3之間的第二時間間隔S2小於時 間間隔臨界值PS，且第三中斷要求訊號nIRQ_3與第四中斷要求訊號nIRQ_4之間的第三時間間隔S3亦小於時間間隔臨界值PS。
如圖4B所說明，根據圖2之方法，第一中斷要求訊號nIRQ_1與第二中斷要求訊號nIRQ_2之間的第一時間間隔S1得以維持且未經調整，而第三中斷要求訊號nIRQ_3之輸出經延遲以使得第二時間間隔S2大於或等於時間間隔臨界值PS，且第四中斷要求訊號nIRQ_4之輸出經延遲以使得第三時間間隔S3大於或等於時間間隔臨界值PS第一至第四中斷要求訊號nIRQ_1至nIRQ_4按照大於或等於時間間隔臨界值PS之時間間隔順序地分別輸出至第一至第四處理器。
圖5A及圖5B為說明根據圖2之方法分散多個中斷要求訊號之再一範例的圖式。圖5A繪示順序地輸入第一至第四中斷要求訊號nIRQ_1至nIRQ_4之範例，且圖5B繪示根據圖2之方法順序地將第一至第四中斷要求訊號nIRQ_1至nIRQ_4分別輸出至第一至第四處理器之範例。
如圖5A所說明，第一中斷要求訊號nIRQ_1與第二中斷要求訊號nIRQ_2之間的第一時間間隔S1小於時間間隔臨界值PS，第二中斷要求訊號nIRQ_2與第三中斷要求訊號nIRQ_3之間的第二時間間隔S2小於時間間隔臨界值PS，且第三中斷要求訊號nIRQ_3與第四中斷要求訊號nIRQ_4之間的第三時間間隔S3亦小於時間間隔臨界值PS。
根據電子裝置中之SOC之效能，在兩個處理器中，可能未產生湧入電流，即使兩個處理器同時地或並行地喚醒或在相對短之時窗內順序地喚醒時亦是如此，而在三個處理器同時地或並行地喚醒或在相對短之時窗內順序地喚醒時，在三個處理器中，可能產生湧入電流。
如圖5A及圖5B所說明，根據圖2之方法，可允許兩個處理器在相對短之時窗內順序地喚醒，但可能不允許兩個以上處理器如此。舉例而言，如圖5A及圖5B所示，第一中斷要求訊號nIRQ_1與第二中斷要求訊號nIRQ_2之間的第一時間間隔S1得以維持(未經調整)，即使第一時間間隔S1小於時間間隔臨界值PS亦是如此。在此範例中，允許給定的、所要的或預定的數目的處理器(例如，兩個處理器)在相對短之時窗內順序地喚醒。然而，第三中斷要求訊號nIRQ_3之輸出經延遲以使得第二時間間隔S2大於或等於時間間隔臨界值PS。因此，根據圖2之方法，抑制及/或防止三個處理器在相對短之時窗內順序地喚醒。接著，如圖5B所示，第三中斷要求訊號nIRQ_3與第四中斷要求訊號nIRQ_4之間的第三時間間隔S3得以維持且未經調整，即使第三時間間隔S3小於時間間隔臨界值PS亦是如此。
圖6為說明根據另一範例實施例之分散多個中斷要求訊號之方法的流程圖。如同圖2，為清楚起見，將關於圖1所示之SOC來描述圖6所示之方法。然而，應理解，範例實施例不應限於此實施方案。
參看圖6，中斷要求訊號分散器電路560在S210接收第k中斷要求訊號，且接著在S220接收第k+1中斷要求訊號。
在S230，中斷要求訊號分散器電路560檢查第k中斷要求訊號與第k+1中斷要求訊號之間的時間間隔是否大於0。
若第k中斷要求訊號與第k+1中斷要求訊號之間的時間間隔大於0，則在S240，中斷要求訊號分散器電路560延遲第k中斷要求訊號之輸出，直至時間間隔變為與時間間隔臨界值至少相同或實質上相同。
返回至S230，若第k中斷要求訊號與第k+1中斷要求訊號之間的時間間隔等於0，則在S250，中斷要求訊號分散器電路560基於與中斷及/或中斷要求訊號相關聯之給定的、所要的或預定的優先權，按至少所述時間間隔臨界值來延遲第k中斷要求訊號之輸出或第k+1中斷要求訊號之輸出。
大體而言，第k中斷要求訊號以及第k+1中斷要求訊號順序地輸入，以使得第k中斷要求訊號與第k+1中斷要求訊號之間的時間間隔大於0。然而，根據至少一些範例實施例，第k中斷要求訊號以及第k+1中斷要求訊號可同時或實質上同時(例如，同時地或並行地)輸入。在此範例中，中斷要求訊號分散器電路560檢查第k中斷要求訊號與第k+1中斷要求訊號之間的時間間隔是否大於0。
若第k中斷要求訊號與第k+1中斷要求訊號之間的時 間間隔大於0但小於時間間隔臨界值，則中斷要求訊號分散器電路560延遲第k中斷要求訊號之輸出，直至時間間隔變為與時間間隔臨界值至少相同或實質上相同。
另一方面，若第k中斷要求訊號與第k+1中斷要求訊號之間的時間間隔等於0，則中斷要求訊號分散器電路560基於與中斷及/或中斷要求訊號相關聯之給定的、所要的或預定的優先權，按至少所述時間間隔臨界值來延遲第k中斷要求訊號之輸出或第k+1中斷要求訊號之輸出。因此，第k中斷要求訊號以及第k+1中斷要求訊號按照對應於至少所述時間間隔臨界值之時間間隔分別輸出至第k處理器以及第k+1處理器，即使在第k中斷要求訊號以及第k+1中斷要求訊號同時或實質上同時(例如，同時地或並行地)輸入時亦是如此。因此，圖6之方法可抑制及/或防止SOC中所包含之多個處理器之模式在相對短之時窗內自非作用狀態連續改變至作用狀態(有時稱為突然喚醒)。
圖7A及圖7B為說明根據圖6之方法分散多個中斷要求訊號之範例的圖式。圖7A繪示順序地輸入第一至第四中斷要求訊號nIRQ_1至nIRQ_4之範例，且圖7B繪示根據圖6之方法順序地將第一至第四中斷要求訊號nIRQ_1至nIRQ_4分別輸出至第一至第四處理器之範例。
在圖7A所示之範例中，鄰近中斷要求訊號nIRQ_3以及nIRQ_4同時或實質上同時(例如，同時地或並行地)輸入，而中斷要求訊號nIRQ_1以及nIRQ_2順序地輸入。第一中斷要求訊號nIRQ_1與第二中斷要求訊號nIRQ_2 之間的第一時間間隔S1小於時間間隔臨界值PS，第二中斷要求訊號nIRQ_2與第三中斷要求訊號nIRQ_3(或第四中斷要求訊號nIRQ_4)之間的第二時間間隔S2小於時間間隔臨界值PS，且第三中斷要求訊號nIRQ_3與第四中斷要求訊號nIRQ_4之間的時間間隔等於或實質上等於0。
如圖7B所說明，假設第四中斷要求訊號nIRQ_4之優先權高於第三中斷要求訊號nIRQ_3之優先權。第二中斷要求訊號nIRQ_2之輸出經延遲以使得第一中斷要求訊號nIRQ_1與第二中斷要求訊號nIRQ_2之間的第一時間間隔S1大於或等於時間間隔臨界值PS。此外，第四中斷要求訊號nIRQ_4之輸出經延遲以使得第二中斷要求訊號nIRQ_2與第四中斷要求訊號nIRQ_4之間的第二時間間隔S2大於或等於時間間隔臨界值PS。此外，第三中斷要求訊號nIRQ_3之輸出在第四中斷要求訊號nIRQ_4之輸出之後按時間間隔臨界值PS而延遲。
在圖7A及圖7B所示之範例中，第四中斷要求訊號nIRQ_4是在第三中斷要求訊號nIRQ_3之前輸出，此是因為第四中斷要求訊號nIRQ_4之優先權高於第三中斷要求訊號nIRQ_3之優先權。在鄰近中斷要求訊號(例如，第三中斷要求訊號nIRQ_3以及第四中斷要求訊號nIRQ_4)同時或實質上同時(例如，同時地或並行地)輸入時，第一至第四中斷要求訊號nIRQ_1至nIRQ_4基於給定的、所要的或預定的優先權，按照對應於時間間隔臨界值PS之時間間隔而分別輸出至第一至第四處理器。
圖8為說明根據另一範例實施例之分散多個中斷要求訊號之方法的流程圖。如同圖2，為清楚起見，將關於圖1所示之SOC來描述圖8所示之方法。然而，應理解，範例實施例不應限於此實施方案。
參看圖8，中斷要求訊號分散器電路560在S310接收第k中斷要求訊號，且接著在S320接收第k+1中斷要求訊號。雖然此範例實施例是關於順序地接收第k中斷要求訊號以及第k+1中斷要求訊號而描述，但範例實施例可同樣適用於並行地或同時地接收的中斷要求訊號。
接著，在S330，中斷要求訊號分散器電路560檢查第k中斷要求訊號之優先權是否高於第k+1中斷要求訊號之優先權。
若第k中斷要求訊號之優先權高於第k+1中斷要求訊號之優先權，則在S340，中斷要求訊號分散器電路560延遲第k+1中斷要求訊號之輸出。
返回至S330，若第k中斷要求訊號之優先權低於第k+1中斷要求訊號之優先權，則在S350，中斷要求訊號分散器電路560延遲第k中斷要求訊號之輸出。
在圖8所示之範例實施例中，假設第k中斷要求訊號與第k+1中斷要求訊號之間的時間間隔小於時間間隔臨界值。
根據圖8之方法，中斷要求訊號分散器電路560可順序地接收第k中斷要求訊號以及第k+1中斷要求訊號，且檢查第k中斷要求訊號與第k+1中斷要求訊號之間的時間 間隔是否小於時間間隔臨界值。中斷要求訊號分散器電路560亦檢查第k中斷要求訊號之優先權是否高於第k+1中斷要求訊號之優先權。接著，無關於或獨立於第k中斷要求訊號以及第k+1中斷要求訊號之輸入次序，中斷要求訊號分散器電路560基於與中斷要求訊號相關聯之給定的、所要的或預定的優先權，而判定第k中斷要求訊號以及第k+1中斷要求訊號之輸出次序。
更詳細言之，舉例而言，在第k中斷要求訊號之優先權高於第k+1中斷要求訊號之優先權時，中斷要求訊號分散器電路560延遲第k+1中斷要求訊號之輸出。另一方面，在第k中斷要求訊號之優先權低於第k+1中斷要求訊號之優先權時，中斷要求訊號分散器電路560延遲第k中斷要求訊號之輸出。因此，第k中斷要求訊號以及第k+1中斷要求訊號基於給定的、所要的或預定的優先權，按照對應於至少所述時間間隔臨界值之時間間隔，而分別輸出至第k處理器以及第k+1處理器。因此，圖8之方法可抑制及/或防止SOC中所包含之多個處理器之模式在相對短之時段內自非作用狀態連續改變至作用狀態(有時稱為突然喚醒)。
圖9A及圖9B為說明根據圖8之方法分散多個中斷要求訊號之範例的圖式。圖9A繪示順序地輸入第一至第四中斷要求訊號nIRQ_1至nIRQ_4之範例，且圖9B繪示根據圖8之方法基於給定的、所要的或預定的優先權而將第一至第四中斷要求訊號nIRQ_1至nIRQ_4分別輸出至第一 至第四處理器之範例。
如圖9A所說明，第一中斷要求訊號nIRQ_1與第二中斷要求訊號nIRQ_2之間的第一時間間隔S1小於時間間隔臨界值PS，第二中斷要求訊號nIRQ_2與第三中斷要求訊號nIRQ_3之間的第二時間間隔S2小於時間間隔臨界值PS，且第三中斷要求訊號nIRQ_3與第四中斷要求訊號nIRQ_4之間的第三時間間隔S3亦小於時間間隔臨界值PS。在至少一個範例實施例中，根據電子裝置中之SOC之所需條件，可需要第一至第四中斷要求訊號nIRQ_1至nIRQ_4之輸出次序不同於第一至第四中斷要求訊號nIRQ_1至nIRQ_4之輸入次序。因此，可基於與中斷要求訊號nIRQ_1至nIRQ_4相關聯之給定的、所要的或預定的優先權而改變第一至第四中斷要求訊號nIRQ_1至nIRQ_4之輸出次序。
藉由利用圖8之方法，可藉由基於給定的、所要的或預定的優先權而改變第一至第四中斷要求訊號nIRQ_1至nIRQ_4之輸出次序，而調整回應於第一至第四中斷要求訊號nIRQ_1至nIRQ_4來執行中斷處置操作之第一至第四處理器之喚醒次序。
如圖9B所說明，無關於或獨立於第一至第四中斷要求訊號nIRQ_1至nIRQ_4之輸入次序，中斷要求訊號分散器電路基於給定的、所要的或預定的優先權而輸出第一中斷要求訊號nIRQ_1、第三中斷要求訊號nIRQ_3、第四中斷要求訊號nIRQ_4以及第二中斷要求訊號nIRQ_2。同 時，將第一中斷要求訊號nIRQ_1、第三中斷要求訊號nIRQ_3、第四中斷要求訊號nIRQ_4以及第二中斷要求訊號nIRQ_2之間的時間間隔控制為大於或等於時間間隔臨界值PS。因此，第一至第四中斷要求訊號nIRQ_1至nIRQ_4基於給定的、所要的或預定的優先權，按照對應於至少所述時間間隔臨界值PS之時間間隔，而分別輸出至第一至第四處理器。
圖10為說明根據另一範例實施例之分散多個中斷之方法的流程圖，且圖11為說明處於作用狀態之多個處理器以及處於非作用狀態之多個處理器的圖式。將關於圖1所示之SOC以及圖11所示之處理器來描述圖10所示之方法。
參看圖1、圖10及圖11，在S410，中斷要求訊號分散器電路560順序地接收多個中斷要求訊號。在S420，中斷要求訊號分散器電路560將中斷要求訊號劃分或分組為目標中斷要求訊號以及非目標中斷要求訊號。
根據至少此範例實施例，目標中斷要求訊號為指派給(例如，經排程以輸出至)處於非作用狀態之處理器TP_1至TP_4的中斷要求訊號，而非目標中斷要求訊號為指派給處於作用狀態之處理器NTP_1以及NTP_2的中斷要求訊號。
返回至圖10，在S430，中斷要求訊號分散器電路560立即將非目標中斷要求訊號分別輸出至處於作用狀態之處理器NTP_1以及NTP_2。同時，在S440，中斷要求訊號 分散器電路560檢查目標中斷要求訊號之間的時間間隔(例如，鄰近目標中斷要求訊號之間的時間間隔)是否小於時間間隔臨界值。
若目標中斷要求訊號之間的時間間隔小於時間間隔臨界值，則在S450，中斷要求訊號分散器電路560將目標中斷要求訊號之輸出之間的時間間隔控制為大於或等於時間間隔臨界值。接著在S480，中斷要求訊號分散器電路560將目標中斷要求訊號分別輸出至處於非作用狀態之處理器TP_1至TP_4。
返回至S440，若目標中斷要求訊號之間的時間間隔大於或等於時間間隔臨界值，則在S460，中斷要求訊號分散器電路560維持(並不調整)目標中斷要求訊號之輸出之間的時間間隔。接著在S480，中斷要求訊號分散器電路560將目標中斷要求訊號分別輸出至處於非作用狀態之處理器TP_1至TP_4。
根據圖10之方法，未控制非目標中斷要求訊號之間的時間間隔，此是因為處理器NTP_1以及NTP_2處於作用狀態且不需要喚醒。然而，將指派給處於非作用狀態之處理器TP_1至TP_4之目標中斷要求訊號之間的時間間隔控制為大於或等於時間間隔臨界值。因此，使用圖10之方法之SOC可按較高速度操作，此是因為所處置之中斷要求訊號(例如，負載)之數目減少。
圖12為說明根據範例實施例之中斷要求訊號分散器電路的方塊圖。圖12所示之中斷要求訊號分散器電路可充 當圖1所示之中斷要求訊號分散器電路560。
返回至圖12，中斷要求訊號分散器電路100包含中斷要求訊號仲裁器140以及第一至第m中斷要求訊號保持器120_1至120_m。在此範例中，m為大於或等於2之整數。
第一至第m中斷要求訊號保持器120_1至120_m經組態以分別接收第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im，且按照大於或等於時間間隔臨界值之時間間隔而將第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om分別輸出至第一至第m處理器(圖12未繪示)。
第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im是基於自多個中斷源(圖12未繪示)輸出之多個中斷而產生。此外，第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im分別輸入至第一至第m中斷要求訊號保持器120_1至120_m。同時，第一至第m中斷要求訊號保持器120_1至120_m分別耦接至第一至第m處理器。此外，第一至第m中斷要求訊號保持器120_1至120_m按照大於或等於時間間隔臨界值之時間間隔，而將第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om分別輸出至第一至第m處理器。
更詳細言之，關於圖12，在第一至第m中斷要求訊號保持器120_1至120_m分別接收第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im時，第一至第m中斷要求訊號保持器120_1至120_m將各別輸出要求訊號RS1至RSm發送至中斷要求訊號仲裁器140。在第一至第m中斷要求訊號保持器120_1至120_m自中斷要求訊號仲裁器140接 收到各別輸出確認訊號AS1至ASm時，第一至第m中斷要求訊號保持器120_1至120_m將第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om分別輸出至第一至第m處理器。
對於此操作而言，第一至第m中斷要求訊號保持器120_1至120_m中之每一者可由具有閒置狀態、等待狀態以及宣告狀態(assert-state)之狀態機來實施。下文將關於圖13來更詳細描述範例狀態機實施方案。
中斷要求訊號仲裁器140經組態以在第一至第m中斷要求訊號之間的時間間隔小於時間間隔臨界值時，將第一至第m中斷要求訊號之輸出之間的時間間隔(例如，鄰近中斷要求訊號之輸出之間的時間間隔)控制為大於或等於時間間隔臨界值。在此範例中，時間間隔臨界值可為某一範圍內之給定的、所要的或預定的時間間隔，在所述範圍中，在第一至第m處理器之模式自非作用狀態連續改變至作用狀態時，在第一至第m處理器中未產生湧入電流。
仍參看圖12，中斷要求訊號仲裁器140自第一至第m中斷要求訊號保持器120_1至120_m分別接收輸出要求訊號RS1至RSm。接著，中斷要求訊號仲裁器140藉由以下方式控制第一至第m中斷要求訊號保持器120_1至120_m，以按照大於或等於時間間隔臨界值之時間間隔，將第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om分別輸出至第一至第m處理器：按照大於或等於時間間隔臨界值之時間間隔，將輸出確認訊號AS1至Asm分別輸出至第 一至第m中斷要求訊號保持器120_1至120_m。對於此操作而言，中斷要求訊號仲裁器140可由具有閒置狀態以及等待狀態之狀態機來實施。下文將關於圖14來更詳細描述範例狀態機實施方案。
在至少一個範例實施例中，中斷要求訊號仲裁器140可基於與中斷要求訊號nIRQ_O1至nIRQ_Om相關聯之給定的、所要的或預定的優先權，而改變第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om之輸出次序。因此，輸入至第一至第m中斷要求訊號保持器120_1至120_m之第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im之輸入次序可不同於自第一至第m中斷要求訊號保持器120_1至120_m輸出之第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om之輸出次序。
在至少一個範例實施例中，中斷要求訊號仲裁器140可將第一至第m處理器劃分或分組為包含處於作用狀態之處理器之第一群組以及包含處於非作用狀態之處理器之第二群組。在第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im中，中斷要求訊號仲裁器140可能不將指派給第一群組之中斷要求訊號之間的時間間隔控制為所述時間間隔臨界值，而是可將指派給第二群組之中斷要求訊號之間的每一時間間隔控制為大於或等於所述時間間隔臨界值。
如上所述，藉由將基於多個中斷而產生之多個中斷要求訊號之輸出之間的時間間隔控制為大於或等於時間間隔臨界值，中斷要求訊號分散器電路100可抑制及/或防止多 個處理器(或多核心處理器中之多個核心)之模式在相對短之時段內自非作用狀態連續改變至作用狀態(有時稱為突然喚醒)，即使在所述中斷在相對短之時窗內由多個中斷源連續產生時亦是如此。因此，包含中斷要求訊號分散器電路100之SOC可藉由以下方式來達成相對高之操作可靠性：抑制及/或防止因多個處理器(或多核心處理器中之多個核心)之突然喚醒而引起之湧入電流。
圖13為說明圖12所示之中斷要求訊號保持器之範例狀態機實施方案的圖式。第一至第m中斷要求訊號保持器120_1至120_m中之一或多者可由狀態機(諸如，圖13所示之狀態機)來實施。然而，範例實施例不限於此實施方案。為清楚起見，將關於第n中斷要求訊號保持器120_n以及第n中斷要求訊號nIRQ_In來描述圖13。然而，應理解，第一至第m中斷要求訊號保持器120_1至120_m中之每一者可按相同或大體上相同之方式操作。
參看圖13，狀態機200包含閒置狀態220、等待狀態240以及宣告狀態260。閒置狀態220指示中斷要求訊號保持器120_n尚未接收到中斷要求訊號nIRQ_In。等待狀態240指示中斷要求訊號保持器120_n正等待來自中斷要求訊號仲裁器140之輸出確認訊號ASn。宣告狀態260指示中斷要求訊號保持器120_n已輸出或正輸出中斷要求訊號nIRQ_On至第n處理器580_n。在此範例中，閒置狀態220對應於中斷要求訊號保持器120_n之預設狀態。
更詳細言之，關於圖13，第一至第m中斷要求訊號 保持器120_1至120_m保持於閒置狀態220，直至分別接收到第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im。回應於接收到第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im，第一至第m中斷要求訊號保持器120_1至120_m進入等待狀態240或宣告狀態260。
舉例而言，在中斷要求訊號保持器120_n接收到中斷要求訊號nIRQ_In時，中斷要求訊號保持器120_n將輸出要求訊號RSn發送至中斷要求訊號仲裁器140。若中斷要求訊號仲裁器140將輸出確認訊號ASn立即輸出至中斷要求訊號保持器120_n，則中斷要求訊號保持器120_n進入宣告狀態260(RA)。然而，若中斷要求訊號仲裁器140未將輸出確認訊號ASn立即輸出至中斷要求訊號保持器120_n，則中斷要求訊號保持器120_n進入等待狀態240(RNA)。在此狀況下，中斷要求訊號仲裁器140延遲輸出確認訊號ASn之輸出以控制中斷要求訊號之輸出之間的時間間隔(例如，鄰近中斷要求訊號之輸出之間的時間間隔)。
隨後，中斷要求訊號保持器120_n在處於等待狀態240的同時自中斷要求訊號仲裁器140接收輸出確認訊號ASn。回應於輸出確認訊號ASn，中斷要求訊號保持器120_n進入宣告狀態260(AR)。
在中斷要求訊號保持器120_n在處於宣告狀態260的同時將中斷要求訊號nIRQ_On輸出至第n處理器之後，中斷要求訊號保持器120_n返回至閒置狀態220(AL)。如 上所述，第一至第m中斷要求訊號保持器120_1至120_m中之每一者可由具有相對簡單之結構的狀態機來實施。
圖14為說明圖12所示之中斷要求訊號仲裁器之範例狀態機實施方案的圖式。
參看圖14，狀態機300包含閒置狀態320以及等待狀態340。閒置狀態320指示第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om中無一者正輸出至第一至第m處理器。等待狀態340指示第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om中之至少一者正輸出至第一至第m處理器。在此範例中，閒置狀態320對應於中斷要求訊號仲裁器140之預設狀態。
中斷要求訊號仲裁器140可保持處於閒置狀態320，直至自第一至第m中斷要求訊號保持器120_1至120_m分別接收到輸出要求訊號RS1至RSm中之任一者。回應於接收到輸出要求訊號(例如，來自中斷要求訊號保持器120_n之RSn)，中斷要求訊號仲裁器140進入等待狀態340(REQ)，且立即將輸出確認訊號ASn輸出至中斷要求訊號保持器120_n。中斷要求訊號仲裁器140在給定的、所要的或預定的時間間隔(例如，時間間隔臨界值)期間保持處於等待狀態340。接著，中斷要求訊號仲裁器140返回至閒置狀態320(EXP)。根據至少此範例實施例，在中斷要求訊號仲裁器140處於等待狀態340時，中斷要求訊號仲裁器140並不將其他輸出確認訊號輸出至其他中斷要求訊號保持器，即使在其他中斷要求訊號保持器將其 輸出要求訊號發送至中斷要求訊號仲裁器140時亦是如此。因此，第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om按照大於或等於時間間隔臨界值之時間間隔分別輸出至第一至第m處理器。如上所述，中斷要求訊號仲裁器140可由具有相對簡單之結構之狀態機來實施。
圖15為說明圖12之中斷要求訊號分散器電路之範例操作的時序圖。
參看圖15，在第i中斷要求訊號nIRQ_Ii輸入至中斷要求訊號分散器電路100中之第i中斷要求訊號保持器120_i時，第i中斷要求訊號保持器120_i將輸出要求訊號RSi REQ輸出至中斷要求訊號仲裁器140。因為中斷要求訊號仲裁器140處於閒置狀態IDLE(不存在先前中斷要求訊號)，所以中斷要求訊號仲裁器140立即將輸出確認訊號ASi ACK輸出至第i中斷要求訊號保持器120_i。
回應於輸出確認訊號ASi ACK，第i中斷要求訊號保持器120_i自閒置狀態IDLE轉變至宣告狀態ASSERT，且中斷要求訊號仲裁器140自閒置狀態IDLE轉變至等待狀態WAIT。因此，第i中斷要求訊號nIRQ_Oi輸出至第i處理器。
在中斷要求訊號仲裁器140處於等待狀態WAIT時，若第j中斷要求訊號保持器120_j回應於接收到第j中斷要求訊號nIRQ_Ij而將輸出要求訊號RSj REQ輸出至中斷要求訊號仲裁器140，則中斷要求訊號仲裁器140並不將輸出確認訊號ASi ACK輸出至第j中斷要求訊號保持器 120_j。中斷要求訊號仲裁器140保持於等待狀態WAIT之時段可藉由考慮諸如實體特性等之各種條件來判定，且可由諸如計數器等之電路來調整。
根據至少一些範例實施例，第j中斷要求訊號保持器120_j可自閒置狀態IDLE轉變至等待狀態WAIT，而不是宣告狀態ASSERT。在中斷要求訊號仲裁器140自等待狀態WAIT進入閒置狀態IDLE之後，在第i中斷要求訊號nIRQ_Oi與第j中斷要求訊號nIRQ_Oj之間的時間間隔變為與時間間隔臨界值至少相同或實質上相同時，中斷要求訊號仲裁器140將輸出確認訊號ASj ACK輸出至第j中斷要求訊號保持器120_j。回應於輸出確認訊號ASj ACK，第j中斷要求訊號保持器120_j自等待狀態WAIT轉變至宣告狀態ASSERT，且將第j中斷要求訊號nIRQ_Oj輸出至第j處理器。
如圖15所說明，第i中斷要求訊號nIRQ_Oi以及第j中斷要求訊號nIRQ_Oj可按照大於或等於時間間隔臨界值之時間間隔，而分別輸出至第i處理器以及第j處理器。
如上所述，藉由將多個中斷要求訊號之間的時間間隔(例如，鄰近中斷要求訊號之間的時間間隔)控制為大於或等於時間間隔臨界值，中斷要求訊號分散器電路100可抑制及/或防止多個處理器(或多核心處理器中之多個核心)之模式在相對短之時段內自非作用狀態連續改變至作用狀態(有時稱為突然喚醒)，即使在所述中斷在相對短之時段內由多個中斷源連續產生時亦是如此。
圖16為說明根據範例實施例之中斷要求訊號分散器電路之範例軟體實施方案的方塊圖。圖16所示之中斷要求訊號分散器電路可充當圖1所示之中斷要求訊號分散器電路560。
參看圖16，中斷要求訊號分散器電路包含多個位準偵測器LD1、LD2、LD3、……、LDm。在此範例中，m為大於或等於2之整數。多個位準偵測器LD1至LDm偵測多個中斷要求訊號nIRQ_I1至nIRQ_Im中之各別者中的改變，以便識別/偵測主處理器之新中斷(及/或中斷要求)。在偵測到主處理器之新中斷及/或中斷要求時，微控制器中斷控制器1302經由匯流排1306而通知微控制器1308。
微控制器1308控制新中斷要求(例如，來自中斷要求訊號nIRQ_I1至nIRQ_Im之新中斷要求)之輸出，以使得中斷要求訊號(例如，nIRQ_O1至nIRQ_Om中對應於新中斷要求之中斷要求訊號)之輸出之間的時間間隔大於或等於時間間隔臨界值。舉例而言，微控制器1308可延遲新中斷要求歷時給定的或所要的時段(例如，藉由將中斷要求儲存於隨機存取記憶體(RAM)1310)中，且接著經由通用I/O電路1304而輸出中斷要求訊號。
圖16所示之RAM 1310及/或唯讀記憶體(ROM)1312經組態以在上文論述之延遲期間儲存中斷要求，及/或儲存關於回應於所偵測之中斷訊號而採取之措施的指示。
微控制器1308經由通用I/O電路1304而更新中斷輸出線nIRQ_O1至nIRQ_Om上之實體訊號。微控制器1308 經由匯流排1306而與通用I/O電路1304通信。因為通用I/O電路(諸如，圖16所示之通用I/O電路)是熟知的，所以將省略詳細論述。
以與上文關於至少一些其他範例實施例而論述之方式相同或實質上相同之方式，將訊號輸出至(例如)處理器580_1至580_m。
根據至少此範例實施例，圖16所示之微控制器中斷控制器1302與圖1所示之中斷控制器540分開。圖17為說明圖1之SOC之中斷要求訊號分散器電路的範例操作的圖式。
圖17繪示中斷要求訊號分散器電路560之第一至第m中斷要求訊號保持器562_1至562_m由SOC 500中之中斷要求訊號分散器電路560之中斷要求訊號仲裁器(未繪示)控制之範例。因此，第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im可按照對應於時間間隔臨界值PS之時間間隔作為第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om而分別輸出至第一至第m處理器580_1至580_m。如圖17所說明，為方便起見，假設m為4。
更詳細言之，在第一至第n中斷源520_1至520_n輸出第一至第n中斷INT_R1至INT_Rn時，中斷控制器540基於第一至第n中斷INT_R1至INT_Rn而產生第一至第四中斷要求訊號nIRQ_I1至nIRQ_I4。如圖17所說明，第一中斷要求訊號nIRQ_I1、第三中斷要求訊號nIRQ_I3、第二中斷要求訊號nIRQ_I2以及第四中斷要求訊號 nIRQ_I4分別由第一中斷要求訊號保持器562_1、第三中斷要求訊號保持器562_3、第二中斷要求訊號保持器562_2以及第四中斷要求訊號保持器562_4順序地接收。
第一中斷要求訊號保持器562_1立即將第一中斷要求訊號nIRQ_O1輸出至第一處理器580_1，此是因為在第一中斷要求訊號nIRQ_I1之前，不存在先前中斷要求訊號。第三中斷要求訊號保持器562_3按時段DL1延遲第三中斷要求訊號nIRQ_I3之輸出，此是因為第一中斷要求訊號nIRQ_I1與第三中斷要求訊號nIRQ_I3之間的時間間隔小於時間間隔臨界值PS。第三中斷要求訊號保持器562_3接著將第三中斷要求訊號nIRQ_O3輸出至第三處理器580_3。
第二中斷要求訊號保持器562_2按時段DL2延遲第二中斷要求訊號nIRQ_I2之輸出，且接著將第二中斷要求訊號nIRQ_O2輸出至第二處理器580_2。
第四中斷要求訊號保持器562_4按時段DL3延遲第四中斷要求訊號nIRQ_I4之輸出，且接著將第四中斷要求訊號nIRQ_O4輸出至第四處理器580_4。
根據至少此範例實施例，可抑制及/或防止因第一至第四處理器580_1至580_4之突然喚醒而引起之湧入電流，此是因為第一至第四處理器580_1至580_4按照對應於至少所述時間間隔臨界值PS之時間間隔分別接收第一至第四中斷要求訊號nIRQ_O1至nIRQ_O4。
圖18為說明圖1之SOC之中斷要求訊號分散器電路 的另一範例操作的圖式。
圖18繪示中斷要求訊號分散器電路560之第一至第m中斷要求訊號保持器562_1至562_m由系統晶片500中之中斷要求訊號分散器電路560之中斷要求訊號仲裁器(圖18中未繪示)控制之範例。在此範例中，第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im按照大於或等於時間間隔臨界值PS之時間間隔作為第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om而分別輸出至第一至第m處理器580_1至580_m。如圖18所說明，為方便起見，假設m為4。
更詳細言之，在第一至第n中斷源520_1至520_n輸出第一至第n中斷INT_R1至INT_Rn時，中斷控制器540基於第一至第n中斷INT_R1至INT_Rn而產生第一至第四中斷要求訊號nIRQ_I1至nIRQ_I4。如圖18所說明，第一中斷要求訊號nIRQ_I1、第二中斷要求訊號nIRQ_I2、第四中斷要求訊號nIRQ_I4以及第三中斷要求訊號nIRQ_I3分別由第一中斷要求訊號保持器562_1、第二中斷要求訊號保持器562_2、第四中斷要求訊號保持器562_4以及第三中斷要求訊號保持器562_3順序地接收。
第一中斷要求訊號保持器562_1立即將第一中斷要求訊號nIRQ_O1輸出至第一處理器580_1，此是因為在第一中斷要求訊號nIRQ_I1之前，不存在先前中斷要求訊號。
第二中斷要求訊號保持器562_2亦立即將第二中斷要求訊號nIRQ_O2輸出至第二處理器580_2，此是因為第一 中斷要求訊號nIRQ_I1與第二中斷要求訊號nIRQ_I2之間的時間間隔S1大於時間間隔臨界值PS。
第四中斷要求訊號保持器562_4按時段DL1延遲第四中斷要求訊號nIRQ_O4之輸出，此是因為第二中斷要求訊號nIRQ_I2與第四中斷要求訊號nIRQ_I4之間的時間間隔小於時間間隔臨界值PS。第四中斷要求訊號保持器562_4接著將第四中斷要求訊號nIRQ_O4輸出至第四處理器580_4。
第三中斷要求訊號保持器562_3在第二中斷要求訊號nIRQ_O2輸出之後，按時段DL2來延遲第三中斷要求訊號nIRQ_O3之輸出，且接著將第三中斷要求訊號nIRQ_O3輸出至第三處理器580_3。
根據至少此範例實施例，可抑制及/或防止因第一至第四處理器580_1至580_4之突然喚醒而引起之湧入電流，此是因為第一至第四處理器580_1至580_4按照大於或等於所述時間間隔臨界值PS之時間間隔分別接收第一至第四中斷要求訊號nIRQ_O1至nIRQ_O4。
圖19為說明圖1之SOC之中斷要求訊號分散器電路的再一範例操作的圖式。
圖19繪示中斷要求訊號分散器電路560之第一至第m中斷要求訊號保持器562_1至562_m由SOC 500中之中斷要求訊號分散器電路560之中斷要求訊號仲裁器(圖19未繪示)控制之範例。因此，第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im按照對應於時間間隔臨界值PS之時 間間隔作為第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om而分別輸出至第一至第m處理器580_1至580_m。如圖19所說明，為方便起見，假設m為4。
在第一至第n中斷源520_1至520_n輸出第一至第n中斷INT_R1至INT_Rn時，中斷控制器540基於第一至第n中斷INT_R1至INT_Rn而產生第一至第四中斷要求訊號nIRQ_I1至nIRQ_I4。如圖19所說明，第一中斷要求訊號nIRQ_I1以及第二中斷要求訊號nIRQ_I2由第一中斷要求訊號保持器562_1以及第二中斷要求訊號保持器562_2分別同時地或並行地接收。接著，第四中斷要求訊號nIRQ_I4以及第三中斷要求訊號nIRQ_I3由第四中斷要求訊號保持器562_4以及第三中斷要求訊號保持器562_3分別順序地接收。此處，假設第一中斷要求訊號nIRQ_I1之優先權高於第二中斷要求訊號nIRQ_I2之優先權。因此，在此範例中，第一中斷要求訊號保持器562_1立即將第一中斷要求訊號nIRQ_O1輸出至第一處理器580_1。
第二中斷要求訊號保持器562_2按時段DL1(例如，按時間間隔臨界值PS)延遲第二中斷要求訊號nIRQ_I2之輸出，且接著將第二中斷要求訊號nIRQ_O2輸出至第二處理器580_2。
無關於或獨立於第四中斷要求訊號nIRQ_I4以及第三中斷要求訊號nIRQ_I3之輸入次序，第四中斷要求訊號nIRQ_O4以及第三中斷要求訊號nIRQ_O3分別輸出至第四處理器580_4以及第三處理器580_3。此處，假設第三 中斷要求訊號nIRQ_I3之優先權高於第四中斷要求訊號nIRQ_I4之優先權。第三中斷要求訊號保持器562_3按時段DL2延遲第三中斷要求訊號nIRQ_O3之輸出，且接著將第三中斷要求訊號nIRQ_O3輸出至第三處理器580_3。第四中斷要求訊號保持器562_4按時段DL3延遲第四中斷要求訊號nIRQ_O4之輸出，且接著將第四中斷要求訊號nIRQ_O4輸出至第四處理器580_4。
根據至少此範例實施例，可抑制及/或防止因第一至第四處理器580_1至580_4之突然喚醒而引起之湧入電流，此是因為第一至第四處理器580_1至580_4按照對應於時間間隔臨界值PS之時間間隔分別接收第一至第四中斷要求訊號nIRQ_O1至nIRQ_O4。
圖20為說明根據範例實施例之多核心系統的方塊圖，且圖21為說明圖20之多核心系統實施為智慧型電話之範例的圖式。
參看圖20及圖21，多核心系統600包含第一至第n中斷源610_1至610_n、中斷控制器620、中斷要求訊號分散器電路630、多核心處理器640、匯流排介面645、隨機存取記憶體(RAM)裝置650、唯讀記憶體(ROM)裝置660、儲存裝置670、系統匯流排680等。此處，多核心處理器640包含第一至第m核心P1至Pm。在一個範例中，若m為2，則多處理器可稱為雙核心處理器，若m為4，則可稱為四核心處理器，諸如此類。
如圖21所說明，多核心系統600可實施為智慧型電 話700。然而，多核心系統600不限於此。舉例而言，多核心系統600可實施為電子裝置，諸如，智慧型電視、智慧型觸控平板(smart-pad)、蜂巢式電話等。此外，應理解，多核心系統600對應於包含具有多個核心之多核心處理器之系統或包含多個處理器之系統，所述處理器各自具有一或多個核心。
第一至第n中斷源610_1至610_n可分別產生且輸出第一至第n中斷INT_R1至INT_Rn。第一至第n中斷源610_1至610_n可對應於諸如以下各者之系統晶片(SOC)之組件：視訊模組、聲音模組、顯示模組、記憶體模組、通信模組、相機模組等。亦即，舉例而言，第一至第n中斷源610_1至610_n可為執行多核心系統600之具體操作的智慧財產(IP)區塊。
中斷控制器620基於自第一至第n中斷源610_1至610_n輸出之第一至第n中斷INT_R1至INT_Rn而產生第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im。中斷要求訊號分散器電路630將自中斷控制器620輸出之第一至第m中斷要求訊號nIRQ_I1至nIRQ_Im之間的時間間隔(例如，鄰近中斷要求訊號之間的時間間隔)控制為大於或等於時間間隔臨界值。
如圖20所說明，第一至第m中斷要求訊號nIRQ_O1至nIRQ_Om分別輸出至多核心處理器640之第一至第m核心P1至Pm。對於此操作而言，中斷要求訊號分散器電路630包含第一至第m中斷要求訊號保持器以及用於控制 第一至第m中斷要求訊號保持器之中斷要求訊號仲裁器。因為在上文中詳細描述了中斷要求訊號分散器電路630，所以下文省略重複描述。
多核心處理器640使用匯流排介面645經由系統匯流排680而耦接至其他組件。多核心處理器640經組態以經由系統匯流排680(諸如，位址匯流排、控制匯流排、資料匯流排等)而與智慧財產(IP)區塊610_1至610_n、RAM裝置650、ROM裝置660、儲存裝置670等通信。儲存裝置670可包含硬碟機(hard disk drive；HDD)、固態磁碟(solid state drive；SSD)、獨立磁碟冗餘陣列(redundant array of independent disk；RAID)等。根據至少一些範例實施例，多核心處理器640可耦接至擴展匯流排，諸如，周邊組件互連(peripheral component interconnect；PCI)匯流排。
雖然圖20中未繪示，但多核心系統600可更包含至少一個非揮發性記憶體裝置及/或至少一個揮發性記憶體裝置。舉例而言，非揮發性記憶體裝置可對應於可抹除可程式化唯讀記憶體(erasable programmable read-only memory；EPROM)裝置、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory；EEPROM)裝置、快閃記憶體裝置、相變隨機存取記憶體(phase change random access memory；PRAM)裝置、電阻隨機存取記憶體(resistance random access memory；RRAM)裝置、奈米浮動閘極記憶體(nano floating gate memory；NFGM)裝置、聚合物隨機存取記憶體(polymer random access memory；PoRAM)裝置、磁性隨機存取記憶體(magnetic random access memory；MRAM)裝置、鐵電隨機存取記憶體(ferroelectric random access memory；FRAM)裝置等。此外，揮發性記憶體裝置可對應於動態隨機存取記憶體(dynamic random access memory；DRAM)裝置、靜態隨機存取記憶體(static random access memory；SRAM)裝置、行動DRAM裝置等。
如圖20所說明，多核心系統600包含用於傳送(接收及傳輸)資料之系統匯流排路徑以及用於處置自智慧財產(IP)區塊610_1至610_n輸出之中斷的中斷路徑。多核心處理器640可基於系統匯流排路徑而執行智慧財產(IP)區塊610_1至610_n之具體操作。此外，多核心處理器640可基於中斷路徑而執行智慧財產(IP)區塊610_1至610_n之中斷處置操作。多核心系統600可由各種封裝實施，諸如，疊層封裝(Package on Package；POP)、球狀柵格陣列(Ball grid array；BGA)、晶片級封裝(Chip scale package；CSP)、塑膠引線晶片承載封裝(Plastic Leaded Chip Carrier；PLCC)、塑膠雙列直插封裝(Plastic Dual In-Line Package；PDIP)、晶粒蜂窩狀封裝(Die in Waffle Pack)、晶圓中晶粒形式(Die in Wafer Form)、板載晶片(Chip On Board；COB)、陶瓷雙列直插封裝(Ceramic Dual In-Line Package；CERDIP)、塑膠四方扁平封裝(Plastic Metric Quad Flat Pack；MQFP)、薄四方扁平封 裝(Thin Quad Flat-Pack；TQFP)、小外形積體電路(Small Outline Integrated Circuit；SOIC)、縮小小外形封裝(Shrink Small Outline Package；SSOP)、薄型小外形封裝(Thin Small Outline Package；TSOP)、薄四方扁平封裝(Thin Quad Flat-Pack；TQFP)、系統級封裝(System In Package；SIP)、多晶片封裝(Multi Chip Package；MCP)、晶圓級製造封裝(Wafer-level Fabricated Package；WFP)、晶圓級處理堆疊封裝(Wafer-Level Processed Stack Package；WSP)。
範例實施例可應用於包含多個處理器(或多核心處理器)之電子裝置。舉例而言，至少一些範例實施例可應用於諸如以下各者之電子裝置：蜂巢式電話、智慧型電話、電腦、膝上型電腦、工作站、智慧型觸控平板、安全系統等。
前述內容說明範例實施例，且並不解釋為限制範例實施例。雖然，已描述幾個範例實施例，但熟習此項技術者將容易瞭解，可對範例實施例進行許多修改，而不會實質上偏離本發明概念之新穎教示及優勢。因此，所有此等修改意欲包含於如申請專利範圍所界定的本發明概念之範疇內。因此，應理解，前述內容說明各種範例實施例，且並不解釋為限於所揭露之具體範例實施例，且對所揭露之範例實施例之修改以及其他範例實施例意欲包含於隨附申請專利範圍之範疇內。
100‧‧‧中斷要求訊號分散器電路
120_1‧‧‧第一中斷要求訊號保持器
120_2‧‧‧第二中斷要求訊號保持器
120_i‧‧‧第i中斷要求訊號保持器
120_j‧‧‧第j中斷要求訊號保持器
120_m‧‧‧第m中斷要求訊號保持器
140‧‧‧中斷要求訊號仲裁器
200‧‧‧狀態機
220‧‧‧閒置狀態
240‧‧‧等待狀態
260‧‧‧宣告狀態
300‧‧‧狀態機
320‧‧‧閒置狀態
340‧‧‧等待狀態
500‧‧‧系統晶片
520_1‧‧‧第一中斷源
520_2‧‧‧第二中斷源
520_n‧‧‧第n中斷源
540‧‧‧中斷控制器
560‧‧‧中斷要求訊號分散器電路
562_1‧‧‧第一中斷要求訊號保持器
562_2‧‧‧第二中斷要求訊號保持器
562_3‧‧‧第三中斷要求訊號保持器
562_4‧‧‧第四中斷要求訊號保持器
580_1‧‧‧第一處理器
580_2‧‧‧第二處理器
580_m‧‧‧第m處理器
600‧‧‧多核心系統
610_1‧‧‧第一中斷源
610_2‧‧‧第二中斷源
610_n‧‧‧第n中斷源
620‧‧‧中斷控制器
630‧‧‧中斷要求訊號分散器電路
640‧‧‧多核心處理器
645‧‧‧匯流排介面
650‧‧‧隨機存取記憶體(RAM)裝置
660‧‧‧唯讀記憶體(ROM)裝置
670‧‧‧儲存裝置
680‧‧‧系統匯流排
700‧‧‧智慧型電話
1302‧‧‧微控制器中斷控制器
1304‧‧‧通用I/O電路
1306‧‧‧匯流排
1308‧‧‧微控制器
1310‧‧‧隨機存取記憶體(RAM)
1312‧‧‧唯讀記憶體(ROM)
AS1、AS2、ASi ACK、ASj ACK、ASm‧‧‧輸出確認訊號
DL1、DL2、DL3‧‧‧時段
INT_R1‧‧‧第一中斷
INT_R2‧‧‧第二中斷
INT_Rn‧‧‧第n中斷
LD1、LD2、LD3、LDm‧‧‧位準偵測器
nIRQ_1‧‧‧第一中斷要求訊號
nIRQ_2‧‧‧第二中斷要求訊號
nIRQ_3‧‧‧第三中斷要求訊號
nIRQ_4‧‧‧第四中斷要求訊號
nIRQ_I1‧‧‧第一中斷要求訊號
nIRQ_I2‧‧‧第二中斷要求訊號
nIRQ_I3‧‧‧第三中斷要求訊號
nIRQ_I4‧‧‧第四中斷要求訊號
nIRQ_Ii‧‧‧第i中斷要求訊號
nIRQ_Ij‧‧‧第j中斷要求訊號
nIRQ_Im‧‧‧第m中斷要求訊號
nIRQ_O1‧‧‧第一中斷要求訊號
nIRQ_O2‧‧‧第二中斷要求訊號
nIRQ_O3‧‧‧第三中斷要求訊號
nIRQ_O4‧‧‧第四中斷要求訊號
nIRQ_Oi‧‧‧第i中斷要求訊號
nIRQ_Oj‧‧‧第j中斷要求訊號
nIRQ_Om‧‧‧第m中斷要求訊號
NTP_1、NTP_2‧‧‧處理器
P1‧‧‧第一核心
P2‧‧‧第二核心
Pn‧‧‧第n核心
PS‧‧‧時間間隔臨界值
RSI、RS2、RSi REQ、RSj REQ、RSm‧‧‧輸出要求訊號
S1‧‧‧第一時間間隔
S2‧‧‧第二時間間隔
S3‧‧‧第三時間間隔
TP_1、TP_2、TP_3、TP_4‧‧‧處理器
結合附圖，將自以下實施方式更清楚理解說明性、非 限制性範例實施例。
圖1為說明根據範例實施例之系統晶片的方塊圖。
圖2為說明根據範例實施例之分散多個中斷要求訊號之方法的流程圖。
圖3A及圖3B為說明根據圖2之方法分散多個中斷要求訊號之範例的圖式。
圖4A及圖4B為說明根據圖2之方法分散多個中斷要求訊號之另一範例的圖式。
圖5A及圖5B為說明根據圖2之方法分散多個中斷要求訊號之再一範例的圖式。
圖6為說明根據另一範例實施例之分散多個中斷要求訊號之方法的流程圖。
圖7A及圖7B為說明根據圖6之方法分散多個中斷要求訊號之範例的圖式。
圖8為說明根據另一範例實施例之分散多個中斷要求訊號之方法的流程圖。
圖9A及圖9B為說明根據圖8之方法分散多個中斷要求訊號之範例的圖式。
圖10為說明根據另一範例實施例之分散多個中斷要求訊號之方法的流程圖。
圖11為說明處於作用狀態之多個處理器以及處於非作用狀態之多個處理器的圖式。
圖12為說明根據範例實施例之中斷要求訊號分散器電路的方塊圖。
圖13為說明圖12所示之中斷要求訊號保持器之狀態機實施方案的圖式。
圖14為說明圖12所示之中斷要求訊號仲裁器之狀態機實施方案的圖式。
圖15為說明圖12之中斷要求訊號分散器電路之範例操作的時序圖。
圖16為說明根據另一範例實施例之中斷要求訊號分散器電路的方塊圖。
圖17為說明圖1所示之中斷要求訊號分散器電路之範例操作的圖式。
圖18為說明圖1所示之中斷要求訊號分散器電路之另一範例操作的圖式。
圖19為說明圖1所示之中斷要求訊號分散器電路之再一範例操作的圖式。
圖20為說明根據範例實施例之多核心系統的方塊圖。
圖21為說明圖20之多核心系統實施為智慧型電話之範例的圖式。
500‧‧‧系統晶片
520_1‧‧‧第一中斷源
520_2‧‧‧第二中斷源
520_n‧‧‧第n中斷源
540‧‧‧中斷控制器
560‧‧‧中斷要求訊號分散器電路
580_1‧‧‧第一處理器
580_2‧‧‧第二處理器
580_m‧‧‧第m處理器
INT_R1‧‧‧第一中斷
INT_R2‧‧‧第二中斷
INT_Rn‧‧‧第n中斷
nIRQ_I1‧‧‧第一中斷要求訊號
nIRQ_I2‧‧‧第二中斷要求訊號
nIRQ_Im‧‧‧第m中斷要求訊號
nIRQ_O1‧‧‧第一中斷要求訊號
nIRQ_O2‧‧‧第二中斷要求訊號
nIRQ_Om‧‧‧第m中斷要求訊號

Claims (23)

  1. 一種用於系統晶片之功率控制之方法，所述方法包括：在喚醒訊號控制器中產生至少一第一喚醒請求訊號以及第二喚醒請求訊號，所述第一喚醒要求訊號以及所述第二喚醒要求訊號為並行且連續之喚醒要求訊號中之一者；從所述喚醒訊號控制器輸出所述第一喚醒請求訊號及所述第二喚醒請求訊號至喚醒要求訊號分散電路；在所述喚醒要求訊號分散電路中比較第一時間差與所述時間間隔臨界值，所述第一時間差為所述第一喚醒要求訊號與所述第二喚醒要求訊號之接收之間的時間差；從所述喚醒要求訊號分散電路以基於所述第一時間差以及所述時間間隔臨界值來控制第一喚醒要求訊號以及第二喚醒要求訊號中之至少一者之輸出，以使得來自所述喚醒要求訊號分散電路的所述第一喚醒要求訊號之所述輸出與來自所述喚醒要求訊號分散電路的所述第二喚醒要求訊號之所述輸出之間的時間間隔大於或等於時間間隔臨界值，並且其中所述時間間隔臨界值被設定在一範圍內，在所述範圍中，當處理器之模式自非作用狀態改變至作用狀態時，在所述處理器中未產生湧入電流。
  2. 如申請專利範圍第1項所述之方法，其中所述第一喚醒要求訊號以及所述第二喚醒要求訊號為中斷要求訊 號。
  3. 如申請專利範圍第1項所述之方法，其中所述控制包括：若所述第一時間差小於所述時間間隔臨界值，則延遲來自所述喚醒要求訊號分散電路的所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之至少一者之所述輸出。
  4. 如申請專利範圍第1項所述之方法，其中所述控制包括：若所述第一時間差大於或等於所述時間間隔臨界值，則在不存在額外延遲或故意延遲的情況下從所述喚醒要求訊號分散電路輸出所述第一喚醒要求訊號以及所述第二喚醒要求訊號。
  5. 一種用於系統晶片之功率控制之方法，所述方法包括：在喚醒訊號控制器中產生至少一第一喚醒請求訊號以及第二喚醒請求訊號，所述第一喚醒要求訊號以及所述第二喚醒要求訊號為並行且連續之喚醒要求訊號中之一者；從所述喚醒訊號控制器輸出所述第一喚醒請求訊號及所述第二喚醒請求訊號至喚醒要求訊號分散電路；在所述喚醒要求訊號分散電路中比較第一時間差與所述時間間隔臨界值，所述第一時間差為所述第一喚醒要求訊號與所述第二喚醒要求訊號之接收之間的時間差；在所述喚醒要求訊號分散電路中比較第一喚醒要求 訊號之第一優先權與第二喚醒要求訊號之第二優先權；在所述喚醒要求訊號分散電路中，基於所述第一優先權與所述第二優先權之間的所述比較且基於所述第一時間差以及所述時間間隔臨界值之間的所述比較，而控制所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之至少一者之輸出，以使得來自所述喚醒要求訊號分散電路的所述第一喚醒要求訊號之所述輸出與來自所述喚醒要求訊號分散電路的所述第二喚醒要求訊號之所述輸出之間的時間差大於或等於所述時間間隔臨界值；並且其中所述時間間隔臨界值被設定在一範圍內，在所述範圍中，當處理器之模式自非作用狀態改變至作用狀態時，在所述處理器中未產生湧入電流。
  6. 如申請專利範圍第5項所述之方法，其中所述第一喚醒要求訊號以及所述第二喚醒要求訊號為中斷要求訊號。
  7. 如申請專利範圍第5項所述之方法，其中所述控制包括：基於所述第一優先權與所述第二優先權之間的所述比較且基於所述第一時間差以及所述時間間隔臨界值之間的所述比較而延遲來自所述喚醒要求訊號分散電路的所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之至少一者之所述輸出。
  8. 如申請專利範圍第7項所述之方法，其中所述第一優先權大於所述第二優先權，且其中所述延遲包含， 延遲來自所述喚醒要求訊號分散電路的所述第二喚醒要求訊號之所述輸出。
  9. 如申請專利範圍第7項所述之方法，其中所述第一喚醒要求訊號是在所述第二喚醒要求訊號之前被接收，且其中所述延遲包含，延遲來自所述喚醒要求訊號分散電路的所述第一喚醒要求訊號之所述輸出。
  10. 如申請專利範圍第5項所述之方法，其中所述第一喚醒要求訊號以及所述第二喚醒要求訊號與處於非作用狀態之功能區塊相關聯，且其中所述控制包含，在不存在延遲的情況下，從所述喚醒要求訊號分散電路所述第一喚醒要求訊號以及所述第二喚醒要求訊號。
  11. 一種用於系統晶片之功率控制之方法，所述方法包括：從喚醒訊號控制器輸出第一喚醒請求訊號以及第二喚醒請求訊號至喚醒要求訊號分散電路，所述第一喚醒要求訊號以及所述第二喚醒要求訊號為並行且連續之喚醒要求訊號中之一者；在所述喚醒要求訊號分散電路中比較第一時間差與所述時間間隔臨界值，所述第一時間差為所述第一喚醒要求訊號與所述第二喚醒要求訊號之接收之間的時間差；以及在所述喚醒要求訊號分散電路中以基於所述第一時間差以及所述時間間隔臨界值來控制處於非作用狀態之第 一處理器之第一喚醒要求訊號以及處於所述非作用狀態之第二處理器之第二喚醒要求訊號中的至少一者之輸出，以使得來自所述喚醒要求訊號分散電路至所述第一處理器之所述第一喚醒要求訊號之所述輸出與來自所述喚醒要求訊號分散電路至所述第二處理器之所述第二喚醒要求訊號之所述輸出之間的時間間隔大於或等於所述時間間隔臨界值；並且並中所述時間間隔臨界值被設定在一範圍內，在所述範圍中，當所述第一處理器及所述第二處理器之模式自非作用狀態改變至作用狀態時，在所述第一處理器及所述第二處理器中未產生湧入電流。
  12. 如申請專利範圍第11項所述之方法，其中所述第一喚醒要求訊號以及所述第二喚醒要求訊號為中斷要求訊號。
  13. 如申請專利範圍第11項所述之方法，其中所述控制包括：若所述第一時間差小於所述時間間隔臨界值，則延遲來自所述喚醒要求訊號分散電路的所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之至少一者之所述輸出。
  14. 如申請專利範圍第11項所述之方法，其中所述控制包括：若所述第一時間差大於或等於所述時間間隔臨界值，則在不存在延遲的情況下從所述喚醒要求訊號分散電路輸出所述第一喚醒要求訊號以及所述第二喚醒要求訊 號。
  15. 如申請專利範圍第11項所述之方法，更包括：從所述喚醒要求訊號分散電路控制處於非作用狀態之第三處理器之第三喚醒要求訊號之輸出，以使得來自所述喚醒要求訊號分散電路至所述第二處理器之所述第二喚醒要求訊號之輸出與來自所述喚醒要求訊號分散電路至所述第三處理器之所述第三喚醒要求訊號之輸出之間的時間間隔大於或等於所述時間間隔臨界值，所述第二喚醒要求訊號與所述第三喚醒要求訊號為並行且連續之喚醒要求訊號中之一者。
  16. 如申請專利範圍第11項所述之方法，其中所述第一喚醒要求訊號以及所述第二喚醒要求訊號為並行之喚醒要求訊號，且其中所述控制包含，基於與所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之每一者相關聯之優先權，而延遲來自所述喚醒要求訊號分散電路的所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之至少一者之所述輸出。
  17. 一種系統晶片，包括：喚醒訊號控制器，其經組態以基於來自一或多個喚醒訊號源的至少第一喚醒訊號以及第二喚醒訊號而產生及輸出至少第一喚醒請求訊號及第二喚醒請求訊號，所述第一喚醒要求訊號以及所述第二喚醒要求訊號為並行且連續之喚醒要求訊號中之一者；以及喚醒要求訊號分散電路，連接至所述喚醒訊號控制器 及第一功能區塊與第二功能區塊之間，其經組態以：藉由時間間隔臨界值來比較所述第一喚醒要求訊號與所述第二喚醒要求訊號之接收之間的第一時間差，基於所述第一時間差以及所述時間間隔臨界值的所述比對來控制所述第一功能區塊之第一喚醒要求訊號以及所述第二功能區塊之第二喚醒要求訊號中之至少一者之輸出，以使得來自所述喚醒要求訊號分散電路至所述第一功能區塊之所述第一喚醒要求訊號之輸出與來自所述喚醒要求訊號分散電路至所述第二功能區塊之所述第二喚醒要求訊號之輸出之間的時間間隔大於或等於所述時間間隔臨界值，以及其中所述時間間隔臨界值被設定在一範圍內，在所述範圍中，當處理器之模式自非作用狀態改變至作用狀態時，在所述處理器中未產生湧入電流。
  18. 如申請專利範圍第17項所述之系統晶片，其中所述第一喚醒要求訊號以及所述第二喚醒要求訊號為中斷要求訊號。
  19. 如申請專利範圍第17項所述之系統晶片，其中所述喚醒要求訊號分散電路包括：仲裁器，其經組態以比較所述第一時間差與所述時間間隔臨界值，且基於所述比較而產生多個輸出確認訊號；並且其中所述喚醒要求訊號分散電路經組態以基於所述多個輸出確認訊號而控制所述第一喚醒要求訊號以及所述 第二喚醒要求訊號中之至少一者之所述輸出。
  20. 如申請專利範圍第19項所述之系統晶片，其中所述喚醒要求訊號分散電路更包括：第一中斷要求訊號保持器電路，其經組態以儲存所述第一喚醒要求訊號，所述第一中斷要求訊號保持器電路經進一步組態以回應於所述多個輸出確認訊號中之第一者而輸出所述第一喚醒要求訊號；以及第二中斷要求訊號保持器電路，其經組態以儲存所述第二喚醒要求訊號，所述第二中斷要求訊號保持器電路經進一步組態以回應於所述多個輸出確認訊號中之第二者而輸出所述第二喚醒要求訊號。
  21. 如申請專利範圍第19項所述之系統晶片，其中所述喚醒要求訊號分散電路經組態以在所述第一時間差小於所述時間間隔臨界值的情況下，延遲所述第一喚醒要求訊號以及所述第二喚醒要求訊號中之至少一者之所述輸出。
  22. 如申請專利範圍第17項所述之系統晶片，其中所述喚醒要求訊號分散電路包括：第一位準偵測器，其經組態以偵測所述第一喚醒要求訊號；第二位準偵測器，其經組態以偵測所述第二喚醒要求訊號；以及微控制器，其經組態以基於所述第一時間差及所述時間間隔臨界值的所述比較而控制所述第一功能區塊之所述第一喚醒要求訊號以及所述第二功能區塊之所述第二喚醒 要求訊號中的至少一者之所述輸出。
  23. 一種多核心系統，包括：多個喚醒訊號源，其經組態以產生至少第一喚醒訊號以及第二喚醒訊號；喚醒訊號控制器，其經組態以基於所述第一喚醒訊號以及所述第二喚醒訊號而產生及輸出至少第一喚醒要求訊號以及第二喚醒要求訊號；多核心處理器，其包含至少第一核心以及第二核心，所述第一核心經組態以接收所述第一喚醒要求訊號，且所述第二核心經組態以接收所述第二喚醒要求訊號；喚醒要求訊號分散電路，連接至所述喚醒訊號控制器及所述多核心處理器之間，所述喚醒要求訊號分散電路經組態以：藉由時間間隔臨界值來比較所述第一喚醒要求訊號與所述第二喚醒要求訊號之接收之間的第一時間差，以及基於所述第一時間差以及所述時間間隔臨界值的所述比對來控制來自所述喚醒要求訊號分散電路至所述第一核心之所述第一喚醒要求訊號以及來自所述喚醒要求訊號分散電路至所述第二核心之所述第二喚醒要求訊號中之至少一者之輸出，以使得所述第一喚醒要求訊號之輸出與所述第二喚醒要求訊號之輸出之間的時間間隔大於或等於所述時間間隔臨界值，所述第一喚醒要求訊號與所述第二喚醒要求訊號為並行且連續之 喚醒要求訊號中之一者；以及至少一個記憶體裝置，其經組態以經由系統匯流排而與所述多個喚醒訊號源以及所述多核心處理器介接，以及其中所述時間間隔臨界值被設定在一範圍內，在所述範圍中，當所述第一核心及所述第二核心之模式自非作用狀態改變至作用狀態時，在所述第一核心及所述第二核心中未產生湧入電流。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013136114A1 (en) * 2012-03-12 2013-09-19 Freescale Semiconductor, Inc. Interrupt supervision system, processing system and method for interrupt supervision
US9697149B2 (en) * 2013-04-11 2017-07-04 Said Bshara Low latency interrupt with existence of interrupt moderation
US9622069B2 (en) * 2014-05-21 2017-04-11 Qualcomm Incorporated Systems and methods for multiple network access by mobile computing devices
US9183896B1 (en) * 2014-06-30 2015-11-10 International Business Machines Corporation Deep sleep wakeup of multi-bank memory
KR20160061726A (ko) * 2014-11-24 2016-06-01 삼성전자주식회사 인터럽트 핸들링 방법
KR102325453B1 (ko) * 2014-12-04 2021-11-11 삼성전자주식회사 반도체 장치의 동작 방법
US9900390B2 (en) 2015-05-21 2018-02-20 Nxp Usa, Inc. Method and apparatus for controlling wake events in a data processing system
US10289188B2 (en) * 2016-06-21 2019-05-14 Intel Corporation Processor having concurrent core and fabric exit from a low power state
EP3547632B1 (en) * 2016-12-14 2021-06-02 Huawei Technologies Co., Ltd. Method for terminal communication
KR20180083688A (ko) * 2017-01-13 2018-07-23 삼성전자주식회사 애플리케이션 프로세서 및 집적 회로
US11994925B2 (en) * 2020-04-10 2024-05-28 Marvell Asia Pte Ltd Power management and staggering transitioning from idle mode to operational mode

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5708814A (en) * 1995-11-21 1998-01-13 Microsoft Corporation Method and apparatus for reducing the rate of interrupts by generating a single interrupt for a group of events
US5765003A (en) * 1993-09-22 1998-06-09 Advanced Micro Devices, Inc. Interrupt controller optimized for power management in a computer system or subsystem
US20030105798A1 (en) * 2001-12-03 2003-06-05 Ted Kim Methods and apparatus for distributing interrupts
TW550908B (en) * 2002-05-21 2003-09-01 Rdc Semiconductor Co Ltd System and method for flexibly interrupting data processing
TW201040557A (en) * 2009-01-13 2010-11-16 Seiko Instr Inc Detection circuit and sensor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001878B1 (ko) 1990-03-08 1994-03-10 가부시끼가이샤 히다찌세이사꾸쇼 멀티 프로세서시스템 및 인터럽션 제어장치
JP2625589B2 (ja) * 1991-04-22 1997-07-02 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセッサ・システム
US5918057A (en) 1997-03-20 1999-06-29 Industrial Technology Research Institute Method and apparatus for dispatching multiple interrupt requests simultaneously
JPH11149459A (ja) * 1997-11-17 1999-06-02 Nec Corp マルチプロセッサシステム
JP3981059B2 (ja) 2003-09-26 2007-09-26 京セラミタ株式会社 画像処理装置、その制御方法及びその制御プログラム
US7149831B2 (en) * 2004-09-27 2006-12-12 Hewlett-Packard Development Company, L.P. Batch processing of interrupts
US20060112208A1 (en) 2004-11-22 2006-05-25 International Business Machines Corporation Interrupt thresholding for SMT and multi processor systems
US20060136642A1 (en) 2004-12-21 2006-06-22 Ooi Ping C Interrupt distribution for multiprocessor system
TWI317468B (en) 2006-02-20 2009-11-21 Ite Tech Inc Method for controlling power consumption and multi-processor system using the same
JP2008176360A (ja) 2007-01-16 2008-07-31 Renesas Technology Corp マルチプロセッサシステム
US7991992B2 (en) 2007-03-13 2011-08-02 Intel Corporation Power reduction for system on chip
JP4659008B2 (ja) * 2007-09-13 2011-03-30 ルネサスエレクトロニクス株式会社 ホスト負荷調整機能付周辺回路
US7685347B2 (en) 2007-12-11 2010-03-23 Xilinx, Inc. Interrupt controller for invoking service routines with associated priorities
CN101354664B (zh) 2008-08-19 2011-12-28 中兴通讯股份有限公司 多核处理器中断负载均衡方法和装置
KR101501156B1 (ko) * 2008-11-12 2015-03-11 삼성전자주식회사 멀티 모뎀 시스템에서 전력 소모 제어 방법 및 장치
KR101610828B1 (ko) 2009-09-23 2016-04-08 삼성전자주식회사 멀티코어 프로세서의 인터럽트 온/오프 관리 장치와 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5765003A (en) * 1993-09-22 1998-06-09 Advanced Micro Devices, Inc. Interrupt controller optimized for power management in a computer system or subsystem
US5708814A (en) * 1995-11-21 1998-01-13 Microsoft Corporation Method and apparatus for reducing the rate of interrupts by generating a single interrupt for a group of events
US20030105798A1 (en) * 2001-12-03 2003-06-05 Ted Kim Methods and apparatus for distributing interrupts
TW550908B (en) * 2002-05-21 2003-09-01 Rdc Semiconductor Co Ltd System and method for flexibly interrupting data processing
TW201040557A (en) * 2009-01-13 2010-11-16 Seiko Instr Inc Detection circuit and sensor device

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