KR20080002423A - ｎ 비트의 ＣＰＵ 및 이를 이용한 데이터 버스트 라이트방법 - Google Patents

Abstract

n 비트의 CPU 및 이를 이용한 데이터 버스트 라이트 방법이 개시된다. 본 발명의 바람직한 일 실시예에 따르면, 명령어의 해석 및 실행을 수행하는 제어장치와 k(2이상인 임의의 자연수)개의 n(임의의 자연수) 비트 누산기와 누산기 각각에 연결되는 출력 포트와 하나의 명령어로 최대 n 비트로 분할되어 상기 각의 누산기에 저장된 데이터를 상기 출력 포트를 통해 동시에 출력하도록 하는 신호를 상기 제어장치로 출력하는 버스트 라이트 레지스터를 포함하는 것을 특징으로 하는 CPU가 제공된다. 본 발명에 따르면, n 비트 CPU로 n 비트보다 큰 대역폭을 갖는 주변장치로 하나의 명령어를 이용하여 한번에 데이터를 쓸 수 있는 장점이 있다.

CPU, 버스트, 비트, 레지스터, 누산기, 주변장치

Description

ｎ 비트의 ＣＰＵ 및 이를 이용한 데이터 버스트 라이트 방법{n bit CPU and method of enabling burst writing data according to bandwidth of the peripherals by using the same}

도 1은 종래의 CPU의 구조를 도시한 블록도.

도 2는 종래의 CPU에서 주변장치에서 데이터를 쓰기 위한 연결 구성을 도시한 도면.

도 3은 본 발명의 바람직한 일 실시예에 따른 CPU의 구조를 도시한 블록도.

도 4는 본 발명의 바람직한 일 실시예에 따른 CPU에서 주변장치로부터 데이터 버스트 라이트를 위한 연결 구성을 도시한 도면.

본 발명은 n 비트의 CPU 및 이를 이용한 데이터 버스트 라이트(burst write) 방법에 관한 것으로서, 보다 상세하게는 n 비트보다 큰 대역폭을 가지는 주변 장치로부터 데이터를 버스트 라이트할 수 있는 n 비트 CPU 및 이를 이용한 데이터 버스 트 라이트 방법에 관한 것이다.

중앙 처리 장치(Computer Central Processing Unit, 이하 'CPU'라 함)는 디지털 처리 장치의 가장 중요한 부분으로 명령을 해독하고 산술, 논리, 연산이나 데이터 처리를 실행하는 장치이다.

현재 계측기, 제어기, 프린터 등의 산업 기기 뿐만 아니라 휴대 단말, 디지털 카메라 등의 가전 디지털 처리 장치 등 거의 모든 전기전자 관련 제품은 컴퓨팅 기능을 구비하고 있으므로 제품 내에 CPU를 포함하고 있다.

이러한 CPU는 처리 단위에 따라 4비트, 8비트, 16비트, 32비트, 64비트 등으로 구분되며, 처리 방식에 따라 CISC(Complex Instruction Set Computer), RISC(Reduced Instruction Set Computer), SIMD(Single Instruction Multiple Data) 등으로 구분된다.

현재 컴퓨팅 기능을 구비한 전기전자 관련 제품의 경우 8비트 CPU가 가장 널리 사용되고 있다. 이는 8비트 CPU는 가격대비 성능이 우수하고 특히 비교적 구조가 단순하여 쉽게 응용이 가능하다는 이점이 있으며, 특히 최근에 전자제품에서 임베디드(Embedded) 시스템이 일반화되면서 더욱 널리 사용되고 있다.

이러한 산업계 전반에서 널리 사용되는 8비트 CPU를 중심으로 종래의 CPU의 데이터 버스트 라이트 방법의 문제점을 살펴본다.

CPU와 연결되는 다양한 주변 장치들은 8비트보다 큰 대역폭(bandwidth)을 가지는 다양한 기기들이 개발되어 사용되고 있다. 따라서, 중심이 되는 전자 기기들의 경우 8비트 CPU임에 비해 주변기기들은 8비트 보다 큰 대역폭을 가지는 경우가 빈번하게 발생되고 있다.

먼저 도 1과 도 2를 참조하여 종래의 8비트 CPU의 구조와 8비트 CPU에서 8비트보다 큰 대역폭을 가지는 주변장치로 데이터를 쓰는 경우의 문제점에 대해 상세하게 살펴본다.

도 1에 도시된 바와 같이, 종래의 8비트 CPU(100)는 CU(Control Unit, 110), ALU(Arithmetic and Logic Unit, 120), SFR(Special Function Register, 130), ICB(Internal CPU Bus, 160) 등을 포함하며 SFR(130)은 DPTR(Data PoinTer Register, 140), ACC(Accumulater, 150)를 포함한다.

CU(110)는 일반적으로 제어 장치로도 불리우며, 명령어의 해석과 실행을 담당한다.

ALU(120)는 산술논리연산장치(이하 ALU라 함)로도 불리우며 비교, 판단, 연산을 담당한다.

SFR(130)는 레지스터의 한 종류이며, 레지스터는 CPU가 반복적 또는 주기적으로 처리하는 동안 일시적으로 정보를 저장한다. SFR(130)은 특히 가장 널리 사용되는 Intel사의 8비트 CPU인 8051에서 Input/Output의 기능 전반을 제어한다. SFR(130)은 DPTR(140)과 ACC(150)를 포함한다.

DPTR(140)은 16비트 길이를 갖고 있으며, 8비트 단위로 상위(DPH), 하위(DPL)로 나누어질 수 있다. 이 레지스터는 외부 데이터 메모리와 데이터 전송시 어드레스 포인터로서 사용되며, 프로그램 메모리(ROM : Read Only Memory)에서 정수 연산 혹은 ACC(150)와 조합해서 테이블 분기로 사용된다.

ACC(150)는 누산기로도 불리우며 산술과 논리연산의 결과를 일시적으로 기억하는 레지스터이다.

ICB(160)는 Internal CPU Bus(이하 ICB라 함)의 약어로 CPU 내부의 전기적 신호를 전달하는 통로이다.

이러한 구성을 가지는 종래의 8비트 CPU(100)를 8비트보다 큰 대역폭을 갖는 주변장치와 연결하여 주변 장치로 데이터 쓰기를 하는 경우 제어 신호 또는 데이터 등의 흐름에 대해 도 2를 참조하여 살펴본다.

도 2에 도시된 바와 같이, 8비트 CPU(100)는 프로그램 메모리(200)와 결합되며, 데이터 버스(220)와 어드레스 버스(230)에 연결되어 주변장치와 연결된다.

프로그램 메모리(200)는 명령어가 저장되는 메모리이며, 도 2에서는 CPU(100)의 외부에 구성되는 것으로 도시하였으나 CPU(100)의 내부에 포함되어 구성될 수도 있다.

데이터 버스(220)는 CPU(100)에서 메모리나 입출력 기기 등의 주변장치에 데이터를 송출하거나 반대로 주변장치에서 CPU(100)가 데이터를 읽어 들일 때 필요한 전송 선로이다. 데이터 버스(220)는 CPU(100)와 메모리 또는 입출력기 간에 어떤 곳으로도 데이터를 전송할 수 있으므로 쌍방향 버스라고도 한다. 데이터 버스(220)는 CPU(100) 내의 ICB(160)와 연결되어 데이터를 주고 받는다.

8비트 CPU(100)를 8비트보다 큰 대역폭을 갖는 주변 장치와 연결하여 주변 장치로 데이터를 쓰는 경우 CPU(100)와 주변 장치의 대역폭 즉 통신 회선과 채널을 통해 정보를 가져오는데 소요되는 용량이 다르므로 래퍼(Wrapper)(210)를 사용하여 CPU(100)와 주변장치를 연결한다. 래퍼(210)는 실제 데이터의 앞에서 어떤 틀을 잡아 주는 데이터 또는 다른 프로그램이 성공적으로 실행되도록 설정하는 프로그램이다.

어드레스 버스(230)는 CPU(100)가 메모리나 입출력 기기의 주소를 지정할 때 사용되는 전송 선로이다. 어드레스 버스(230)는 CPU(100)에서만 주소를 지정할 수 있기 때문에 단방향 버스라고도 한다. 어드레스 버스(230)는 CPU(100)내의 SFR(130)에 포함된 DPTR(140)과 연결되어 DPTR(140)에서 지정한 주소를 전송하는 통로 역할을 수행한다.

이러한 구성과 연결을 가지는 종래의 8비트 CPU(100)를 이용하여 8비트보다 큰 대역폭을 가진 주변 장치로부터 8비트 보다 큰 데이터를 버스트 라이트 하는 경우의 문제점을 살펴본다.

버스트 라이트(burst read)는 미리 설정된 블록 단위의 데이터를 전송 완료까지 중단 없이 한번에 쓰는 것을 말한다. 버스트 리드/라이트(Burst Read/Write) 방식은 순간적으로 빠른 데이터 읽기/쓰기가 가능한 이점이 있으나 다른 장치들의 구성 요소들의 동작이 제한되므로 특정 시간과 조건에서만 가능하며 장기간 일정하게 이용하기에는 부적합한 데이터의 읽기/쓰기 방식이다.

이러한 8비트 CPU(100)로 8비트보다 큰 대역폭을 가진 주변장치로 버스트 라이트를 포함하는 데이터의 쓰기를 위해서는 래퍼(210)를 사용하여 연결하여야 하는 문제점이 있다.

즉, 예를 들면 8비트 CPU(100)가 32비트 레지스터를 가진 주변 장치로 데이 터를 송신하여 데이터를 쓰기 위해서는, 래퍼(210)가 먼저 32비트 데이터를 송신한 후 32비트 데이터를 8비트씩 나누어 4번에 걸쳐 주변 장치로 전송하여야 하는 문제점이 있다.

또한, 8비트 CPU에 32비트 주변 장치를 연결하는 경우를 예를 들어 설명하면 누산기에 데이터를 넣는 명령어 4개, 어드레스 관련 명령어 4개, 주변 장치에 쓰이는 명령어 4개로 모두 12개의 명령어가 필요하게 된다. 따라서 32비트를 전송하기 위한 총 실행 클럭(clock)수는 아래 수학식 1에 의해 계산된다.

[수학식 1]

명령어의 개수 × 머신 사이클수 = 총 실행 클럭수

한 머신 사이클은 현재까지 개발된 Intel사의 8051인 경우를 기준으로 12클럭이지만 현재 산업에서 IP로 사용하는 8051은 SoC(System on Chip)용으로 많이 사용하므로 다른 IP와의 대역폭 감소를 최소로 하기 위하여 4클럭짜리 머신 사이클의 8051을 주로 사용한다. 그러므로 산업에서 널리 사용되는 8비트 CPU가 32비트 주변 장치로 32비트 데이터를 전송하기 위해서는 모두 48클럭이 소요된다.

이러한 어셈블코드를 어셈블링하면 명령어가 프로그램 메모리에서 차지하는 용량을 알 수 있으며 실제 구현을 통해 확인하면 명령어가 프로그램 메모리에서 18바이트를 차지한다.

만약 128개의 32비트를 8비트 CPU에서 처리한다면 6144클럭이 소요되고 프로 그램 메모리에서 차지하는 영역은 2.3K바이트를 차지한다.

그러므로, 클럭이 많이 소요되므로 결국 처리 속도가 느린 문제점이 있으며, 명령어들이 프로그램 메모리에서 많은 영역을 차지하므로 프로그램 메모리의 용량을 크게 해주어야 하는 문제점이 있다.

상기한 바와 같은 종래의 문제점을 해결하기 위해, 본 발명은 n 비트 CPU로 n 비트보다 큰 대역폭의 데이터를 버스트 라이트하는 경우에도 처리 속도가 느려지지 않고, 명령어들이 프로그램 메모리에서 많은 영역을 차지하지 않는 n 비트 CPU 및 이를 이용한 데이터 버스트 라이트 방법을 제안하는 것이다.

또한, n 비트 CPU로 n 비트보다 큰 대역폭을 갖는 주변장치로 하나의 명령어로 한번에 데이터를 전송할 수 있는 n 비트 CPU 및 이를 이용한 데이터 버스트 라이트 방법을 제안하는 것이다.

본 발명의 또 다른 목적들은 이하의 실시예에 대한 설명을 통해 쉽게 이해될 수 있을 것이다.

상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일 측면에 따르면 CPU(중앙 처리 장치)가 제공된다.

본 발명의 바람직한 일 실시예에 따르면, 명령어의 해석 및 실행을 수행하는 제어장치; k(2이상인 임의의 자연수)개의 n(임의의 자연수) 비트 누산기; 상기 누산기 각각에 연결되는 출력 포트; 및 하나의 명령어로 최대 n 비트로 분할되어 상기 각의 누산기에 저장된 데이터를 상기 출력 포트를 통해 동시에 출력하도록 하는 신호를 상기 제어장치로 출력하는 버스트 라이트 레지스터를 포함하는 것을 특징으로 하는 CPU(Computer Central Processing Unit)가 제공된다.

상기 CPU는 상기 데이터가 n 비트 단위로 각 누산기에 저장되어 상기 출력 포트를 통해 출력되도록 m(임의의 자연수)개의 누산기를 활성화하는 대역폭 확장 레지스터를 포함할 수 있으며, 상기 활성화되는 누산기의 수(m)는 상기 데이터의 크기/n 비트 이상인 최소의 자연수일 수 있다.

상기 누산기의 개수(a)는 수학식 k = 상기 데이터의 크기/ n 비트를 만족할 수 있다.

상기 출력 포트는 상기 CPU가 연결되는 주변장치의 데이터 버스와 연결될 수 있다.

상기 CPU는 상기 k개의 누산기의 주소를 지정하는 레지스터를 더 포함할 수 있으며, 상기 주소를 지정하는 레지스터는 상기 CPU가 연결되는 주변장치의 어드레스 버스와 연결될 수 있다.

상기 CPU는 상기 명령어를 저장하는 프로그램 메모리를 더 포함할 수 있으며, 상기 하나의 명령어는 상기 프로그램 메모리에 미리 저장된 다른 명령어를 동작하게 하는 명령어일 수 있다.

본 발명의 다른 측면에 의하면, CPU의 데이터 버스트 라이트 방법이 제공된 다.

본 발명의 바람직한 일 실시예에 따르면, n(임의의 자연수) 비트 처리 단위의 CPU(Computer Central Processing Unit)가 n 비트를 초과하는 대역폭을 갖는 주변 장치로 데이터를 버스트 라이트(burst write)하는 방법에 있어서, 데이터의 버스트 라이트 신호를 포함하는 하나의 명령어가 입력되면, 연결된 주변 장치의 대역폭 및 상기 명령어에 상응하여 n 비트 처리 단위의 CPU의 제어 출력을 조정하는 단계(a); 및 상기 전송될 데이터가 기록된 n 비트 단위의 k(2이상인 임의의 자연수)개의 누산기 주소를 상기 주변 장치로 전송하는 단계(b)를 포함하되, 상기 누산기 각각에 기록된 상기 데이터는 상기 주변장치로 동시에 제공되는 것을 특징으로 하는 CPU의 데이터 버스트 라이트 방법이 제공된다.

본 발명의 다른 측면에 의하면, CPU의 데이터 버스트 라이트 방법을 구현하기 위한 프로그램을 기록한 기록매체가 제공된다.

본 발명의 바람직한 일 실시예에 따르면, n 비트 처리 단위의 CPU(Computer Central Processing Unit)가 n 비트를 초과하는 대역폭을 갖는 주변 장치로부터 데이터를 버스트 라이트(burst write)할 수 있도록 디지털 처리 장치에 의해 실행될 수 있는 명령어들의 프로그램이 유형적으로 구현되어 있으며 디지털 처리 장치에 의해 판독될 수 있는 프로그램을 기록한 기록 매체에 있어서, 데이터의 버스트 라이트 신호를 포함하는 하나의 명령어가 입력되면, 연결된 주변 장치의 대역폭 및 상기 명령어에 상응하여 n 비트 처리 단위의 CPU의 제어 출력을 조정하는 단계(a); 및 상기 전송될 데이터가 기록된 n 비트 단위의 k(2이상인 임의의 자연수)개의 누산기 주소를 상기 주변 장치로 전송하는 단계(b)를 포함하되, 상기 누산기 각각에 기록된 상기 데이터는 상기 주변장치로 동시에 제공되는 것을 특징으로 하는 CPU의 데이터 버스트 라이트 방법을 구현하기 위한 프로그램을 기록한 기록매체가 제공된다.

상기 입력된 하나의 명령어는 미리 저장된 다른 명령어를 동작하게 하는 명령어일 수 있다.

상기 데이터의 버스트 라이트 신호를 포함하는 하나의 명령어가 입력되면, 연결된 주변 장치의 대역폭 및 상기 명령어에 상응하여 n 비트 처리 단위의 CPU의 제어 출력을 조정하는 단계의 상기 CPU의 제어 출력 조정은 상기 CPU의 클럭(clock) 수의 조절에 의해 수행될 수 있다.

상기 누산기의 개수(k)는 수학식 k = 상기 데이터의 크기/ n 비트를 만족할 수 있다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였 다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.

반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함 한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.

일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

이하에서는 현재 산업계에서 널리 사용되는 8비트 CPU를 중심으로 본 발명을 설명하기로 하나, 본 발명에 의한 CPU와 CPU의 데이터 버스트 라이트 방법은 8비트 이외의 다른 CPU의 경우에도 적용될 수 있음은 자명하다.

먼저 도 3을 참조하여 본 발명의 바람직한 일 실시예에 따른 CPU의 구조에 대해 살펴본다.

도 3은 본 발명의 바람직한 일 실시예에 따른 CPU의 구조를 도시한 블록도이다.

도 3에 도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 8비트 CPU(300)에는 CU(Control Unit, 310), ALU(Arithmetic and Logic Unit, 320), SFR(Special Function Register, 330), ICB(Internal CPU Bus, 370)를 포함할 수 있다.

CU(310)는 일반적으로 제어 장치로도 불리우며, 명령어의 해석과 실행을 수행하여 제어 신호를 생성한다.

ALU(320)는 산술논리연산장치로도 불리우며 명령어 내에 있는 연산자들에 의해 비교, 판단, 연산을 수행한다.

SFR(330)는 레지스터의 한 종류이며, 레지스터는 CPU가 반복적 또는 주기적으로 처리하는 동안 일시적으로 정보를 저장한다. SFR(330)은 특히 가장 널리 사용되는 Intel사의 8비트 CPU인 8051에서 Input/Output의 기능 전반을 제어한다.

본 발명에 의한 SFR(330)은 DPTR(Data PoinTer Register, 340), ACC(Accumulater, 350), ACC1(352), ACC2(354), ACC3(356), EBR(358), WrBurst1(360), WrBurst2(362)를 포함한다.

DPTR(340)은 16비트 길이를 갖고 있으며, 8비트 단위로 상위(DPH), 하위(DPL)로 나누어질 수 있다. 이 레지스터는 외부 데이터 메모리와 데이터 전송시 어드레스 포인터로서 사용되며, 프로그램 메모리(ROM: Read Only Memory)에서 정수 연산 혹은 ACC(350)와 조합해서 테이블 분기로 사용된다. DPTR(340)은 주변 장치의 전송될 데이터가 저장될 주소와 전송될 데이터가 저장될 ACC(350)의 주소를 데이터를 데이터 쓰기를 위해 전송할 주변 장치로 전송한다.

ACC(350)는 누산기로도 불리우며 산술과 논리연산의 결과를 일시적으로 기억하는 레지스터로 주변 장치로 전송할 데이터가 저장된다.

본 발명에 의한 8비트 CPU는 종래의 8비트 CPU와 달리 하나의 8비트의 정보를 저장하는 하나의 ACC를 포함하는 것이 아니라 다수의 ACC(예를 들어, ACC(350), ACC1(352), ACC2(354) 및 ACC3(356)와 같이 4개의 ACC)를 포함할 수 있다.

도 3에서는 8비트 CPU를 기준으로 32비트 주변 장치로부터 32비트 데이터를 전송하는 경우를 기준으로 ACC를 종래와 달리 3개의 ACC를 더 포함하여 모두 4개의 ACC를 포함하는 것으로 도시하였다. 그러나, 전송할 주변 장치의 데이터 비트 수에 따라 종래와 달리 추가되는 ACC의 개수는 달라질 수 있다.

즉, 예를 들어 8비트 CPU를 16비트의 주변장치에만 연결하는 경우라면 이 경우 ACC는 하나만을 더 추가시켜 모두 2개의 ACC를 포함하게 하거나 24비트 주변장치만 사용하는 경우 3개의 ACC 등이 가능하다.

또한 본 설명과 같이 32비트를 기준으로 모두 ACC를 4개를 포함하고 16비트 또는 24비트 등과 연결하는 경우 ACC를 선택적으로 사용하는 것도 가능함은 자명하다.

증가된 ACC는 각각 별도의 고유의 주소를 가지게 되며 별도의 고유 주소를 이용하여 DPTR에서 주변장치의 어드레스 버스를 통해 주변장치에 ACC의 주소를 전달한다. 또한 증가된 ACC들은 별도의 출력포트를 가지며 데이터 버스와 직접 연결된다.

본 발명에서는 증가된 ACC에 정보를 저장하고 제어할 수 있는 기능을 수행할 수 있는 레지스터를 더 포함한다. 따라서 본 발명에 의한 8비트 CPU는 종래와 달리 SFR(330)에 EBR(Extend BandWidth Register, 358)이라는 확장 레지스터를 더 포함한다.

EBR(358)은 8비트를 초과하는 예를 들면, 16비트, 24비트, 32비트의 데이터 전송인지를 구별하기 위한 기능을 수행하는 대역폭 확장 레지스터이다.

EBR(358)은 EBR(358) 내부 영역에 저장된 정보에 따라 선택적으로 복수개의 ACC에 연산된 결과를 저장하고 복수개의 ACC는 각각의 주소를 가지고 있으므로 주소 정보를 이용하여 주변장치로 직접 데이터를 보낼 수 있게 된다. EBR(358)은 예를 들어 32비트의 데이터 쓰기인 것으로 판단하면, 주변장치로 전송될 32비트 데이터가 각 ACC에 8비트씩 저장될 수 있도록 상응하는 수량의 ACC를 활성화시킬 수 있는 기능을 수행한다.

DPTR(340)은 지정하는 주소에 상응하는 데이터가 상응하는 ACC에 저장되면 해당 데이터를 주변 장치로 전송한다. 그러나 일반적인 8비트 CPU에서는 8비트 데이터만을 ACC에 저장하여 주변장치로 전송하므로 물리적으로 추가된 3개의 ACC에 데이터를 저장할 수 있는 기능을 수행할 수 있도록 하여야 한다.

이를 위해 내부 데이터로의 접근 명령어와 데이터 접근을 위한 주소 명령어 기능을 추가하여야만 한다. 따라서 연속적으로 데이터를 쓰기 위해서는 명령어를 추가하여야 하고 또한 추가된 ACC에 명령어 수행을 위한 멀티플렉서(multiplexer)와 글루 로직이 추가되어야 한다.

그러나 본 발명은 이러한 명령어의 추가 없이 하나의 명령어로 32비트의 데이터를 한번에 전송할 수 있는 버스트 라이트가 가능하게 하기 위한 발명이다. 따라서 명령어의 머신 사이클을 조정하여 하나의 명령어로 한번에 데이터를 전송할 수 있도록 하여야 한다.

명령어의 머신 사이클은 CU(310) 내부의 타이밍(Timing Counter)를 조정하여야 한다. 그러나 CU(310)의 타이밍 카운터는 이를 임의적으로 접근하여 조절할 수 없다.

따라서 SFR(330)에 CU(310)의 타이밍 카운터가 참조할 수 있는 WrBurst1(Write Burst 1)(360) 및 WrBurst2(Write Burst 2)(362) 레지스터가 추가된다.

아래 [표 1]은 본 발명의 바람직한 일 실시예에 의한 8비트 CPU에 포함되는 WrBurst1(Write Burst 1)(360)의 각각의 영역에서 수행되는 기능을 예시한 표이다.

[표 1]

7	6	5	4	3	2	1	0
BAMT6	BAMT5	BAMT4	BAMT3	BAMT2	BAMT1	BAMT0	BEN

WrBurst1(Write Burst 1)(360)의 '0'영역이 활성화되면 BEN 즉, 데이터 버스 트 라이트를 위한 Burst Enable 기능을 수행한다.

아래 [표 2]는 본 발명의 바람직한 일 실시예에 의한 8비트 CPU에 포함되는 WrBurst2(Write Burst 2)(362)의 각각의 영역에서 수행되는 기능을 예시한 표이다.

[표 2]

7	6	5	4	3	2	1	0
BAMT14	BAMT13	BAMT12	BAMT11	BAMT10	BAMT9	BAMT8	BAMT7

이러한 WrBurst1(Write Burst 1)(360) 및 WrBurst2(Write Burst 2)(362) 레지스터는 타이밍 카운터가 참조할 수 있게 하기 위한 것이므로 WrBurst1(Write Burst 1)(360) 및 WrBurst2(Write Burst 2)(362) 레지스터의 출력은 타이밍 카운터가 포함되는 CU(310)와 연결된다.

WrBurst1(Write Burst 1)(360) 및 WrBurst2(Write Burst 2)(362) 레지스터의 상세한 기능은 도 4의 설명에서 보다 상세하게 살펴보기로 한다.

ICB(370)는 CPU 내부의 전기적 신호를 전달하는 통로이다. 종래의 8비트 CPU에서와 같이 8비트 CPU내에 포함되는 ICB(370)를 통해서는 8비트 신호만을 전송한다.

그러나, 증가된 ACC들(ACC1, ACC2, ACC3)은 입력 포트를 통해 직접 주변 장치의 데이터 버스(410)에 연결되어 데이터를 전송한다.

따라서 추가되는 입력 포트는 추가되는 ACC의 개수에 따라 결정되며 추가되 는 ACC는 전술한 바와 같이 연결하고자 하는 주변장치의 대역폭에 의해 결정될 수 있다.

이상의 구성을 참조하여 본 발명에 의한 8비트 CPU와 주변장치의 연결에 대해 살펴본다.

도 4는 본 발명의 바람직한 일 실시예에 따른 CPU에서 주변장치로부터 데이터 버스트 라이트를 위한 연결 구성을 도시한 도면이다.

도 4에 도시된 바와 같이, 8비트 CPU(300)는 프로그램 메모리(400)와 결합되며, 데이터 버스(410)와 어드레스 버스(420)에 연결되어 주변장치와 연결된다.

프로그램 메모리(400)는 명령어가 저장되는 메모리이며, 도 4에서는 CPU(300)의 외부에 구성되는 것으로 도시하였으나 CPU(300)의 내부에 포함되어 구성될 수도 있다.

데이터 버스(410)는 CPU(300)에서 메모리나 입출력 기기 등의 주변장치에 데이터를 송출하거나 반대로 주변장치에서 CPU(300)에 데이터를 읽어 들일 때 필요한 전송 선로이다. 데이터 버스(420)는 CPU(300)와 메모리 또는 입출력기 간에 어떤 곳으로도 데이터를 전송할 수 있으므로 쌍방향 버스라고도 한다. 데이터 버스(410)는 CPU(300) 내의 ICB(360)와 연결되어 데이터를 주고 받는다.

어드레스 버스(420)는 CPU(300)가 메모리나 입출력 기기의 주소를 지정할 때 사용되는 전송 선로이다. 어드레스 버스(420)는 CPU(300)에서만 주소를 지정할 수 있기 때문에 단방향 버스라고도 한다. 어드레스 버스(420)는 CPU(300)내의 SFR(330)에 포함된 DPTR(340)과 연결되어 DPTR(340)에서 지정한 주소를 전송하는 통로 역할을 수행한다.

이러한 본 발명에 의한 8비트 CPU와 8비트보다 큰 대역폭을 갖는 주변장치의 연결을 참조하여 본 발명에 의한 8비트 CPU에서 8비트보다 큰 대역폭을 갖는 주변 장치에서 데이터를 한번에 전송할 수 있는 데이터의 버스트 라이트 방법에 대해 살펴 본다.

이하에서는 INTEL사의 8비트 CPU인 8051을 기준으로 예시하여 본 발명에 의한 8비트 CPU로 8비트보다 큰 대역폭을 갖는 주변 장치에서 데이터를 전송하는 방법에 대해 설명한다.

먼저 명령어의 머신 사이클을 조정하기 위해서 먼저 EBR(358)에 32 비트 데이터 쓰기 기능을 설정하기 위한 영역을 활성화한다.

MOV 명령어가 버스트 방식을 지원할 수 있게 WrBurst1(360) 레지스터의 LSB(least significant bit)인 BEN(Burst Enable) 비트를 1로 써서 활성화한다.

WrBurst1(360) 레지스터에 BAMT6, BAMT5, BAMT4, BAMT3, BAMT2, BAMT1, BAMT0로 7비트가 있고, WrBurst2(362) 레지스터에 BAMT14, BAMT13, BAMT12, BAMT11, BAMT10, BAMT9, BAMT8, BAMT7로 8 비트가 있어 총 15 비트이다.

따라서 총 32768 클럭을 표현 할 수 있고 명령어 페치(fetch) 및 디코딩에 사용되는 클럭을 제외한 32766 클럭에 데이터를 ACC(350), ACC1(352), ACC2(354), ACC3(356)에 넣고 외부로 데이터를 출력하는 시간은 총 4클럭이 소요되므로 32비트 데이터를 최고 8191개까지 보낼 수 있게 된다.

복수개의 ACC(ACC(350), ACC1(352), ACC2(354), ACC3(356)를 포함하는 8비트 CPU를 이용하여 32비트의 데이터 8191개를 전송하려면 32비트 데이터를 전송하기 위해 8 클럭이 소요되므로 모두 65448(= 8클럭 X 8191) 클럭이 소요된다.

따라서 본 발명의 바람직한 일 실시예에 따른 CPU와 이를 이용한 데이터 버스트 라이트 방법에 의하면 약 2배(65448 클럭/32768 클럭)의 클럭을 절약할 수 있게 되며, 이는 CPU가 2배 빨라지는 것을 의미한다.

또한 CPU는 명령어를 수행 하기 위해서는 매번 페치(fetch), 디코딩, 실행의 세 가지 과정을 거치게 되지만, 본 발명에 의하면 하나의 명령어만 페치와 디코딩하고 데이터 전송을 계속 실행한다.

따라서 명령어의 페치 및 디코딩의 횟수가 줄어드는 것은 결국 CPU에서 사용되는 전력 소모가 줄어드는 것을 의미하므로 CPU의 소모 전력도 절약할 수 있는 이점이 발생한다.

상기한 설명에서는 현재 산업계 전반에서 가장 널리 사용되는 8비트 CPU를 중심으로 설명하였으나 n(임의의 자연수) 비트 처리 단위의 CPU가 n 비트를 초과하는 대역폭을 갖는 주변 장치로 데이터를 쓰기 위한 방법에도 본 발명이 적용될 수 있음은 자명하다.

예를 들어 16비트의 CPU로 32비트의 주변 장치로 데이터를 전송하는 경우라면 2개의 누산기와 누산기에 각각 연결되는 입력 포트를 더 포함하여 2개의 누산기에 16비트 단위로 각각 데이터가 저장되도록 하되, 하나의 명령어로 한 번에 16비 트씩 32비트의 주변 장치로 32 비트 크기의 데이터를 한 번에 전송할 수 있도록 CPU를 구성할 수도 있다.

따라서 본 발명에 의한 CPU는 CPU의 데이터 처리 단위와 CPU가 연결되는 주변 장치의 대역폭에 따라 CPU가 데이터를 버스트 라이트할 수 있도록 CPU를 구성할 수 있다.

상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이상에서 설명한 바와 같이, 본 발명에 의한 n 비트의 CPU 및 이를 이용한 데이터 버스트 라이트 방법에 의하면 n 비트 CPU로 n 비트보다 큰 대역폭의 데이터를 버스트 라이트하는 경우에도 처리 속도가 느려지지 않고, 명령어들이 프로그램 메모리에서 많은 영역을 차지하지 않는 장점이 있다.

또한, n 비트 CPU로 n 비트보다 큰 대역폭을 갖는 주변장치로 하나의 명령어로 한번에 데이터를 전송할 수 있는 장점이 있으며, 따라서 CPU에서 사용되는 전력 소모가 줄어들어 CPU의 소모 전력도 절약할 수 있는 장점이 있다.

Claims (17)

1. 명령어의 해석 및 실행을 수행하는 제어장치;

   k(2이상인 임의의 자연수)개의 n(임의의 자연수) 비트 누산기;

   상기 누산기 각각에 연결되는 출력 포트; 및

   하나의 명령어로 최대 n 비트로 분할되어 상기 각의 누산기에 저장된 데이터를 상기 출력 포트를 통해 동시에 출력하도록 하는 신호를 상기 제어장치로 출력하는 버스트 라이트(burst write) 레지스터를 포함하는 것을 특징으로 하는 CPU(Computer Central Processing Unit).
2. 제1항에 있어서,

   상기 CPU는,

   상기 데이터가 n 비트 단위로 각 누산기에 저장되어 상기 출력 포트를 통해 출력되도록 m(임의의 자연수)개의 누산기를 활성화하는 대역폭 확장 레지스터를 포함하는 것을 특징으로 하는 CPU.
3. 제2항에 있어서,

   상기 활성화되는 누산기의 수(m)는 상기 데이터의 크기/n 비트 이상인 최소 의 자연수인 것을 특징으로 하는 CPU.
4. 제1항에 있어서,

   상기 누산기의 개수(a)는 수학식 k = 상기 데이터의 크기/ n 비트를 만족하는 것을 특징으로 하는 CPU.
5. 제1항에 있어서,

   상기 출력 포트는,

   상기 CPU가 연결되는 주변장치의 데이터 버스와 연결되는 것을 특징으로 하는 CPU.
6. 제1항에 있어서,

   상기 CPU는,

   상기 k개의 누산기의 주소를 지정하는 레지스터를 더 포함하는 것을 특징으로 하는 CPU.
7. 제6항에 있어서,

   상기 주소를 지정하는 레지스터는 상기 CPU가 연결되는 주변장치의 어드레스 버스와 연결되는 것을 특징으로 하는 CPU.
8. 제1항에 있어서,

   상기 CPU는,

   상기 명령어를 저장하는 프로그램 메모리를 더 포함하는 것을 특징으로 하는 CPU.
9. 제8항에 있어서,

   상기 하나의 명령어는 상기 프로그램 메모리에 미리 저장된 다른 명령어를 동작하게 하는 명령어인 것을 특징으로 하는 CPU.
10. n(임의의 자연수) 비트 처리 단위의 CPU(Computer Central Processing Unit)가 n 비트를 초과하는 대역폭을 갖는 주변 장치로 데이터를 버스트 라이트(burst write)하는 방법에 있어서,

    데이터의 버스트 라이트 신호를 포함하는 하나의 명령어가 입력되면, 연결된 주변 장치의 대역폭 및 상기 명령어에 상응하여 n 비트 처리 단위의 CPU의 제어 출력을 조정하는 단계(a); 및

    상기 전송될 데이터가 기록된 n 비트 단위의 k(2이상인 임의의 자연수)개의 누산기 주소를 상기 주변 장치로 전송하는 단계(b)를 포함하되,

    상기 누산기 각각에 기록된 상기 데이터는 상기 주변장치로 동시에 제공되는 것을 특징으로 하는 CPU의 데이터 버스트 라이트 방법.
11. 제10항에 있어서,

    상기 입력된 하나의 명령어는 미리 저장된 다른 명령어를 동작하게 하는 명령어인 것을 특징으로 하는 CPU의 데이터 버스트 라이트 방법.
12. 제10항에 있어서,

    상기 단계(a)의 상기 CPU의 제어 출력 조정은 상기 CPU의 클럭(clock) 수의 조절에 의해 수행되는 것을 특징으로 하는 CPU의 버스트 라이트 방법.
13. 제10항에 있어서,

    상기 누산기의 개수(k)는 수학식 k = 상기 데이터의 크기/ n 비트를 만족하 는 것을 특징으로 하는 CPU의 데이터 버스트 라이트 방법.
14. n 비트 처리 단위의 CPU(Computer Central Processing Unit)가 n 비트를 초과하는 대역폭을 갖는 주변 장치로부터 데이터를 버스트 라이트(burst write)할 수 있도록 디지털 처리 장치에 의해 실행될 수 있는 명령어들의 프로그램이 유형적으로 구현되어 있으며 디지털 처리 장치에 의해 판독될 수 있는 프로그램을 기록한 기록 매체에 있어서,

    데이터의 버스트 라이트 신호를 포함하는 하나의 명령어가 입력되면, 연결된 주변 장치의 대역폭 및 상기 명령어에 상응하여 n 비트 처리 단위의 CPU의 제어 출력을 조정하는 단계(a); 및

    상기 전송될 데이터가 기록된 n 비트 단위의 k(2이상인 임의의 자연수)개의 누산기 주소를 상기 주변 장치로 전송하는 단계(b)를 포함하되,

    상기 누산기 각각에 기록된 상기 데이터는 상기 주변장치로 동시에 제공되는 것을 특징으로 하는 CPU의 데이터 버스트 라이트 방법을 구현하기 위한 프로그램을 기록한 기록매체.
15. 제14항에 있어서,

    상기 입력된 하나의 명령어는 미리 저장된 다른 명령어를 동작하게 하는 명 령어인 것을 특징으로 하는 CPU의 데이터 버스트 라이트 방법을 구현하기 위한 프로그램을 기록한 기록매체.
16. 제14항에 있어서,

    상기 단계(a)의 상기 CPU의 제어 출력 조정은 상기 CPU의 클럭(clock) 수의 조절에 의해 수행되는 것을 특징으로 하는 CPU의 버스트 라이트 방법을 구현하기 위한 프로그램을 기록한 기록매체.
17. 제14항에 있어서,

    상기 누산기의 개수(k)는 수학식 k = 상기 데이터의 크기/ n 비트를 만족하는 것을 특징으로 하는 CPU의 데이터 버스트 라이트 방법을 구현하기 위한 프로그램을 기록한 기록매체.

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