TWI606517B - 蝕刻方法 - Google Patents

蝕刻方法 Download PDF

Info

Publication number
TWI606517B
TWI606517B TW103127516A TW103127516A TWI606517B TW I606517 B TWI606517 B TW I606517B TW 103127516 A TW103127516 A TW 103127516A TW 103127516 A TW103127516 A TW 103127516A TW I606517 B TWI606517 B TW I606517B
Authority
TW
Taiwan
Prior art keywords
etching
plasma
gas
etching step
gate material
Prior art date
Application number
TW103127516A
Other languages
English (en)
Other versions
TW201526117A (zh
Inventor
大竹浩人
北村彰規
松岡弘憲
能登陽子
Original Assignee
東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京威力科創股份有限公司 filed Critical 東京威力科創股份有限公司
Publication of TW201526117A publication Critical patent/TW201526117A/zh
Application granted granted Critical
Publication of TWI606517B publication Critical patent/TWI606517B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma Technology (AREA)
  • Drying Of Semiconductors (AREA)

Description

蝕刻方法
本發明之實施形態，係關於一種蝕刻方法。
在半導體元件的製造中，施行在由不同半導體材料構成之複數區域裡，將一部分的區域選擇性地電漿蝕刻之處理（參考例如專利文獻1、2）。
於專利文獻1，揭載一種使用被處理體之圖案化遮罩，將該被處理體的蝕刻層電漿蝕刻之方法。此一方法，周期性地切換電漿電力之ON狀態與OFF狀態，並對載置台施加與該電漿電力的周期同步之脈波狀的偏壓電力，加以蝕刻。使電漿電力為ON狀態且偏壓電力為ON狀態時，蝕刻反應區域並於反應區域產生反應副產物；使電漿電力為OFF狀態且偏壓電力為OFF狀態時，將反應副產物自反應區域排出。藉此，以與元件構造之密度無關的方式，使蝕刻率為一定。另，專利文獻1揭露，若使連續的1個ON狀態及1個OFF狀態為一周期，則一周期中ON狀態所占的比例，可為5－95%或65－75%。
此外，專利文獻1，亦記載一種組合以下步驟之手法：連續供給電漿電力而蝕刻之步驟、以及使電漿電力與偏壓電力呈脈波狀而蝕刻之步驟。其揭露在連續供給電漿電力而蝕刻之步驟中，作為電漿源，係使用電子迴旋共振電漿、螺旋波電漿、電感耦合電漿或表面波電漿。
於專利文獻2，記載一種使用被處理體之圖案化遮罩，將該被處理體的蝕刻層電漿蝕刻之方法。作為電漿源，使用微波電漿，以較低之電子溫度及較高之電子密度加以電漿處理，抑制對被處理體之電漿損害。
專利文獻2之方法中，將隔著載置台對被處理體供給的偏壓之電力，重複停止及供給而間歇地供給。而於專利文獻2，記載間歇地供給之偏壓電力的工作比（Duty Ratio）及頻率之條件。此處，工作比係為，使將交流電之偏壓電力的供給時間及停止時間加總之時間為全部時間時，相對於全部時間之供給時間的比。專利文獻2揭露，藉由使工作比較0.5更高，且較1更低，而可正確地蝕刻為期望的形狀。具體而言，其揭露：形成在遮罩層上部的保護膜（反應副產物）之厚度及硬度，變得較形成在溝之底壁的保護膜（副產物）之厚度及硬度更厚且硬，故可往垂直方向蝕刻。進一步，其亦揭露藉由使偏壓的電力之頻率為10Hz～30Hz，而能夠以無關遮罩之間隔寬窄的方式使蝕刻率更為均一。 　　【習知技術文獻】 　　【專利文獻】
【專利文獻1】：美國特許第7718538號說明書 　　【專利文獻2】：日本特開2012－84872公報
【本發明所欲解決的問題】
然而，習知的蝕刻方法，在為了實現伴隨半導體元件之小型化要求的細微化上仍有改善之餘地。例如，近年採用之肋片型電場效應電晶體，必須將形成在凸形的肋片之間的閘極材料，使用設置於肋片上之遮罩加以蝕刻。此等肋片部分之構造極為微細，故要求確保選擇比並進一步地提高蝕刻之加工精度。 　　【解決問題之技術手段】
亦即，本發明的一面向之蝕刻方法為，供使用被處理體而形成肋片型電場效應電晶體的虛擬閘極所用之方法。被處理體，具有肋片構造、遮罩及閘極材料。肋片構造，具有複數片肋片。遮罩，形成於複數片肋片上。閘極材料，堆積於肋片構造上。該蝕刻方法，包含第1蝕刻步驟及第2蝕刻步驟。第1蝕刻步驟，蝕刻閘極材料直至遮罩之頂面露出為止。第2蝕刻步驟，使用表面波電漿，蝕刻堆積在複數片肋片之間的閘極材料。此處，第2蝕刻步驟的壓力，為50mTorr（6.67Pa）以上。而第2蝕刻步驟中，對施加在載置於該被處理體之載置台的電力進行脈波調變，以使電力頻率成為10Hz以上200Hz以下，脈波周期中之ON時間的比例亦即工作比為50%以下。
此一方法，在蝕刻要求微細加工之肋片間的閘極材料之第2蝕刻步驟中，利用表面波電漿。藉由利用表面波電漿，即便為50mTorr（6.67Pa）以上之高壓壓力仍可產生電漿。而藉由使其為50mTorr（6.67Pa）以上的壓力條件，而可使離子於鞘層內與中性粒子碰撞至少1次，使能量損失。亦即，藉由使其處於高壓壓力條件下，而可成為對試樣不造成損害之微量的軟式蝕刻，可提高遮罩及閘極材料的選擇比。進一步，藉由使用電漿之電子溫度較其他電漿源更低的表面波電漿，而可使副產物不附著於被處理體地排氣，故可將副產物的影響減小。此外，藉由將施加於載置台的電力加以脈波調變，而於脈波之OFF時間使被處理體的表面再氧化，故可提高遮罩及閘極材料的選擇比。特別是，對施加在載置於該被處理體之載置台的電力進行脈波調變，以使電力頻率成為10Hz以上200Hz以下，脈波周期中之ON時間的比例亦即工作比為50%以下，藉而可確保足夠的副產物之排氣時間，故可避免副產物附著於側壁之情形。進一步，藉由將副產物充分地排氣，而可避免副產物夾雜於肋片間而阻礙蝕刻。藉此，可確保選擇比，並提高蝕刻之垂直性。
一實施形態中，第1蝕刻步驟，以不將施加於載置台的電力脈波調變之方式蝕刻閘極材料亦可。藉此，可在肋片間之閘極材料的蝕刻之前，以與重視選擇比及形狀之處理條件相異的條件蝕刻。如此地，可設定配合被處理體之構造的處理條件。
一實施形態中，第1蝕刻步驟及第2蝕刻步驟，使用表面波電漿於同一處理容器內連續施行亦可。藉由如此地構成，可確保處理量並形成肋片型電場效應電晶體的虛擬閘極。 　　【本發明之效果】
若依本發明的一面向及實施形態，則在形成肋片型電場效應電晶體的虛擬閘極時，可確保選擇比並更進一步地提高加工精度。
【實施本發明之最佳形態】
以下，參考附圖對各種實施形態詳細地說明。另，各附圖中對於相同或相當的部分給予同一符號。
首先，對於實施形態之蝕刻方法可使用的電漿處理裝置之一例加以說明。圖1為，概略示意電漿處理裝置之剖面圖。
圖1所示之電漿處理裝置10，具備處理容器12。處理容器12，區隔出供收納被處理體（晶圓）W所用之處理空間S。處理容器12，可包含側壁12a、底部12b、及頂部12c。
側壁12a，具有往軸線Z延伸之方向（以下稱作「軸線Z方向」）延伸的略圓筒狀。側壁12a之內徑，例如為540mm。底部12b，設置於側壁12a之下端側。將側壁12a之上端部予以開口。側壁12a之上端部開口，藉由介電窗18封閉。介電窗18，被夾持於側壁12a的上端部與頂部12c之間。亦可於此一介電窗18與側壁12a的上端部之間夾設密封構件SL1。密封構件SL1，例如為O型環，對處理容器12的密閉有所助益。
電漿處理裝置10，更具備載置台20。載置台20，設置於處理容器12內且位於介電窗18之下方。此一載置台20，具有平板22、及靜電吸盤24。
平板22，為略圓盤狀之金屬製構件，例如由鋁構成。平板22，係以筒狀的支持部SP1所支持。支持部SP1，自底部12b起往垂直上方延伸。平板22，兼作高頻電極。平板22，隔著匹配單元MU及供電棒PFR，而與產生高頻偏壓電力之高頻電源RFG電性連接。高頻電源RFG，以適合控制導入被處理體W之離子的能量之一定頻率，例如以10～300Hz、10～200Hz或10～100Hz，輸出偏壓電力。進一步，高頻電源RFG構成為，藉由重複電力ON與電力OFF，而可輸出經脈波調變之偏壓電力。匹配單元MU收納有匹配器，該匹配器係用於將高頻電源RFG側的阻抗，及主要為電極、電漿、處理容器12等負載側的阻抗之間加以匹配。此一匹配器中具有自偏壓產生用之阻隔電容器。
於平板22之頂面，設置靜電吸盤24。靜電吸盤24，具有底板24a及吸盤部24b。底板24a，為略圓盤狀之金屬製構件，例如由鋁構成。底板24a，設置於平板22上。於底板24a之頂面設置吸盤部24b。吸盤部24b之頂面，成為供載置被處理體W所用的載置區域MR。吸盤部24b，以靜電吸附力保持被處理體W。吸盤部24b，具有夾在介電膜之間的電極膜。於吸盤部24b之電極膜，隔著開關SW及被覆線CL而與直流電源DSC電性連接。吸盤部24b，藉由以自直流電源DSC施加之直流電壓所產生的庫侖力，而可將被處理體W吸附保持於其頂面。在此一吸盤部24b的徑方向外側，設置將被處理體W的邊緣環狀地包圍之對焦環FR。
於底板24a之內部，設置往圓周方向延伸之環狀的冷媒室24g。此一冷媒室24g，自急冷器單元透過配管PP1、PP3循環供給既定溫度的冷媒，例如冷卻水。吸盤部24b上之被處理體W的處理溫度，可藉由冷媒的溫度而控制。進一步，將來自熱傳氣體供給部的熱傳氣體，例如He氣體，透過供給管PP2而供給至吸盤部24b的頂面與被處理體W的背面之間。
於載置台20之周圍，設置環狀的排氣路VL。在排氣路VL之軸線Z方向的中間，設置形成有複數個貫通孔的環狀之擋板26。排氣路VL，與提供排氣口28h之排氣管28相連接。排氣管28，安裝於處理容器12的底部12b。排氣管28，連接排氣裝置30。排氣裝置30，具有壓力調整器、及渦輪分子泵等真空泵。藉由此一排氣裝置30，而可將處理容器12內之處理空間S減壓至期望的真空度為止。此外，藉由使排氣裝置30運作，而可自載置台20之外周通過排氣路VL將氣體排氣。
此外，電漿處理裝置10，作為溫度控制機構，可進一步具備加熱器HT、HS、HC、及HE。加熱器HT，設置於頂部12c內，以包圍天線14的方式，環狀地延伸。此外，加熱器HS，設置於側壁12a內，環狀地延伸。加熱器HC，設置於底板24a內。加熱器HC，於底板24a內，設置於上述載置區域MR之中央部分的下方，即與軸線Z交叉的區域。此外，加熱器HE，設置於底板24a內，以包圍加熱器HC的方式環狀地延伸。加熱器HE，設置於上述載置區域MR之外緣部分的下方。
另，電漿處理裝置10，可更具備天線14、同軸波導管16、介電窗18、微波產生器32、調諧器34、波導管36、及模式轉換器38。微波產生器32，例如產生2.45GHz頻率的微波。微波產生器32，隔著調諧器34、波導管36、及模式轉換器38，而與同軸波導管16之上部相連接。同軸波導管16，沿著係其中心軸線之軸線Z延伸。一實施形態中，載置台20的載置區域MR之中心，位於軸線Z上。
同軸波導管16，包含外側導體16a及內側導體16b。外側導體16a，具有於軸線Z中心延伸之圓筒形狀。外側導體16a之下端，可與具有導電性的表面之冷卻套40的上部電性連接。內側導體16b，於外側導體16a之內側，與該外側導體16a同軸地設置。內側導體16b，具有於軸線Z中心延伸之圓筒形狀。內側導體16b之下端，與天線14的槽孔板44連接。
一實施形態中，天線14，為輻射狀槽孔天線。此天線14，配置於形成在頂部12c的開口內，設置在介電窗18之頂面上。天線14，具有介電板42及槽孔板44。介電板42，將微波的波長縮短，具有略圓盤形狀。介電板42，例如由石英或氧化鋁構成。介電板42，夾持於槽孔板44與冷卻套40的底面之間。天線14，因而可藉由介電板42、槽孔板44、及冷卻套40之底面構成而獲得。
圖2為，顯示槽孔板之一例的平面圖。槽孔板44，呈薄板狀，且為圓盤狀。槽孔板44之板厚方向的兩面，各自為平坦面。圓形的槽孔板44之中心CS，位於軸線Z上。於槽孔板44，設置複數組槽孔對44p。複數組槽孔對44p，各自具有貫通板厚方向之二個槽孔44a、44b。槽孔44a、44b各自的平面形狀，呈長孔形狀。各槽孔對44p中，槽孔44a之長軸延伸的方向，與槽孔44b之長軸延伸的方向，彼此交叉或垂直。
圖2所示之例子中，複數組槽孔對44p，設置於以軸線Z為中心之假想圓VC的內側之內側槽孔對群ISP、與設置於假想圓VC的外側之外側槽孔對群OSP，其差別甚鉅。內側槽孔對群ISP，具有複數組槽孔對44p。圖2所示之例子中，內側槽孔對群ISP，具有七組槽孔對44p。內側槽孔對群ISP之複數組槽孔對44p，對中心CS於圓周方向等間隔地配置。內側槽孔對群ISP所具有的複數個槽孔44a，係以使該槽孔44a之重心位於自槽孔板44之中心CS起半徑r1的圓上之方式，等間隔地配置。此外，內側槽孔對群ISP所具有的複數個槽孔44b，係以使該槽孔44b之重心位於自槽孔板44之中心CS起半徑r2的圓上之方式，等間隔地配置。此處，半徑r2，較半徑r1更大。
外側槽孔對群OSP，具有複數組槽孔對44p。圖2所示之例子中，外側槽孔對群OSP，具有28組槽孔對44p。外側槽孔對群OSP之複數組槽孔對44p，對中心CS於圓周方向等間隔地配置。外側槽孔對群OSP所具有的複數個槽孔44a，係以使該槽孔44a之重心位於自槽孔板44之中心CS起半徑r3的圓上之方式，等間隔地配置。此外，外側槽孔對群OSP所具有的複數個槽孔44b，係以使該槽孔44b之重心位於自槽孔板44之中心CS起半徑r4的圓上之方式，等間隔地配置。此處，半徑r3，較半徑r2更大；半徑r4，較半徑Rr更大。
另外，內側槽孔對群ISP及外側槽孔對群OSP的槽孔44a，分別形成為使其長軸相對於連結中心CS與其重心之線段，具有相同角度。此外，內側槽孔對群ISP及外側槽孔對群OSP的槽孔44b，分別形成為使其長軸相對於連結中心CS與其重心之線段，具有相同角度。
圖3為，顯示介電窗之一例的平面圖，顯示自處理空間S側觀察該介電窗之狀態。圖4為，沿著圖3之IX－IX線的剖面圖。介電窗18，具有略圓盤形狀，由石英或氧化鋁等介電材料構成。於介電窗18之頂面18u上，設置槽孔板44。
於介電窗18之中央，形成貫通孔18h。貫通孔18h之上側部分，成為收納後述中央導入部50之噴注器50b的空間18s；而下側部分，成為後述中央導入部50之中央導入口18i。另，介電窗18之中心軸線，與軸線Z一致。
介電窗之與頂面18u為相反側的面，即底面18b，與處理空間S接觸，成為產生電漿之側的面。此一底面18b，區隔出各種形狀。具體而言，底面18b，在包圍中央導入口18i的中央區域中，具有平坦面180。此一平坦面180，為與軸線Z垂直之平坦面。底面18b，於平坦面180的徑方向外側區域中，環狀地連續而區隔出朝向介電窗18之板厚方向內方側呈錐狀地凹陷的環狀之第1凹部181。
第1凹部181，係以內側錐面181a、底面181b、及外側錐面181c區隔出。底面181b，設置於較平坦面180更接近頂面18u側，與平坦面180平行而環狀地延伸。內側錐面181a，在平坦面180與底面181b之間環狀地延伸，對平坦面180傾斜。外側錐面181c，在底面181b與底面18b的邊緣部之間環狀地延伸，對底面181b傾斜。另，底面18b的邊緣區域，成為與側壁12a相接的面。
此外，底面18b，區隔出自平坦面180朝向板厚方向內方側凹陷之複數個第2凹部182。複數個第2凹部182的個數，於圖3及圖4所示之例子中為7個。此等複數個第2凹部182，沿著圓周方向等間隔地形成。另外，複數個第2凹部182，在與軸線Z垂直的面中具有圓形的平面形狀。具體而言，區隔出第2凹部182之內側面182a，為於軸線Z方向延伸的圓筒面。此外，區隔出第2凹部182之底面182b，設置於較平坦面180更接近頂面18u側，為與平坦面180平行之圓形的面。
圖5為，顯示在圖3所示之介電窗上設置圖2所示之槽孔板的狀態之平面圖，顯示自下側觀察介電窗18之狀態。如圖5所示，仰視時，亦即，自軸線Z方向觀察時，外側槽孔對群OSP之複數個槽孔44a及複數個槽孔44b、及內側槽孔對群ISP之複數個槽孔44b，與第1凹部181重合。具體而言，仰視時，外側槽孔對群OSP之複數個槽孔44b，一部分與外側錐面181c重合，一部分與底面181b重合。此外，仰視時，外側槽孔對群OSP之複數個槽孔44a，與底面181b重合。另外，仰視時，內側槽孔對群ISP之複數個槽孔44b，一部分與內側錐面181a重合，一部分與底面181b重合。
此外，仰視時，亦即自軸線Z方向觀察時，內側槽孔對群ISP之複數個槽孔44a，與第2凹部182重合。具體而言，以仰視時，複數個第2凹部182的底面之重心（中心），分別位於內側槽孔對群ISP之複數個槽孔44a內的方式構成。
再度參考圖1。電漿處理裝置10中，以微波產生器32產生的微波，通過同軸波導管16，傳遞往介電板42，自槽孔板44的槽孔44a及44b給予至介電窗18。
介電窗18，如同上述，使區隔出第1凹部181的部分之板厚、及區隔出第2凹部182的部分之板厚，較其他部分更薄。因此，介電窗18，在區隔出第1凹部181的部分、及區隔出第2凹部182的部分中，微波的穿透性提高。此外，自軸線Z方向觀察之情況，外側槽孔對群OSP的槽孔44a及44b、及內側槽孔對群ISP的槽孔44b，與第1凹部181重合，而內側槽孔對群ISP的槽孔44a，與第2凹部182重合。因此，微波之電場集中於第1凹部181及第2凹部182，微波的能量集中於該第1凹部181及第2凹部182。此一結果，在第1凹部181及第2凹部182中，可穩定地產生電漿，可使介電窗18的正下方於徑方向及圓周方向分布之電漿穩定地產生。
此外，電漿處理裝置10，具備中央導入部50及周邊導入部52。中央導入部50，包含導管50a、噴注器50b、及中央導入口18i。導管50a，通過同軸波導管16之內側導體16b的內孔。此外，導管50a之端部，延伸至介電窗18沿著軸線Z而區隔出之空間18s（參考圖4）內。在此一空間18s內且為導管50a之端部的下方，收納噴注器50b。於噴注器50b，設置往軸線Z方向延伸之複數個貫通孔。此外，介電窗18，區隔出中央導入口18i。中央導入口18i，於空間18s的下方連續，並沿著軸線Z延伸。此一構成之中央導入部50，通過導管50a對噴注器50b供給氣體，自噴注器50b起通過中央導入口18i而噴射氣體。如此地，中央導入部50，沿著軸線Z對介電窗18的正下方噴射氣體。亦即，中央導入部50，對電子溫度高的電漿產生區域導入氣體。
周邊導入部52，包含複數個周邊導入口52i。複數個周邊導入口52i，主要對被處理體W的邊緣區域供給氣體。複數個周邊導入口52i，朝向被處理體W的邊緣區域、或載置區域MR的邊緣部而開口。複數個周邊導入口52i，配置於較中央導入口18i更為下方，並在載置台20之上方沿著圓周方向而配置。亦即，複數個周邊導入口52i，在電子溫度較介電窗的正下方更低之區域（電漿擴散區域）中，以軸線Z為中心而環狀地配置。此一周邊導入部52，自電子溫度低的區域起往被處理體W供給氣體。因此，自周邊導入部52導入至處理空間S的氣體之解離度，較自中央導入部50供給至處理空間S的氣體之解離度更被抑制。
於中央導入部50，隔著第1流量控制單元群FCG1而與第1氣體源群GSG1連接。此外，於周邊導入部52，隔著第2流量控制單元群FCG2而與第2氣體源群GSG2連接。圖6為，顯示具有第1流量控制單元群、第1氣體源群、第2流量控制單元群、及第2氣體源群之氣體供給系統的圖。如圖6所示，第1氣體源群GSG1，包含複數個第1氣體源GS11～GS15。第1氣體源GS11～GS15，分別為Ar氣體源、He氣體源、Cl2 氣體源、HBr氣體源、O2 氣體源。第1氣體源群GSG1，亦可更具有與此等氣體不同之氣體源。
第1流量控制單元群FCG1，包含複數個第1流量控制單元FC11～FC15。複數個第1流量控制單元FC11～FC15，各自包含例如二個閥、及設置於該二個閥之間的流量控制器。流量控制器，例如為質量流量控制器。複數個第1氣體源GS11～GS15，各自隔著複數個第1流量控制單元FC11～FC15，而與共通氣體管線GL1連接。此一共通氣體管線GL1，與中央導入部50相連接。
第2氣體源群GSG2，包含複數個第2氣體源GS21～GS25。第2氣體源GS21～GS25，分別為Ar氣體源、He氣體源、Cl2 氣體源、HBr氣體源、O2 氣體源。第2氣體源群GSG2，亦可更具有與此等氣體不同之氣體源。
第2流量控制單元群FCG2，包含複數個第2流量控制單元FC21～FC25。複數個第2流量控制單元FC21～FC25，各自包含例如二個閥、及設置於該二個閥之間的流量控制器。流量控制器，例如為質量流量控制器。複數個第2氣體源GS21～GS25，各自隔著複數個第2流量控制單元FC21～FC25，而與共通氣體管線GL2連接。此一共通氣體管線GL2，與周邊導入部52相連接。
如此地，電漿處理裝置10，將複數個第1氣體源及複數個第1流量控制單元，設置為中央導入部50專用；將與此等複數個第1氣體源及複數個第1流量控制單元獨立的複數個第2氣體源及複數個第2流量控制單元，設置為周邊導入部52專用。因此，可獨立控制自中央導入部50導入處理空間S之氣體的種類、以及自中央導入部50導入處理空間S的一種以上之氣體的流量；此外，可獨立控制自周邊導入部52導入處理空間S之氣體的種類、自周邊導入部52導入處理空間S的一種以上之氣體的流量。
一實施形態中，電漿處理裝置10，如圖1所示，更具備控制部Cnt。控制部Cnt，可為可程式電腦裝置等控制器。控制部Cnt，按照依循配方之程式而可控制電漿處理裝置10之各部。例如，控制部Cnt，對複數個第1流量控制單元FC11～FC15送出控制訊號，而可調節供給至中央導入部50之氣體種類及氣體的流量。此外，控制部Cnt，對複數個第2流量控制單元FC21～FC25送出控制訊號，而可調整供給至周邊導入部52之氣體種類及氣體的流量。另，控制部Cnt，可對微波產生器32、高頻電源RFG、排氣裝置30供給控制訊號，以控制微波之功率、RF偏壓之功率與ON／OFF、以及處理容器12內之壓力。進一步，控制部Cnt，為了調整加熱器HT、HS、HC、及HE的溫度，而可對與此等加熱器連接之加熱器電源送出控制訊號。
一實施形態中，控制部Cnt，可調整RF偏壓電力之ON／OFF的比，而產生脈波狀的RF偏壓電力。圖7為，說明RF偏壓電力之脈波調變的圖。圖7的（A）為，連續施加之RF偏壓電力的時間依存性。在未設定RF偏壓電力的OFF時間之情況，如圖7的（A）所示，一定的偏電壓V1 能夠以與時間無關的方式連續地施加。另一方面，圖7的（B）為，脈波狀地施加之RF偏壓電力的時間依存性。在脈波狀地施加之情況，如圖7的（B）所示，僅於時刻t1 ～時刻t2 之ON時間施加一定的偏電壓V1 。亦即，僅於ON時間將離子導入基板側而施行蝕刻。而在時刻t2 ～時刻t3 之OFF時間，使偏壓電力成為0。亦即，OFF時間，不施行蝕刻，而將蝕刻所產生的副產物排氣。藉由重複上述之ON時間與OFF時間而將RF偏壓電力脈波調變。
經脈波調變之偏壓電力，具有由1段ON時間、及接續該ON時間之1段OFF時間所構成的周期T。此處，將ON時間在周期T所占的比稱作工作比（Duty Ratio）。控制部Cnt，例如可進行脈波調變以使工作比成為50%以下。另，工作比為0之情況，不進行蝕刻。因此，控制部Cnt，例如可進行脈波調變以使工作比較0%更大。抑或控制部Cnt，例如可進行脈波調變以使工作比成為5%以上50%以下之範圍。另，工作比為100%時，成為圖7的（A）所示之連續的偏電壓。
圖8為，說明施加經脈波調變之偏壓電力而進行蝕刻的情況之被處理體的表面之概要圖。圖8顯示，使用形成在被蝕刻層201上之遮罩200，蝕刻被蝕刻層201的例子。圖8的（A）為，說明ON時間中之被處理體的表面之圖。如圖8的（A）所示，ON時間中，往被處理體側導入離子而施行蝕刻，產生副產物。可將產生之副產物的一部分，予以排氣。此外，產生之副產物的一部，可往被蝕刻層201之側壁附著，或殘存於被蝕刻層201之側壁間。副產物之殘存的比例，係以副產物之產生與排氣的平衡所決定。
圖8的（B）為，說明OFF時間中之被處理體的表面之圖。OFF時間中並未施行，故不產生副產物。因此，在OFF時間內，僅將ON時間中產生之副產物排氣，故成為副產物幾乎不殘存於被蝕刻層201之側壁間的狀態。如此地，藉由設定OFF時間，而可在副產物附著於被蝕刻層201之側壁前將其排氣，故可獲得期望的垂直形狀。此外，由於副產物未殘存於被蝕刻層201之側壁間，故可避免副產物阻礙蝕刻之情形。因而，可獲得期望的垂直形狀。另，OFF時間，設定為足夠將電漿之鞘層內的副產物排氣的時間即可。
再度參考圖1。一實施形態中，周邊導入部52，更具有環狀的管52p。於此管52p，形成複數個周邊導入口52i。環狀的管52p，例如可由石英構成。如圖1所示，環狀的管52p，於一實施形態中，沿著側壁12a之內壁面而設置。換而言之，則環狀的管52p，未配置於連結介電窗18之底面與載置區域MR，即被處理體W之路徑上。因此，環狀的管52p，不阻礙電漿的擴散。此外，環狀的管52p係沿著側壁12a之內壁面而設置，故抑制該環狀的管52p之電漿所造成的損耗，可減少該環狀的管52p之更換頻率。進一步，環狀的管52p，係沿著可進行加熱器所產生之溫度控制的側壁12a而設置，故可提高自周邊導入部52導入處理空間S之氣體其溫度的穩定性。
此外，一實施形態中，複數個周邊導入口52i，朝向被處理體W的邊緣區域開口。亦即，複數個周邊導入口52i，以朝向被處理體W的邊緣區域噴射氣體的方式，對垂直於軸線Z的平面傾斜。如此地周邊導入口52i，以朝向被處理體W的邊緣區域傾斜之方式開口，故自該周邊導入口52i噴射出的氣體之活性種，直接朝向被處理體W的邊緣區域。藉此，可將氣體之活性種以不喪失活性之方式對被處理體W的邊緣供給。此一結果，可降低被處理體W的徑方向中之各區域的處理速度之不均。
接著，對本實施形態之蝕刻方法加以說明。圖9為，使用被處理體形成肋片型電場效應電晶體的虛擬閘極之蝕刻方法。
如圖9所示，首先，控制部Cnt，在圖1所示之電漿處理裝置10內準備被處理體W（S10）。圖10顯示被處理體W之一例。圖10的（A）為被處理體W之立體圖，圖10的（B）為被處理體W之側視圖，圖10的（C）為被處理體W之前視圖。如圖10所示，被處理體W，具備包含形成有複數片肋片102之肋片構造的基板Sb。基板Sb的主面與XY平面平行，複數片肋片102沿著Y方向延伸。基板Sb例如由Si形成。於基板Sb上，形成例如熱氧化膜103。而後，在複數片肋片102之頂面，分別形成遮罩104。遮罩104，與肋片102同樣地，沿著Y方向延伸。遮罩104，例如以SiO2 等氧化膜形成。於熱氧化膜103上及遮罩104上，堆積閘極材料101。藉此，在將閘極材料101堆積於複數片肋片102之間的同時，以閘極材料101覆蓋複數片肋片102及遮罩104。閘極材料101，例如以α―Si形成。於閘極材料101之頂面，設置上部遮罩100。上部遮罩100，沿著X方向延伸。上部遮罩100例如以SiN形成。圖9之S10的處理一結束，則處理往表面氧化膜之除去步驟（S12）進行。
S12的處理中，控制部Cnt將形成在被處理體W的表面之自然氧化膜除去。S12的處理一結束，則處理往主要蝕刻步驟（S14：第1蝕刻步驟）進行。
S14的處理中，控制部Cnt，使用被處理體W之上部遮罩100，蝕刻閘極材料101。控制部Cnt，使處理空間S內的壓力為例如50mTorr（6.67Pa）以上。之後控制部Cnt，使用微波而產生電漿（表面波電漿）。而後，控制部Cnt，施加圖7的（A）所示之連續的偏壓電力，蝕刻閘極材料101。控制部Cnt，蝕刻閘極材料101直至遮罩104之頂面露出為止。亦即，控制部Cnt，於遮罩104之頂面結束閘極材料101的蝕刻。圖11的（A）為，主要蝕刻後之被處理體W的立體圖，圖11的（B）為主要蝕刻後之被處理體W的側視圖，圖11的（C）為主要蝕刻後之被處理體W的前視圖。如圖11所示，成為閘極材料101被蝕刻，遮罩104露出之狀態。於鄰接的肋片102之間，仍夾設閘極材料101。圖9之S14的處理一結束，則處理往虛擬閘極蝕刻步驟（S16：第2蝕刻步驟）進行。
S16的處理中，控制部Cnt，使用被處理體W之上部遮罩100及遮罩104，將閘極材料101過蝕刻。控制部Cnt，使處理空間S內的壓力為例如50mTorr（6.67Pa）以上。接著，控制部Cnt，使用微波以產生電漿（表面波電漿）。另，自主要蝕刻步驟起接連使電漿連續產生亦可。而後，控制部Cnt，施加圖7的（B）所示之脈波狀的偏壓電力，蝕刻閘極材料101。偏壓電力之頻率，為10～300Hz、10～200Hz或10～100Hz。此外，偏壓電力的工作比為50%以下。藉此，控制部Cnt，蝕刻閘極材料101直至熱氧化膜103之頂面露出為止。圖12為，過蝕刻後之被處理體W的立體圖，圖12的（B）為過蝕刻後之被處理體W的側視圖，圖12的（C）為過蝕刻後之被處理體W的前視圖。如圖12所示，去除夾設在鄰接於肋片102之間的閘極材料101。圖9之S16的處理一結束，則結束圖9所示之控制處理。
依圖9所示之蝕刻方法，則在將要求微細加工之肋片102間的閘極材料101蝕刻之過蝕刻步驟中，利用表面波電漿。藉由使用表面波電漿，即便為50mTorr（6.67Pa）以上之高壓壓力仍可產生電漿。而後，藉由以50mTorr（6.67Pa）以上之高壓壓力條件蝕刻，而可提高選擇比。
以下，對高壓條件下之選擇比的提高效果加以概略說明。為了提高選擇比，使蝕刻方式為實現不對試樣造成損害的軟式蝕刻即可，是故，使到達被處理體W之離子的能量減低即可。若在高壓條件下，則離子在鞘層內與中性粒子碰撞而有喪失能量的可能性。關於離子在鞘層內是否與中性粒子碰撞，可使用鞘層厚度與平均自由路徑加以預測。使假定為CHILD LAW SHEATH理論之鞘層厚度為s，平均自由路徑為λ，電子溫度（eV）為Te ，電子密度（1.0×1010 cm－ 3 ）為n0 ，施加電壓（V）為V0 ，壓力（mTorr）為P，則鞘層厚度s與平均自由路徑λ的比γ，係以以下之數學式表示。 【數1】7上述數學式，顯示比γ與壓力P相關。另，若假定為N2 ，則壓力P為20mTorr（2.67Pa）時，電子溫度Te 成為1.08eV，電子密度n0 成為2.3×1010 cm－ 3 。此外，壓力P為40mTorr（5.33Pa）時，電子溫度Te 成為0.81eV，電子密度n0 成為2.7×1010 cm－ 3 。另外，壓力P為100mTorr（13.33Pa）時，電子溫度Te 成為0.59eV，電子密度n0 成為0.55×1010 cm－ 3 。若使施加電壓V0 為100V，則如圖13所示，可描繪比γ之壓力依存性的圖表。比γ為1時，顯示鞘層厚度s與平均自由路徑λ相等。比γ比1大之情況，意指平均自由路徑λ較鞘層厚度s更小，故認為離子在鞘層內碰撞中性粒子至少一次。藉由圖13所示之圖表，得知若為約40mTorr（5.33Pa）以上，至少為50mTorr（6.67Pa）以上，則成為離子的能量減少，不對試樣造成損害之軟式蝕刻。因此，藉由在至少50mTorr（6.67Pa）以上之高壓壓力條件下蝕刻，而提高遮罩104及閘極材料101的選擇比。
進一步，若依本實施形態之蝕刻方法，則藉由使用電漿之電子溫度較其他電漿源更低的表面波電漿，而使副產物不附著於被處理體W地排氣，故可將副產物的影響減小。此外，藉由將偏壓電力加以脈波調變，而在脈波之OFF時間使被處理體的表面再氧化，故可提高遮罩及閘極材料的選擇比。特別是，使偏壓電力之頻率成為10Hz以上200Hz以下，將偏壓電力脈波調變以使工作比成為50%以下，藉而可確保副產物之排氣時間。副產物之排氣時間，為在原理上可確保將電漿之鞘層內的蝕刻副產物排氣之時間即可。作為一例，在處理空間S的壓力為100mTorr（13.33Pa），排氣速度為1000sccm之情況，將鞘層（厚度為數毫米程度）之體積分的容積排氣之時間，為0.4～1.0ms程度。在使偏壓電力之頻率為10Hz以上200Hz以下，將偏壓電力脈波調變以使工作比為50%以下之情況，OFF時間成為2.5ms以上，可充分確保副產物之排氣時間。因此，可避免副產物附著於側壁，並可避免副產物夾雜於肋片102間而阻礙蝕刻之情況。因此，可確保選擇比，並提高蝕刻之垂直性。
此外，若依本實施形態之蝕刻方法，則可於主要蝕刻步驟連續地施加偏壓電力而維持蝕刻率，僅在主要蝕刻步驟後的虛擬閘極蝕刻步驟將偏壓電力脈波調變而施行軟式蝕刻。藉由調整偏壓電力，能夠以不大幅改變處理條件的方式，實現配合各步驟所要求之加工精度的蝕刻。此外，藉由在同一處理容器內連續施行處理，而可確保處理量並形成肋片型電場效應電晶體的虛擬閘極。
以上，雖對實施形態進行說明，但本發明並未受上述實施形態所限，可在不脫離其要旨之範圍內進行各種變更。例如，主要蝕刻步驟，以利用使用微波之電漿處理裝置以外的任意電漿源之裝置施行亦可。作為此等裝置，例如可列舉平行平板型之電漿處理裝置、或電子迴旋共振型之電漿處理裝置等。
以下，對於為了上述蝕刻方法的評價而使用電漿處理裝置10施行之實驗例加以說明。另，本發明並未限定於此等實驗例。
（實驗例1） 實驗例1中，驗證在50mTorr（6.67Pa）以上之高壓壓力條件下遮罩104及閘極材料101的選擇比是否提高。準備在多晶矽上將氧化矽作為遮罩而形成之樣本，使用圖1所示之電漿處理裝置，改變壓力條件而蝕刻，測定選擇比。作為蝕刻氣體，使用Ar／HBr／O2 氣體。圖14顯示其結果。
圖14為，顯示選擇比之壓力依存性的圖表。如圖14所示，確認選擇比在壓力50mTorr（6.67Pa）附近成為最小值。因此，確認若使壓力為50mTorr（6.67Pa）以上則遮罩104及閘極材料101的選擇比提高，進一步，確認實驗例1之結果，與自圖13所示之鞘層厚度s與平均自由路徑λ的比γ之壓力依存性的圖表導出之結果一致，有與理論上計算出之結果相同的傾向。
（實驗例2） 實驗例2中，對蝕刻率最佳化之偏壓電力的脈波控制之條件加以驗證。圖15顯示經過驗證之脈波控制的條件。如圖15所示，使偏電壓之頻率，為10Hz、50Hz、100Hz、200Hz、500Hz。使偏電壓之工作比，為25%、50%、75%。圖15中，顯示各自之條件的ON時間與OFF時間。實驗例2中之其他處理條件如下。 處理容器12內的壓力：120mTorr（16.00Pa） 微波：2.45GHz；1700W 高頻偏壓電力：200W 處理氣體 Ar氣體流量：1000sccm HBr氣體流量：800sccm O2 氣體流量：11sccm 處理時間：20秒
圖16顯示實驗例2所使用之被處理體W。圖16所示之被處理體W，在係基板之Si上，將係熱氧化膜之Th－OX疊層30nm，將α―Si膜疊層100nm，並在α―Si膜上以等間隔形成SiN之遮罩。
圖17顯示，將圖16所示之被處理體W的α―Si，以圖15所示之處理條件蝕刻，並測定蝕刻率之頻率依存性的結果。圖17顯示，偏壓電力的脈波之工作比為25%、50%、75%的圖表，以及連續地施加偏壓電力之情況的値。圖17的（A）為蝕刻率之頻率依存性，橫軸為頻率，縱軸為蝕刻率。圖17的（B）為將蝕刻量除以ON時間的總量之實際蝕刻率，橫軸為頻率，縱軸為蝕刻率。如圖17的（A）所示，確認全部的工作比中，蝕刻率與頻率無關而幾乎為一定。此外，如圖17的（B）所示，確認ON時間中之蝕刻的效率，在工作比為50%、25%時上升。因此，確認偏壓電力的脈波之工作比為50%以下時蝕刻的效率良好。
（實驗例3） 實驗例3中，對形狀垂直性最佳化之偏壓電力的脈波控制之條件加以驗證。經驗證的脈波控制之條件及被處理體W與實驗例2相同。對各處理條件，測定經蝕刻之被處理體W的SiN間之形狀（鉛直方向之角度）。圖18顯示其結果。圖18中，使脈波之ON時間為縱軸，OFF時間為橫軸，顯示將形狀（鉛直方向之角度）映射的結果。圖18中，測定之角度越接近90°則以越濃的黑色表示。如圖18所示，確認以工作比約50%的點線為界而成為82.94°以上的角度。亦即，確認偏壓電力的脈波之工作比為50%以下時形狀垂直性變得良好。
（實驗例4） 實驗例4中，對將選擇比最佳化之偏壓電力的脈波控制之條件加以驗證。脈波控制之條件及被處理體W與實驗例2相同。以各處理條件施行蝕刻，測定選擇比。圖19顯示其結果。圖19為，顯示選擇比之頻率依存性的圖表，縱軸為選擇比，橫軸為頻率。圖19的（A）為工作比25%之情況的圖表，圖19的（B）為工作比50%之情況的圖表，圖19的（C）為工作比75%之情況的圖表。如圖19的（A）所示，顯示工作比25%之情況，將頻率自0起增大則在100Hz成為最大値，頻率為200Hz時與頻率0Hz為略相同値，確認若使頻率較200Hz更為增大則選擇比降低。此外，如圖19的（B）所示，確認工作比50%之情況，若將頻率自0起增大則在200Hz成為最大値，若使頻率較200Hz更大則選擇比降低。此外，如圖19的（C）所示，工作比為75%之情況，若將頻率自0起增大則在200Hz成為最大値，若使頻率較200Hz更大則選擇比降低。如此地，確認在全部的工作比中，若將頻率自0起增大則選擇比上升，於100Hz～200Hz的範圍存在最大値。此外，確認在工作比為50%以下之情況，於200Hz以下的範圍中，可確保選擇比為200以上。
10‧‧‧電漿處理裝置
12‧‧‧處理容器
12a‧‧‧側壁
12b‧‧‧底部
12c‧‧‧頂部
14‧‧‧天線
16‧‧‧同軸波導管
16a‧‧‧外側導體
16b‧‧‧內側導體
18‧‧‧介電窗
18b‧‧‧底面
18h‧‧‧貫通孔
18i‧‧‧中央導入口
18s‧‧‧空間
18u‧‧‧頂面
20‧‧‧載置台
22‧‧‧平板
24‧‧‧靜電吸盤
24a‧‧‧底板
24b‧‧‧吸盤部
24g‧‧‧冷媒室
26‧‧‧擋板
28‧‧‧排氣管
28h‧‧‧排氣口
30‧‧‧排氣裝置
32‧‧‧微波產生器
34‧‧‧調諧器
36‧‧‧波導管
38‧‧‧模式轉換器
40‧‧‧冷卻套
42‧‧‧介電板
44‧‧‧槽孔板
44a、44b‧‧‧槽孔
44p‧‧‧槽孔對
50‧‧‧中央導入部
50a‧‧‧導管
50b‧‧‧噴注器
52‧‧‧周邊導入部
52i‧‧‧周邊導入口
52p‧‧‧管
100‧‧‧上部遮罩
101‧‧‧閘極材料
102‧‧‧肋片
103‧‧‧熱氧化膜
104‧‧‧遮罩
180‧‧‧平坦面
181‧‧‧第1凹部
181a‧‧‧內側錐面
181b‧‧‧底面
181c‧‧‧外側錐面
182‧‧‧第2凹部
182a‧‧‧內側面
182b‧‧‧底面
200‧‧‧遮罩
201‧‧‧被蝕刻層
CL‧‧‧被覆線
Cnt‧‧‧控制部
CS‧‧‧中心
DSC‧‧‧直流電源
FC11～FC15‧‧‧第1流量控制單元
FCG1‧‧‧第1流量控制單元群
FC21～FC25‧‧‧第2流量控制單元
FCG2‧‧‧第2流量控制單元群
FR‧‧‧對焦環
GL1‧‧‧共通氣體管線
GL2‧‧‧共通氣體管線
GS11～GS15‧‧‧第1氣體源
GS21～GS25‧‧‧第2氣體源
GSG1‧‧‧第1氣體源群
GSG2‧‧‧第2氣體源群
HT、HS、HC、HE‧‧‧加熱器
ISP‧‧‧內側槽孔對群
MR‧‧‧載置區域
MU‧‧‧匹配單元
OSP‧‧‧外側槽孔對群
PFR‧‧‧供電棒
PP1、PP3‧‧‧配管
PP2‧‧‧供給管
RFG‧‧‧高頻電源
S‧‧‧處理空間
Sb‧‧‧基板
SL1‧‧‧密封構件
SP1‧‧‧支持部
SW‧‧‧開關
VC‧‧‧假想圓
VL‧‧‧排氣路
W‧‧‧被處理體（晶圓）
【圖1】係概略示意一實施形態之蝕刻方法所使用的電漿處理裝置之剖面圖。 　　【圖2】係顯示槽孔板之一例的平面圖。 　　【圖3】係顯示介電窗之一例的平面圖。 【圖4】係沿著圖3之IX－IX線的剖面圖。 【圖5】係顯示在圖3所示之介電窗上設置圖2所示之槽孔板的狀態之平面圖。 【圖6】係顯示具有第1流量控制單元群、第1氣體源群、第2流量控制單元群、及第2氣體源群之氣體供給系統的圖。 【圖7】(A)~(B)係說明偏壓電力之脈波調變的圖。 【圖8】(A)~(B)係用於說明脈波調變所產生的副產物之排氣的圖。 【圖9】係一實施形態之蝕刻方法。 【圖10】(A)~(C)係肋片型電場效應電晶體之一例。 【圖11】(A)~(C)係用於說明主要蝕刻步驟的圖。 【圖12】(A)~(C)係用於說明虛擬閘極蝕刻步驟的圖。 【圖13】係顯示鞘層厚度與平均自由路徑的比之壓力依存性的圖表。 【圖14】係顯示多晶矽與氧化矽的選擇比之壓力依存性的圖表。 【圖15】係實驗例之處理條件。 【圖16】係實驗例所使用之樣本的概要。 【圖17】(A)~(B)係各工作比所示之Si蝕刻率的頻率依存性。 【圖18】係顯示ON時間及OFF時間與形狀垂直性之關係的圖表。 【圖19】(A)~(C)係各工作比所示之多晶矽與氧化矽的選擇比之頻率依存性。
S10、S12、S14、S16‧‧‧步驟

Claims (3)

  1. 一種蝕刻方法，用以藉由具備具有複數片肋片之肋片構造、形成於該複數片肋片上之遮罩、及堆積於該肋片構造上之閘極材料的被處理體，而形成肋片型電場效應電晶體的虛擬閘極，包含如下程序： 第1蝕刻步驟，蝕刻該閘極材料直至該遮罩之頂面露出為止；以及 第2蝕刻步驟，使用表面波電漿，對堆積在該複數片肋片之間的該閘極材料進行蝕刻； 其中， 該第2蝕刻步驟的壓力為50mTorr（6.67Pa）以上； 該第2蝕刻步驟中，對施加在載置於該被處理體之載置台的電力進行脈波調變，以使電力頻率成為10Hz以上200Hz以下，脈波周期中之ON時間的比例亦即工作比為50%以下。
  2. 如申請專利範圍第1項之蝕刻方法，其中， 該第1蝕刻步驟，以不對施加於該載置台的電力加以脈波調變之方式蝕刻該閘極材料。
  3. 如申請專利範圍第1或2項之蝕刻方法，其中， 該第1蝕刻步驟與該第2蝕刻步驟，係使用表面波電漿於同一處理容器內連續施行。
TW103127516A 2013-08-12 2014-08-11 蝕刻方法 TWI606517B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013167515A JP2015037091A (ja) 2013-08-12 2013-08-12 エッチング方法

Publications (2)

Publication Number Publication Date
TW201526117A TW201526117A (zh) 2015-07-01
TWI606517B true TWI606517B (zh) 2017-11-21

Family

ID=51298662

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103127516A TWI606517B (zh) 2013-08-12 2014-08-11 蝕刻方法

Country Status (5)

Country Link
US (1) US9087798B2 (zh)
EP (1) EP2838112B1 (zh)
JP (1) JP2015037091A (zh)
KR (1) KR102149742B1 (zh)
TW (1) TWI606517B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10340123B2 (en) * 2016-05-26 2019-07-02 Tokyo Electron Limited Multi-frequency power modulation for etching high aspect ratio features
TWI755492B (zh) 2017-03-06 2022-02-21 美商卡爾拜斯有限公司 基於碳納米管的熱界面材料及其製造和使用方法
JP6960351B2 (ja) 2018-02-19 2021-11-05 東京エレクトロン株式会社 処理方法
JP7061922B2 (ja) * 2018-04-27 2022-05-02 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
JP7071884B2 (ja) 2018-06-15 2022-05-19 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
US10707596B2 (en) * 2018-09-21 2020-07-07 Carbice Corporation Coated electrical connectors and methods of making and using thereof
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
CN118315254A (zh) 2019-01-22 2024-07-09 应用材料公司 用于控制脉冲电压波形的反馈回路
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
US11462388B2 (en) 2020-07-31 2022-10-04 Applied Materials, Inc. Plasma processing assembly using pulsed-voltage and radio-frequency power
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US20220399185A1 (en) 2021-06-09 2022-12-15 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11776788B2 (en) 2021-06-28 2023-10-03 Applied Materials, Inc. Pulsed voltage boost for substrate processing
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US12106938B2 (en) 2021-09-14 2024-10-01 Applied Materials, Inc. Distortion current mitigation in a radio frequency plasma processing chamber
JP2023047481A (ja) 2021-09-27 2023-04-06 東京エレクトロン株式会社 エッチング方法及びエッチング装置
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US12111341B2 (en) 2022-10-05 2024-10-08 Applied Materials, Inc. In-situ electric field detection method and apparatus

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7771606B2 (en) * 2007-02-22 2010-08-10 Applied Materials, Inc. Pulsed-plasma system with pulsed reaction gas replenish for etching semiconductors structures
US7718538B2 (en) 2007-02-21 2010-05-18 Applied Materials, Inc. Pulsed-plasma system with pulsed sample bias for etching semiconductor substrates
US8298925B2 (en) * 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US9484462B2 (en) * 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
JP5466756B2 (ja) * 2010-03-04 2014-04-09 東京エレクトロン株式会社 プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置
US8969210B2 (en) 2010-09-15 2015-03-03 Tokyo Electron Limited Plasma etching apparatus, plasma etching method, and semiconductor device manufacturing method
JP5806477B2 (ja) 2011-02-16 2015-11-10 矢崎総業株式会社 車輌用室内照明灯
US8735291B2 (en) * 2011-08-25 2014-05-27 Tokyo Electron Limited Method for etching high-k dielectric using pulsed bias power
JP5398853B2 (ja) 2012-01-26 2014-01-29 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Also Published As

Publication number Publication date
US20150044877A1 (en) 2015-02-12
KR20150020093A (ko) 2015-02-25
US9087798B2 (en) 2015-07-21
TW201526117A (zh) 2015-07-01
EP2838112B1 (en) 2016-04-06
EP2838112A1 (en) 2015-02-18
KR102149742B1 (ko) 2020-08-31
JP2015037091A (ja) 2015-02-23

Similar Documents

Publication Publication Date Title
TWI606517B (zh) 蝕刻方法
KR102626802B1 (ko) 에칭 방법
TWI743072B (zh) 蝕刻方法及蝕刻裝置
US9117855B2 (en) Polarity control for remote plasma
TWI661461B (zh) Plasma processing method and plasma processing device
US10290476B2 (en) Plasma processing method and plasma processing apparatus
JP6086862B2 (ja) 酸化シリコンから構成された領域を選択的に除去する方法及びプラズマ処理装置
KR20160117220A (ko) 에칭 방법
TW202147925A (zh) 電漿處理裝置及電漿處理方法
TWI597777B (zh) 蝕刻方法
JP6239365B2 (ja) シリコン層をエッチングする方法
TW200414344A (en) Method and apparatus for etching Si
US10763106B2 (en) Method for processing workpiece
KR102185192B1 (ko) 플라즈마 에칭 방법
TWI797134B (zh) 電漿處理方法及電漿處理裝置
TWI633600B (zh) 半導體元件之製造方法
TWI759348B (zh) 被處理體之處理方法
JP2016092102A (ja) 有機膜をエッチングする方法
JP4541193B2 (ja) エッチング方法
JP2015050433A (ja) プラズマ処理方法
JP7343461B2 (ja) エッチング方法及びプラズマ処理装置
WO2022215556A1 (ja) エッチング方法及びエッチング処理装置
JP2023151985A (ja) エッチング方法及びプラズマ処理システム
JP2023032693A (ja) エッチング方法及びプラズマエッチング装置
JP2023171269A (ja) エッチング方法及びプラズマ処理システム